JP3836643B2 - 不揮発性集積回路メモリ装置とその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路メモリ装置に係り、より詳しくは集積回路メモリ装置とその駆動方法に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭのセルトランジスタは、一般に絶縁膜に囲まれ、シリコン基板上に形成されたソースとドレインとの間に配列されたフローティングゲートと、ワードラインに連結される制御ゲートとを有する。このようなセルにおいて、セルがプログラムされたとき、チャージキャリア（即ち、電子）が絶縁膜を介してフローティングゲートに注入される。フラッシュＥＥＰＲＯＭ装置の動作は、一般にプログラム、消去、読出を含む３つモードに区分される。
【０００３】
一般にフラッシュセルは、基板からフローティングゲートに注入されたホット電子によってプログラムされる。そのような効果を得るために、ソースとバルクとを接地させ、セルからデータを読出するための読出電圧（例えば、制御ゲートで４〜５Ｖ、ドレインで約１Ｖ、ソースとバルクで０Ｖ）より高いプログラム電圧（例えば、制御ゲートで約８〜１２Ｖ、ドレインで５〜６Ｖ）をセルの制御ゲートとドレインに印加しなければならない。
【０００４】
プログラムモードで、フローティングゲートにはホット電子が蓄積され、蓄積された電子は捕獲される。フローティングゲート上に多くの量の捕獲された電子が蓄積されることによってセルトランジスタの有効スレッショルド電圧（例えば、約６〜７Ｖ）が増加する。もしこの増加が十分に大きいと、セルトランジスタは、読出動作の間、ソース、ドレイン、制御ゲート及びバルクに読出電圧が印加されるとき、非導電状態にとどまる。このプログラム状態では、セルは論理“０”（オフ セル）を格納しているということができる。そのようなセルのプログラム状態は、電源供給が中断されてもそのままに維持される。
【０００５】
フラッシュセルトランジスタの消去は、セルのフローティングゲートに蓄積された電荷除去を含む。例えば、フラッシュメモリセルの消去は、セルのソース／ドレインをフローティングさせながら、制御ゲートに負の高電圧（例えば、約−１０Ｖ）を、バルクに正の電圧（例えば、５〜６Ｖ）を印加することによって実施することができる。これにより、フローティングゲートとバルクとの間の薄い絶縁膜を介してコールド電子トンネリング（即ち、フォウラ−ノルドハイム トンネリング）が発生し、その結果セルトランジスタのスレッショルド電圧が減少する（例えば、１〜３Ｖ）。消去電圧は、最大受入可能スレッショルド電圧以下にセルが消去されるまでセルに印加される。従って、消去されたフラッシュセルは、導電状態となる。この場合、セルは、論理“１”（オン セル）を格納しているということができる。従ってビットライン電流を感知することによってセルのプログラム／消去状態（即ち、１又は０）を決定することができる。
【０００６】
従来の高密度フラッシュメモリ装置の大部分は、チップ大きさを減らすためにセグメントセルアレイ構造を採用している。セグメントアレイ構造において、バルクとセルとは、多数のセクタに分割され、同一セクタ内のセルのソースは、対応するバルクセクタに共通に結合される。このような構造では、セクタ（例えば、１６Ｋ、又は６４Ｋバイト容量）内の全てのセルが同時に消去される。
【０００７】
このようなセクタ消去動作において、プログラムされたスレッショルド電圧、製造条件、使用総数、温度等の不均一性のために、セクタ内の１つ、又はそれより多くのセルが最小受入可能スレッショルド電圧以下に消去される。これは多すぎる電荷がセルのフローティングゲートから除去されるためで、セルをディプレッション（空乏）状態にする。最小スレッショルド電圧以下に消去されたセルは、一般に“過消去”と称される。過消去されたセルによって関連するビットライン上に漏洩電流が誘導され、同一のビットライン上の他のセルを読出するとき、エラーを発生させる。この問題を解決するための１つの方法は、過消去されたセルを修復することである。過消去されたセルの修復方法として過消去検証と低電圧レベルでのプログラミングとを利用した反復処理が知られている。
【０００８】
一般に、フラッシュＥＥＰＲＯＭ装置のセクタ消去動作は、次のように実施される。
まず、セクタ内の全てのセルは、それらのスレッショルド電圧分布を狭めるように順次プログラムされる（これを“第１プログラミング”という）。ついで、セクタの全てのセルが、同時に消去される（これを“メイン消去”という）。その後、過消去されたセルの有無を決定するため、ワードラインの行を選択し、選択された行のセルをビットラインの列に沿って１つずつ検査することによって修復動作が開始される。このような手順を一般に過消去検証と呼んでいる。検証動作を実施することによって、セルが一番低いスレッショルド電圧で予想される電流より多くの電流を伝導するとき、このセルは、過消去されたとして判別される。一度過消去されたと判別されると、低レベル修復電圧（例えば、制御ゲートへ２〜５Ｖ、ドレインへ６〜９Ｖ、そしてソース及びバルクへ０Ｖ）を用いてそのセルはプログラムされる（これを第２プログラミングという）される。他の行上にその他のセルの修復も同様の方法で実施される。
【０００９】
このようなプログラム動作では、フラッシュセルのプログラムされたスレッショルド電圧がプログラム検証アルゴリズムによってチェックされる。一般に、プログラム検証は、一連の折り込みプログラムと読出し動作とを含む。このような検証動作において、セルが必要とするスレッショルド電圧を有するかの可否を決定するために、プログラム検証電圧（例えば、約６Ｖ）を選択されたワードラインに印加することによってセルのフローティングゲート内に貯蔵された電荷量を検出する。セルが目標スレッショルド電圧でプログラムされると（プログラム成功という）、セルがさらにプログラミングされることが禁止され、次のセルのプログラムが始まる。しかし、セルが“プログラム失敗”と検証されると、セルは与えられたプログラミング動作回数範囲内で再プログラムされる。
【００１０】
上述の第２プログラミング動作では、セルがプログラム失敗と検証されると、セルに対するメイン消去動作と第２プログラミング動作とが再び実施される。過消去されたセルを修正するための技術の一例が米国特許５、２３７、５３５に“フラッシュメモリの過消去セルの修復方法”という題目で記載されている。
【００１１】
図１は、従来のフラッシュＥＥＰＲＯＭ装置を示す。フラッシュメモリ装置は、不揮発性ＥＥＰＲＯＭセルアレイ１０、行デコーダ１２、ワードライン駆動回路１４、列デコーダ１６、列選択回路１８、電圧昇圧回路２０、電圧スイッチング回路２２、プログラム／消去制御回路２４を含む。
【００１２】
電圧昇圧回路２０は、電源電圧（例えば、２．７〜３．６Ｖ）を利用して昇圧された電圧（例えば、６〜７Ｖ）を発生させる。プログラム／消去制御回路２４は、メモリ装置のプログラム及び消去検証モードでプログラム検証及び過消去検証動作のために活性化される検証イネーブル信号（ＶＥＲ−ＥＮ）を発生させる。電圧スイッチング回路２２は、検証イネーブル信号ＶＥＲ−ＥＮに応じて電源供給電圧ＶＣＣと昇圧された電圧ＶＰＰとのうち、いずれか１つをワードライン駆動回路１４に供給する。図１に示すように、行デコーダ１２とメモリセルアレイ１０との間に位置するワードライン駆動回路１４は、各々のワードラインＷＬ１〜ＷＬｍに対応する複数のワードラインドライバＷＤ１〜ＷＤｍで構成される。
【００１３】
図２は、図１に示したワードラインドライバＷＤ１〜ＷＤｍの詳細な回路構成を示している。図に示すように、各ワードラインドライバＷＤｉ（ｉ＝１、２、…、又はｍ）は２つのＰ−チャンネルＭＯＳ（ＰＭＯＳ）トランジスタ３０、３２、２つのＮ−チャンネルＭＯＳ（ＮＭＯＳ）トランジスタ３４、３６、そしてインバータ３８で構成されるレベルシフタを含む。ワードラインドライバ（又はレベルシフタ）ＷＤｉは、セルアレイ１０内のメモリセルトランジスタＣｉ１〜Ｃｉｍの制御ゲートが共通に連結された対応するワードラインＷＬｉに結合される。ワードラインドライバＷＤｉは、一般的なＭＯＳ電圧信号よりさらに高い電圧信号を供給するために設けられている。
【００１４】
電圧スイッチング回路２２は、データ読出モードでは電源電圧ＶｃｃをワードラインドライバＷＤｉに供給し、プログラム及び消去モードでは昇圧された電圧ＶｐｐをワードラインドライバＷＤｉに供給する。ワードラインＷＬｉの行に対応するワードライン駆動回路ＷＤｉ（ｉ＝１、２、…、又はｍ）が行アドレス信号Ｘ＿ＡＤＤをデコーディングするＮＡＮＤゲート２８を含む行デコーダ１２によって選択されるとき、ワードライン駆動回路ＷＤｉはデータ書き込みモードではワードラインＷＬｉをＶｃｃに設定し、プログラム、又は消去モードではＶｐｐに設定する。従って、行のメモリセルトランジスタＣｉ１〜Ｃｉｎ（ｉ＝１、２、…、又はｍ）の制御ゲートはデータ読出モードで電源電圧Ｖｃｃが供給され、プログラム及び消去モードで昇圧電圧が供給される。
【００１５】
図３は、従来の不揮発性メモリ装置でのプログラム及び消去モードでのタイミング図である。プログラム／消去モードで、検証イネーブル信号ＶＥＲ−ＥＮが非活性化され、ワードラインドライバＷＤ１〜ＷＤｍが選択されない場合、各々のワードラインドライバＷＤｉ（ｉ＝１、２、…、又はｍ）において、インバータ３８は、ノード４２を論理低レベル（０）に駆動する。ＮＭＯＳトランジスタ３６は、導通し、ＮＭＯＳトランジスタ３４は、非導通となる。従って、各ワードラインＷＬｉ（又はノード４６）は放電されて０Ｖ（即ち、接地電圧）を維持する。これによってＰＭＯＳトランジスタ３０が導通されるようになる。従って、ノード４４は、電源供給電圧Ｖｃｃに充電される。
【００１６】
信号ＶＥＲ−ＥＮが活性化されると、プログラム、又は消去検証動作が、ワードラインＷＬ１の第１行の選択によって開始される。アドレス信号Ｘ＿Ａｄｄに応じる行デコーダ１２によって、ワードラインドライバＷＤ１が選択されると、ワードラインドライバＷＤ１内のノード４０は、行デコーダ１２内のＮＡＮＤゲート２８によって論理低レベルに駆動される。従ってインバータ３８は、ノード４２を論理高レベルに駆動してＮＭＯＳトランジスタ３４が導通し、ＮＭＯＳトランジスタ３６は、非導通となる。そのため、ノード４４が接地電圧に放電されることによってＰＭＯＳトランジスタ３２がターンオンされる。その結果、ワードラインＷＬ１は、昇圧された電圧レベルＶｐｐに駆動される。
【００１７】
以後、ワードラインＷＬ１上の第１グループのセルトランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）は列アドレスＹ＿Ａｄｄによって順次選択され、セルトランジスタ（Ｃｌ１、Ｃｌ２、…、Ｃｌｍ）の制御ゲートには、ワードラインＷＬ１を介して昇圧された電圧Ｖｐｐが供給される。ｔ１とｔ２との間に第１及び第２セルトランジスタＣｌ１、Ｃｌ２は、プログラム／消去検証される。ｔ３の間には、行上の最後のセルトランジスタＣｌｍのプログラム／消去検証が実施される。
【００１８】
最後のセルトランジスタＣｌｎの検証が完了された後、行アドレスＸ＿Ａｄｄは、ワードラインＷＬ２の次の行を選択するために更新される。このとき、ワードラインＷＬ２は、Ｖｐｐまで昇圧され、ワードラインＷ１は、０Ｖに放電される。続いて、ワードラインＷＬ２の行上の第２グループのセルトランジスタ（Ｃ２１、Ｃ２２、…、Ｃ２ｎ）が、列アドレス信号Ｙ＿Ａｄｄによって１つずつ選択される。他の行上の残っているセルの検証も、同一の方法で実施される。
【００１９】
【発明が解決しようとする課題】
このような従来の不揮発性メモリ装置が、１つのチップに集積されるとき、ワードラインピッチＰＬ（即ち、隣接ワードラインとの間の距離）は、各々のメモリセルトランジスタの大きさ、行デコーダ１２内の各ＮＡＮＤゲート大きさ、そしてワードラインドライバＷＤ１−ＷＤｍを構成する各素子の大きさによって決定される。一般にワードラインドライバ（即ち、レベルシフタ）は、昇圧された電圧Ｖｐｐで駆動されるので、ワードラインドライバに使用される各素子の大きさは、行デコーダ１２内の各ＮＡＮＤゲートや各メモリセルトランジスタの大きさよりも大きい。従って、図１に示すように、ワードラインピッチＰＬは、ワードラインドライバＷＤ１〜ＷＤｍを構成する各素子の大きさによって決定される。
【００２０】
図２に示す従来のワードラインドライバにおいて、ＮＭＯＳトランジスタ３４の大きさは、高電圧Ｖｐｐを高速で、スムーズにスイッチングするために、ＰＭＯＳトランジスタ３０の大きさより約５倍大きい。電源供給電圧の減少にともなってその比率は、増加する。従って、不揮発性メモリ装置には多数のワードラインとワードラインドライバとが使用されているので、不揮発性メモリ装置の集積度は、ワードラインドライバとそれに使用されるトランジスタの大きさによって制限される。
【００２１】
本発明の目的は、改善された集積回路メモリ装置とその改善された駆動方法を提供することにある。
本発明の他の目的は、高集積メモリ装置を提供することである。
【００２２】
【課題を解決するための手段】
上述のような種々の目的を達成するための本発明の特徴によると、メモリセルアレイは、行と列とに配列された複数の不揮発性メモリセルを有し、電圧昇圧回路は、電源供給電圧より高い昇圧電圧を供給する。そして制御回路は、プログラム／消去検証期間を知らせる第１信号と、行アドレス変化が切迫していることを知らせる第２信号を発生する。電圧スイッチング回路は、第１及び第２信号に応じて昇圧電圧と電源供給電圧とのうち、いずれか１つを選択的に出力する。各々が対応する不揮発性メモリセルに接続された複数のワードラインと、電圧スイッチング回路とワードラインとの間に接続され、昇圧電圧と電源供給電圧のうち、いずれか１つでワードラインを順次駆動する複数のワードラインドライバと、行アドレスに応じてワードラインドライバのうち、いずれか１つを選択する行デコーダを含み、第２信号は、選択された行の最後のセルの検証が完了される時点で行アドレスが変わる時点までの時間の間活性化され、電圧スイッチング回路は、第２信号が活性化されるとき、ワードラインドライバに電源供給電圧を提供する。
【００２３】
本発明の他の特徴によると、ワードラインの行とワードラインと交差するビットラインの列とに配列される電気的にプログラム及び消去可能な不揮発性メモリセルを有する不揮発性メモリセルアレイを含む不揮発性半導体メモリ装置から、ワードラインとビットラインとが連続的に駆動されるメモリ装置のプログラム及び消去モードの間に、ワードラインを駆動する方法において、ワードラインのうち、選択されたワードラインに電源電圧より高い昇圧電圧を供給する段階と、選択されたワードラインに関連する最後のセルの検証が完了される時点でワードラインのうち、他のワードラインが選択される時点までの時間の間、昇圧電圧より所定の低い電圧（例えば、電源電圧）に選択されたワードラインを放電する。
【００２４】
【発明の実施の形態】
図４には、本発明の実施形態による集積回路メモリ装置が記載されている。具体的に、メモリ装置は、不揮発性メモリセルアレイ１００を含み、アレイ１００は多数のＥＥＰＲＯＭメモリセルＣｌ１−ｍｎを有する。周知のように、メモリセルは、複数のメモリセルの列と複数のメモリセルの行とを有する２次元的なセルの配列に整列されている。図示のように、メモリセルのｍ行とｎ列とは、ｍ＊ｎのセルの配列として構成される。メモリセルの各行は、各ワードラインＷＬ１−ＷＬｍと電気的に結合され、メモリセルの各列は、各ビットラインＢＬ１−ＢＬｎに電気的に結合される。列選択回路１１８はデータＤＯＵＴがメモリセルから読出されるように、そしてデータＤＩＮがメモリセルに書き込まれるように構成される。列選択回路１１８は、列デコーダ１１６から列選択信号を受け入れる。列デコーダ１１６は、列アドレスＹ＿Ａｄｄに応じて列選択信号を発生する。
【００２５】
ワードラインＷＬ１−ＷＬｍは、ワードライン駆動回路１１４によって駆動され、駆動回路１１４は、レベルシフタとして動作する多数ワードラインドライバを含む。図示のように、ワードラインドライバ回路１１４は、電圧供給制御回路１２２によって電源が供給され、行デコーダ１１２から行選択信号を受け入れる。電圧供給制御回路１２２は、電圧スイッチング回路としても考えることができる。周知のように、行デコーダ１１２は、行アドレスＸ＿Ａｄｄに応じて各々の行選択信号を発生させる。電圧供給制御回路１２２は、昇圧された電圧Ｖｐｐと電源電圧Ｖｃｃとを入力する。ここで、昇圧された電圧Ｖｐｐは、６−７Ｖ程度のレベルを有し、電源供給電圧Ｖｃｃは、１．７−３．６程度のレベルを有する。昇圧された電圧Ｖｐｐは、電源供給信号Ｖｃｃを用いて従来の電圧昇圧回路１２０によって発生させることができる。例示的な電圧昇圧回路が米国特許５、７９６、２９３に「バックアップ昇圧容量を有する電圧昇圧回路」という題目で詳細に掲載されており、本明細書にこれを引用する。
【００２６】
図５を参照して、以下詳細に説明されるように、電圧供給制御回路１２２は、又検証イネーブル信号ＶＥＲ−ＥＮとフラグ信号ＸＡ−ＣＨＧとに応答する。これらの信号は、プログラム／消去検証制御回路１２４によって発生される。検証イネーブル信号ＶＥＲ−ＥＮとフラグ信号ＸＡ−ＣＨＧの発生タイミングは、図６により詳細に説明する。
図５を参照すると、図４のワードラインドライバ回路１１４及び電圧供給制御回路１２２が記載されている。具体的に、ワードラインドライバ回路１１４は、多数のワードラインドライバＷＤ１−ＷＤｍを含み、各々のワードラインドライバは、行デコーダ１１２から各々行選択信号を受ける。例えば、第１行のメモリセルのプログラム、又は消去動作の間、第１ワードラインドライバは、入力ノード１４０にロジック“０”の行選択信号を受ける。このロジック“０”の行選択信号は、ＮＭＯＳプルダウントランジスタ１３６をターンオフさせ、ノード１４２がインバータ１３８によってロジック“１”レベルに駆動されるとき、ＮＭＯＳプルダウントランジスタ１３４をターンオンさせる。ＮＭＯＳプルダウントランジスタ１３４がターンオンされるとき、ノード１４４は、ロジック“１”レベルからロジック“０”レベル（例えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）になり、ＰＭＯＳプルアップトランジスタ１３２は、ターンオンされる。ＰＭＯＳプルアップトランジスタ１３２がターンオンされると、ワードラインドライバの出力ノード１４６は、ロジック“１”レベルになる。電圧供給制御回路１２２によって決定されるロジック“１”レベルの大きさは、電源電圧Ｖｃｃの大きさや昇圧された電圧供給信号Ｖｐｐの大きさと等しく、これは図６と関連して以下詳細に説明される。
【００２７】
第１行のメモリセルのプログラム、又は消去された状態を検証する動作が完了すると、行アドレスＸ＿Ａｄｄは第２行のメモリセル（Ｃ２１−Ｃ２ｎ）を指定するように変化する。このアドレス変化に基づいて、第１ワードラインドライバＷＤ１は、入力ノード１４０にロジック“１”の行選択信号を受ける。このロジック“１”の行選択信号は、ＮＭＯＳプルダウントランジスタ１３６をターンオンさせ、ノード１４２がインバータ１３８によってロジック“０”レベルに駆動され、ＮＭＯＳプルダウントランジスタ１３４をターンオフさせる。ＮＭＯＳプルダウントランジスタ１３６がターンオンされると、出力ノード１４６は、ロジック“１”レベル（Ｖｃｃと等しい）からロジック“０”レベル（例えば、Ｖｓｓ、ＧＮＤ＝０Ｖ）になる。ＰＭＯＳプルアップトランジスタ１３０がターンオンされると、ワードラインドライバのノード１４４は、ロジック“１”レベルになる。電圧供給制御回路１２２によって決定されるロジック“１”レベルの大きさは、電源電圧Ｖｃｃの大きさ、又は昇圧された電圧供給信号Ｖｐｐの大きさと等しい。
【００２８】
本発明によると、選択されないワードラインドライバ（例えばＷＤ２−ＷＤｍ）各々のノード１４４でのロジック“１”信号の大きさと、選択されたワードラインドライバ（例えば、ＷＤ１）のノード１４６でのロジック“１”信号の大きさとは、選択された行（例えば、第１行）のメモリセルがプログラム、又は消去検証動作を受ける間、昇圧された電圧レベルＶｐｐに設定される。しかし他の選択された行のメモリセル（例えば、Ｃ２１−Ｃ２ｎ）に対するプログラム、又は消去検証動作を始まる前、選択されたワードラインドライバのノード１４６でのロジック“１”信号の大きさと、選択されないワードラインドライバのノード１４４でのロジック“１”信号の大きさとは、電源電圧レベルＶｃｃ側にレベルが移動する（即ち、このようなノードで電圧は、図６の時間ｔ３の間、図示されたようにＶｐｐからＶｃｃに低下する）。それから、次に選択された行（例えば、第２行）のメモリセルに対するプログラム、又は消去検証動作が始まると、以前に選択されたワードラインドライバ（例えば、ＷＤ１）のノード１４６でのロジック“１”信号の大きさと他の選択されないワードラインドライバ（ＷＤ３−ＷＤｍ）のノード１４４でのロジック“１”信号の大きさとは、電源供給レベルＶｃｃから基準電圧レベル（例えば、Ｖｓｓ）に低下する。従って、ノード１４６と１４４での電圧は新しいプログラム、又は消去検証動作が始まる前にＶｐｐ（例えば、６−７Ｖ）からＶｃｃ（例えば、２．７−３．６Ｖ）に低下するため、ＮＭＯＳプルダウントランジスタ１３４と１３６の寸法を縮小することができ、図４に示すワードラインピッチＰＬも減らすことができる。これはより小さいワードラインドライバＷＤ１−ＷＤｍを使用することができるため、さらに高い集積度が本発明により達成することができることを意味する。
【００２９】
さらに図５を参照すると、電圧供給制御回路１２２は、電源供給電圧信号Ｖｃｃや昇圧された電圧信号ＶｐｐをワードラインドライバＷＤ１−ＷＤｍに供給する。特に、図示された電圧供給制御回路１２２は、検証イネーブル信号ＶＥＲ−ＥＮとフラグ信号ＸＡ−ＣＨＧに応じ、インバータ１５４、１対のレベルシフタ１５８と１６０、２−入力ＮＯＲゲート１５６、ＰＭＯＳプルアップトランジスタ１５０、及びＰＭＯＳパストランジスタ１５２を含み、図示されたように連結されている。図示された電圧供給制御回路１２２の構造によると、ワードラインドライバ回路１１４は、検証イネーブル信号が非活性状態（例えば、ロジック“０”レベル）であるとき、又はフラグ信号が活性状態（例えば、ロジック“１”レベル）であるとき、第１電圧レベルＶｃｃで電源が供給され（Ｖｃｃ）、検証イネーブル信号が活性状態（例えば、ロジック“１”レベル）であるとき、又はフラグ信号が非活性状態（例えば、ロジック“０”レベル）であるとき、第２電圧レベルでワードラインドライバ回路１１４に電源を供給する。
【００３０】
従って、図６のタイミング図に示すように、図４及び図５のプログラム／消去検証制御回路１２４によって発生された検証イネーブル信号ＶＥＲ−ＥＮがロジック“１”レベルに駆動されるとき、プログラム、又は消去検証モードが開始する。このような現象が発生し、第１ワードラインＷＬ１が選択されるとき（即ち、Ｘ＿Ａｄｄは、メモリセルＣｌ１−Ｃｌｎの第１行を指定する）、第１ワードラインＷＬ１は、昇圧された電圧レベルＶｐｐに対応するロジック“１”レベルに駆動される。
【００３１】
それから、動作は、第１行のＥＥＰＲＯＭメモリセルプログラム、又は消去された状態を検証するための動作がその次に実施される。このような検証動作の間、列アドレスＹ＿Ａｄｄは一連の列アドレスを通してシーケンスされ、列選択回路１１８は、各々のビットラインＢＬ１−ＢＬｎの信号を評価する。図示されたように、第１行の第１ＥＥＰＲＯＭセルＣｌ１に対応する列アドレスは、時間間隔ｔ１の間に指定され、第１行の第２ＥＥＰＲＯＭセルＣｌ２に対応する列アドレスは、時間間隔ｔ２の間に指定される。
【００３２】
その次に、時間間隔ｔ３の間、第１行の最後のＥＥＰＲＯＭセルＣｌｎの状態が検証される。一応、検証動作が完了されると、フラグ信号ＸＡ＿ＣＨＧが、プログラム／消去検証制御回路１２４によってパルスとして発生される。第１ワードラインＷＬ１の電圧（そして選択されないワードラインドライバＷＤ２−ＷＤｎのノード１４４での電圧）は、行アドレス信号Ｘ＿Ａｄｄの変化を予想して、そして時間間隔ｔ４及びｔ５の間、第２行のＥＥＰＲＯＭメモリセルの状態を検証する動作の逐次的な開始を予想して、昇圧された電圧レベルＶｐｐが電源供給電圧レベルＶｃｃまで減少する。第１ワードラインＷＬ１での電圧の変化は、時間間隔ｔ３の後半部分の間に発生する（ＸＡ＿ＣＨＧ＝１であるとき、時間間隔ｔＣＨＧの間）。最後に、フラグ信号ＸＡ＿ＣＨＧの下降エッジ後に、第２ワードラインＷＬ２は、昇圧された電圧レベルＶｐｐに駆動され、第２行のメモリセルの状態を検証するための動作は従来と同様に実施される。
【００３３】
【発明の効果】
以上のように、ワードラインドライバから選択された行のワードラインの最後の列が選択されるとき、選択されたワードラインは、昇圧電圧より低い電圧に放電されるため、昇圧電圧を高速かつスムーズにスイッチングさせるスイッチング素子の寸法を減らすことができる。従って、不揮発性メモリ装置の集積度を向上させることができる効果がある。
【図面の簡単な説明】
【図１】従来の不揮発性集積回路メモリ装置のブロック図である。
【図２】図１に示す従来のワードラインドライバ回路の電気的な概略図である。
【図３】図１のメモリ装置の動作を示すタイミング図である。
【図４】本発明の実施形態による集積回路メモリ装置のブロック図である。
【図５】図４の実施形態による、電圧供給制御回路、電圧昇圧回路、プログラム／消去検証制御回路、列デコーダ及びワードライン駆動回路を示す電気的な概略図である。
【図６】図４のメモリ装置の動作を示すタイミング図である。
【符号の説明】
１１２ 行デコーダ
１１４ ワードライン駆動回路
１１６ 列デコーダ
１１８ 列選択回路
１２０ 電圧昇圧回路
１２２ 電圧供給制御回路
１３８、１５４ インバータ

Claims (20)

1. 第１ワードラインに電気的に接続されるメモリセルの第１行を有するメモリセルアレイと、
   前記第１ワードラインに電気的に接続される出力段を有するワードラインドライバと、
   フラグ信号が検証イネーブル信号の活性期間中に活性状態であるとき、前記ワードラインドライバに第１電圧レベルを供給し、前記フラグ信号が前記検証イネーブル信号の活性期間中に非活性状態であるとき、前記ワードラインドライバに第２電圧レベルを供給するように、前記検証イネーブル信号と前記フラグ信号とに応じて動作する電圧供給制御回路と、
   を含むことを特徴とする集積回路メモリ装置。
2. 前記第１電圧レベルは、電源供給電圧レベルに対応し、前記第２電圧レベルは、前記電源電圧レベルより高いレベルを有する昇圧された電圧レベルに対応することを特徴とする請求項１に記載のメモリ装置。
3. 検証時間中に、連続的に活性検証イネーブル信号を発生し、前記検証時間中に、一連のパルスとして活性フラグ信号を発生するプログラム／消去検証制御回路をさらに含むことを特徴とする請求項１に記載のメモリ装置。
4. 前記電圧供給制御回路に電気的に接続される出力段を有する電圧昇圧回路をさらに含むことを特徴とする請求項３に記載のメモリ装置。
5. 第１検証時間中、第１行に電気的に接続される第１ワードラインを昇圧された電圧レベルに同時に駆動して前記第１行のメモリセルの状態を検証する段階と、
   前記昇圧された電圧レベルと基準電圧レベルとの中間レベルの電圧レベルで前記第１ワードラインを駆動する段階と、
   第２検証時間中、前記第１ワードラインを前記基準電圧レベルで、第２行に電気的に連結された第２ワードラインを前記昇圧された電圧レベルで同時に駆動して前記第２行のメモリセルの状態を検証する段階と、
   を含むことを特徴とする集積回路メモリ装置の駆動方法。
6. 前記昇圧された電圧レベルと前記基準電圧レベルとの中間レベルを有する電圧レベルで前記第１ワードラインを駆動する段階は、前記第１ワードラインを電源電圧レベルで駆動する段階を含むことを特徴とする請求項５に記載の駆動方法。
7. 前記昇圧電圧レベルと前記基準電圧レベルとの中間の電圧レベルで前記第１ワードラインを駆動する段階の間、第１行の最後のメモリセルのアドレスに対応する列アドレスを発生する段階をさらに含むことを特徴とする請求項５に記載の駆動方法。
8. 前記昇圧電圧レベルと前記基準電圧レベルとの中間の電圧レベルで前記第１ワードラインを駆動する段階の間、第１行の最後のメモリセルのアドレスに対応する列アドレスを発生する段階をさらに含むことを特徴とする請求項６に記載の駆動方法。
9. 前記メモリ装置は、前記第１ワードラインと第２ワードラインとに各々電気的に結合された各々の出力段を有する第１及び第２ワードラインドライバを含み、第１行のメモリセルの状態を検証する段階は、前記第２ワードラインドライバの内部ノードを前記昇圧された電圧レベルに高める段階を含み、前記昇圧電圧レベルと基準電圧レベルとの中間の電圧レベルで前記第１ワードラインを駆動する段階は、第２行のメモリセルの状態を検証する段階を始める前に、前記第２ワードラインドライバの内部ノードを前記昇圧された電圧レベルから前記電源電圧レベルに低める段階とを含むことを特徴とする請求項６に記載の駆動方法。
10. 行と列とに配列された複数の不揮発性メモリセルのアレイと、
    行アドレスに応じて前記行を１つずつ選択する手段と、
    前記選択された行のワードラインを電源電圧より高い第１電圧まで駆動する手段と、
    列アドレスに応じて前記列を１つずつ選択する手段と、
    次の行を選択する以前に、前記選択された行に関連する最後の列の検証完了後に、前記第１電圧より低い第２電圧に前記ワードラインを放電する手段と、
    を含むことを特徴とする不揮発性半導体メモリ装置。
11. 前記ワードラインを駆動する手段は、前記行に各々対応する複数のレベルシフタを含むことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
12. 前記不揮発性メモリセルは、電気的に消去及びプログラムが可能なセルであり、前記ワードラインは、前記不揮発性メモリセルのプログラム及び消去検証モードで放電されることを特徴とする請求項１０に記載の不揮発性メモリ装置。
13. 前記第２電圧は、電源電圧と等しいことを特徴とする請求項１０に記載の不揮発性メモリ装置。
14. 行と列とに配列された複数の不揮発性メモリセルを有する不揮発性メモリセルアレイと、
    電源供給電圧より高い昇圧電圧を提供する電圧昇圧回路と、
    プログラム／消去検証期間を知らせる第１信号と、行アドレス変化が切迫していることを知らせる第２信号とを発生する制御回路と、
    第１及び第２信号に応じて前記昇圧電圧と電源供給電圧のうち、いずれか１つを選択的に出力する電圧スイッチング回路と、
    各々が対応する不揮発性メモリセルに接続された複数のワードラインと、
    前記電圧スイッチング回路と前記ワードラインとの間に接続され、前記昇圧電圧と電源供給電圧のうち、いずれか１つの手段により前記ワードラインを順次駆動する複数のワードラインドライバと、
    行アドレスに応じて前記複数のワードラインドライバのうち、いずれか１つを選択する行デコーダとを含み、
    前記第２信号は、前記選択された行の最後のセルの検証が完了される時点で前記行アドレスが変わる時点までの時間中に活性化され、前記電圧スイッチング回路は、前記第２信号が活性化されるとき、前記ワードラインドライバに電源供給電圧を提供することを特徴とする不揮発性半導体メモリ装置。
15. 前記ワードラインドライバの各々は、レベルシフタを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
16. 前記レベルシフタは、
    前記電圧スイッチング回路に接続されたソースと、ドレインと、対応するワードラインに接続されるゲートとを有する第１ＰＭＯＳトランジスタと、
    前記電圧スイッチング回路と接続されたソースと、対応するワードラインに接続されたドレインと前記第１ＰＭＯＳトランジスタのドレインに結合されたゲートとを有する第２ＰＭＯＳトランジスタと、
    前記行デコーダに接続された入力段と、出力段とを有するインバータと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されるドレインと、接地電圧に接続されるソースと、前記インバータの出力段に接続されるゲートとを有する第１ＮＭＯＳトランジスタと、
    前記対応するワードラインに接続されたドレインと、前記接地電圧に接続されたソースと、前記行デコーダに連結されたゲートとを有する第２ＮＭＯＳトランジスタと、
    を含むことを特徴とする請求項１５に記載の不揮発性半導体メモリ装置。
17. 前記電圧スイッチング回路は、
    前記電源供給電圧と前記ワードラインドライバとの間に接続される第１スイッチ素子と、
    前記電圧昇圧回路と前記ワードラインドライバとの間に接続される第２スイッチ素子と、
    前記第１及び第２信号に応じて、前記第１及び第２スイッチ素子を選択的に制御するロジック回路と、
    を含むことを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
18. 前記電圧スイッチング回路は、
    前記第１信号が活性化されるとき、前記ワードラインドライバに前記昇圧電圧を提供することを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
19. ワードラインの行と前記ワードラインと交差するビットラインの列とに配列される電気的にプログラム及び消去可能な不揮発性メモリセルを有する不揮発性メモリセルアレイを含む不揮発性半導体メモリ装置から、前記ワードラインと前記ビットラインとが逐次的に駆動される前記メモリ装置のプログラム及び消去モードの間に、前記ワードラインを駆動する方法において、
    前記ワードラインのうち、選択されたワードラインに電源電圧より高い昇圧電圧を提供する段階と、
    選択されたワードラインに関連する最後のセルの検証が完了される時点で前記ワードラインのうち、他のワードラインが選択される時点までの時間の間に、前記昇圧電圧より所定の低い電圧で前記選択されたワードラインを放電する段階と、
    を含むことを特徴とする方法。
20. 前記所定の電圧は、前記電源電圧と等しいことを特徴とする請求項１９に記載の方法。

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