JP3841979B2 - Transmission / reception integrated circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、高周波信号をベースバンド信号で直接変調する送信変調回路と高周波信号を中間周波数信号に周波数変換する受信ミクサ回路とを一体化構成した送受信一体化回路に関するものである。
【0002】
【従来の技術】
図7は例えば電子通信学会信学会技術研究報告「Vol.98 No.518(1999年1月21日発行)のpp47〜50」に示された従来の送受信一体化回路を示す回路図であり、図において、1は半導体基板、2および3はその半導体基板1上に一体構成された送信変調回路、および受信ミクサ回路である。4はキャリア入力端子、5は局部発振波入力端子、6はベースバンド信号入力端子、7は高周波信号出力端子、8は高周波信号入力端子、9は中間周波信号出力端子である。送信変調回路2において、10はキャリア入力端子4から入力されたキャリアをインピーダンス変換する整合回路、11はその第1ゲートG1に整合回路10が接続され、第2ゲートG2にベースバンド信号入力端子6が接続され、ドレインDに高周波信号出力端子7が接続され、ソースSが接地されたデュアルゲートFETである。また、受信ミクサ回路3において、12は局部発振波入力端子5から入力された局部発振波をインピーダンス変換する整合回路、13はその第1ゲートG1に高周波信号入力端子8が接続され、第2ゲートG2に整合回路12が接続され、ドレインDに中間周波信号出力端子9が接続され、ソースSが接地されたデュアルゲートFETである。
【0003】
次に動作について説明する。
まず、送信変調回路2について説明する。キャリア入力端子4から入力されたキャリアは、整合回路10にてインピーダンス変換されて、入力されたキャリアのデュアルゲートFET11による反射を防いで、そのデュアルゲートFET11の第1ゲートG1に入力される。
ここでデュアルゲートFETは、第1ゲートおよび第2ゲートから入力された電圧に応じてドレインからソースに流れる電流を制御するものであり、デュアルゲートFET11は、整合回路10を通じたキャリアを第1ゲートG1に入力すると共に、ベースバンド信号入力端子6からのベースバンド信号を第2ゲートG2に入力し、それらキャリアおよびベースバンド信号をミキシングした高周波信号をドレイン端子を通じて高周波信号出力端子7から出力する。
【0004】
次に、受信ミクサ回路3について説明する。局部発振波入力端子5から入力された局部発振波は、キャリア入力端子4から入力されたキャリアと同一の周波数であり、整合回路12にてインピーダンス変換されて、入力された局部発振波のデュアルゲートFET13による反射を防いで、そのデュアルゲートFET13の第1ゲートG2に入力される。
デュアルゲートFET13は、高周波信号入力端子8からの高周波信号を第1ゲートG1に入力すると共に、整合回路12を通じた局部発振波を第2ゲートG2に入力し、それら高周波信号および局部発振波をミキシングした中間周波信号をドレイン端子を通じて中間周波信号出力端子9から出力する。
【0005】
【発明が解決しようとする課題】
従来の送受信一体化回路は以上のように構成されているので、送信変調回路2に入力されるキャリアと、受信ミクサ回路3に入力される局部発振波とでそれぞれ整合回路10,12を設けているため、回路規模が大きくなるという課題があった。
また、送信変調回路2では、1つのデュアルゲートFET11によって変調を行っているので、キャリア遮断時に十分なアイソレーションが取れずに、高い変調度が得られないという課題があった。
さらに、2つのデュアルゲートFET11,13に個別にキャリアまたは局部発振波を入力しているため、どちらか一方のデュアルゲートFETにキャリアまたは局部発振波を入力する場合に比べて、より大きなキャリア電力または局部発振波電力が必要になってしまう課題があった。
【0006】
この発明は上記のような課題を解決するためになされたもので、小形な送受信一体化回路を得ることを目的とする。
また、この発明は変調度が大きい変調特性を有する送受信一体化回路を得ることを目的とする。
さらに、少ないキャリア電力または局部発振波電力によって動作する送受信一体化回路を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る送受信一体化回路は、キャリアまたは局部発振波を入力する1つの整合回路と、第1のデュアルゲートFETの第1ゲートに整合回路を通じたキャリアを入力し第2ゲートにベースバンド信号を入力して、それらキャリアおよびベースバンド信号をミキシングした高周波信号を出力する送信変調回路と、第2のデュアルゲートFETの第1ゲートに高周波信号を入力し第2ゲートに整合回路を通じた局部発振波を入力して、それら高周波信号および局部発振波をミキシングした中間周波信号を出力する受信ミクサ回路とを備えたものである。
【0008】
この発明に係る送受信一体化回路は、キャリアまたは局部発振波を入力する1つの整合回路と、トリプルゲートFETの第1ゲートに整合回路を通じたキャリアを入力し第2ゲートにベースバンド信号を入力し第3ゲートを高周波的に接地して、それらキャリアおよびベースバンド信号をミキシングした高周波信号を出力する送信変調回路と、デュアルゲートFETの第1ゲートに高周波信号を入力し第2ゲートに整合回路を通じた局部発振波を入力して、それら高周波信号および局部発振波をミキシングした中間周波信号を出力する受信ミクサ回路とを備えたものである。
【0009】
この発明に係る送受信一体化回路は、送信変調回路の高周波信号出力側に接続された第1のバイアス回路と、受信ミクサ回路の中間周波信号出力側に接続された第2のバイアス回路とを備え、送信変調回路の動作時は、第2のバイアス回路のバイアスを停止し、受信ミクサ回路の動作時は、第1のバイアス回路のバイアスを停止するようにしたものである。
【0010】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による送受信一体化回路を示す回路図であり、図において、1は半導体基板、21はキャリアまたは局部発振波を入力する入力端子、6はベースバンド信号入力端子、7は高周波信号出力端子、8は高周波信号入力端子、9は中間周波信号出力端子である。
22は入力端子4から入力されたキャリアまたは局部発振波をインピーダンス変換する1つの整合回路、11は第1ゲートG1に整合回路22が接続され、第2ゲートG2にベースバンド信号入力端子6が接続され、ドレインDに高周波信号出力端子7が接続され、ソースSが接地されたデュアルゲートFET(第1のデュアルゲートFET:送信変調回路)である。また、13は第1ゲートG1に高周波信号入力端子8が接続され、第2ゲートG2に整合回路22が接続され、ドレインDに中間周波信号出力端子9が接続され、ソースSが接地されたデュアルゲートFET(第2のデュアルゲートFET:受信ミクサ回路)である。
【0011】
次に動作について説明する。
入力端子21に入力されたキャリアまたはそのキャリアと同一の周波数の局部発振波は、整合回路22にてインピーダンス変換されて、入力されたキャリアまたは局部発振波のデュアルゲートFET11,13による反射を防いで、そのデュアルゲートFET11,13の第1ゲートG1、第2ゲートG2に入力される。
ここでデュアルゲートFETは、第1ゲートおよび第2ゲートから入力された電圧に応じてドレインからソースに流れる電流を制御するものであり、デュアルゲートFET11は、整合回路22を通じたキャリアを第1ゲートG1に入力すると共に、ベースバンド信号入力端子6からのベースバンド信号を第2ゲートG2に入力し、それらキャリアおよびベースバンド信号をミキシングした高周波信号をドレイン端子を通じて高周波信号出力端子7から出力する。
一方、デュアルゲートFET13は、高周波信号入力端子8からの高周波信号を第1ゲートG1に入力すると共に、整合回路22を通じた局部発振波を第2ゲートG2に入力し、それら高周波信号および局部発振波をミキシングした中間周波信号をドレイン端子を通じて中間周波信号出力端子9から出力する。
【0012】
以上のように、この実施の形態1によれば、キャリアおよび局部発振波に対する整合回路22を共通化することにより、送信変調回路と受信ミクサ回路を一体化した小形な送受信一体化回路を得ることができる効果が得られる。
【0013】
実施の形態2.
図2はこの発明の実施の形態2による送受信一体化回路を示す回路図であり、図において、23は第1ゲートG1に整合回路22が接続され、第2ゲートG2にベースバンド信号入力端子6が接続され、第3ゲートG3に一端が接地されたコンデンサ24が接続され、ドレインDに高周波信号出力端子7が接続され、ソースSが接地されたトリプルゲートFET(送信変調回路)である。
その他の構成は図1と同一であるのでその重複する説明を省略する。
【0014】
次に動作について説明する。
トリプルゲートFET23は、整合回路22を通じたキャリアを第1ゲートG1に入力すると共に、ベースバンド信号入力端子6からのベースバンド信号を第2ゲートG2に入力し、それらキャリアおよびベースバンド信号をミキシングした高周波信号をドレイン端子を通じて高周波信号出力端子7から出力する。
図3は送信変調回路を示す等価回路図であり、トリプルゲートFET23は、第1ゲートG1近傍ではソース接地のFET増幅器25として動作し、第3ゲートG3近傍では、第3ゲートG3をコンデンサ24により高周波的に接地することにより、ゲート接地のFET増幅器26として動作する。FET増幅器25に流れるドレイン電流を、第2ゲートG2に印加するベースバンド信号により制御することにより、2つのFET増幅器25,26の利得を可変することができる。
なお、デュアルゲートFET13からなる受信ミクサ回路の動作は、実施の形態1と同一であるため説明を省略する。
【0015】
以上のように、この実施の形態2によれば、トリプルゲートFET23により送信変調回路を構成したので、第2ゲートG2に印加するベースバンド信号により利得を可変することができ、シングルゲートFETおよびデュアルゲートFET11を用いた場合に比べてその利得の可変量は大きく、キャリア遮断時のアイソレーションが高くなり、変調度を高くすることができる効果が得られる。
【0016】
実施の形態3.
図4はこの発明の実施の形態3による送受信一体化回路を示す回路図であり、図において、27はデュアルゲートFET11のドレイン端子に接続されたバイアス回路(第1のバイアス回路)、28はデュアルゲートFET13のドレイン端子に接続されたバイアス回路(第2のバイアス回路)、29はバイアス回路27の電源端子、30はバイアス回路28の電源端子である。
その他の構成は図1と同一であるのでその重複する説明を省略する。
【0017】
次に動作について説明する。
デュアルゲートFET11からなる送信変調回路の動作時には、デュアルゲートFET13からなる受信ミクサ回路の電源端子30への電源供給を停止させ、バイアス回路28を動作不能にして、送信変調回路だけ動作させる。
一方、デュアルゲートFET13からなる受信ミクサ回路の動作時には、デュアルゲートFET11からなる送信変調回路の電源端子29への電源供給を停止させ、バイアス回路27を動作不能にして、受信ミクサ回路だけ動作させる。
【0018】
以上のように、この実施の形態3によれば、送信変調回路および受信ミクサ回路のうちの動作させたい方のバイアス回路だけに電源供給を行うことにより、動作させたくない、すなわち、電源供給していないデュアルゲートFETの入力インピーダンスが高くなり、リアクタンス成分が主になるために、動作させたいデュアルゲートFETに効率良くキャリアまたは局部発振波を入力することができる。また、不必要な電流の消費を防ぐことができ、消費電流の低い送受信一体回路を得ることができる効果が得られる。
なお、上記実施の形態1から3では、半導体基板1上に回路を一体化した場合について示したが、個別部品を組み合わせたディスクリート構成にしても同一の効果が得られる。
また、上記実施の形態3では、実施の形態1に示したようなデュアルゲートFET11からなる送信変調回路に適用したものについて示したが、実施の形態2に示したようなトリプルゲートFET23からなる送信変調回路に適用しても良い。
【0019】
実施の形態4.
図5はこの発明の実施の形態4による送受信一体化回路を示す回路図であり、図において、31は整合回路22を搭載した誘電体基板、32はデュアルゲートFET11,13を搭載した半導体基板である。
その他の構成は図1と同一であるのでその重複する説明を省略する。
【0020】
次に動作について説明する。
整合回路22は、マイクロストリップ回路などから構成される場合が多いので、誘電体基板31上に構成し、一方、デュアルゲートFET11,13は、半導体基板32上に構成する。
【0021】
以上のように、この実施の形態4によれば、整合回路22を誘電体基板31上に搭載し、デュアルゲートFET11,13を半導体基板32上に搭載したので、各構成の製作を容易にすることができる。また、製作後に入力されるキャリアおよび局部発振波の周波数が変更になっても、構成が周波数に依存する整合回路22を搭載した誘電体基板31だけを取り替えれば良く、歩留を良好にすることができる効果が得られる。
【0022】
実施の形態5.
図6はこの発明の実施の形態5による送受信一体化回路を示す回路図であり、図において、33は整合回路22およびデュアルゲートFET13を搭載した半導体基板、34はデュアルゲートFET11を搭載した半導体基板である。
その他の構成は図1と同一であるのでその重複する説明を省略する。
【0023】
次に動作について説明する。
整合回路22およびデュアルゲートFET13は、半導体基板33上に構成し、一方、デュアルゲートFET11は、半導体基板34上に構成する。
【0024】
以上のように、この実施の形態5によれば、整合回路22およびデュアルゲートFET13を半導体基板33上に搭載し、デュアルゲートFET11を半導体基板34上に搭載したので、例えば、部品のばらつきなどによりデュアルゲートFET11の性能が落ちる場合に、デュアルゲートFET13を搭載した半導体基板33だけを取り替えれば良く、歩留を良好にすることができる効果が得られる。
なお、上記実施の形態5では、整合回路22およびデュアルゲートFET13を半導体基板33上に搭載したが、整合回路22を誘電体基板上に搭載し、デュアルゲートFET13だけを半導体基板33上に搭載するようにしても良く、さらに、歩留を良好にすることができる効果が得られる。
【0025】
【発明の効果】
以上のように、この発明によれば、キャリアまたは局部発振波を入力する1つの整合回路と、第1のデュアルゲートFETの第1ゲートに整合回路を通じたキャリアを入力し第2ゲートにベースバンド信号を入力して、それらキャリアおよびベースバンド信号をミキシングした高周波信号を出力する送信変調回路と、第2のデュアルゲートFETの第1ゲートに高周波信号を入力し第2ゲートに整合回路を通じた局部発振波を入力して、それら高周波信号および局部発振波をミキシングした中間周波信号を出力する受信ミクサ回路とを備えるように構成したので、キャリアおよび局部発振波に対する整合回路を共通化することにより、送信変調回路と受信ミクサ回路を一体化した小形な送受信一体化回路を得ることができる効果が得られる。
【0026】
この発明によれば、キャリアまたは局部発振波を入力する1つの整合回路と、トリプルゲートFETの第1ゲートに整合回路を通じたキャリアを入力し第2ゲートにベースバンド信号を入力し第3ゲートを高周波的に接地して、それらキャリアおよびベースバンド信号をミキシングした高周波信号を出力する送信変調回路と、デュアルゲートFETの第1ゲートに高周波信号を入力し第2ゲートに整合回路を通じた局部発振波を入力して、それら高周波信号および局部発振波をミキシングした中間周波信号を出力する受信ミクサ回路とを備えるように構成したので、第2ゲートに印加するベースバンド信号により利得を可変することができ、シングルゲートFETおよびデュアルゲートFETを用いた場合に比べてその利得の可変量は大きく、キャリア遮断時のアイソレーションが高くなり、変調度を高くすることができる効果が得られる。
【0027】
この発明によれば、送信変調回路の高周波信号出力側に接続された第1のバイアス回路と、受信ミクサ回路の中間周波信号出力側に接続された第2のバイアス回路とを備え、送信変調回路の動作時は、第2のバイアス回路のバイアスを停止し、受信ミクサ回路の動作時は、第1のバイアス回路のバイアスを停止するように構成したので、バイアスを停止したFETの入力インピーダンスが高くなり、リアクタンス成分が主になるために、動作させたいFETに効率良くキャリアまたは局部発振波を入力することができる。また、不必要な電流の消費を防ぐことができ、消費電流の低い送受信一体回路を得ることができる効果が得られる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による送受信一体化回路を示す回路図である。
【図2】 この発明の実施の形態2による送受信一体化回路を示す回路図である。
【図3】 送信変調回路を示す等価回路図である。
【図4】 この発明の実施の形態3による送受信一体化回路を示す回路図である。
【図5】 この発明の実施の形態4による送受信一体化回路を示す回路図である。
【図6】 この発明の実施の形態5による送受信一体化回路を示す回路図である。
【図7】 従来の送受信一体化回路を示す回路図である。
【符号の説明】
11 デュアルゲートFET(第1のデュアルゲートFET:送信変調回路)、13 デュアルゲートFET(第2のデュアルゲートFET:受信ミクサ回路)、22 整合回路、23 トリプルゲートFET(送信変調回路)、27 バイアス回路(第1のバイアス回路)、28 バイアス回路(第2のバイアス回路)。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transmission / reception integrated circuit in which a transmission modulation circuit that directly modulates a high-frequency signal with a baseband signal and a reception mixer circuit that converts the high-frequency signal into an intermediate frequency signal are integrated.
[0002]
[Prior art]
FIG. 7 is a circuit diagram showing a conventional transmission / reception integrated circuit shown in, for example, the IEICE technical report “Vol. 98 No. 518 (issued on Jan. 21, 1999)”, pp 47-50. In the figure, 1 is a semiconductor substrate, 2 and 3 are a transmission modulation circuit and a reception mixer circuit integrally formed on the
[0003]
Next, the operation will be described.
First, the
Here, the dual gate FET controls the current flowing from the drain to the source in accordance with the voltages input from the first gate and the second gate, and the
[0004]
Next, the
The
[0005]
[Problems to be solved by the invention]
Since the conventional transmission / reception integrated circuit is configured as described above, matching
Further, since the
Furthermore, since the carrier or the local oscillation wave is individually input to the two
[0006]
The present invention has been made to solve the above-described problems, and an object thereof is to obtain a small transmission / reception integrated circuit.
Another object of the present invention is to obtain a transmission / reception integrated circuit having a modulation characteristic with a large modulation degree.
Furthermore, it aims at obtaining the transmission / reception integrated circuit which operate | moves with little carrier electric power or local oscillation wave electric power.
[0007]
[Means for Solving the Problems]
In the transmission / reception integrated circuit according to the present invention, one matching circuit for inputting a carrier or a local oscillation wave, and a carrier through the matching circuit are input to the first gate of the first dual gate FET, and the baseband signal is input to the second gate. And a transmission modulation circuit for outputting a high frequency signal obtained by mixing the carrier and baseband signals, and a local oscillation through a matching circuit for the second gate by inputting the high frequency signal to the first gate of the second dual gate FET And a reception mixer circuit for inputting a wave and outputting an intermediate frequency signal obtained by mixing the high-frequency signal and the local oscillation wave.
[0008]
In the transmission / reception integrated circuit according to the present invention, one matching circuit that inputs a carrier or a local oscillation wave, a carrier through the matching circuit is input to the first gate of the triple gate FET, and a baseband signal is input to the second gate. The third gate is grounded at a high frequency, a transmission modulation circuit that outputs a high frequency signal obtained by mixing the carrier and baseband signals, a high frequency signal is input to the first gate of the dual gate FET, and a matching circuit is input to the second gate. And a reception mixer circuit for inputting the local oscillation wave and outputting an intermediate frequency signal obtained by mixing the high-frequency signal and the local oscillation wave.
[0009]
The transmission / reception integrated circuit according to the present invention includes a first bias circuit connected to the high frequency signal output side of the transmission modulation circuit, and a second bias circuit connected to the intermediate frequency signal output side of the reception mixer circuit. The bias of the second bias circuit is stopped during the operation of the transmission modulation circuit, and the bias of the first bias circuit is stopped during the operation of the reception mixer circuit.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
1 is a circuit diagram showing a transmission / reception integrated circuit according to
[0011]
Next, the operation will be described.
The carrier input to the
Here, the dual gate FET controls the current flowing from the drain to the source in accordance with the voltages input from the first gate and the second gate, and the
On the other hand, the
[0012]
As described above, according to the first embodiment, by combining the matching
[0013]
FIG. 2 is a circuit diagram showing a transmission / reception integrated circuit according to
Since other configurations are the same as those in FIG.
[0014]
Next, the operation will be described.
The
FIG. 3 is an equivalent circuit diagram showing the transmission modulation circuit. The
Since the operation of the reception mixer circuit composed of the
[0015]
As described above, according to the second embodiment, since the transmission modulation circuit is configured by the
[0016]
4 is a circuit diagram showing a transmission / reception integrated circuit according to
Since other configurations are the same as those in FIG.
[0017]
Next, the operation will be described.
When the transmission modulation circuit composed of the
On the other hand, when the reception mixer circuit composed of the
[0018]
As described above, according to the third embodiment, by supplying power to only the bias circuit to be operated of the transmission modulation circuit and the reception mixer circuit, it is not desired to operate, that is, power is supplied. Since the input impedance of the dual gate FET which is not high becomes high and the reactance component becomes main, it is possible to efficiently input the carrier or the local oscillation wave to the dual gate FET to be operated. Further, unnecessary current consumption can be prevented, and an effect of obtaining a transmission / reception integrated circuit with low current consumption can be obtained.
In the first to third embodiments, the circuit is integrated on the
In the third embodiment, the application to the transmission modulation circuit composed of the
[0019]
Embodiment 4 FIG.
5 is a circuit diagram showing a transmission / reception integrated circuit according to Embodiment 4 of the present invention. In the figure, 31 is a dielectric substrate on which the
Since other configurations are the same as those in FIG.
[0020]
Next, the operation will be described.
Since the matching
[0021]
As described above, according to the fourth embodiment, since the matching
[0022]
Embodiment 5 FIG.
6 is a circuit diagram showing a transmission / reception integrated circuit according to Embodiment 5 of the present invention. In the figure, 33 is a semiconductor substrate on which the
Since other configurations are the same as those in FIG.
[0023]
Next, the operation will be described.
The matching
[0024]
As described above, according to the fifth embodiment, the matching
In the fifth embodiment, the matching
[0025]
【The invention's effect】
As described above, according to the present invention, one matching circuit that inputs a carrier or a local oscillation wave and a carrier that passes through the matching circuit are input to the first gate of the first dual-gate FET and the baseband is input to the second gate. A transmission modulation circuit that inputs a signal and outputs a high-frequency signal obtained by mixing the carrier and baseband signals, and a local portion through which a high-frequency signal is input to the first gate of the second dual-gate FET and the matching circuit is input to the second gate Since it is configured to include a reception mixer circuit that inputs an oscillation wave and outputs an intermediate frequency signal obtained by mixing the high-frequency signal and the local oscillation wave, by using a common matching circuit for the carrier and the local oscillation wave, There is an effect that a small transmission / reception integrated circuit in which the transmission modulation circuit and the reception mixer circuit are integrated can be obtained.
[0026]
According to the present invention, one matching circuit that inputs a carrier or a local oscillation wave, a carrier through the matching circuit is input to the first gate of the triple gate FET, a baseband signal is input to the second gate, and the third gate is A transmission modulation circuit that outputs a high-frequency signal that is grounded at a high frequency and mixes the carrier and baseband signals, and a local oscillation wave that is input to the first gate of the dual-gate FET and a matching circuit is input to the second gate. And a receiving mixer circuit that outputs an intermediate frequency signal obtained by mixing the high-frequency signal and the local oscillation wave, so that the gain can be varied by the baseband signal applied to the second gate. Compared to the case using single gate FET and dual gate FET, the variable amount of gain is large. Isolation at carrier blocking increases, the effect can increase the degree of modulation can be obtained.
[0027]
According to the present invention, the transmission modulation circuit includes a first bias circuit connected to the high frequency signal output side of the transmission modulation circuit and a second bias circuit connected to the intermediate frequency signal output side of the reception mixer circuit. Since the bias of the second bias circuit is stopped at the time of the operation, and the bias of the first bias circuit is stopped at the time of the operation of the reception mixer circuit, the input impedance of the FET whose bias is stopped is high. Therefore, since the reactance component is mainly used, a carrier or a local oscillation wave can be efficiently input to the FET to be operated. Further, unnecessary current consumption can be prevented, and an effect of obtaining a transmission / reception integrated circuit with low current consumption can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a transmission / reception integrated circuit according to
FIG. 2 is a circuit diagram showing a transmission / reception integrated circuit according to a second embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram showing a transmission modulation circuit.
FIG. 4 is a circuit diagram showing a transmission / reception integrated circuit according to
FIG. 5 is a circuit diagram showing a transmission / reception integrated circuit according to Embodiment 4 of the present invention;
FIG. 6 is a circuit diagram showing a transmission / reception integrated circuit according to a fifth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a conventional transmission / reception integrated circuit.
[Explanation of symbols]
11 Dual gate FET (first dual gate FET: transmission modulation circuit), 13 Dual gate FET (second dual gate FET: reception mixer circuit), 22 Matching circuit, 23 Triple gate FET (transmission modulation circuit), 27 Bias Circuit (first bias circuit), 28 bias circuit (second bias circuit).
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007728A JP2001007728A (en) | 2001-01-12 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
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-
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
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