JP3845734B2

JP3845734B2 - 不揮発性メモリ

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Publication number: JP3845734B2
Application number: JP2004331688A
Authority: JP
Inventors: 章夫北川; 雅史高田; 和也中山
Original assignee: Kanazawa University NUC
Current assignee: Kanazawa University NUC
Priority date: 2004-11-16
Filing date: 2004-11-16
Publication date: 2006-11-15
Anticipated expiration: 2024-11-16
Also published as: JP2006146983A

Description

本発明は、電源を切っても記憶内容が失われない、相変化メモリなどの抵抗変化を起こすメモリ素子を用いた不揮発性メモリに関するものである。

ＣＭＯＳ製造技術が発達し、製造プロセスの微細化により、１チップにより多くのトランジスタが集積可能となってきている。これにより、既存システムと同様の構成を、以前に比べ、高性能・コンパクトにチップ上に収めることができるようになってきている。そして、チップ上の空いた部分に新しい回路を載せることで、さらに複雑な処理も行うことが可能となっている。しかし、実際は、機能を担うロジック部では、開発期間等の要因を含め、大幅な改良を行なったとしても、面積的には大幅に変化することはない。そこで、最も手軽にシステムの性能を上げるためには、空いた面積に大容量なメモリを搭載することが多い。最近は、ロジック部とメモリ部の面積の割合は、メモリ部が７０％程度にもなっている。今後、メモリ部の割合が増えることが予想される。しかし、この微細化は、性能の向上と同時に、トランジスタがオフの場合でも電流が漏れてしまう、リーク電流の増加を招いている。このため、動作を行っていない場合でも大きい消費電力を必要としてしまう。これは、回路規模が大きくなるほど顕著となる。

そのため、不揮発性メモリの導入が考えられている。不揮発性メモリは、動作を行っていないときの保持電力が必要ないものである。これにより、動作を行っていないときには、メモリの消費電力をなくすことができる。電源を落としても状態を保持するためには、電源を落とすときに、メモリの内容を記憶状態が保持できるものに移す必要がある。これまでは、例えば強誘電体メモリを用いたものがある（非特許文献１参照）。しかしながら、この強誘電体には、ＣＭＯＳによるメモリ製造技術との親和性が低く特別の製造ラインが必要である。
このため、ＣＭＯＳによるメモリ製造技術との整合性が高い、抵抗変化による不揮発性のメモリ素子である相変化メモリ等を用いた不揮発性メモリが待たれていた。

相変化メモリについて、図１，図２を用いて説明する。
図１に示すように、相変化メモリとは、結晶状態（低抵抗）と非晶質（アモルファス）状態（高抵抗）との間や結晶状態間，非晶質状態間で変化（相変化）する物質（例えば、カルコゲナイド半導体）を用いて、その変化した状態により抵抗値が変化して、記憶するメモリのことである。この変化は、この物質に例えば電流を流し、発熱等を電流により制御することでできる。非晶質状態から結晶状態とするときは、融点より低い結晶化温度となってから一定時間（結晶化するための時間）その温度を保つような電流を流し、結晶状態から非晶質状態とするときは融点以上に熱して急冷するような電流を流すことで、相変化を起こすことができる。この２つの電流をそれぞれイニシャライズ電流，ストア電流と定義する。

この２つの状態は、図２に示すように、発明者らが得た、カルコゲナイド半導体の場合の完全に結晶化したときの電気伝導率５．２Ω^−１ｃｍ^−１と、非晶質化（アモルファス）状態のときの電気伝導率１．３×１０^−３Ω^−１ｃｍ^−１の値をとる。結晶化状態と非晶質状態の伝導率は、２桁も異なっており、その差は大きい。これは、状態を検出することが容易になることを意味している。この電気伝導率の値は、素子へ印加する電流の大きさや時間により、結晶状態と非晶質状態との割合を変化させることで、変えることもできる。

二野宮鼓他「強誘電体メモリを利用した不揮発性ＳＲＡＭとＦＦの設計と応用−読出し回数・書換え回数無制限の実現−」信学技報２００３−１２ｐｐ．５１−５６特願２００３−３６５１４６号出願特願２００３−３３５１３３号出願

本発明の目的は、相変化メモリ等の、抵抗変化により不揮発性で記憶する素子を用いた不揮発性メモリを提供することである。

上記発明の目的を達成するために、本発明は、抵抗変化により不揮発性記憶を行う抵抗変化メモリ素子を用いた不揮発性メモリであって、第１の能動素子と第２の能動素子との入出力を互に接続したＳＲＡＭ回路部（フリップフロップ回路）と、前記第１，第２の能動素子のそれぞれと、電源との間に直列に接続した第１，第２の抵抗変化メモリ素子と、前記第２の能動素子と前記第２の抵抗変化メモリ素子との接続点とストア線との間に接続されたスイッチング素子であって、該スイッチング素子のスイッチングを制御する入力は、前記第１の能動素子の出力に接続されており、前記スイッチング素子により、前記不揮発性メモリの電源をオフする直前に、前記ＳＲＡＭ回路部の記憶内容を、前記スイッチング素子から前記第２の抵抗変化メモリ素子に電流を流して抵抗変化を起こして記憶させ、前記不揮発性メモリの電源をオンしたとき、前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移し、前記ＳＲＡＭ回路部に記憶データの書き込み、読み出しを行うことを特徴とする。

前記第１の抵抗変化メモリ素子は、前記第２の抵抗変化メモリ素子の記憶内容による抵抗値変化の中間値の抵抗値に設定するとよく、前記第２の抵抗変化メモリ素子は、前記電源をオンしたときに前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移した後、前記スイッチング素子を介して流す電流により、低抵抗値とするとよい。
前記第１，第２の抵抗変化メモリ素子は、相変化メモリとしてもよく、前記ＳＲＡＭ回路部をＣＭＯＳで構成し、前記スイッチング素子をゲート・トランジスタとしてのＭＯＳトランジスタで構成してもよい。相変化メモリ素子とＭＯＳトランジスタを用いることで、ＣＭＯＳ回路の上に相変化メモリ素子を作成し、整合性がよい不揮発性メモリを作成することができる。

上述した本発明の構成により、通常の動作はＳＲＡＭと同じように高速ででき、相変化メモリ等の抵抗変化メモリ素子への書き込み可能回数は有限ではあるが、この書き込み回数を事実上無限大とすることができる。また、ＣＭＯＳとの整合性が高い不揮発性メモリを実現することができる。このような不揮発性メモリを用いることで、待機電力を大幅に低減することが可能となる。

図を用いて、本発明の実施形態について説明する。
抵抗変化メモリ素子を用いて、不揮発性メモリを構成する場合、物質の状態を変えているために、読み書きの動作が遅い、書き換え回数が有限である、書込み時の諸費電力が大きい等の不利益がある。このために、ＳＲＡＭの回路構成を基礎として、電源を消すときのみＳＲＡＭ回路の記憶内容を、抵抗変化メモリ素子に対してバックアップを行うための簡単な回路を付加した構成とした。この不揮発性メモリを、図１，図２で示した相変化メモリ素子とＣＭＯＳとを用いて、基本構成である１セル分（１ビット分）の回路とした構成例を図３に示す。

図３において、直列に接続された、Ｐ型ＭＯＳトランジスタＰ０，Ｎ型ＭＯＳトランジスタＮ０とＰ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯＳトランジスタＮ１は、各トランジスタのゲート（入力）と出力（Ｓ０，Ｓ１）とを互に接続して、通常のＣＭＯＳによるＳＲＡＭの１ビット分の回路（フリップフロップ回路）を構成している。これに相変化メモリ素子（この実施形態の場合、カルコゲナイド半導体で構成している）Ｒｒ，Ｒｍをそれぞれ、Ｐ０，Ｎ０及びＰ１，部Ｎ１に直列に接続している。
この図３の回路で、Ｎａ０，Ｎａ１は、ワード線ＷＬに接続されているゲート回路を構成しているＮ型ＭＯＳトランジスタであり、各ＳＲＡＭ回路部への入出力制御を行っている。ＰＷＲは電源線であり、電源がオンになると電圧がＶＤＤとなる。
さて、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。
論理記憶抵抗Ｒｍは、電源線ＰＷＲ，スイッチング素子（Ｎ型ＭＯＳトランジスタＮｓ），ストア線ＳＴＲにより、相変化を起こす電流を印加される。

読み出し書き込み時は、点線で示したＳＲＡＭ回路部は通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。
このように電源がオフ（ＯＦＦ）するときとオン（ＯＮ）するときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する。

論理記憶抵抗Ｒｍには、結晶化する（低抵抗とする）場合は上述のイニシャライズ電流として、結晶化温度としてから一定時間その温度を保つように、長パルス電流を印加する。非晶質とする（高抵抗とする）場合は、上述のストア電流として、融点以上に熱して急冷するように、短パルスで高出力の電流を論理記憶抵抗Ｒｍに印加する（図１参照）。
論理記憶抵抗Ｒｍに対するストア電流／イニシャライズ電流の伝達を制御しているトランジスタＮｓは、論理記憶抵抗Ｒｍを相変化させて記憶値をストアするために、ストア電流として十分な電流を流すことができるサイズを有することが必要である。
以下に、図４〜図９を用いて、図３に示した回路の動作を詳しく説明する。

＜参照抵抗初期化＞
上述したように、図３の実施態様の回路では、参照抵抗Ｒｒは予め論理記憶抵抗の中間抵抗値に設定されている。これは、例えば、不揮発性メモリのチップを作成した後に、チップ全体に結晶化条件を満たす温度を所定時間印加して、全て参照抵抗Ｒｒの抵抗値を均一に初期化することで設定することができる。
なお、読み出し書き込み動作するときには、後で説明するように論理記憶抵抗Ｒｍが低抵抗となっているので、参照抵抗Ｒｒの抵抗値は、ＳＲＡＭを構成する回路部分の動作になるべく影響がないように、中間値よりは低く設定することが望ましい。

＜リコール動作（電源オン時）＞
電源がオン（ＯＮ）するときは、論理記憶抵抗Ｒｍに記憶されている論理値をＳＲＡＭ回路部に移す。これをリコールといい、このリコール動作を図４，図５を用いて説明する。図４は論理記憶抵抗Ｒｍが高抵抗（論理値１）の場合、図５は論理記憶抵抗Ｒｍが低抵抗（論理値０）の場合である。このリコール動作は全セルに対して、同時に行うことができる。

図４において、電源線ＰＷＲがオンすると、ＳＲＡＭを構成する、トランジスタＰ０，Ｎ０とＰ１，Ｎ１とに電流が流れ始める。ワード線ＷＬは接地電圧（Ｌｏｗ）のままであるので、Ｎａ０とＮａ１は閉じている。また、ストア線ＳＴＲは電源線ＰＷＲと同時かそれ以前にＶＤＤ（電源電圧：Ｈｉｇｈ）となる。論理記憶抵抗Ｒｍが参照抵抗Ｒｒより高抵抗であるので、Ｐ０とＰ１とを比較するとＰ０に電流が大きく流れ、Ｓ０とＳ１の電圧は、比較的にＳ１が低く（Ｌ）、Ｓ０が高く（Ｈ）なる。このために、Ｐ０：オン，Ｎ１：オフ及びＰ１：オフ，Ｎ０：オンの傾向となり、それが正のフィードバックされて、ＳＲＡＭ回路部の安定状態となる。そのために、この論理記憶抵抗の状態（高抵抗：論理値１）がＳＲＡＭ回路部に記憶される（リコールされる）。

図５では、論理記憶抵抗Ｒｍが参照抵抗Ｒｒより低抵抗なので、Ｐ１に大きい電流が流れ、上述の動作の逆となり、Ｓ０の電圧が低く（Ｌ）、Ｓ１の電圧が高く（Ｈ）なって安定する。これで、この論理記憶抵抗Ｒｍの状態（低抵抗：論理値０）がＳＲＡＭ回路部に記憶される（リコールされる）。
なお、ストア線ＳＴＲは電源線ＰＷＲと同電位であるので、トランジスタＮｓが導通していてもいなくても、上述の動作に対しては影響がない。

＜論理記憶抵抗の初期化＞
さて、論理記憶抵抗Ｒｍと参照記憶抵抗Ｒｒの抵抗値があまりにも異なっていると、ＳＲＡＭ回路部の読み出し書き込み動作に支障が生じる。このために、参照記憶抵抗Ｒｒの抵抗値をあまり高くなく設定しておき、論理記憶抵抗Ｒｍは、セルの読み出し書き込み動作のとき、低抵抗としておく（結晶化する）必要がある。
このため、論理記憶抵抗Ｒｍが高抵抗（論理値１）の場合は、低抵抗とする必要がある。これを「論理記憶抵抗の初期化」という。この動作を行うのは、上述のリコールを行った後であり、リコールを行った後に必ず行う必要がある。
この論理記憶抵抗の初期化動作の説明を、図６を用いて行う。
図６において、論理記憶抵抗Ｒｍは論理値１即ち高抵抗であって、リコールの動作が終了し、ＳＲＡＭ回路部は論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）となって安定している。この状態ではトランジスタＮｓのゲートに高い電圧が印加され、Ｎ型ＭＯＳトランジスタＮｓが導通しているので、ストア線ＳＴＲを低電圧Ｖ_ｌｏｗとして、電源線ＰＷＲからイニシャライズ電流を論理記憶抵抗Ｒｍに印加する。ここで印加する電圧Ｖ_ｌｏｗは、接地電圧（ｌｏｗ）までは至らない電圧で、結晶化を起こすためのイニシャライズ電流を流すための電圧である。このイニシャライズ電流は長パルス電流であり、結晶化を行う電流が一定時間論理記憶抵抗Ｒｍに流れ、相変化を起こし、結晶化される。
なお、論理記憶抵抗Ｒｍが論理値０即ち低抵抗の場合は、リコールの動作が終了すると、ＳＲＡＭ回路部が論理値０（Ｓ０：Ｌ，Ｓ１：Ｈ）となる。そのため、トランジスタＮｓは非導通であり、ストア線ＳＴＲの変化は、論理記憶抵抗Ｒｍに影響を与えない。
この論理記憶抵抗の初期化は、上述したように、論理記憶抵抗Ｒｍが論理値１（高抵抗）の場合のみ低抵抗に変化するので、全セル同時に行うことができる。

＜読み出し／書き込み動作＞
各セルへの読み出し／書き込みは、論理記憶抵抗Ｒｍの初期化を行った後に、図７に示すように、ストア線ＳＴＲを電源線ＰＷＲと同じ電圧（ＶＤＤ）として行う。
各セルへの読み出し／書き込みは、上述のように、参照抵抗Ｒｒと論理記憶抵抗ＲｍをＳＲＡＭ回路部の動作に影響がないような抵抗値に設定しているので、通常のＳＲＡＭと変わりなく行うことができる。

＜ストア動作＞
電源をオフする前に、ＳＲＡＭ回路部に記憶されている内容を論理記憶抵抗Ｒｍに移して、電源をオフしているときでも、各セルの記憶内容を保持するようにする動作をストア動作と呼ぶ。この動作を、図８を用いて説明する。
図８は、ＳＲＡＭ回路部に論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）が記憶されているときのストア動作を説明するための図である。ストア動作する前は、電源線ＰＷＲはＶＤＤであり、ストア線ＳＴＲはＶＤＤで、論理記憶抵抗Ｒｍは低抵抗である。また、ワード線ＷＬはセルの選択を行っていない。このとき、Ｓ０の電圧が高いために、トランジスタＮｓは導通状態である。

さて、論理記憶抵抗ＲｍにＳＲＡＭ回路部の論理値１を移すためには、相変化をして、論理記憶抵抗Ｒｍを高抵抗とする（非晶質化する）必要がある。このため、ストア線ＳＴＲを０（接地電圧）として、電源線ＰＷＲ→論理記憶抵抗Ｒｍ→トランジスタＮｓ→ストア線ＳＴＲにストア電流が流れるようにする。このストア電流は、短パルスで高出力の電流である。このために、ＳＴＲ線は接地電圧（Ｌｏｗ）とする。これは、上述の初期化のときのストア線ＳＴＲの電圧より低い。そして、ストア線ＳＴＲの電圧をＶＤＤ（Ｈｉｇｈ）に早く戻す。これで、短パルスで高出力の電流を論理記憶抵抗Ｒｍに印加することができる。
ＳＲＡＭ回路部に論理値０（Ｓ０：Ｌ，Ｓ１：Ｈ）が記憶されているときは、Ｓ０の電圧が低いために、トランジスタＮｓは非導通状態である。このために、ストア線ＳＴＲの電圧の変化は、論理記憶抵抗Ｒｍに対して影響しない。このために、ストア線ＳＴＲの電圧が変化しても、論理記憶抵抗Ｒｍは低抵抗のままの状態を保つ。

このストア動作は、上述したように、ＳＲＡＭ回路部に論理値１（Ｓ０：Ｈ，Ｓ１：Ｌ）が記憶されている場合のみ、論理記憶抵抗Ｒｍが高抵抗に変化するので、全セル同時に行うことができる。
この後に、電源をオフとしても、論理記憶抵抗ＲｍにＳＲＡＭ回路部の記憶内容が保持されている。この論理記憶抵抗Ｒｍに保持されている記憶内容は、電源をオンとしたときにＳＲＡＭ回路部に移される。

＜動作のまとめ＞
図９に、各動作のときの電源線ＰＷＲ，入出力線ＢＬ０，ＢＬ１，ワード線ＷＬ，ストア線ＳＴＲの状態をまとめてある。各線の状態は、オン（Ｏｎ），オフ（ＯＦＦ），電源電圧（Ｈｉｇｈ），低電圧（Ｖ_ｌｏｗ），接地電圧（Ｌｏｗ）で示している。
図３に示したセルで構成された不揮発性メモリは、電源がオンとなると、リコール動作で、電源オフ前の状態を保持している論理記憶抵抗Ｒｍの値をＳＲＡＭ回路部に移し、初期化動作で、論理値１の論理記憶抵抗Ｒｍを低抵抗とする。そして、通常のＳＲＡＭと同様に、ＳＲＡＭ回路部への読み出し書き込みを行う。
電源がオフとなる前にストア動作で、論理記憶抵抗ＲｍにＳＲＡＭ回路部の記憶内容が保持される。この論理記憶抵抗Ｒｍに保持されている記憶内容は、電源をオンとしたときに、リコール動作によりＳＲＡＭ回路部に移される。
なお、ストア線ＳＴＲは、初期化のとき、低電圧（Ｖ_ｌｏｗ）で、結晶化温度とする電流が流れるような電源線との電圧差が得られるものである。また、電流を制御しているトランジスタＮｓは、ストア線ＳＴＲが接地電圧（Ｌｏｗ）としたとき、電源線ＰＷＲから、論理記憶抵抗Ｒｍを融点以上にすることができる電流を流すことができる性能を有している。

＜ブロック化＞
上述した不揮発性メモリでは、ストアと初期化のときに大きな電流が流れる。例えば、初期化に１ｂｉｔあたり５０μＡが必要とすると、３２ｋｂｉｔのメモリブロック内の全セルを一度に初期化すると、１．６Ａという巨大な電流が流れる。しかしながら、１ｂｉｔづつストアや初期化していたのでは、長い時間がかかる。
これを解決するためには、図３に示した１ビット単位の不揮発性メモリを電流が大きくなり過ぎない程度の小さな単位のブロックにまとめて、ブロック単位でストアと初期化の動作を制御することが必要となる。

＜ＣＭＯＳ回路と相変化メモリとの関係＞
図１０（ａ）は、チップ１００上にＣＭＯＳによりシステムを構成するとき、その一部に図３の回路構成の不揮発性メモリを作成する場合を示している。この場合、基本となるＳＲＡＭ回路部の１１０の上に、相変化メモリ層１２０を設けて、図３の相変化メモリ素子Ｒｒ，Ｒｍを構成し、その上に電源等の配線層１３０を設けることを示している。
図１０（ｂ）は、図１０（ａ）に示した構成で、図３の回路における相変化メモリＲｍとＭＯＳトランジスタＮｓの部分のチップにおける模式図（断面）を示している。
図１０（ａ），（ｂ）に示すように、ＣＭＯＳ構造のチップ上に相変化メモリのための層を付加しているために、１ビット単位の面積が大きくなることもない。また、ＣＭＯＳ構造のチップに対して、相変化メモリを作成するための少ない工程を付加するだけで、ＣＭＯＳのＳＲＡＭを不揮発性とすることが、構造的に容易にできる。
その上、図１０に示されているように、ＭＯＳ構造のチップと相変化メモリの製造過程が分離されているために、相変化記録材料の組成を変えた場合でも、簡単に製造工程を変更することが可能である。

＜使用する素子について＞
上述の図３に示した回路構成は、相変化メモリとＣＭＯＳで構成しているが、抵抗変化により不揮発性で記憶する他の素子と他の能動素子で構成してもよい。

相変化メモリの動作を説明する図である。相変化を起こしたときの抵抗値の変化を示す図である。ＣＭＯＳで構成した相変化メモリの回路を示す図である。リコールの動作を説明する図である。リコールの他の動作を説明する図である。初期化の動作を説明する図である。読み出し／書き込みの動作を説明する図である。ストアの動作を説明する図である。各動作における回路の状態を示す図である。ＣＭＯＳで作成した場合のチップ構成を示す図である。ＣＭＯＳで作成した場合のチップの具体的な構成を示す図である。

Claims

抵抗変化により不揮発性記憶を行う抵抗変化メモリ素子を用いた不揮発性メモリであって、
第１の能動素子と第２の能動素子との入出力を互に接続したＳＲＡＭ回路部と、
前記第１，第２の能動素子のそれぞれと、電源との間に直列に接続した第１，第２の抵抗変化メモリ素子と、
前記第２の能動素子と前記第２の抵抗変化メモリ素子との接続点とストア線との間に接続されたスイッチング素子であって、該スイッチング素子のスイッチングを制御する入力は、前記第１の能動素子の出力に接続されており、
前記スイッチング素子により、前記不揮発性メモリの電源をオフする直前に、前記ＳＲＡＭ回路部の記憶内容を、前記スイッチング素子から前記第２の抵抗変化メモリ素子に電流を流して抵抗変化を起こして記憶させ、前記不揮発性メモリの電源をオンしたとき、前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移し、
前記ＳＲＡＭ回路部に記憶データの書き込み、読み出しを行うことを特徴とする不揮発性メモリ。
請求項１に記載の不揮発性メモリにおいて、
前記第１の抵抗変化メモリ素子は、前記第２の抵抗変化メモリ素子の記憶内容による抵抗値変化の中間値の抵抗値に設定されていることを特徴とする不揮発性メモリ。
請求項２に記載の不揮発性メモリにおいて、
前記第２の抵抗変化メモリ素子は、前記電源をオンしたときに前記第２の抵抗変化メモリ素子の記憶内容を前記ＳＲＡＭ回路部に移した後、前記スイッチング素子を介して流す電流により、低抵抗値とされることを特徴とする不揮発性メモリ。
請求項１〜３に記載の不揮発性メモリにおいて、
前記第１，第２の抵抗変化メモリ素子は、相変化メモリであることを特徴とする不揮発性メモリ。
請求項１〜４に記載の不揮発性メモリにおいて、
前記ＳＲＡＭ回路部をＣＭＯＳで構成し、前記スイッチング素子をＭＯＳトランジスタで構成することを特徴とする不揮発性メモリ。