JP3851906B2 - パルス生成回路 - Google Patents

Description

本発明はパルス生成回路に関し、特に、入力クロック信号の期間の半分よりも概ね大きいか若しくは等しいパルス幅を有するパルス信号を生成するためのパルス生成回路に関する。

パルス生成回路は、入力クロック信号の結果としてトリガーされる電気パルス信号を生成するためのデジタルロジックの用途において一般的に使用される。しばしば、パルス生成回路は、入力クロック信号の長さの半分より小さいパルス幅を有する出力パルス信号を生成するために使用される。

図１は、パルス生成回路１０を例示する回路図である。ＮＣＬＫは、２入力ＮＯＲゲート１４に入力される入力クロック信号１２である。入力クロック信号ＮＣＬＫはまた、３つの直列接続されたインバータ１６、１８、及び２０を通り、上記の２入力ＮＯＲゲートに入力される。各インバータは、１ゲート分だけ入力クロック信号ＮＣＬＫを遅延させる。従って、３つの直列接続されたインバータは、３回反転された入力クロック信号ＮＣＬＫが２入力ＮＯＲゲートに入力される前に、合計３ゲート分だけ入力クロック信号ＮＣＬＫを遅延させる。このようにして、入力クロック信号ＮＣＬＫと３回反転された入力クロック信号ＮＣＬＫとに対してＮＯＲ処理が行われることにより、出力パルス信号Ｄ２２が生成される。

図２は、図１のパルス生成回路１０の動作を示すタイミング図である。図２に示すように、ＮＣＬＫ１２は、１０ゲート分で５０：５０の負荷サイクルの期間２３を有する。Ｄ２２は、ＮＣＬＫの立ち下がりエッジ２６によりトリガーされる前エッジ２４を有する出力パルス信号である。また、出力パルス信号Ｄのパルス幅２８は、インバータ遅延の数で決定され、この場合は３ゲート分である。

図１のパルス生成回路１０と関連する１つの問題は、出力信号Ｄ２２のパルス幅２８が入力クロック信号ＮＣＬＫ１２の期間の概ね半分となるように、インバータの数を増加することができないということである。例えば、もし、図１のパルス生成回路が５個を越える数の直列接続されたインバータを含むと、出力パルス信号Ｄの幅２８は５ゲート分を越え、入力クロック信号ＮＣＬＫの立ち上がりエッジ３０が、第３のインバータ２０から出力される信号ＤＬＹ３２の予想される立ち上がりエッジより早く発生する。即ち、入力クロック信号ＮＣＬＫの立ち上がりエッジが、出力パルス信号Ｄの幅を、入力クロック信号ＮＣＬＫの期間の半分未満に制限する。このため、入力クロック信号の期間の半分と概ね等しいか若しくはそれよりも大きいパルス幅を有する出力パルス信号を生成することができるパルス生成回路が求められている。

本発明は、従来よりも大きいパルス幅を有する出力パルス信号を生成することができるパルス生成回路を提供することを目的とする。

本発明の第１の視点によればパルス生成回路が提供され、これは、第１の論理素子と、第１の遅延素子と、第２の論理素子と、第２の遅延素子とを含む。前記第１の論理素子は、入力クロック信号を受信するための１つの入力を有する。前記第１の遅延素子は、前記入力クロック信号を第１の遅延時間だけ遅延させる。前記第１の遅延素子は、前記入力クロック信号を受信するための一端部と、前記第１の論理素子の他の入力に連結された他の端部とを有する。前記第２の論理素子は、前記第１の論理素子から出力される信号を受信するための１つの入力を有する。前記第２の論理素子の前記１つの入力は、前記第１の論理素子の出力に連結される。前記第２の遅延素子は、前記第１の論理素子から出力される前記信号を第２の遅延時間だけ遅延させる。前記第２の遅延素子は、前記第１の論理素子の前記出力に対して一端部で連結されると共に、前記第２の論理素子の他の入力に対して他の端部で連結される。前記第１の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することができる。前記第２の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することができる。

更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。

本発明によれば、パルス生成回路において、従来より大きいパルス幅を有する出力パルス信号を生成することができる。

本発明のある実施形態は、図３に示すように論理ゲートからなるパルス生成回路４０を含む。パルス生成回路は、第１のロジック手段４２及び第２のロジック手段４４即ち第１の論理素子及び第２の論理素子を含む。第１の論理素子は第１の２入力ＮＯＲゲートからなり、第２の論理素子は第２の２入力ＮＯＲゲートからなる。パルス生成回路はまた、第１のインバータ４６、第２のインバータ４８、第３のインバータ５０、第４のインバータ５２、及び第５のインバータ５４を含む。

第１のインバータ４６の入力５６は、第１のＮＯＲゲート４２の１つの入力５８に連結される。第１のインバータの出力６０は、第２のインバータ４８の入力６２に連結される。同様に、第２のインバータの出力６４は、第３のインバータ５０の入力６６に連結される。第３のインバータの出力６８は、第１のＮＯＲゲートの他方の入力７０に連結される。このように、第１、第２、及び第３のインバータは直列に接続され、第１の遅延手段７２即ち第１の遅延素子を形成する。第１の遅延素子の両端部７４及び７６は、第１のＮＯＲゲートの入力５８及び７０に夫々連結される。

第１のＮＯＲゲート４２の出力７８は、第４のインバータ５２の入力８０及び第２のＮＯＲゲート４４の１つの入力８２の両方に連結される。第４のインバータの出力８４は、第５のインバータ５４の入力８６に連結される。第５のインバータの出力８８は、第２のＮＯＲゲートの他方の入力９０に連結される。このように、第４及び第５のインバータは、直列に接続され、第２の遅延手段９２即ち第２の遅延素子を形成する。第２の遅延素子の一端部９４は第１のＮＯＲゲートの出力及び第２のＮＯＲゲートの入力の両方に連結され、他端部９６は第２のＮＯＲゲートの他方の入力９０に連結される。

更に、図４に示すように、動作中に、１０ゲート分で５０：５０の負荷サイクルの期間１００を有するクロック信号ＮＣＬＫ９８が、第１のＮＯＲゲート４２の１つの入力５８及び第１のインバータ４６の入力５６によって受信される。第１のインバータ４６の入力５６は、入力クロック信号ＮＣＬＫを受信するための第１の遅延素子７２の端部７４を構成する。入力クロック信号ＮＣＬＫは第１、第２、及び第３のインバータ４６、４８及び５０を伝播し、その結果、第１の遅延時間だけ遅延される。第１、第２、及び第３のインバータを伝播後、入力クロック信号ＮＣＬＫは第１のＮＯＲゲートの他方の入力７０に入力される。第１のＮＯＲゲートの出力７８は、入力クロック信号ＮＣＬＫの期間の半分より小さい３ゲート分のパルス幅１０４を有するパルス信号Ｄ１０２となる。パルス信号Ｄは、次に第２のＮＯＲゲート４４の１つの入力８２に入力される。パルス信号Ｄは、第４及び第５のインバータ５２及び５４を伝播し、その結果、第２の遅延時間だけ遅延される。第４及び第５のインバータを伝播後、パルス信号Ｄは第２のＮＯＲゲートの他方の入力９０に入力される。第２のＮＯＲゲートの出力１１０には、入力クロック信号ＮＣＬＫの期間の半分である５ゲート分のパルス幅１０８を有するパルス信号ＰＬＳ＿Ｂ１０６が生じる。

このように、図３に示される実施形態のパルス生成回路４０は、２つのステージを有するデバイスである。パルス生成回路の第１のステージは、第１のＮＯＲゲート４２、第１のインバータ４６、第２のインバータ４８、及び第３のインバータ５０を含む。パルス生成回路の第２のステージは、第２のＮＯＲゲート４４、第４のインバータ５２、及び第５のインバータ５４を含む。図４に示すように、パルス生成回路の第１のステージからの出力であるパルス信号Ｄ１０２は、３ゲート分のパルス幅１０４を有し、パルス幅１０４の前エッジ１１０は、入力クロック信号ＮＣＬＫ９８の立ち下りエッジ１１２によってトリガーされる。パルス生成回路の第２のステージは、パルス信号Ｄのパルス幅１０４を反転し且つ５ゲート分長くすることにより、出力パルス信号ＰＬＳ＿Ｂ１０６を生成する。

図３に示されるパルス生成回路４０は、出力パルス信号ＰＬＳ＿Ｂ１０６が、入力クロック信号ＮＣＬＫの期間１００の半分である５ゲート分のパルス幅１０８を有することが可能となるという利点を有する。このように、図３の実施形態は、図１に示されるパルス生成回路１０におけるパルス幅の制限を克服する。また、本発明の実施形態において、第１及び第２のＮＯＲゲート４２及び４４の夫々、並びに第１、第２、第３、第４、及び第５のインバータ４６、４８、５０、５２、及び５４の夫々は、単一チップ（図示せず）内に一緒に配設され、従って、利点として、必要なスペース及びコストが減少する。他の実施形態として、第１及び第２のＮＯＲゲート、並びに第１、第２、第３、第４、及び第５のインバータは複数のチップ（図示せず）内に配設することができる。

更に別の実施形態（図示せず）において、第１の論理素子４２は第１のＮＡＮＤゲート（図示せず）からなり、第２の論理素子４４は第２のＮＡＮＤゲート（図示せず）からなることができる。この実施形態のパルス生成回路４０は、図３に示される実施形態と類似の動作を行うが、出力パルス信号ＰＬＳ＿Ｂ１０６は、入力クロック信号ＮＣＬＫ９８の立ち下りエッジ１１２に代えて、その前エッジ１１４によりトリガーされる。

図５は、本発明の他の実施形態を示す回路図である。図５に示されるパルス生成回路１２０は、第１のロジック手段１２２及び第２のロジック手段１２４即ち第１の論理素子及び第２の論理素子を含むという点で、図３のパルス生成回路４０と類似している。第１の論理素子は第１の２入力ＮＯＲゲートからなり、第２の論理素子は第２の２入力ＮＯＲゲートからなる。パルス生成回路はまた、第３の２入力ＮＯＲゲート１２６、第４の２入力ＮＯＲゲート１２８、第１の２入力ＮＡＮＤゲート１３０、第２の２入力ＮＡＮＤゲート１３２、第３の２入力ＮＡＮＤゲート１３４、第４の２入力ＮＡＮＤゲート１３６、第１のインバータ１３８、及び第２のインバータ１４０を含む。

第１のＮＡＮＤゲート１３０の１つの入力１４２は、第１のＮＯＲゲート１２２の１つの入力１４４に連結される。第１のＮＡＮＤゲートの出力１４６は、第２のＮＡＮＤゲート１３２の１つの入力１４８に連結される。第１のＮＡＮＤゲートの他方の入力１５０は、第３のＮＡＮＤゲート１３４の１つの入力１５２に連結される。第３のＮＡＮＤゲートの他方の入力１５４は、第４のＮＯＲゲート１２８の１つの入力１５６に連結される。第３のＮＡＮＤゲートの出力１５８は、第２のＮＡＮＤゲート１３２の他方の入力１６０に連結される。第２のＮＡＮＤゲートの出力１６２は、第１のインバータ１３８の入力１６４に連結される。第１のインバータの出力１６６は、第１のＮＯＲゲート１２２の他方の入力１６８に連結される。このように、第１のＮＡＮＤゲート、第２のＮＡＮＤゲート、及び第１のインバータは直列に接続され、第１の遅延手段１７０即ち第１の遅延素子を形成する。第１の遅延素子の両端部１７２及び１７４は、第１のＮＯＲゲートの入力１４４及び１６８に夫々連結される。

第１のＮＯＲゲート１２２の出力１７６は、第４のＮＡＮＤゲート１３６の１つの入力１７８、第２のＮＯＲゲート１２４の１つの入力１８０、及び第３のＮＯＲゲート１２６の１つの入力１８２に連結される。第４のＮＡＮＤゲートの出力１８４は、第２のインバータ１４０の入力１８６に連結される。第２のインバータの出力１８８は、第３のＮＯＲゲート１２６の他方の入力１９０に連結される。第３のＮＯＲゲートの出力１９２は、第４のＮＯＲゲート１２８の他方の入力１９４に連結される。第４のＮＯＲゲートの出力１９６は、第２のＮＯＲゲート１２４の他方の入力１９８に連結される。このように、第３及び第４のＮＯＲゲート１２６及び１２８は直列に接続され、第２の遅延手段２００即ち第２の遅延素子を形成する。第２の遅延素子の一端部２０２は、第１のＮＯＲゲートの出力及び第２のＮＯＲゲートの入力１８０の両方に連結され、他端部２０４は第２のＮＯＲゲートの他方の入力１９８に連結される。また、第４のＮＡＮＤゲート１３６及び第２のインバータ１４０は直列に接続され、第３のロジック手段即ち第３の論理素子を形成する。

更に、図４及び図６に示すように、入力クロック信号ＮＣＬＫ９８が、第１のＮＯＲゲート１２２の１つの入力１４４及び第１のＮＡＮＤゲート１３０の１つの入力１４２に入力される。第１のＮＡＮＤゲート１３０の入力１４２は、入力クロック信号ＮＣＬＫを受信するための第１の遅延素子１７０の端部１７２を構成する。また、イネーブル信号ＣＥＮ２０６が、第１のＮＡＮＤゲートの他方の入力１５０及び第３のＮＡＮＤゲート１３４の１つの入力１５２に入力される。イネーブル信号ＣＥＮ２０６は、不必要な電力消費を予防するためにパルス生成回路１２０を使用不能にする。更に、モード選択信号ＣＬＫＭＯＤＥ２０８が、第３のＮＡＮＤゲートの他方の入力１５４に入力される。モード選択信号ＣＬＫＭＯＤＥ２０８は、第２のＮＯＲゲート１２４から出力される信号ＰＬＳ＿Ｂ２１０が、期間１００及び入力クロック信号ＮＣＬＫに適合する負荷サイクルの両方を有する周期信号であるか或いはパルス信号であるか、を選択するためのものである。更に、パルス延長選択信号ＣＨＳＷ２１２が、第４のＮＡＮＤゲート１３６の他方の入力２１４に入力される。パルス延長選択信号ＣＨＳＷ２１２は、出力信号ＰＬＳ＿Ｂ２１０のパルス幅１０８が、５ゲート分であるか或いは７ゲート分であるかを選択するためのものである。

動作において、図６の表２１６は、イネーブル信号ＣＥＮ２０６がロー「０」の時、出力信号ＰＬＳ＿Ｂ２１０がハイに保持されてパルス生成回路１２０が使用不能になり、これは、モード選択信号ＣＬＫＭＯＤＥ２０８或いはパルス延長選択信号ＣＨＳＷ２１２の状態に無関係であることを示す。このように、第２のＮＯＲゲート１２４からの出力信号ＰＬＳ＿Ｂは、イネーブル信号ＣＥＮの値に応じて、固定レベルに保持される。特に、イネーブル信号ＣＥＮがローの時、第１及び第３のＮＡＮＤゲート１３０及び１３４の両方から出力される信号はハイ「１」であり、第２のＮＡＮＤゲート１３２から出力される信号はローであり、第１のインバータ１３８から出力される信号はハイであり、第１のＮＯＲゲート１２２から出力される信号はローであり、第４のＮＡＮＤゲート１３６から出力される信号はハイであり、第２のインバータ１４０から出力される信号はローであり、第３のＮＯＲゲート１２６から出力される信号はハイであり、第４のＮＯＲゲート１２８から出力される信号はローであり、従って、出力信号ＰＬＳ＿Ｂはハイに保持される。

図６はまた、イネーブル信号ＣＥＮ２０６がハイで且つモード選択信号ＣＬＫＭＯＤＥ２０８がハイの場合、出力信号ＰＬＳ＿Ｂ２１２が入力クロック信号ＮＣＬＫ９８と同じ期間１００及び負荷サイクルを有する周期信号であり、これは、パルス延長選択信号ＣＨＳＷ２１２の状態に無関係であることを示す。このように、出力信号ＰＬＳ＿Ｂ２１０は、モード選択信号ＣＬＫＭＯＤＥの値に応じて、パルス信号または周期信号となる。特に、イネーブル信号ＣＥＮがハイで且つモード選択信号ＣＬＫＭＯＤＥがハイの場合、第１のＮＡＮＤゲート１３０から出力される信号はローであり、第３のＮＡＮＤゲート１３４の出力はローであり、第２のＮＡＮＤゲート１３２の出力はハイであり、第１のインバータ１３８の出力はローである。このように、第１のＮＯＲゲート１２２の出力は、入力クロック信号ＮＣＬＫである。モード選択信号ＣＬＫＭＯＤＥがハイであるため、第３のＮＯＲゲート１２６から出力される信号に関係なく、第４のＮＯＲゲート１２８から出力される信号はローに保持される。何故なら、第１のＮＯＲゲートから出力される入力クロック信号ＮＣＬＫは、第４のＮＯＲゲートから出力されるロー信号と共に第２のＮＯＲゲート１２４に入力され、第２のＮＯＲゲートからの出力信号ＰＬＳ＿Ｂは、入力クロック信号ＮＣＬＫとなるからである。

イネーブル信号ＣＥＮ２０６がハイの時、モード選択信号ＣＬＫＭＯＤＥ２０８はローであり、パルス延長選択信号ＣＨＳＷ２１２はローであり、図５のパルス生成回路１２０の機能は、図３に示されるパルス生成回路４０のそれと類似する。図４、図５、及び図６に示すように、１０ゲート分の期間１００を有する入力クロック信号ＮＣＬＫ９８は、第１のＮＡＮＤゲート１３０の１つの入力１４２及び第１のＮＯＲゲート１２２の１つの入力１４４に入力される。イネーブル信号ＣＥＮがハイであるため、第１のＮＡＮＤゲートから出力される信号は、１ゲート分だけ遅延された入力クロック信号ＮＣＬＫの反転バージョンである。また、イネーブル信号ＣＥＮがハイであり、モード選択信号ＣＬＫＭＯＤＥがローであり、第１のＮＡＮＤゲートから出力されて第２のＮＡＮＤゲート１３２の他方の入力１４８に入力される信号がハイであるため、第２のＮＡＮＤゲートから出力される信号は、第２のＮＡＮＤゲートに入力される信号の反転バージョンである。入力クロック信号ＮＣＬＫは、第１のＮＡＮＤゲート、第２のＮＡＮＤゲート、及び第１のインバータ１３８を伝播し、その結果、３ゲート分の第１の遅延時間だけ遅延される。第１及び第２のＮＡＮＤゲート及び第１のインバータを伝播後、入力クロック信号ＮＣＬＫは、第１のＮＯＲゲートの他方の入力１６８に入力される。

第１のＮＯＲゲート１２２から出力される信号は、入力クロック信号ＮＣＬＫ９８の期間の半分より小さい３ゲート分のパルス幅１０４を有するパルス信号Ｄ１０２である。パルス信号Ｄは次に、第２のＮＯＲゲート１２４の１つの入力１８０に入力される。パルス延長選択信号ＣＨＳＷ２１２がローであり、従って、第４のＮＡＮＤゲート１３６から出力される信号はハイであり、第２のインバータ１４０から出力される信号はローである。第２のインバータ１４０から出力される信号がローであり、モード選択信号ＣＬＫＭＯＤＥ２０８がローであるため、パルス信号Ｄは第３及び第４のＮＯＲゲート１２６及び１２８を伝播する。その結果、パルス信号Ｄは、２ゲート分の第２の遅延時間だけ遅延される。第３及び第４のＮＯＲゲートを伝播後、パルス信号Ｄは第２のＮＯＲゲートの他方の入力１９８に入力される。第２のＮＯＲゲートの出力は、図４で示すように、５ゲート分のパルス幅１０８を有するパルス信号ＰＬＳ＿Ｂ２１０である。

逆に、パルス延長選択信号ＣＨＳＷ２１２がハイであり、イネーブル信号ＣＥＮ２０６がハイであり、モード選択信号ＣＬＫＭＯＤＥ２０８がローである場合、パルス生成回路１２０は、図６に示すように、出力信号ＰＬＳ＿Ｂ２１０のパルス幅１０８が５ゲート分の代わりに７ゲート分となる態様で動作する。特に、図４に示すように、１０ゲート分の期間１００を有する入力クロック信号ＮＣＬＫ９８が、第１のＮＡＮＤゲート１３０の１つの入力１４２及び第１のＮＯＲゲート１２２の１つの入力１４４に入力される。入力クロック信号ＮＣＬＫはまた、上述のように、第１のＮＡＮＤゲート、第２のＮＡＮＤゲート１３２、及び第１のインバータ１３８を伝播後、第１のＮＯＲゲートの他方の入力１６８に入力される。第１のＮＯＲゲートの出力は、図４に示されるように、３ゲート分のパルス幅１０４を有するパルス信号Ｄ１０２である。パルス信号Ｄは次に、第２のＮＯＲゲート１２４の１つの入力１８０及び第４のＮＡＮＤゲート１３６の１つの入力１７８に入力される。パルス延長選択信号ＣＨＳＷがハイであるため、パルス信号Ｄは第４のＮＡＮＤゲート及び第２のインバータ１４０を伝播し、その結果、２ゲート分の第３の遅延時間だけ遅延される。このように、第１のＮＯＲゲートから出力される信号は、パルス延長選択信号ＣＨＳＷの値に応じて、第３の遅延時間だけ遅延される。第４のＮＡＮＤゲート及び第２のインバータを伝播後、パルス信号Ｄは、上述のように、第３及び第４のＮＯＲゲート１２６及び１２８を伝播し、第２のＮＯＲゲートの他方の入力１９８に入力される。第２のＮＯＲゲートの出力は、図４に示されるパルス信号ＰＬＳ＿Ｂ１０６と形態において類似するパルス信号ＰＬＳ＿Ｂであるが、パルス幅（図示せず）は５ゲート分の代わりに７ゲート分であり、入力クロック信号ＮＣＬＫの期間１００の半分より長い。第４のＮＡＮＤゲート及び第２のインバータの直列な組み合わせは、一般的に、「チキンスイッチ（chicken switch）」として言及されるもので、パルス延長選択信号ＣＨＳＷがハイの時に動作可能となる第３のロジック手段即ち第３の論理素子２１８である。

図３及び図５を比較して分かるように、図５のチキンスイッチ２１８は、図３のパルス生成回路４０に組み込むことが可能である。この場合、図３の第４のインバータ５２を、図５に示されるように、第４のＮＡＮＤゲート１３６、第２のインバータ１４０、第３のＮＯＲゲート１２６、及びそれらの上述のような互いの連結、並びに入力信号ＣＨＳＷ２１２で置き換える。同様に、パルス幅１０８が入力クロック信号ＮＣＬＫ９８の期間１００を越えない限り、出力信号ＰＬＳ＿Ｂ１０６及び２１０のパルス幅１０８を広げるパルス生成回路に、更にチキンスイッチを付加することが可能である。

従って、出力信号ＰＬＳ＿Ｂ２１０が入力クロック信号ＮＣＬＫ９８の期間１００の半分である５ゲート分のパルス幅１０８を有することが可能となるのに加えて、図５に示されるパルス生成回路１２０は、不必要な電力消費を予防するために使用不能にすること、パルス信号及び周期信号のいずれかを出力すること、出力信号ＰＬＳ＿Ｂのパルス幅を入力クロック信号９８の期間１００の半分より大きくすることが、３つの異なる入力信号ＣＥＮ２０６、ＣＬＫＭＯＤＥ２０８、及びＣＨＳＷ２１２によって夫々可能となるという利点を有する。本発明の実施形態に係るパルス生成回路１０、４０、及び１２０に入力される、入力クロック信号ＮＣＬＫ９８、イネーブル信号ＣＥＮ２０６、モード選択信号ＣＬＫＭＯＤＥ２０８、及びパルス延長選択信号ＣＨＳＷ２１２は、当業者にとって公知の多くの異なるソースによって生成可能となる。また、本発明の実施形態において、第１、第２、第３、及び第４のＮＯＲゲート１２２、１２４、１２６、及び１２８の夫々、第１、第２、第３、及び第４のＮＡＮＤゲート１３０、１３２、１３４、及び１３６の夫々、並びに第１及び第２のインバータ１３８及び１４０の夫々は、単一チップ（図示せず）内に一緒に配設され、従って、利点として、必要なスペース及びコストが減少する。他の実施形態として、第１、第２、第３、及び第４のＮＯＲゲート、第１、第２、第３、及び第４のＮＡＮＤゲート、並びに第１及び第２のインバータは複数のチップ（図示せず）内に配設することができる。

図１乃至図６に示された上述の実施形態に係るパルス生成回路１０、４０、及び１２０は、１０ゲート分の期間１００を有する入力クロック信号ＮＣＬＫ１２及び９８を取扱う。しかし、２×ｎ（ｎは１より大きい整数である）個ゲート分の期間（図示せず）を有する入力クロック信号ＮＣＬＫを採用する実施形態も可能である。これらの実施形態は、第１の遅延時間を生成するためのｍ（ｍはｎ未満の整数で且つｍはｎ−ｍより大きい）個の直列接続された論理ゲート、例えばインバータ及びＮＡＮＤゲート、を含む第１の遅延素子（図示せず）を含む。これらの実施形態はまた、第２の遅延時間を生成するためのｎ−ｍ個の直列接続された論理ゲートを含む第２の遅延素子（図示せず）を含む。このように、第１の遅延素子及び第２の遅延素子は、組み合わされることにより、ｎ個の論理ゲートを含む。第３の遅延時間を生成するためのｋ（ｋは１より大きい整数で且つｋ＋ｎは２×ｎ未満である）個の直列接続された論理ゲート（図示せず）を含む第３の論理素子（図示せず）を含む実施形態もまた可能である。これらの実施形態において、パルス生成回路（図示せず）を具備する個々の論理ゲートは、ｍ、ｎ−ｍ、及びｋ個の直列接続された論理ゲート（図示せず）を含み、これらは単一チップ（図示せず）内に一緒に配設される。他の実施形態として、論理ゲートは複数のチップ（図示せず）内に配設することができる。

全体として、本発明の種々の実施形態は、入力クロック信号の期間の半分と概ね等しいか若しくはそれよりも大きいパルス幅を有する出力パルス信号を生成する一般的な構想を表し、それは少数の構成要素を使用して可能であり、従って安価なパルス生成回路を提供することができる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。なお、課題を解決するための手段に記載される第１の視点のパルス生成回路は、下記のように構成することができる。

（１）第１の視点の回路において、前記第１の遅延素子及び前記第２の遅延素子の夫々は少なくとも１つの論理ゲートを具備する。

（２）第１の視点の回路において、前記第１の遅延素子は、
前記入力クロック信号を受信するための入力を有する第１のインバータと、
前記第１のインバータの出力に連結された入力を有する第２のインバータと、
前記第２のインバータの出力に連結された入力と、前記第１の論理素子の前記他の入力に連結された出力とを有する第３のインバータと、
を具備する。

（３）第１の視点の回路において、前記第２の遅延素子は、
前記第１の論理素子から出力される前記信号を受信するための入力を有する第４のインバータと、
前記第４のインバータの出力に連結された入力と、前記第２の論理素子の他の入力に連結された出力とを有する第５のインバータと、
を具備する。

（４）第１の視点の回路において、前記第１の遅延素子は、
前記入力クロック信号を受信するための入力を有する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力に連結された入力を有する第２のＮＡＮＤゲートと、
前記第２のＮＡＮＤゲートの出力に連結された入力と、前記第１の論理素子の他の入力に連結された出力とを有する第１のインバータと、
を具備する。

（５）上記（４）の回路において、前記第１のＮＡＮＤゲートは、イネーブル信号を受信するための他の入力を含み、前記第２の論理素子から出力される信号は、前記イネーブル信号の値に応じて、固定された値に保持される。

（６）上記（４）の回路において、前記第１のＮＡＮＤゲートの他の入力に連結された入力と、モード選択信号を受信するための他の入力と、前記第２のＮＡＮＤゲートの他の入力に連結された出力とを有する第３のＮＡＮＤゲートを更に具備し、
ここで、前記第２の論理素子から出力される信号は、前記モード選択信号の値に応じて、パルス信号または周期信号であり、
また、前記第２の遅延素子は、
前記第１の論理素子から出力される信号を受信するための入力と、モード選択信号を受信するための他の入力とを有する第３のＮＯＲゲートと、
前記第３のＮＯＲゲートの出力に連結された入力と、前記第２の論理素子の他の入力に連結された出力とを有する第４のＮＯＲゲートと、
を具備する。

（７）第１の視点の回路において、前記第１の論理素子の前記出力と前記第２の遅延素子との間に連結された、前記第１の論理素子から出力される前記信号を第３の遅延時間だけ遅延させるための第３の論理素子を更に具備する。

（８）上記（７）の回路において、前記第１の論理素子から出力される前記信号は、パルス延長選択信号の値に応じて、前記第３の遅延時間だけ遅延される。

（９）上記（７）の回路において、前記第３の論理素子は、
前記第１の論理素子から出力される前記信号を受信するための入力を有する第４のＮＡＮＤゲートと、
前記第４のＮＡＮＤゲートの出力に連結された入力を有する第２のインバータと、
を具備する。

（１０）上記（９）の回路において、前記第４のＮＡＮＤゲートは、パルス延長選択信号を受信するための他の入力を含み、前記第１の論理素子から出力される前記信号は、前記パルス延長選択信号に応じて、前記第３の遅延時間だけ遅延される。

（１１）第１の視点の回路において、前記第２の遅延素子は、
前記第１の論理素子から出力される前記信号を受信するための入力を有する第３のＮＯＲゲートと、
前記第３のＮＯＲゲートの出力に連結された入力と、前記第２の論理素子の他の入力に連結された出力とを有する第４のＮＯＲゲートと、
を具備する。

（１２）第１の視点の回路において、前記第２の論理素子から出力されるパルス信号のパルス幅は、前記入力クロック信号の期間の半分より大きい。

（１３）第１の視点の回路において、前記第１の遅延時間は、前記入力クロック信号の期間の半分より小さい。

（１４）第１の視点の回路において、前記第２の論理素子から出力される信号は、周期的で且つ前記入力クロック信号に略等しい期間を有する。

（１５）第１の視点の回路において、前記第１の論理素子と、前記第２の論理素子と、前記第１の遅延素子と、前記第２の遅延素子とは、単一チップ内に配設される。

（１６）第１の視点の回路において、前記第２の論理素子から出力される信号は、前記第１の遅延素子に入力されるイネーブル信号の値に応じて、固定されたレベルに保持される。

（１７）第１の視点の回路において、前記第２の論理素子から出力される信号は、前記第１の遅延素子及び前記第２の遅延素子の両方に入力されるモード選択信号の値に応じて、パルス信号または周期信号である。

（１８）第１の視点の回路において、前記第１の遅延素子及び前記第２の遅延素子は、組み合わされることにより、ｎ個の論理ゲートを含み、ここで、ｎは１より大きい整数であり、且つ前記入力クロック信号の前記期間は２×ｎゲート分である。

（１９）上記（１８）の回路において、ｋ個の論理ゲートを含む第３の論理素子を更に具備し、ここで、ｋは整数であり、且つｋ＋ｎは２×ｎ未満である。

また、本発明の第２の視点によればパルス生成回路が提供され、これは、第１のロジック手段と、第１の遅延手段と、第２のロジック手段と、第２の遅延手段とを含む。前記第１のロジック手段は、入力クロック信号を受信する。前記第１の遅延手段は、前記入力クロック信号を第１の遅延時間だけ遅延させる。前記第２のロジック手段は、前記第１のロジック手段から出力される信号を受信する。前記第２の遅延手段は、前記第１のロジック手段から出力される前記信号を第２の遅延時間だけ遅延させる。ここで、第２の視点のパルス生成回路は、下記のように構成することができる。

（２１）第２の視点の回路において、前記第１のロジック手段と、前記第２のロジック手段と、前記第１の遅延手段と、前記第２の遅延手段とは、単一チップ内に配設される。

（２１）第２の視点の回路において、前記第１のロジック手段から出力される前記信号を第３の遅延時間だけ遅延させるための第３のロジック手段を更に具備する。

（２２）上記（２１）の回路において、前記第１のロジック手段から出力される前記信号は、パルス延長選択信号の値に応じて、前記第３の遅延時間だけ遅延される。

（２３）第２の視点の回路において、前記第２のロジック手段からの出力される信号は、前記第１の遅延手段に入力されるイネーブル信号の値に応じて、固定されたレベルに保持される。

（２４）第２の視点の回路において、前記第２のロジック手段から出力される信号は、前記第１の遅延手段及び前記第２の遅延手段の両方に入力されるモード選択信号の値に応じて、パルス信号または周期信号である。

更に、本発明の第３の視点によればパルス信号を生成する方法が提供され、これは、第１の論理素子の入力で入力クロック信号を受信する工程と、前記入力クロック信号を第１の遅延時間だけ遅延させる工程と、前記第１の論理素子の他の入力で、前記第１の遅延時間だけ遅延された前記入力クロック信号を受信する工程と、第２の論理素子の入力で前記第１の論理素子からの出力信号を受信する工程と、前記第１の論理素子からの前記出力信号を第２の遅延時間だけ遅延させる工程と、前記第２の論理素子の他の入力で、前記第２の遅延時間だけ遅延された前記第１の論理素子からの前記出力信号を受信する工程と、を具備する。ここで、第３の視点のパルス信号を生成する方法は、下記のように構成することができる。

（２５）第３の視点の方法において、前記第１の論理素子からの前記出力信号が前記第２の論理素子によって受信される前に、前記第１の論理素子からの前記出力信号を第３の遅延時間だけ遅延させる工程を更に具備する。

（２６）上記（２５）の方法において、前記第１の論理素子からの前記出力信号を、パルス延長選択信号の値に基づいて、前記第３の遅延時間だけ遅延させる工程を更に具備する。

（２７）第３の視点の方法において、前記第２の論理素子からの出力信号を、イネーブル信号の値に基づいて、固定されたレベルに保持する工程を更に具備する。

（２８）第３の視点の方法において、モード選択信号に基づいて、前記第２の論理素子から周期信号を出力する工程を更に具備する。

本発明によれば、従来よりも大きいパルス幅を有する出力パルス信号を生成することができるパルス生成回路を提供することができる。

従来のパルス生成回路の回路図である。 図１のパルス生成回路の動作を示すタイミング図である。 本発明の実施形態に係るパルス生成回路の回路図である。 図３のパルス生成回路の動作を示すタイミング図である。 本発明の他の実施形態に係るパルス生成回路の回路図である。 図５のパルス生成回路ための入出力信号を示すテーブルである。

符号の説明

４２、１２２…第１のロジック手段（第１の論理素子：２入力ＮＯＲゲート）、４４、１２４…第２のロジック手段（第２の論理素子：２入力ＮＯＲゲート）、７２、１７０…第１の遅延手段（第１の遅延素子）、９２、２００…第２の遅延手段（第２の遅延素子）、２１８…第３のロジック手段（第３の論理素子）、４６、４８、５０、５２、５４、１３８、１４０…インバータ、１２６、１２８…２入力ＮＯＲゲート、１３０、１３２、１３４、１３６…２入力ＮＡＮＤゲート。

Claims (5)

1. 入力クロック信号を受信するための１つの入力を有する第１の論理素子と、前記第１の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することと、
   前記入力クロック信号を第１の遅延時間だけ遅延させるための第１の遅延素子と、前記第１の遅延素子は、前記入力クロック信号を受信するための一端部と、前記第１の論理素子の他の入力に連結された他の端部とを有することと、
   前記第１の論理素子から出力される信号を受信するための１つの入力を有する第２の論理素子と、前記第２の論理素子の前記１つの入力は、前記第１の論理素子の出力に連結されることと、前記第２の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することと、
   前記第１の論理素子から出力される前記信号を第２の遅延時間だけ遅延させるための第２の遅延素子と、前記第２の遅延素子は、前記第１の論理素子の前記出力に対して一端部で連結されると共に、前記第２の論理素子の他の入力に対して他の端部で連結されることと、
   を具備し、
   前記第１の遅延素子は、
   前記入力クロック信号を受信するための入力を有する第１のＮＡＮＤゲートと、
   前記第１のＮＡＮＤゲートの出力に連結された入力を有する第２のＮＡＮＤゲートと、
   前記第２のＮＡＮＤゲートの出力に連結された入力と、前記第１の論理素子の他の入力に連結された出力とを有する第１のインバータと、
   を具備することを特徴とするパルス生成回路。
2. 前記第１のＮＡＮＤゲートは、イネーブル信号を受信するための他の入力を含み、前記第２の論理素子から出力される信号は、前記イネーブル信号の値に応じて、固定された値に保持されることを特徴とする請求項１に記載のパルス生成回路。
3. 前記第１のＮＡＮＤゲートの他の入力に連結された入力と、モード選択信号を受信するための他の入力と、前記第２のＮＡＮＤゲートの他の入力に連結された出力とを有する第３のＮＡＮＤゲートを更に具備し、
   前記第２の論理素子から出力される信号は、前記モード選択信号の値に応じて、パルス信号または周期信号であり、また、前記第２の遅延素子は、前記第１の論理素子から出力される信号を受信するための入力と、モード選択信号を受信するための他の入力とを有する第３のＮＯＲゲートと、前記第３のＮＯＲゲートの出力に連結された入力と、前記第２の論理素子の他の入力に連結された出力とを有する第４のＮＯＲゲートと、を具備することを特徴とする請求項１に記載のパルス生成回路。
4. 入力クロック信号を受信するための１つの入力を有する第１の論理素子と、前記第１の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することと、
   前記入力クロック信号を第１の遅延時間だけ遅延させるための第１の遅延素子と、前記第１の遅延素子は、前記入力クロック信号を受信するための一端部と、前記第１の論理素子の他の入力に連結された他の端部とを有することと、
   前記第１の論理素子から出力される信号を受信するための１つの入力を有する第２の論理素子と、前記第２の論理素子の前記１つの入力は、前記第１の論理素子の出力に連結されることと、前記第２の論理素子は、ＮＯＲゲートまたはＮＡＮＤゲートを具備することと、
   前記第１の論理素子から出力される前記信号を第２の遅延時間だけ遅延させるための第２の遅延素子と、前記第２の遅延素子は、前記第１の論理素子の前記出力に対して一端部で連結されると共に、前記第２の論理素子の他の入力に対して他の端部で連結されることと、
   前記第１の論理素子の前記出力と前記第２の遅延素子との間に連結された、前記第１の論理素子から出力される前記信号を第３の遅延時間だけ遅延させるための第３の論理素子と、
   を具備し、
   前記第１の遅延素子は、
   前記入力クロック信号を受信するための入力を有する第１のＮＡＮＤゲートと、
   前記第１のＮＡＮＤゲートの出力に連結された入力を有する第２のＮＡＮＤゲートと、
   前記第２のＮＡＮＤゲートの出力に連結された入力と、前記第１の論理素子の他の入力に連結された出力とを有する第１のインバータと、
   を具備することを特徴とするパルス生成回路。
5. 前記第３の論理素子は、
   前記第１の論理素子から出力される前記信号を受信するための入力を有する第４のＮＡＮＤゲートと、
   前記第４のＮＡＮＤゲートの出力に連結された入力を有する第２のインバータと、
   を具備することを特徴とする請求項４に記載のパルス生成回路。
   

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