JP3857658B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トンネル磁気抵抗効果を利用する磁性素子を利用して“１”／“０”情報を記憶するメモリセルを構成した磁気ランダムアクセスメモリ（Magnetic Random Access Memory ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル磁気抵抗(Tunneling Magneto Resistive: 以後、ＴＭＲと表記する。) 効果を利用したメモリが知られている。このようなメモリは、例えば、非特許文献１や特許文献１に開示されている。
【０００３】
ＴＭＲ効果を利用した磁性素子（ＴＭＲ素子）は、２つの磁性層（強磁性層）で絶縁層（トンネルバリア）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行／反平行のどちらであるかによって“１”／“０”情報を記憶する。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００４】
通常、ＴＭＲ素子を構成する２つの磁性層のうちの一つは、磁化の向きが固定される固定層とされ、他の一つは磁化の向きが可変の自由層とされ、“１”／“０”情報をＴＭＲ素子に記憶させる場合には、書き込み情報に応じて自由層の磁化の向きを変える。
【０００５】
ＭＲＡＭのデバイス構造または回路構造は、近年、種々の提案がなされており、そのうちの一つに、一つのスイッチング素子（選択トランジスタ）に複数のＴＭＲ素子を接続したデバイス構造が知られている。この構造は、セルの高密度化や読み出しマージンの向上を図るうえで有利である。
【０００６】
本願出願人は、例えば、特願２０００−２９６０８２（特開２００２−１１０９３３）により、上部配線と下部配線の間に複数のＴＭＲ素子を並列に接続したセルアレイを提案した。
【０００７】
図７は、上記提案に係るセルアレイを複数段に積み重ねた積層セルアレイの一例（従来例）について平面レイアウトを概略的に示している。図８は、図７中のＸ−Ｘ線に沿う断面構造の一部を概略的に示している。
【０００８】
図７および図８において、半導体基板上には、大容量化のために複数のＴＭＲ素子１０が複数段（本例では３段）に積み重ねられている。また、各段において、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【０００９】
上部配線１１は、ＴＭＲ素子１０の自由層に接続され、下部配線１２は、ＴＭＲ素子１０の固定層に接続されており、両配線１１、１２はそれぞれＸ方向に延びている。両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置され、並列に接続されている。下部配線１２の一端には選択トランジスタ１４が接続され、他端には選択トランジスタ１４を介してセンスアンプ（Ｓ／Ａ）などの周辺回路が接続される。
【００１０】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上でＴＭＲ素子１０の自由層に近接して配置され、Ｙ方向に延びている。
【００１１】
ところで、ＴＭＲ素子に対するデータ書き込み／読み出し動作においては、ＴＭＲ素子の特性に起因し、大電流が必要になることが知られている。特に、ＴＭＲ素子が微細化すると、磁性層の磁化の向きを反転させるための書き込み電流が大きくなる。また、隣接するメモリセル間の干渉を防ぐ観点から、書き込み電流の値を制御性よく管理する必要がある。
【００１２】
しかし、ＴＭＲ素子を積み重ねたセルアレイ構造における書き込み配線は、上段になるほど書き込み駆動電流源からの配線距離が長くなり、また、上段になるほど積層されるコンタクト数が増加し、寄生配線抵抗が大きくなる。したがって、ＴＭＲ素子の積み重ね段数が多くなると、上段になるほど寄生配線抵抗の影響でＴＭＲ素子の書き込み電流が減少し、書き込み電流の値を制御性よく管理することが困難になるという問題がある。例えば上段の書き込み配線を含む配線経路の抵抗値が下段の書き込み配線を含む配線経路の抵抗値の３倍になると、上段の書き込み配線の書き込み電流は下段の書き込み配線の書き込み電流の１／３に低下する。
【００１３】
このように上層に行くほど書き込み電流の値が減少すると、書き込みに大電流が必要で、且つ、微細化により書き込みマージンが小さくなるＴＭＲ素子にとって大きな問題となる。
【００１４】
【非特許文献１】
ISSCC2000 Technical Digest p.128 “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”
【００１５】
【特許文献１】
米国特許公開USPAP2001/0023992A1
【００１６】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決すべくなされたもので、ＴＭＲ素子を積み重ねた構造の積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流が寄生配線抵抗の影響を受けて上段の書き込み配線で書き込み電流が減少することを防止し、書き込み電流の値を制御性よく管理でき、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止し得る磁気ランダムアクセスメモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の磁気ランダムアクセスメモリは、２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、前記積層セルアレイの各段の書き込み配線に共通に接続されて各段の書き込み配線を並列に接続するように各段のアレイの両端部において上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグとを具備することを特徴とする。
【００１８】
具体的には、前記書き込み配線は、最上段に近いものほど膜厚が厚い、配線幅が広い、材料の比抵抗が小さいのいずれか、またはその任意の組み合わせである。また、前記コンタクトプラグは、その形成位置に属する配線層が最上段に近いものほどサイズが大きい、材料の比抵抗が小さいのいずれか、またはその組み合わせである。
【００１９】
本発明の第２の磁気ランダムアクセスメモリは、２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、前記積層セルアレイの各段の書き込み配線に個別に接続されるように上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグとを具備することを特徴とする。
【００２０】
具体的には、前記書き込み配線は、最上段に近いものほど膜厚が厚い、配線幅が広い、材料の比抵抗が小さいのいずれか、またはその任意の組み合わせである。また、前記コンタクトプラグは、それに対応して形成されいる書き込み配線が最上段に近いものほどサイズが大きい、個数が多い、材料の比抵抗が小さいのいずれか、またはその組み合わせである。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００２２】
本発明は、複数の２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた構造の積層セルアレイを有する磁気ランダムアクセスメモリに適用される。
【００２３】
＜第１の実施形態＞
図１は、本発明の第１実施の形態に係る磁気ランダムアクセスメモリの積層セルアレイセルの平面レイアウトの一例を概略的に示している。ここでは、図示の簡単化のために、複数のＴＭＲ素子１０が３段に積み重ねられている例を示している。
【００２４】
なお、図１において、積み重ねられたＴＭＲ素子１０とＸ、Ｙ方向に延びる配線は、図示の簡単化のために各段において互いにずれているように示されているが、実際は、互いにずれていても、または、完全にオーバーラップしていても、どちらでもよい。
【００２５】
また、図１に示す積層セルアレイは、本願出願人の出願に係る特願２００１−３６７７５５により提案されているように、１ロウ内の各段に配置される書き込み配線（書き込み専用配線）を並列接続するように、セルアレイの両端部で共通接続し、書き込み駆動用のトランジスタを共有した構造を採用している。
【００２６】
図２は、図１中のＹ−Ｙ線に沿う積層セルアレイのＹ方向に沿った断面構造の一例を概略的に示している。ここでは、複数のＴＭＲ素子１０が４段に積み重ねられている例を示している。また、簡略化のため、ＴＭＲ素子の上部配線や下部配線の図示を省略しており、その他の下層トランジスタ用の配線および上層のグローバル配線が配線が配置される場合も、その図示を省略している。
【００２７】
図１および図２において、半導体基板上には、複数のＴＭＲ素子１０が複数段に積み重ねられている。また、各段において、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００２８】
上部配線１１は、ＴＭＲ素子１０の自由層に接続され、下部配線１２は、ＴＭＲ素子１０の固定層に接続されており、両配線１１、１２はそれぞれＸ方向に延びている。両配線１１、１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置され、並列に接続されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、選択トランジスタ１４を介してセンスアンプ（Ｓ／Ａ）などの周辺回路が接続される。
【００２９】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上でＴＭＲ素子１０の自由層に近接して配置され、Ｙ方向に延びている。
【００３０】
なお、前述したように、上記構造の積層セルアレイは、１ロウ内の各段に配置される書き込み配線を並列接続するように、各段の書き込み配線をセルアレイの端部で共通接続し、書き込み駆動用のトランジスタを共有した構造を採用している。即ち、ＴＭＲ素子１０のアレイの互いに対向する両端部で積層セルアレイの各段の段間に設けられるコンタクトプラグ１６を介して、上段の書き込み配線１３と下段の書き込み配線１３を互いに電気的に接続する。
【００３１】
これにより、各段の書き込み配線１３は全体としてＸ−Ｚ平面内において梯子状となり、アレイの端部に配置されるトランジスタの数を減らすことができる。また、書き込み時に各段の書き込み配線１３に流れる電流の向きは、互いに同じ向きとなり、書き込み動作を容易に制御することができる。
【００３２】
さらに、本発明では、各段の書き込み配線１３は、書き込み用の選択トランジスタ１５を介して書き込み線駆動電流源（図示せず）に接続されており、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている。本例では、セルアレイ構造の最上層に近いほど書き込み線駆動電流源からの配線距離が長いので、最上層に近いほど書き込み配線１３の膜厚が厚く形成されており、各層の書き込み配線１３で電流値が等しくなるように設計されている。
【００３３】
次に、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとし、１ロウ、１カラム分のＴＭＲ素子を選択して読み出し／書き込みを行う方法を説明する。
【００３４】
上部配線１１および下部配線１２は、読み出し配線として機能する。また、下部配線１２は、読み出し時には読み出し配線として機能し、書き込み時には書き込み配線として機能する。
【００３５】
読み出しを行うには、まず、読み出し配線として機能する選択された１カラム内の上部配線１１と下部配線１２に読み出し電流を流す。この時、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路に沿って流れ、下部配線１２の電位を選択トランジスタ１４を介してセンスアンプ（図示せず）により検出する。次に、選択されたＴＭＲ素子に所定データ（“０”または“１”）を書き込む。この後、再び、選択された１カラム内の上部配線１１と下部配線１２に読み出し電流を流し、この時の下部配線１２の電位を選択トランジスタ１４を介してセンスアンプにより検出する。
【００３６】
センスアンプにより検出された電位が、１回目と２回目の読み出しで同じならば、選択されたＴＭＲ素子のデータは所定データと同じと判断され、１回目と２回目の読み出しで異なれば、選択されたＴＭＲ素子のデータは所定データと異なると判断される。最後に、選択されたＴＭＲ素子に、正しいデータを再書き込みする。
【００３７】
書き込みを行うには、選択された１カラム内の下部配線１２に書き込みデータの値に応じて一方向または他方向に向かう書き込み電流を流す。同時に、選択された１ロウ内の書き込み配線１３に一方向に向かう書き込み電流を流す。これにより、選択された下部配線１２と書き込み配線１３の間に配置されている選択されたＴＭＲ素子１０に所定データが書き込まれる。
【００３８】
上記したように書き込み配線１３の膜厚が上層ほど厚く形成された構造の積層セルアレイによれば、上層ほど書き込み配線１３の寄生抵抗を抑制し、各層で書き込み電流値を等しくすることが可能になる。
【００３９】
したがって、各層のＴＭＲ素子を同じ材料、膜厚、サイズで形成した場合でも、各層で書き込み配線の電流値が等しくなるので、どのＴＭＲ素子にも均等に電流磁場が発生することになり、大容量の磁気ランダムアクセスメモリの実現が容易になる。
【００４０】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った断面構造の一例を概略的に示す。
【００４１】
この積層セルアレイの構造は、第１の実施形態の積層セルアレイの構造と同様に、書き込み配線１３の膜厚が上層ほど厚くなっているだけでなく、積層中で上下方向に書き込み配線同士を接続するためのコンタクトプラグ１６のサイズ（コンタクトサイズ）は、その形成位置に属する配線層が最上段に近いものほど大きくなっている。
【００４２】
したがって、配線膜厚とコンタクトサイズの組み合わせにより、上層になるほど書き込み配線の寄生抵抗をより抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００４３】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った構造の一例を概略的に示している。
【００４４】
この積層セルアレイの構造は、最上層に近いほど書き込み配線１３の配線幅（書き込み配線１３の延長方向と交差する方向における配線１３の寸法）が太く形成されている。
【００４５】
こような構造によれば、前述したように書き込み配線１３の配線膜厚を変化させるのと同様に、書き込み配線１３の寄生抵抗を上層になるほど抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００４６】
＜第１〜第３の実施形態の変形例＞
第３の実施形態のように上層に行くほど書き込み配線幅を太くする構造と第２の実施形態のように上層ほどコンタクトサイズを大きくする構造を組み合わせてもよい。また、第３の実施形態のように上層ほど書き込み配線幅を太くする構造と第１の実施形態のように上層ほど配線膜厚を厚くする構造を組み合わせてもよい。また、第１乃至第３の実施形態において、コンタクトプラグ１６の材料として、上層ほど比抵抗が小さくなるものを使用してもよい。このような組み合わせにより、各層の書き込み配線１３の寄生抵抗をより精密に制御し、各層で書き込み電流値を等しくすることが可能になる。
【００４７】
なお、第１乃至第３の実施形態に示した積層セルアレイの構造は、各段に配置される書き込み配線１３を並列接続しているが、各段に対応する書き込み配線を並列接続することなく独立に使用する（各書き込み配線に対応して書き込みドライバ用のトランジスタを接続するなど）ようにした例を以下に示す。
【００４８】
＜第４の実施形態＞
図５は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った断面構造の一例を概略的に示す。
【００４９】
この積層セルアレイの構造は、積層されたＴＭＲ素子の各段に対応して設けられている書き込み配線１３に対応して書き込み選択用のトランジスタ１５が接続されている。
【００５０】
そして、第２の実施形態の積層セルアレイの構造と同様に、積層中で書き込み配線１３に接続するために上下方向に形成されているコンタクトプラグ１６は、その形成位置に属する配線層が最上段に近いものほど（つまり、上層に対応するものほど）個数が多くなっている。このコンタクトプラグ１６は、図中では１度のプロセスで形成されているように見えるが、通常は各層の段間毎に形成される。
【００５１】
このような構造によれば、コンタクト抵抗を単独で設定することにより、上層になるほど書き込み配線１３の寄生抵抗をより抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００５２】
＜第４の実施形態の変形例＞
前記第４の実施形態におけるコンタクトプラグ１６の個数を各層の配線で同じにし、図３に示したように、上層に対応するものほどコンタクトプラグ１６のサイズを大きくするようにしてもよい。また、コンタクトプラグ１６の個数とサイズの両方を各層の配線に対応して変え、上層に対応するものほど個数を増やすとともにサイズを大きくするようにしてもよい。
【００５３】
さらに、コンタクトプラグ１６の形成位置に属する配線層が最上段に近いものほど、それに対応するコンタクトプラグ１６のコンタクト抵抗が小さくなるように形成してもよい。具体的には、配線層が最上段に近いものほど、それに対応するコンタクトプラグ１６のサイズを大きくし、あるいは、コンタクトプラグ１６の材料として比抵抗が小さいものを使用し、あるいは、それらを組み合わせるように形成してもよい。
【００５４】
さらに、積層されたＴＭＲ素子１０の各段に対応して形成されている書き込み配線１３およびそれに対応するコンタクトプラグ１６の材料を、上層に対応するものほど比抵抗が小さいものを使用するようにしてもよい。
【００５５】
このような構造によれば、上層ほど書き込み配線１３およびコンタクトプラグ１６の寄生抵抗を抑制し、書き込み電流値を積層で等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００５６】
なお、前記各実施形態において、本願出願人の出願に係る特願２００１−３６７７５３により提案されているように、複数段に積み重ねられたＴＭＲ素子のアレイに関して、下段から上段に向かうにつれてＴＭＲ素子の数を増やすように変更してもよい。
【００５７】
さらに、前述した特願２０００−２９６０８２（特開２００２−１１０９３３）により開示されているように、書き込み配線をＴＭＲ素子の下部配線あるいは上部配線と一体（共通）化した場合に本発明を適用することも可能である。
【００５８】
＜第５の実施形態＞
図６は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイの一部の断面構造の一例を概略的に示している。
【００５９】
この積層セルアレイの構造は、ＴＭＲ素子１０の上部配線１１を第１の書き込み配線および第１の読み取り配線として共通に使用し、ＴＭＲ素子１０の下部配線１２を第２の書き込み配線および第２の読み取り配線として共通に使用し、この２つの配線のクロスポイントにＴＭＲ素子１０を配置したクロスポイント型と呼ばれる構造である。
【００６０】
このようなクロスポイント型の構造を有する積層セルアレイにも、前記各実施形態に準じて本発明を適用可能である。
【００６１】
なお、前記各実施形態において、本願出願人の出願に係る特願２００１−３６７７５３により提案されているような積層セルアレイの構造を採用してもよい。即ち、ＴＭＲ素子１０のアレイ内に配置される同一機能を有する配線、例えばＹ方向に延びる書き込み配線に関して、下段に位置する配線はＴＭＲ素子のアレイの近くに存在するトランジスタに接続し、上段に位置する配線はＴＭＲ素子のアレイから遠く離れたトランジスタに接続する。
【００６２】
このようにすれば、ＴＭＲ素子のアレイ内に配置される同一機能を有する配線に関しては、上段の配線は、下段の配線に比べて、ＴＭＲ素子のアレイから遠く離れたトランジスタに接続される。
【００６３】
この場合、１ロウ内の配線に接続されるトランジスタは、アレイの近傍から遠くへ向かって一列に配置されることになるので、トランジスタのピッチに影響されずに、ＴＭＲ素子のピッチを決定することができ、ＴＭＲ素子の微細化や、高集積化などを図ることができる。
【００６４】
また、前記各実施形態は、その組み合わせによる実施が可能な場合に組み合わせることにより、デバイス設計をより容易化できるなどの利点が得られる可能性がある。
【００６５】
さらに、前記各実施形態では、複数段に積み重ねられたＴＭＲ素子の各段に配置された配線を例に説明したが、例えば上下段のＴＭＲ素子で配線を共有化する場合などがある。この場合、同一機能を有する配線は、各段に配置されずに１段おきに配置されるが、１段おきに配置された配線に関して本発明を適用することが可能きある。
【００６６】
さらに、前記各実施形態において、ＴＭＲ素子のアレイ内の配線に接続されるトランジスタは、ＭＯＳトランジスタが一般的であるが、バイポーラトランジスタやダイオードなどであってもよい。
【００６７】
以上、要するに、本発明は、ＴＭＲ素子が複数段に積み重ねられたセルアレイ構造を有する磁気ランダムアクセスメモリであれば、如何なる構造のものにも適用可能である。
【００６８】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、ＴＭＲ素子を積み重ねた構造の積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流が寄生配線抵抗の影響を受けて上段の書き込み配線で書き込み電流が減少することを防止し、書き込み電流の値を制御性よく管理でき、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態に係る磁気ランダムアクセスメモリの積層セルアレイセルのレイアウトの一例を概略的に示す平面図。
【図２】 図１中のＹ−Ｙ線に沿う積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図３】 本発明の第２の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図４】 本発明の第３の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図５】 本発明の第４の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図６】 本発明の第５の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイの一部の構造の一例を概略的に示す断面図。
【図７】 セルアレイを複数段に積み重ねた積層セルアレイの従来例についてレイアウトを概略的に示す平面図。
【図８】 図７中のＸ−Ｘ線に沿う構造の一部を概略的に示す断面図。
【符号の説明】
１０…ＴＭＲ素子、１１…上部配線、１２…下部配線、１３…書き込み配線、１５…書き込み用の選択トランジスタ、１６…コンタクトプラグ。
【発明の属する技術分野】
本発明は、トンネル磁気抵抗効果を利用する磁性素子を利用して“１”／“０”情報を記憶するメモリセルを構成した磁気ランダムアクセスメモリ（Magnetic Random Access Memory ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル磁気抵抗(Tunneling Magneto Resistive: 以後、ＴＭＲと表記する。) 効果を利用したメモリが知られている。このようなメモリは、例えば、非特許文献１や特許文献１に開示されている。
【０００３】
ＴＭＲ効果を利用した磁性素子（ＴＭＲ素子）は、２つの磁性層（強磁性層）で絶縁層（トンネルバリア）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行／反平行のどちらであるかによって“１”／“０”情報を記憶する。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００４】
通常、ＴＭＲ素子を構成する２つの磁性層のうちの一つは、磁化の向きが固定される固定層とされ、他の一つは磁化の向きが可変の自由層とされ、“１”／“０”情報をＴＭＲ素子に記憶させる場合には、書き込み情報に応じて自由層の磁化の向きを変える。
【０００５】
ＭＲＡＭのデバイス構造または回路構造は、近年、種々の提案がなされており、そのうちの一つに、一つのスイッチング素子（選択トランジスタ）に複数のＴＭＲ素子を接続したデバイス構造が知られている。この構造は、セルの高密度化や読み出しマージンの向上を図るうえで有利である。
【０００６】
本願出願人は、例えば、特願２０００−２９６０８２（特開２００２−１１０９３３）により、上部配線と下部配線の間に複数のＴＭＲ素子を並列に接続したセルアレイを提案した。
【０００７】
図７は、上記提案に係るセルアレイを複数段に積み重ねた積層セルアレイの一例（従来例）について平面レイアウトを概略的に示している。図８は、図７中のＸ−Ｘ線に沿う断面構造の一部を概略的に示している。
【０００８】
図７および図８において、半導体基板上には、大容量化のために複数のＴＭＲ素子１０が複数段（本例では３段）に積み重ねられている。また、各段において、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【０００９】
上部配線１１は、ＴＭＲ素子１０の自由層に接続され、下部配線１２は、ＴＭＲ素子１０の固定層に接続されており、両配線１１、１２はそれぞれＸ方向に延びている。両配線１１，１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置され、並列に接続されている。下部配線１２の一端には選択トランジスタ１４が接続され、他端には選択トランジスタ１４を介してセンスアンプ（Ｓ／Ａ）などの周辺回路が接続される。
【００１０】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上でＴＭＲ素子１０の自由層に近接して配置され、Ｙ方向に延びている。
【００１１】
ところで、ＴＭＲ素子に対するデータ書き込み／読み出し動作においては、ＴＭＲ素子の特性に起因し、大電流が必要になることが知られている。特に、ＴＭＲ素子が微細化すると、磁性層の磁化の向きを反転させるための書き込み電流が大きくなる。また、隣接するメモリセル間の干渉を防ぐ観点から、書き込み電流の値を制御性よく管理する必要がある。
【００１２】
しかし、ＴＭＲ素子を積み重ねたセルアレイ構造における書き込み配線は、上段になるほど書き込み駆動電流源からの配線距離が長くなり、また、上段になるほど積層されるコンタクト数が増加し、寄生配線抵抗が大きくなる。したがって、ＴＭＲ素子の積み重ね段数が多くなると、上段になるほど寄生配線抵抗の影響でＴＭＲ素子の書き込み電流が減少し、書き込み電流の値を制御性よく管理することが困難になるという問題がある。例えば上段の書き込み配線を含む配線経路の抵抗値が下段の書き込み配線を含む配線経路の抵抗値の３倍になると、上段の書き込み配線の書き込み電流は下段の書き込み配線の書き込み電流の１／３に低下する。
【００１３】
このように上層に行くほど書き込み電流の値が減少すると、書き込みに大電流が必要で、且つ、微細化により書き込みマージンが小さくなるＴＭＲ素子にとって大きな問題となる。
【００１４】
【非特許文献１】
ISSCC2000 Technical Digest p.128 “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”
【００１５】
【特許文献１】
米国特許公開USPAP2001/0023992A1
【００１６】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決すべくなされたもので、ＴＭＲ素子を積み重ねた構造の積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流が寄生配線抵抗の影響を受けて上段の書き込み配線で書き込み電流が減少することを防止し、書き込み電流の値を制御性よく管理でき、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止し得る磁気ランダムアクセスメモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の第１の磁気ランダムアクセスメモリは、２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、前記積層セルアレイの各段の書き込み配線に共通に接続されて各段の書き込み配線を並列に接続するように各段のアレイの両端部において上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグとを具備することを特徴とする。
【００１８】
具体的には、前記書き込み配線は、最上段に近いものほど膜厚が厚い、配線幅が広い、材料の比抵抗が小さいのいずれか、またはその任意の組み合わせである。また、前記コンタクトプラグは、その形成位置に属する配線層が最上段に近いものほどサイズが大きい、材料の比抵抗が小さいのいずれか、またはその組み合わせである。
【００１９】
本発明の第２の磁気ランダムアクセスメモリは、２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、前記積層セルアレイの各段の書き込み配線に個別に接続されるように上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグとを具備することを特徴とする。
【００２０】
具体的には、前記書き込み配線は、最上段に近いものほど膜厚が厚い、配線幅が広い、材料の比抵抗が小さいのいずれか、またはその任意の組み合わせである。また、前記コンタクトプラグは、それに対応して形成されいる書き込み配線が最上段に近いものほどサイズが大きい、個数が多い、材料の比抵抗が小さいのいずれか、またはその組み合わせである。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００２２】
本発明は、複数の２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた構造の積層セルアレイを有する磁気ランダムアクセスメモリに適用される。
【００２３】
＜第１の実施形態＞
図１は、本発明の第１実施の形態に係る磁気ランダムアクセスメモリの積層セルアレイセルの平面レイアウトの一例を概略的に示している。ここでは、図示の簡単化のために、複数のＴＭＲ素子１０が３段に積み重ねられている例を示している。
【００２４】
なお、図１において、積み重ねられたＴＭＲ素子１０とＸ、Ｙ方向に延びる配線は、図示の簡単化のために各段において互いにずれているように示されているが、実際は、互いにずれていても、または、完全にオーバーラップしていても、どちらでもよい。
【００２５】
また、図１に示す積層セルアレイは、本願出願人の出願に係る特願２００１−３６７７５５により提案されているように、１ロウ内の各段に配置される書き込み配線（書き込み専用配線）を並列接続するように、セルアレイの両端部で共通接続し、書き込み駆動用のトランジスタを共有した構造を採用している。
【００２６】
図２は、図１中のＹ−Ｙ線に沿う積層セルアレイのＹ方向に沿った断面構造の一例を概略的に示している。ここでは、複数のＴＭＲ素子１０が４段に積み重ねられている例を示している。また、簡略化のため、ＴＭＲ素子の上部配線や下部配線の図示を省略しており、その他の下層トランジスタ用の配線および上層のグローバル配線が配線が配置される場合も、その図示を省略している。
【００２７】
図１および図２において、半導体基板上には、複数のＴＭＲ素子１０が複数段に積み重ねられている。また、各段において、ＴＭＲ素子１０は、Ｘ−Ｙ平面内においてアレイを構成している。
【００２８】
上部配線１１は、ＴＭＲ素子１０の自由層に接続され、下部配線１２は、ＴＭＲ素子１０の固定層に接続されており、両配線１１、１２はそれぞれＸ方向に延びている。両配線１１、１２の間には、Ｘ方向に配置される複数のＴＭＲ素子１０が配置され、並列に接続されている。上部配線１１の一端には、選択トランジスタ１４が接続される。また、下部配線１２の一端には、選択トランジスタ１４を介してセンスアンプ（Ｓ／Ａ）などの周辺回路が接続される。
【００２９】
書き込み配線１３は、ＴＭＲ素子１０のアレイの各段において、ＴＭＲ素子１０上でＴＭＲ素子１０の自由層に近接して配置され、Ｙ方向に延びている。
【００３０】
なお、前述したように、上記構造の積層セルアレイは、１ロウ内の各段に配置される書き込み配線を並列接続するように、各段の書き込み配線をセルアレイの端部で共通接続し、書き込み駆動用のトランジスタを共有した構造を採用している。即ち、ＴＭＲ素子１０のアレイの互いに対向する両端部で積層セルアレイの各段の段間に設けられるコンタクトプラグ１６を介して、上段の書き込み配線１３と下段の書き込み配線１３を互いに電気的に接続する。
【００３１】
これにより、各段の書き込み配線１３は全体としてＸ−Ｚ平面内において梯子状となり、アレイの端部に配置されるトランジスタの数を減らすことができる。また、書き込み時に各段の書き込み配線１３に流れる電流の向きは、互いに同じ向きとなり、書き込み動作を容易に制御することができる。
【００３２】
さらに、本発明では、各段の書き込み配線１３は、書き込み用の選択トランジスタ１５を介して書き込み線駆動電流源（図示せず）に接続されており、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている。本例では、セルアレイ構造の最上層に近いほど書き込み線駆動電流源からの配線距離が長いので、最上層に近いほど書き込み配線１３の膜厚が厚く形成されており、各層の書き込み配線１３で電流値が等しくなるように設計されている。
【００３３】
次に、Ｘ方向に配置される複数のＴＭＲ素子からなるグループを１カラム、Ｙ方向に配置される複数のＴＭＲ素子からなるグループを１ロウとし、１ロウ、１カラム分のＴＭＲ素子を選択して読み出し／書き込みを行う方法を説明する。
【００３４】
上部配線１１および下部配線１２は、読み出し配線として機能する。また、下部配線１２は、読み出し時には読み出し配線として機能し、書き込み時には書き込み配線として機能する。
【００３５】
読み出しを行うには、まず、読み出し配線として機能する選択された１カラム内の上部配線１１と下部配線１２に読み出し電流を流す。この時、読み出し電流は、上部配線１１、ＴＭＲ素子１０、下部配線１２という経路に沿って流れ、下部配線１２の電位を選択トランジスタ１４を介してセンスアンプ（図示せず）により検出する。次に、選択されたＴＭＲ素子に所定データ（“０”または“１”）を書き込む。この後、再び、選択された１カラム内の上部配線１１と下部配線１２に読み出し電流を流し、この時の下部配線１２の電位を選択トランジスタ１４を介してセンスアンプにより検出する。
【００３６】
センスアンプにより検出された電位が、１回目と２回目の読み出しで同じならば、選択されたＴＭＲ素子のデータは所定データと同じと判断され、１回目と２回目の読み出しで異なれば、選択されたＴＭＲ素子のデータは所定データと異なると判断される。最後に、選択されたＴＭＲ素子に、正しいデータを再書き込みする。
【００３７】
書き込みを行うには、選択された１カラム内の下部配線１２に書き込みデータの値に応じて一方向または他方向に向かう書き込み電流を流す。同時に、選択された１ロウ内の書き込み配線１３に一方向に向かう書き込み電流を流す。これにより、選択された下部配線１２と書き込み配線１３の間に配置されている選択されたＴＭＲ素子１０に所定データが書き込まれる。
【００３８】
上記したように書き込み配線１３の膜厚が上層ほど厚く形成された構造の積層セルアレイによれば、上層ほど書き込み配線１３の寄生抵抗を抑制し、各層で書き込み電流値を等しくすることが可能になる。
【００３９】
したがって、各層のＴＭＲ素子を同じ材料、膜厚、サイズで形成した場合でも、各層で書き込み配線の電流値が等しくなるので、どのＴＭＲ素子にも均等に電流磁場が発生することになり、大容量の磁気ランダムアクセスメモリの実現が容易になる。
【００４０】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った断面構造の一例を概略的に示す。
【００４１】
この積層セルアレイの構造は、第１の実施形態の積層セルアレイの構造と同様に、書き込み配線１３の膜厚が上層ほど厚くなっているだけでなく、積層中で上下方向に書き込み配線同士を接続するためのコンタクトプラグ１６のサイズ（コンタクトサイズ）は、その形成位置に属する配線層が最上段に近いものほど大きくなっている。
【００４２】
したがって、配線膜厚とコンタクトサイズの組み合わせにより、上層になるほど書き込み配線の寄生抵抗をより抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００４３】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った構造の一例を概略的に示している。
【００４４】
この積層セルアレイの構造は、最上層に近いほど書き込み配線１３の配線幅（書き込み配線１３の延長方向と交差する方向における配線１３の寸法）が太く形成されている。
【００４５】
こような構造によれば、前述したように書き込み配線１３の配線膜厚を変化させるのと同様に、書き込み配線１３の寄生抵抗を上層になるほど抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００４６】
＜第１〜第３の実施形態の変形例＞
第３の実施形態のように上層に行くほど書き込み配線幅を太くする構造と第２の実施形態のように上層ほどコンタクトサイズを大きくする構造を組み合わせてもよい。また、第３の実施形態のように上層ほど書き込み配線幅を太くする構造と第１の実施形態のように上層ほど配線膜厚を厚くする構造を組み合わせてもよい。また、第１乃至第３の実施形態において、コンタクトプラグ１６の材料として、上層ほど比抵抗が小さくなるものを使用してもよい。このような組み合わせにより、各層の書き込み配線１３の寄生抵抗をより精密に制御し、各層で書き込み電流値を等しくすることが可能になる。
【００４７】
なお、第１乃至第３の実施形態に示した積層セルアレイの構造は、各段に配置される書き込み配線１３を並列接続しているが、各段に対応する書き込み配線を並列接続することなく独立に使用する（各書き込み配線に対応して書き込みドライバ用のトランジスタを接続するなど）ようにした例を以下に示す。
【００４８】
＜第４の実施形態＞
図５は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向（ロウ方向）に沿った断面構造の一例を概略的に示す。
【００４９】
この積層セルアレイの構造は、積層されたＴＭＲ素子の各段に対応して設けられている書き込み配線１３に対応して書き込み選択用のトランジスタ１５が接続されている。
【００５０】
そして、第２の実施形態の積層セルアレイの構造と同様に、積層中で書き込み配線１３に接続するために上下方向に形成されているコンタクトプラグ１６は、その形成位置に属する配線層が最上段に近いものほど（つまり、上層に対応するものほど）個数が多くなっている。このコンタクトプラグ１６は、図中では１度のプロセスで形成されているように見えるが、通常は各層の段間毎に形成される。
【００５１】
このような構造によれば、コンタクト抵抗を単独で設定することにより、上層になるほど書き込み配線１３の寄生抵抗をより抑制し、各層で書き込み電流値を等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００５２】
＜第４の実施形態の変形例＞
前記第４の実施形態におけるコンタクトプラグ１６の個数を各層の配線で同じにし、図３に示したように、上層に対応するものほどコンタクトプラグ１６のサイズを大きくするようにしてもよい。また、コンタクトプラグ１６の個数とサイズの両方を各層の配線に対応して変え、上層に対応するものほど個数を増やすとともにサイズを大きくするようにしてもよい。
【００５３】
さらに、コンタクトプラグ１６の形成位置に属する配線層が最上段に近いものほど、それに対応するコンタクトプラグ１６のコンタクト抵抗が小さくなるように形成してもよい。具体的には、配線層が最上段に近いものほど、それに対応するコンタクトプラグ１６のサイズを大きくし、あるいは、コンタクトプラグ１６の材料として比抵抗が小さいものを使用し、あるいは、それらを組み合わせるように形成してもよい。
【００５４】
さらに、積層されたＴＭＲ素子１０の各段に対応して形成されている書き込み配線１３およびそれに対応するコンタクトプラグ１６の材料を、上層に対応するものほど比抵抗が小さいものを使用するようにしてもよい。
【００５５】
このような構造によれば、上層ほど書き込み配線１３およびコンタクトプラグ１６の寄生抵抗を抑制し、書き込み電流値を積層で等しくすることが可能になるので、大容量メモリの書き込みマージンを増加させることが可能になる。
【００５６】
なお、前記各実施形態において、本願出願人の出願に係る特願２００１−３６７７５３により提案されているように、複数段に積み重ねられたＴＭＲ素子のアレイに関して、下段から上段に向かうにつれてＴＭＲ素子の数を増やすように変更してもよい。
【００５７】
さらに、前述した特願２０００−２９６０８２（特開２００２−１１０９３３）により開示されているように、書き込み配線をＴＭＲ素子の下部配線あるいは上部配線と一体（共通）化した場合に本発明を適用することも可能である。
【００５８】
＜第５の実施形態＞
図６は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイの一部の断面構造の一例を概略的に示している。
【００５９】
この積層セルアレイの構造は、ＴＭＲ素子１０の上部配線１１を第１の書き込み配線および第１の読み取り配線として共通に使用し、ＴＭＲ素子１０の下部配線１２を第２の書き込み配線および第２の読み取り配線として共通に使用し、この２つの配線のクロスポイントにＴＭＲ素子１０を配置したクロスポイント型と呼ばれる構造である。
【００６０】
このようなクロスポイント型の構造を有する積層セルアレイにも、前記各実施形態に準じて本発明を適用可能である。
【００６１】
なお、前記各実施形態において、本願出願人の出願に係る特願２００１−３６７７５３により提案されているような積層セルアレイの構造を採用してもよい。即ち、ＴＭＲ素子１０のアレイ内に配置される同一機能を有する配線、例えばＹ方向に延びる書き込み配線に関して、下段に位置する配線はＴＭＲ素子のアレイの近くに存在するトランジスタに接続し、上段に位置する配線はＴＭＲ素子のアレイから遠く離れたトランジスタに接続する。
【００６２】
このようにすれば、ＴＭＲ素子のアレイ内に配置される同一機能を有する配線に関しては、上段の配線は、下段の配線に比べて、ＴＭＲ素子のアレイから遠く離れたトランジスタに接続される。
【００６３】
この場合、１ロウ内の配線に接続されるトランジスタは、アレイの近傍から遠くへ向かって一列に配置されることになるので、トランジスタのピッチに影響されずに、ＴＭＲ素子のピッチを決定することができ、ＴＭＲ素子の微細化や、高集積化などを図ることができる。
【００６４】
また、前記各実施形態は、その組み合わせによる実施が可能な場合に組み合わせることにより、デバイス設計をより容易化できるなどの利点が得られる可能性がある。
【００６５】
さらに、前記各実施形態では、複数段に積み重ねられたＴＭＲ素子の各段に配置された配線を例に説明したが、例えば上下段のＴＭＲ素子で配線を共有化する場合などがある。この場合、同一機能を有する配線は、各段に配置されずに１段おきに配置されるが、１段おきに配置された配線に関して本発明を適用することが可能きある。
【００６６】
さらに、前記各実施形態において、ＴＭＲ素子のアレイ内の配線に接続されるトランジスタは、ＭＯＳトランジスタが一般的であるが、バイポーラトランジスタやダイオードなどであってもよい。
【００６７】
以上、要するに、本発明は、ＴＭＲ素子が複数段に積み重ねられたセルアレイ構造を有する磁気ランダムアクセスメモリであれば、如何なる構造のものにも適用可能である。
【００６８】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、ＴＭＲ素子を積み重ねた構造の積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流が寄生配線抵抗の影響を受けて上段の書き込み配線で書き込み電流が減少することを防止し、書き込み電流の値を制御性よく管理でき、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態に係る磁気ランダムアクセスメモリの積層セルアレイセルのレイアウトの一例を概略的に示す平面図。
【図２】 図１中のＹ−Ｙ線に沿う積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図３】 本発明の第２の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図４】 本発明の第３の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図５】 本発明の第４の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイのＹ方向に沿った構造の一例を概略的に示す断面図。
【図６】 本発明の第５の実施形態に係る磁気ランダムアクセスメモリの積層セルアレイの一部の構造の一例を概略的に示す断面図。
【図７】 セルアレイを複数段に積み重ねた積層セルアレイの従来例についてレイアウトを概略的に示す平面図。
【図８】 図７中のＸ−Ｘ線に沿う構造の一部を概略的に示す断面図。
【符号の説明】
１０…ＴＭＲ素子、１１…上部配線、１２…下部配線、１３…書き込み配線、１５…書き込み用の選択トランジスタ、１６…コンタクトプラグ。
Claims (12)
- ２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、
前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、
前記積層セルアレイの各段の書き込み配線に共通に接続されて各段の書き込み配線を並列に接続するように各段のアレイの両端部において上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグ
とを具備することを特徴とする磁気ランダムアクセスメモリ。 - ２つの磁性層により絶縁層を挟んだ構造を有するＴＭＲ素子のアレイが複数段に積み重ねられた積層セルアレイと、
前記積層セルアレイの各段の前記アレイ内に配置され、前記ＴＭＲ素子に書き込みを行うための書き込み電流が供給され、書き込み線駆動電流源からの配線距離が長いものほど寄生抵抗の値が小さくなるように形成されている書き込み配線と、
前記積層セルアレイの各段の書き込み配線に個別に接続されるように上下方向に形成され、前記書き込み線駆動電流源からの書き込み電流を前記書き込み配線に供給するためのコンタクトプラグ
とを具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記書き込み配線は、最上段に近いものほど膜厚が厚いことを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
- 前記書き込み配線は、最上段に近いものほど配線幅が広いことを特徴とする請求項１乃至３のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記書き込み配線は、最上段に近いものほど比抵抗が小さい材料で形成されていることを特徴とする請求項１乃至４のいずれか１つに記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、前記積層セルアレイの各段の段間に形成され、その形成位置に属する配線層が最上段に近いものほど抵抗値が小さくなるように形成されていることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、最上段に近いものほどサイズが大きいことを特徴とする請求項６記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、最上段に近いものほど比抵抗が小さい材料で形成されていることを特徴とする請求項６または７記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、対応して形成されている書き込み配線が最上段に近いものほど抵抗値が小さくなるように形成されていることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、対応して形成されている書き込み配線が最上段に近いものほど個数が多いことを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、対応して形成されている書き込み配線が最上段に近いものほどサイズが大きいことを特徴とする請求項９または１０記載の磁気ランダムアクセスメモリ。
- 前記コンタクトプラグは、対応して形成されている書き込み配線が最上段に近いものほど比抵抗が小さい材料で形成されていることを特徴とする請求項９乃至１１のいずれか１つに記載の磁気ランダムアクセスメモリ。
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Cited By (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009016400A (ja) | 2007-06-29 | 2009-01-22 | Toshiba Corp | 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法 |
| JP2009026867A (ja) * | 2007-07-18 | 2009-02-05 | Toshiba Corp | 半導体集積回路装置 |
| JP5063337B2 (ja) | 2007-12-27 | 2012-10-31 | 株式会社日立製作所 | 半導体装置 |
| NZ587218A (en) | 2008-03-28 | 2012-04-27 | Ecolab Inc | Sulfoperoxycarboxylic acids, their preparation and methods of use as bleaching and antimicrobial agents |
| US8809392B2 (en) | 2008-03-28 | 2014-08-19 | Ecolab Usa Inc. | Sulfoperoxycarboxylic acids, their preparation and methods of use as bleaching and antimicrobial agents |
| US8871807B2 (en) | 2008-03-28 | 2014-10-28 | Ecolab Usa Inc. | Detergents capable of cleaning, bleaching, sanitizing and/or disinfecting textiles including sulfoperoxycarboxylic acids |
| KR20100104624A (ko) * | 2009-03-18 | 2010-09-29 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US8415650B2 (en) * | 2009-07-02 | 2013-04-09 | Actel Corporation | Front to back resistive random access memory cells |
| JP2011199186A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
| KR101145331B1 (ko) * | 2010-07-15 | 2012-05-14 | 에스케이하이닉스 주식회사 | 저항 메모리 장치 |
| JP2012089747A (ja) * | 2010-10-21 | 2012-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101912223B1 (ko) * | 2011-08-16 | 2019-01-04 | 삼성전자주식회사 | 적층 자기 램 장치 및 이를 포함하는 메모리 시스템 |
| US10270451B2 (en) | 2015-12-17 | 2019-04-23 | Microsemi SoC Corporation | Low leakage ReRAM FPGA configuration cell |
| JP6581012B2 (ja) * | 2016-02-17 | 2019-09-25 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| US10147485B2 (en) | 2016-09-29 | 2018-12-04 | Microsemi Soc Corp. | Circuits and methods for preventing over-programming of ReRAM-based memory cells |
| CN110036484B (zh) | 2016-12-09 | 2021-04-30 | 美高森美SoC公司 | 电阻式随机存取存储器单元 |
| WO2019032249A1 (en) | 2017-08-11 | 2019-02-14 | Microsemi Soc Corp. | MOUNTING CIRCUITS AND METHODS FOR PROGRAMMING RESISTIVE LIVE MEMORY DEVICES |
| JP2020047703A (ja) | 2018-09-18 | 2020-03-26 | キオクシア株式会社 | 磁気記憶装置 |
| CN115315748A (zh) * | 2020-03-27 | 2022-11-08 | 华为技术有限公司 | 一种磁性随机存储器及电子设备 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10015193A1 (de) * | 2000-03-27 | 2001-10-25 | Infineon Technologies Ag | Hochintegrierte System-on-Chip-Systeme mit nichtflüchtigen Speichereinheiten |
| JP4149647B2 (ja) * | 2000-09-28 | 2008-09-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
| US6807087B2 (en) * | 2002-08-30 | 2004-10-19 | Micron Technology, Inc. | Write current shunting compensation |
-
2003
- 2003-03-04 JP JP2003057369A patent/JP3857658B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-04 US US10/792,586 patent/US7061036B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11557720B2 (en) | 2020-05-14 | 2023-01-17 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
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