JP3865015B2

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Publication number: JP3865015B2
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Inventors: 学鵜飼
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Priority date: 1997-11-18
Filing date: 1997-11-18
Publication date: 2007-01-10
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Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、８ミリＶＴＲなどのデジタル信号処理部に好適な、画像表示装置に関する。
【０００２】
【従来の技術】
従来、８ミリＶＴＲのデジタル信号処理部においては、ＶＴＲの再生信号がない、あるいは、ライン入力信号がないなどの「無信号」の場合、システム制御回路からの制御信号に基づいて、映像信号処理系が非動作状態とされると共に、内部で生成された所定の信号が出力されて、受像機に、例えば、青一色の単調な画面、所謂「カラーバック」画面が映出され、画面上でノイズが覆い隠されると共に、無信号状態を視聴者に知らせるようになっている。
【０００３】
まず、図５および図６を参照しながら、従来の画像表示装置の構成例について説明する。
図５において、ラインからの輝度信号Ｙが、入力端子１１を経て、第１の切換えスイッチＳＷ１のＡ側固定接点に供給されると共に、色度信号Ｃが、入力端子１２を経て、第２の切換えスイッチＳＷ２のＡ側固定接点に供給される。また、ラインからの複合映像信号は、入力端子１３を経て、両スイッチＳＷ１，ＳＷ２の各Ｂ側固定接点に共通に供給される。
【０００４】
第１のスイッチＳＷ１の可動接点が、Ａ−Ｄ変換器１４を経て、第３の切換えスイッチＳＷ３のＬ側固定接点に接続されると共に、第２のスイッチＳＷ２の可動接点は、Ａ−Ｄ変換器１５を経て、第４の切換えスイッチＳＷ４のＬ側固定接点に接続される。
【０００５】
一方、再生磁気ヘッド２１の出力が、増幅回路２２を経て、高域フィルタ２３および低域フィルタ２４に共通に供給されて、輝度信号成分と色度信号成分とに分離される。
高域フィルタ２３からのアナログ輝度信号成分は、Ａ−Ｄ変換器２５を経て、デジタル化されてＲＦ復調回路２６に供給され、ＲＦ復調回路２６のベースバンドの復調出力が切換えスイッチＳＷ３のＶ側固定接点に供給される。
【０００６】
また、低域フィルタ２４からのアナログ色度信号成分は、Ａ−Ｄ変換器２７を経て、デジタル化されて色度デコーダ２８に供給され、色度デコーダ２８のベースバンドの出力が切換えスイッチＳＷ４のＶ側固定接点に供給される。
【０００７】
なお、第１および第２のスイッチＳＷ１，ＳＷ２と、第３および第４のスイッチＳＷ３，ＳＷ４とは、視聴者による、ライン入力またはＶＴＲ再生の選択に応じて、適宜に切り換えられる。
【０００８】
第３のスイッチＳＷ３の可動接点からのデジタル輝度信号は、輝度信号処理回路３１に供給されて、ノイズキャンセルや輪郭補正などの処理が施される。この処理回路３１は、輝度信号検出機能と色度信号除去機能とを備える。
【０００９】
処理回路３１から出力された輝度信号は、第５の切換えスイッチＳＷ５のＳ側固定接点および可動接点を経て、Ｄ−Ａ変換器３２に供給され、Ｄ−Ａ変換器３２からアナログ輝度信号Ｙが導出されると共に、この輝度信号Ｙが加算回路３３に供給される。
【００１０】
また、第４のスイッチＳＷ４の可動接点からのデジタル色度信号は、色度信号処理回路３４に供給されて、ＡＣＣやＡＣＫなどの処理が施される。この処理回路３４は、輝度信号除去機能を備える。
【００１１】
処理回路３４から出力された色度信号は、第６の切換えスイッチＳＷ６のＳ側固定接点および可動接点と色度エンコーダ３５とを経て、Ｄ−Ａ変換器３６に供給され、Ｄ−Ａ変換器３６からはアナログ色度信号Ｃが導出されると共に、この色度信号Ｃが加算回路３３に供給されて、加算回路３３からは複合映像信号が導出される。
【００１２】
そして、第５および第６のスイッチＳＷ５，ＳＷ６のＢ側固定接点には、カラーバック信号発生回路３９において生成されるデジタル輝度信号Ｙおよびデジタル色度信号Ｃが供給される。
【００１３】
第３のスイッチＳＷ３の可動接点からのデジタル輝度信号は、同期信号処理回路４０にも供給されて、この同期信号処理回路４０において生成された水平および垂直の駆動信号ＨＤ，ＶＤが、信号処理のタイミング基準として、色度デコーダ２８、輝度信号処理回路３１、色度信号処理回路３４、カラーバック信号発生回路３９に供給される。
【００１４】
更に、システム制御回路（マイクロコンピュータ）５１には、輝度信号処理回路３１において生成された輝度信号検出信号Ｓｄが供給され、この検出信号Ｓｄに基づいて、システム制御回路５１が、第５および第６のスイッチＳＷ５，ＳＷ６と、第７の切換えスイッチＳＷ７を制御する。
【００１５】
また、第７のスイッチＳＷ７のＳ側固定接点には、同期信号処理回路４０において生成されたクロックＣＫｖが供給されると共に、スイッチＳＷ７のＢ側固定接点に、クロック発生回路５２の固定クロックＣＫｘが供給される。
【００１６】
ラインまたはＶＴＲからの映像信号が存在する「有信号」状態では、第５〜第７のスイッチＳＷ５〜ＳＷ７が、図５に示すように、Ｓ側固定接点に接続されて、第５および第６のスイッチＳＷ５，ＳＷ６から、ラインまたはＶＴＲの映像信号に対応する輝度信号および色度信号が導出されると共に、第７のスイッチＳＷ７からは、同期信号処理回路４０によるクロックＣＫｖが導出される。
【００１７】
また、無信号状態では、第５〜第７のスイッチＳＷ５〜ＳＷ７の可動接点が、図示とは逆に、それぞれＢ側固定接点に切り換えられて、映像信号処理系が非動作状態とされ、第５および第６のスイッチＳＷ５，ＳＷ６から、カラーバック信号発生回路３９による輝度信号および色度信号が導出されると共に、第７のスイッチＳＷ７からは、発生回路５２による固定クロックＣＫｘが導出される。
【００１８】
そして、第７のスイッチＳＷ７から出力されるクロックは、次に詳述する同期信号処理回路４０内のカウンタに供給される。
【００１９】
図６に示すように、同期信号処理回路４０は、同期分離回路４１および位相比較回路４２と、２つのカウンタ４３，４４と、電圧制御発振回路（ＶＣＯ）４５とを含んで構成される。
【００２０】
ＮＴＳＣ方式の場合は、図６に示すように、第１のカウンタ４３の設定カウント数ＮPXが［９１０］とされると共に、第２のカウンタ４４の設定カウント数ＮLNが［５２５］とされる。
なお、ＰＡＬ方式の場合は、カウンタ４３の設定カウント数ＮPXが［９０８］とされると共に、カウンタ４４の設定カウント数ＮLNが［６２５］とされる。
【００２１】
前述のように、第３のスイッチＳＷ３からのデジタル輝度信号が同期分離回路４１および位相比較回路４２に共通に供給されると共に、第７のスイッチＳＷ７からのクロックが両カウンタ４３，４４に共通に供給される。
【００２２】
第１のカウンタ４３のカウント値がデコーダ４６においてデコードされて、水平駆動信号ＨＤが生成される。この水平駆動信号ＨＤは位相比較回路４２に供給され、生成された位相誤差信号Ｓｐが電圧制御発振回路４５に供給されて、ラインまたはＶＴＲによる映像信号にクロックＣＫｖがロック（位相同期）するように、その周波数（および位相）が制御される。
【００２３】
この周波数制御（ＡＦＣ）の方向は、ラインまたはＶＴＲからの映像信号の位相が水平駆動信号ＨＤの位相より早い場合に、電圧制御発振回路４５の周波数を上げる方向とされ、逆に、映像信号の位相が水平駆動信号ＨＤの位相より遅い場合には、電圧制御発振回路４５の周波数を下げる方向とされる。
【００２４】
また、デコーダ４６においては、水平駆動信号ＨＤの２倍の周波数のＨＨパルスも生成され、このＨＨパルスが、イネイブル信号として、カウンタ４４に供給される。
【００２５】
そして、ＮＴＳＣ方式の場合、カウンタ４４が５２５個のＨＨパルスを数えるたびに、換言すれば、１フィールドごとに、そのカウント値がデコーダ４７においてデコードされて、垂直駆動信号ＶＤが生成される。
【００２６】
なお、第２のカウンタ４４には、リセット信号として、同期分離回路４１から垂直同期信号Ｖsyncが供給されて、垂直駆動信号ＶＤの位相を入力映像信号に合わせるようにされる。
【００２７】
【発明が解決しようとする課題】
図５および図６に示すような、従来の画像表示装置では、前述のように、有信号状態と無信号状態とで、ラインまたはＶＴＲによる映像信号と、発生回路３９によるカラーバック信号とが、自動的に切り換えて導出される。
【００２８】
ところが、従来の画像表示装置では、無信号状態から有信号状態に切り替わる遷移期間に、色度デコーダ２８や色度信号処理回路３４の動作が過渡的に不安定となって、ラインまたはＶＴＲからの映像信号に対応する画像が乱れるという問題があった。
【００２９】
即ち、従来の画像表示装置が、図７の時点ｔ１より前で、無信号状態にあるとき、第５〜第７のスイッチＳＷ５〜ＳＷ７（図５参照）の可動接点は、図７Ａに示すように、Ｂ側固定接点に接続されており、図６に示す同期信号処理回路４０の両カウンタ４３，４４には、図７Ｂに示すように、クロック発生回路５２からの固定クロックＣＫｘが供給される。
【００３０】
そして、両カウンタ４３，４４に対応するデコーダ４６，４７から、図７Ｃに示すように、映像信号に同期しない、いわゆるフリーランの、水平および垂直の駆動信号ＨＤ，ＶＤが出力される。
【００３１】
また、図７Ｄに示すように、カラーバック発生回路３９の出力が、第５および第６のスイッチＳＷ５，ＳＷ６を通じて導出され、受像機には、例えば、青一色の単調な「カラーバック」画面が映出される。
【００３２】
時点ｔ１において、有信号状態に切り替わると、システム制御回路５１に制御されて、第５〜第７のスイッチＳＷ５〜ＳＷ７の可動接点は、図７Ａに示すように、Ｓ側固定接点に切り換えられて、同期信号処理回路４０の両カウンタ４３，４４には、図７Ｂに示すように、電圧制御発振回路４５のクロックＣＫｖが供給される。
【００３３】
また、カウンタ４３、デコーダ４６、位相比較回路４２、電圧制御発振回路４５を含んでＡＦＣループが形成され、このループは、図７Ｃに示すように、時点ｔ２までの期間、引き込み動作をする。
【００３４】
この引き込み期間中は、上述のように、色度デコーダ２８や色度信号処理回路３４の動作が不安定となって、受像機には、図７Ｄに示すように、非定常画が映出される。
【００３５】
そして、時点ｔ２を過ぎると、ＡＦＣループの引き込み動作が終わって、図７Ｃに示すように、定常動作となり、受像機には、図７Ｄに示すように、ラインまたはＶＴＲからの映像信号に対応する、定常画が映出されるようになる。
【００３６】
仮に、図７Ｃに示すような、同期信号処理回路４０のＡＦＣループの引き込み動作中に、スイッチＳＷ５，ＳＷ６を引き続きＢ側に接続して、カラーバック発生回路３９の出力を導出したとしても、従来の画像表示装置では、無信号状態と有信号状態とで、クロックＣＫｘとクロックＣＫｖとを切り換えることにより、単一の同期信号処理回路４０において、性質の異なる２種類の同期信号を生成しているので、安定なカラーバック画面を受像機に映出することができない。
【００３７】
かかる点に鑑み、この発明の目的は、無信号状態から有信号状態への遷移期間中に、受像機に安定なカラーバック画面を映出することができて、不安定な画像を確実に隠蔽することができる、画像表示装置を提供するところにある。
【００３８】
【課題を解決するための手段】
前記課題を解決するため、この発明による画像表示装置は、
入力映像信号に所定の処理を施す映像信号処理手段と、
適宜の絵柄および色彩に対応する所定の信号を発生する所定信号発生手段と、
上記入力映像信号に同期する第１の同期信号を発生するものであって、上記入力映像信号と上記同期信号との位相差を検出する位相比較回路と、上記位相比較回路で検出された位相差に応じた比較誤差出力により出力発振周波数が制御される可変周波数発振回路とを含み、上記第１の同期信号を上記映像信号処理手段に供給する同期信号処理手段と、
上記所定信号発生手段に供給する第２の同期信号を発生する同期信号発生手段と、
上記入力映像信号処理手段の出力と、上記所定信号発生手段の出力との一方を、選択制御信号に応じて択一的に選択して出力信号とする信号選択手段と、
上記信号選択手段に供給する上記選択制御信号を生成する選択制御手段と、
を備える画像表示装置であって、
上記選択制御手段は、
上記入力映像信号の有無を検出する映像信号検出手段と、
上記位相比較回路からの上記比較誤差出力に基づいて、上記第１の同期信号が上記入力映像信号に同期する状態に引き込まれているかどうかを判別する判別手段と
を備え、
上記選択制御手段からの上記選択制御信号により、上記信号選択手段は、
上記映像信号検出手段で上記入力映像信号の不存在が検出されたときには、上記所定信号発生手段からの上記所定の信号を上記出力信号として選択するように制御され、
上記信号選択手段からの上記出力信号が上記所定の信号とされているときに上記映像信号検出手段で上記入力映像信号の存在が検出されたときには、上記判別手段で、上記第１の同期信号が上記入力映像信号に同期する状態に引き込まれたと判別した後に、上記出力信号として上記映像信号処理手段からの出力を選択するように制御される
ことを特徴とする。
【００３９】
かかる構成の請求項１の発明による画像表示装置においては、同期信号処理手段の遷移期間中にも、所定信号発生手段から所定の信号が安定に発生されて、受像機には適宜の絵柄と色彩の所定画面が安定して映出される。
【００４２】
【発明の実施の形態】
以下、図１〜図４を参照しながら、この発明による画像表示装置を８ミリＶＴＲのデジタル信号処理部に適用した実施の形態について説明する。
【００４３】
［実施の形態の構成］
この発明の実施の形態の全体の構成を図１に示し、その要部の構成を図２および図３に示す。この図１および図２において、前出図５および図６に対応する部分には同一の符号を付ける。
【００４４】
図１において、ラインからの輝度信号Ｙが、入力端子１１を経て、第１の切換えスイッチＳＷ１のＡ側固定接点に供給されると共に、色度信号Ｃが、入力端子１２を経て、第２の切換えスイッチＳＷ２のＡ側固定接点に供給される。また、ラインからの複合映像信号は、入力端子１３を経て、両スイッチＳＷ１，ＳＷ２の各Ｂ側固定接点に共通に供給される。
【００４５】
第１のスイッチＳＷ１の可動接点が、Ａ−Ｄ変換器１４を経て、第３の切換えスイッチＳＷ３のＬ側固定接点に接続されると共に、第２のスイッチＳＷ２の可動接点は、Ａ−Ｄ変換器１５を経て、第４の切換えスイッチＳＷ４のＬ側固定接点に接続される。
【００４６】
一方、再生磁気ヘッド２１の出力が、増幅回路２２を経て、高域フィルタ２３および低域フィルタ２４に共通に供給されて、輝度信号成分と色度信号成分とに分離される。
高域フィルタ２３からのアナログ輝度信号成分は、Ａ−Ｄ変換器２５を経て、デジタル化されてＲＦ復調回路２６に供給され、ＲＦ復調回路２６のベースバンドの復調出力が切換えスイッチＳＷ３のＶ側固定接点に供給される。
【００４７】
また、低域フィルタ２４からのアナログ色度信号成分は、Ａ−Ｄ変換器２７を経て、デジタル化されて色度デコーダ２８に供給され、色度デコーダ２８のベースバンドの出力が切換えスイッチＳＷ４のＶ側固定接点に供給される。
【００４８】
なお、第１および第２のスイッチＳＷ１，ＳＷ２と、第３および第４のスイッチＳＷ３，ＳＷ４とは、視聴者による、ライン入力またはＶＴＲ再生の選択に応じて、適宜に切り換えられる。
【００４９】
第３のスイッチＳＷ３の可動接点からのデジタル輝度信号は、輝度信号処理回路３１に供給されて、ノイズキャンセルや輪郭補正などの処理が施される。この処理回路３１は、輝度信号検出機能と色度信号除去機能とを備える。
【００５０】
処理回路３１から出力された輝度信号は、第５の切換えスイッチＳＷ５のＳ側固定接点および可動接点を経て、Ｄ−Ａ変換器３２に供給され、Ｄ−Ａ変換器３２からアナログ輝度信号Ｙが導出されると共に、この輝度信号Ｙが加算回路３３に供給される。
【００５１】
また、第４のスイッチＳＷ４の可動接点からのデジタル色度信号は、色度信号処理回路３４に供給されて、ＡＣＣやＡＣＫなどの処理が施される。この処理回路３４は、輝度信号除去機能を備える。
【００５２】
処理回路３４から出力された色度信号は、第６の切換えスイッチＳＷ６のＳ側固定接点および可動接点と色度エンコーダ３５とを経て、Ｄ−Ａ変換器３６に供給され、Ｄ−Ａ変換器３６からはアナログ色度信号Ｃが導出されると共に、この色度信号Ｃが加算回路３３に供給されて、加算回路３３からは複合映像信号が導出される。
【００５３】
そして、第５および第６のスイッチＳＷ５，ＳＷ６のＢ側固定接点には、カラーバック信号発生回路３９において生成されるデジタル輝度信号Ｙおよびデジタル色度信号Ｃが供給される。
上述のような構成は、前出図５に示した従来例と同様である。
【００５４】
図１の実施の形態では、第３のスイッチＳＷ３の可動接点からのデジタル輝度信号が、後に詳述する同期信号処理回路４０Ａにも供給されて、この同期信号処理回路４０Ａにおいて生成された水平および垂直の駆動信号ＨＤ，ＶＤが、信号処理のタイミング基準として、色度デコーダ２８、輝度信号処理回路３１、色度信号処理回路３４に供給される。
【００５５】
また、同期信号処理回路４０Ａにおいて生成されたクロックＣＫｖが、同期信号処理回路４０Ａ内のカウンタに直接に供給される。
【００５６】
そして、図１の実施の形態では、輝度信号処理回路３１において生成された輝度信号検出信号Ｓｄがシステム制御回路（マイクロコンピュータ）５１に供給されると共に、同期信号処理回路４０Ａにおいて生成される位相誤差信号Ｓｐがシステム制御回路５１に供給される。システム制御回路５１は、位相誤差信号Ｓｐと検出信号Ｓｄとに基づいて、第５および第６のスイッチＳＷ５，ＳＷ６を制御する。
【００５７】
ラインまたはＶＴＲからの映像信号が存在する「有信号」状態では、第５および第６のスイッチＳＷ５，ＳＷ６が、図１に示すように、Ｓ側固定接点に接続されて、各スイッチＳＷ５，ＳＷ６から、ラインまたはＶＴＲの映像信号に対応する輝度信号および色度信号が導出される。
【００５８】
また、無信号状態では、第５および第６のスイッチＳＷ５，ＳＷ６の可動接点が、図示とは逆に、それぞれＢ側固定接点に切り換えられて、映像信号処理系が非動作状態とされ、第５および第６のスイッチＳＷ５，ＳＷ６から、カラーバック信号発生回路３９による輝度信号および色度信号が導出される。
【００５９】
更に、図１の実施の形態では、カラーバック信号発生回路３９に専用に、後に詳述する同期信号発生回路６０が設けられる。この同期信号発生回路６０には、クロック発生回路５２の固定クロックＣＫｘが常時供給されて、前述のような遷移期間中も、安定な同期信号がカラーバック信号発生回路３９に供給される。
【００６０】
図２に示すように、同期信号処理回路４０Ａは、同期分離回路４１および位相比較回路４２と、２つのカウンタ４３，４４と、電圧制御発振回路（ＶＣＯ）４５とを含んで構成される。
【００６１】
ＮＴＳＣ方式の場合は、図２に示すように、第１のカウンタ４３の設定カウント数ＮPXが［９１０］とされると共に、第２のカウンタ４４の設定カウント数ＮLNが［５２５］とされる。
なお、ＰＡＬ方式の場合は、カウンタ４３の設定カウント数ＮPXが［９０８］とされると共に、カウンタ４４の設定カウント数ＮLNが［６２５］とされる。
【００６２】
前述のように、第３のスイッチＳＷ３からのデジタル輝度信号が同期分離回路４１および位相比較回路４２に共通に供給されると共に、電圧制御発振回路４５からのクロックが両カウンタ４３，４４に共通に供給される。
【００６３】
第１のカウンタ４３のカウント値がデコーダ４６においてデコードされて、水平駆動信号ＨＤが生成される。この水平駆動信号ＨＤは位相比較回路４２に供給され、生成された位相誤差信号Ｓｐが電圧制御発振回路４５に供給されて、ラインまたはＶＴＲによる映像信号にクロックＣＫｖがロック（位相同期）するように、その周波数（および位相）が制御される。
【００６４】
この周波数制御（ＡＦＣ）の方向は、ラインまたはＶＴＲからの映像信号の位相が水平駆動信号ＨＤの位相より早い場合に、電圧制御発振回路４５の周波数を上げる方向とされ、逆に、映像信号の位相が水平駆動信号ＨＤの位相より遅い場合には、電圧制御発振回路４５の周波数を下げる方向とされる。
【００６５】
また、デコーダ４６においては、水平駆動信号ＨＤの２倍の周波数のＨＨパルスも生成され、このＨＨパルスが、イネイブル信号として、カウンタ４４に供給される。
【００６６】
そして、ＮＴＳＣ方式の場合、カウンタ４４が５２５個のＨＨパルスを数えるたびに、換言すれば、１フィールドごとに、そのカウント値がデコーダ４７においてデコードされて、垂直駆動信号ＶＤが生成される。
【００６７】
更に、この実施の形態では、位相比較回路４２において生成された位相誤差信号Ｓｐがシステム制御回路５１にも供給される。
【００６８】
また、図３に示すように、同期信号発生回路６０は、２つのカウンタ６１，６２と、それぞれに対応するデコーダ６３，６４とから構成される。
【００６９】
ＮＴＳＣ方式の場合は、図３に示すように、第１のカウンタ６１の設定カウント数ＮPXが［９１０］とされると共に、第２のカウンタ６２の設定カウント数ＮLNが［５２５］とされる。
なお、ＰＡＬ方式の場合は、カウンタ６１の設定カウント数ＮPXが［９０８］とされると共に、カウンタ６２の設定カウント数ＮLNが［６２５］とされる。
【００７０】
前述のように、クロック発生回路５２からの固定クロックＣＫｘが両カウンタ６１，６２に共通に供給され、第１のカウンタ６１のカウント値がデコーダ６３においてデコードされて、水平駆動信号ＨＤが生成される。
【００７１】
また、デコーダ６３においては、水平駆動信号ＨＤの２倍の周波数のＨＨパルスも生成され、このＨＨパルスが、イネイブル信号として、カウンタ６２に供給される。
【００７２】
そして、ＮＴＳＣ方式の場合、カウンタ６２が５２５個のＨＨパルスを数えるたびに、換言すれば、１フィールドごとに、そのカウント値がデコーダ６４においてデコードされて、垂直駆動信号ＶＤが生成される。
【００７３】
［遷移期間の画像表示］
次に、図４をも参照しながら、この発明の実施の形態の無信号状態から有信号状態への遷移期間における画像表示について説明する。
【００７４】
この実施の形態の画像表示装置が、図４の時点ｔ１より前で、無信号状態にあるとき、同期信号処理回路４０Ａ（図２参照）には、ラインまたはＶＴＲからの映像信号が供給されず、位相比較回路４２が機能しないので、電圧制御発振回路４５、従って、同期信号処理回路４０Ａは、図４Ａに示すように、映像信号に同期しない、フリーランの状態となる。
【００７５】
このフリーラン状態で、位相比較回路４２から出力される誤差信号Ｓｐは、図４Ｂに示すように、［０］レベルである。
また、第５および第６のスイッチＳＷ５，ＳＷ６（図１参照）の可動接点は、図４Ｃに示すように、Ｂ側固定接点に接続されている。
【００７６】
そして、第５および第６のスイッチＳＷ５，ＳＷ６を通じて、カラーバック発生回路３９の出力が導出され、図４Ｄに示すように、受像機には、例えば、青一色の単調な「カラーバック」画面が映出される。
【００７７】
時点ｔ１において、有信号状態に切り替わり、ラインまたはＶＴＲからの映像信号が供給されると、図４Ａに示すように、同期信号処理回路４０ＡのＡＦＣループが引き込み動作を始め、時点ｔ２まで、引き込み動作期間が継続する。
【００７８】
この引き込み動作の開始時点ｔ１において、位相比較回路４２から出力される誤差信号Ｓｐは、図４Ｂに示すように、高レベルとなり、時間の経過に伴って、レベルが低下し、所定のしきい値を下回るようになる。
【００７９】
この実施の形態では、位相比較回路４２からの誤差信号Ｓｐのレベルが、システム制御回路５１によりチェックされており、有信号状態に切り替わっても、誤差信号Ｓｐのレベルが所定のしきい値以上である場合は、システム制御回路５１に制御されて、図４Ｃに示すように、第５および第６のスイッチＳＷ５，ＳＷ６の可動接点は、引き続いて、Ｂ側固定接点に接続される。
【００８０】
また、受像機には、図４Ｄに示すように、例えば、青一色の単調な「カラーバック」画面が引き続いて映出される。
従って、従来例のように、色度デコーダ２８や色度信号処理回路３４の動作が過渡的に不安定であっても、乱れた画像が受像機に映出されることはない。
【００８１】
そして、時点ｔ２において、ＡＦＣループの引き込み動作が終わって、図４Ａに示すように、同期信号処理回路４０Ａは定常動作となり、位相比較回路４２から出力される誤差信号Ｓｐのレベルは、図４Ｂに示すように、所定のしきい値を下回るようになる。
【００８２】
この所定のしきい値を下回る誤差信号Ｓｐのレベルが、システム制御回路５１により検出されると、システム制御回路５１からの制御信号によって、第５および第６のスイッチＳＷ５，ＳＷ６の可動接点が、図４Ｃに示すように、Ｓ側固定接点に切り換えられ、受像機には、図４Ｄに示すように、ラインまたはＶＴＲからの映像信号に対応する、定常画が映出されるようになる。
【００８３】
上述のように、この実施の形態では、カラーバック信号発生回路３９に専用の同期信号発生回路６０を設けて、クロック発生回路５２の固定クロックＣＫｘを常時供給するようにしたので、無信号状態から有信号状態への遷移期間中にも、安定な同期信号がカラーバック信号発生回路３９に供給されて、受像機には安定なカラーバック画面が映出される。
【００８４】
また、この実施の形態では、無信号状態から有信号状態への遷移期間中、位相比較回路４２からの誤差信号Ｓｐのレベルに基づいて、同期信号処理回路４０ＡのＡＦＣループの引き込み終了を確実に検出すると共に、この引き込み終了検出に応じて、送出信号をカラーバック信号から映像信号に切り換えるようにしたので、色度デコーダ２８や色度信号処理回路３４の動作が過渡的に不安定であっても、受像機画面では、不安定な画像が確実に隠蔽される。
【００８５】
［他の実施の形態］
前述の実施の形態では、カラーバック画面が、例えば、青一色の単調な画面であるとしたが、色彩と絵柄は任意に設定することができる。
【００８６】
また、前述の実施の形態では、この発明を８ミリＶＴＲのデジタル信号処理部に適用した場合について説明したが、この発明は、ビデオディスク再生装置、テレビジョン受信機、受像機などのデジタル信号処理部にも、同様に適用することができる。
【００８７】
【発明の効果】
以上説明したように、請求項１の発明によれば、無信号状態から有信号状態に切り替わる場合、同期信号処理手段の遷移期間中にも、受像機に安定なカラーバック画面を映出することができる。
【００８８】
また、請求項２の発明によれば、同期信号処理手段の遷移期間の終了を確実に判別することができる。
【図面の簡単な説明】
【図１】この発明による画像表示装置の実施の形態の全体の構成を示すブロック図である。
【図２】この発明の実施の形態の要部の構成を示すブロック図である。
【図３】この発明の実施の形態の他の要部の構成を示すブロック図である。
【図４】この発明の実施の形態の遷移期間の画像表示を説明するためのタイムチャートである。
【図５】従来の画像表示装置の全体の構成例を示すブロック図である。
【図６】従来例の要部の構成を示すブロック図である。
【図７】従来例の遷移期間の画像表示を説明するためのタイムチャートである。
【符号の説明】
１１〜１３…入力端子、２１…再生ヘッド、２６…ＲＦ復調回路、２８…色度デコーダ、３１…輝度信号処理回路、３４…色度信号処理回路、３５…色度エンコーダ、３９…カラーバック信号発生回路、４０Ａ…同期信号処理回路、４１…同期分離回路、４２…位相比較回路、４３，４４…カウンタ、４５…電圧制御発振回路（ＶＣＯ）、５１…システム制御回路（マイクロコンピュータ）、５２…クロック発生回路、６０…同期信号発生回路、６１，６２…カウンタ、ＣＫｖ…ＶＣＯクロック、ＣＫｘ…固定クロック、Ｓｄ…映像検出信号、Ｓｐ…位相検出信号、ＳＷ１〜ＳＷ６…切換えスイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device suitable for a digital signal processing unit such as an 8 mm VTR.
[0002]
[Prior art]
Conventionally, in an 8-mm VTR digital signal processing unit, when there is no VTR reproduction signal or no signal input such as no line input signal, video signal processing is performed based on a control signal from a system control circuit. The system is deactivated and a predetermined signal generated inside is output, and a monochromatic screen of blue, for example, a so-called “color back” screen is displayed on the receiver. The noise is obscured and the viewer is informed of the no-signal state.
[0003]
First, a configuration example of a conventional image display device will be described with reference to FIGS. 5 and 6.
In FIG. 5, the luminance signal Y from the line is supplied to the A-side fixed contact of the first changeover switch SW1 via the input terminal 11, and the chromaticity signal C is supplied to the second terminal via the input terminal 12. It is supplied to the A-side fixed contact of the changeover switch SW2. The composite video signal from the line is supplied in common to the B-side fixed contacts of both switches SW1, SW2 via the input terminal 13.
[0004]
The movable contact of the first switch SW1 is connected to the L-side fixed contact of the third changeover switch SW3 via the AD converter 14, and the movable contact of the second switch SW2 is converted to the AD converter. Via the device 15, it is connected to the L-side fixed contact of the fourth changeover switch SW4.
[0005]
On the other hand, the output of the reproducing magnetic head 21 is supplied to the high-pass filter 23 and the low-pass filter 24 through the amplifier circuit 22 and separated into a luminance signal component and a chromaticity signal component.
The analog luminance signal component from the high-pass filter 23 is digitized and supplied to the RF demodulation circuit 26 through the A / D converter 25, and the baseband demodulation output of the RF demodulation circuit 26 is supplied to the V side of the changeover switch SW3. Supplied to the fixed contact.
[0006]
The analog chromaticity signal component from the low-pass filter 24 is digitized through an A / D converter 27 and supplied to the chromaticity decoder 28. The baseband output of the chromaticity decoder 28 is supplied to the changeover switch SW4. Supplied to the V-side fixed contact.
[0007]
The first and second switches SW1 and SW2 and the third and fourth switches SW3 and SW4 are appropriately switched according to the selection of line input or VTR playback by the viewer.
[0008]
The digital luminance signal from the movable contact of the third switch SW3 is supplied to the luminance signal processing circuit 31, where processing such as noise cancellation and contour correction is performed. The processing circuit 31 has a luminance signal detection function and a chromaticity signal removal function.
[0009]
The luminance signal output from the processing circuit 31 is supplied to the DA converter 32 via the S-side fixed contact and the movable contact of the fifth changeover switch SW5, and the analog luminance signal Y is output from the DA converter 32. The luminance signal Y is supplied to the adding circuit 33 while being derived.
[0010]
Also, the digital chromaticity signal from the movable contact of the fourth switch SW4 is supplied to the chromaticity signal processing circuit 34, where processing such as ACC and ACK is performed. The processing circuit 34 has a luminance signal removal function.
[0011]
The chromaticity signal output from the processing circuit 34 is supplied to the DA converter 36 through the S-side fixed and movable contacts of the sixth changeover switch SW6 and the chromaticity encoder 35, and is supplied to the DA converter 36. An analog chromaticity signal C is derived from 36, and this chromaticity signal C is supplied to the adding circuit 33, and a composite video signal is derived from the adding circuit 33.
[0012]
The digital luminance signal Y and the digital chromaticity signal C generated by the color back signal generation circuit 39 are supplied to the B-side fixed contacts of the fifth and sixth switches SW5 and SW6.
[0013]
The digital luminance signal from the movable contact of the third switch SW3 is also supplied to the synchronization signal processing circuit 40, and the horizontal and vertical drive signals HD and VD generated in the synchronization signal processing circuit 40 are subjected to signal processing. The timing reference is supplied to the chromaticity decoder 28, the luminance signal processing circuit 31, the chromaticity signal processing circuit 34, and the color back signal generation circuit 39.
[0014]
Further, the luminance signal detection signal Sd generated in the luminance signal processing circuit 31 is supplied to the system control circuit (microcomputer) 51. Based on the detection signal Sd, the system control circuit 51 performs the fifth and sixth. The switches SW5 and SW6 and the seventh switch SW7 are controlled.
[0015]
Further, the clock CKv generated in the synchronization signal processing circuit 40 is supplied to the S-side fixed contact of the seventh switch SW7, and the fixed clock CKx of the clock generation circuit 52 is supplied to the B-side fixed contact of the switch SW7. Supplied.
[0016]
In the “present signal” state in which the video signal from the line or VTR exists, the fifth to seventh switches SW5 to SW7 are connected to the S-side fixed contact as shown in FIG. The luminance signal and chromaticity signal corresponding to the video signal of the line or VTR are derived from the switches SW5 and SW6, and the clock CKv by the synchronization signal processing circuit 40 is derived from the seventh switch SW7.
[0017]
Further, in the no-signal state, the movable contacts of the fifth to seventh switches SW5 to SW7 are switched to the B-side fixed contacts, respectively, contrary to the illustration, and the video signal processing system is brought into a non-operating state. The luminance signal and chromaticity signal from the color back signal generation circuit 39 are derived from the fifth and sixth switches SW5 and SW6, and the fixed clock CKx from the generation circuit 52 is derived from the seventh switch SW7.
[0018]
The clock output from the seventh switch SW7 is supplied to a counter in the synchronization signal processing circuit 40 described in detail below.
[0019]
As shown in FIG. 6, the synchronization signal processing circuit 40 includes a synchronization separation circuit 41 and a phase comparison circuit 42, two counters 43 and 44, and a voltage controlled oscillation circuit (VCO) 45.
[0020]
In the case of the NTSC system, as shown in FIG. 6, the set count number NPX of the first counter 43 is set to [910] and the set count number NLN of the second counter 44 is set to [525].
In the case of the PAL method, the set count number NPX of the counter 43 is set to [908], and the set count number NLN of the counter 44 is set to [625].
[0021]
As described above, the digital luminance signal from the third switch SW3 is commonly supplied to the synchronization separation circuit 41 and the phase comparison circuit 42, and the clock from the seventh switch SW7 is commonly used for both counters 43 and 44. Supplied.
[0022]
The count value of the first counter 43 is decoded by the decoder 46 to generate the horizontal drive signal HD. The horizontal drive signal HD is supplied to the phase comparison circuit 42, and the generated phase error signal Sp is supplied to the voltage controlled oscillation circuit 45 so that the clock CKv is locked (phase-synchronized) to the video signal by the line or VTR. , Its frequency (and phase) is controlled.
[0023]
The direction of the frequency control (AFC) is a direction in which the frequency of the voltage controlled oscillation circuit 45 is increased when the phase of the video signal from the line or VTR is earlier than the phase of the horizontal drive signal HD. When the phase is slower than the phase of the horizontal drive signal HD, the frequency of the voltage controlled oscillation circuit 45 is decreased.
[0024]
In the decoder 46, an HH pulse having a frequency twice that of the horizontal drive signal HD is also generated, and this HH pulse is supplied to the counter 44 as an enable signal.
[0025]
In the case of the NTSC system, every time the counter 44 counts 525 HH pulses, in other words, for each field, the count value is decoded by the decoder 47 to generate the vertical drive signal VD.
[0026]
The second counter 44 is supplied with the vertical synchronization signal Vsync from the synchronization separation circuit 41 as a reset signal so that the phase of the vertical drive signal VD matches the input video signal.
[0027]
[Problems to be solved by the invention]
In the conventional image display device as shown in FIG. 5 and FIG. 6, as described above, the video signal by the line or VTR and the color back signal by the generation circuit 39 in the signaled state and the no-signal state, Derived automatically.
[0028]
However, in the conventional image display device, the operation of the chromaticity decoder 28 and the chromaticity signal processing circuit 34 becomes transiently unstable during the transition period when the signalless state is switched to the signaled state, and the line or VTR There was a problem that the image corresponding to the video signal was disturbed.
[0029]
That is, when the conventional image display apparatus is in a no-signal state before time t1 in FIG. 7, the movable contacts of the fifth to seventh switches SW5 to SW7 (see FIG. 5) are as shown in FIG. 7A. Further, as shown in FIG. 7B, the fixed clock CKx from the clock generation circuit 52 is supplied to both counters 43 and 44 of the synchronization signal processing circuit 40 shown in FIG. .
[0030]
The decoders 46 and 47 corresponding to both counters 43 and 44 output so-called free-run horizontal and vertical drive signals HD and VD that are not synchronized with the video signal, as shown in FIG. 7C.
[0031]
Further, as shown in FIG. 7D, the output of the color back generation circuit 39 is derived through the fifth and sixth switches SW5 and SW6, and the receiver has, for example, a monotone “color back” screen of blue color. Projected.
[0032]
When the signal is switched to the signal state at time t1, the system control circuit 51 controls the movable contacts of the fifth to seventh switches SW5 to SW7 to be switched to the S-side fixed contacts as shown in FIG. 7A. The counters 43 and 44 of the synchronization signal processing circuit 40 are supplied with the clock CKv of the voltage controlled oscillation circuit 45 as shown in FIG. 7B.
[0033]
Further, an AFC loop is formed including the counter 43, the decoder 46, the phase comparison circuit 42, and the voltage control oscillation circuit 45. As shown in FIG. 7C, this loop performs a pull-in operation for a period up to the time point t2.
[0034]
During this pull-in period, as described above, the operations of the chromaticity decoder 28 and the chromaticity signal processing circuit 34 become unstable, and an unsteady image is projected on the receiver as shown in FIG. 7D. .
[0035]
Then, after the time point t2, the AFC loop pull-in operation ends, and the steady operation is performed as shown in FIG. 7C. The receiver corresponds to the video signal from the line or VTR as shown in FIG. 7D. A steady image is projected.
[0036]
Even if the output of the color back generation circuit 39 is derived by continuously connecting the switches SW5 and SW6 to the B side during the pull-in operation of the AFC loop of the synchronization signal processing circuit 40 as shown in FIG. In the image display apparatus, two types of synchronization signals having different properties are generated in the single synchronization signal processing circuit 40 by switching between the clock CKx and the clock CKv in the no-signal state and the presence-in-signal state. Therefore, a stable color back screen cannot be displayed on the receiver.
[0037]
In view of the above, an object of the present invention is to display a stable color back screen on the receiver during the transition from the no-signal state to the signal state, thereby reliably hiding an unstable image. An object of the present invention is to provide an image display device.
[0038]
[Means for Solving the Problems]
  In order to solve the above problems, an image display device according to the present invention provides:
  Video signal processing means for performing predetermined processing on the input video signal;
  Predetermined signal generating means for generating a predetermined signal corresponding to an appropriate picture and color;
  A first synchronization signal that is synchronized with the input video signal is generated, and a phase difference between the input video signal and the synchronization signal is detected.A phase comparison circuit;The output oscillation frequency is controlled by the comparison error output corresponding to the phase difference detected by the phase comparison circuit.Including a variable frequency oscillation circuit,Supplying the first synchronizing signal to the video signal processing means;Synchronization signal processing means;
  Synchronization signal generating means for generating a second synchronization signal to be supplied to the predetermined signal generating means;
  One of the output of the input video signal processing means and the output of the predetermined signal generating means is alternatively selected according to a selection control signal to be an output signal.Signal selection means;
  Generating the selection control signal to be supplied to the signal selection means;Selection control means;
  An image display device comprising:
  The selection control means is
  Video signal detection means for detecting the presence or absence of the input video signal;
  Discrimination means for discriminating whether or not the first synchronization signal is drawn in a state of being synchronized with the input video signal based on the comparison error output from the phase comparison circuit;
  With
  In response to the selection control signal from the selection control means, the signal selection means
  When the absence of the input video signal is detected by the video signal detection means, the predetermined signal from the predetermined signal generation means is controlled to be selected as the output signal,
  When the presence of the input video signal is detected by the video signal detection means when the output signal from the signal selection means is the predetermined signal, the first synchronization signal is detected by the determination means. After determining that it has been pulled in a state of being synchronized with the input video signal, it is controlled to select an output from the video signal processing means as the output signal.
  It is characterized by that.
[0039]
In the image display device according to the first aspect of the present invention, a predetermined signal is stably generated from the predetermined signal generating means even during the transition period of the synchronization signal processing means, and an appropriate picture and color are provided to the receiver. The predetermined screen is displayed stably.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment in which the image display device according to the present invention is applied to an 8-mm VTR digital signal processing unit will be described with reference to FIGS.
[0043]
[Configuration of the embodiment]
FIG. 1 shows the overall configuration of an embodiment of the present invention, and FIGS. 2 and 3 show the configuration of the main part thereof. In FIG. 1 and FIG. 2, the same reference numerals are given to the portions corresponding to FIG. 5 and FIG.
[0044]
In FIG. 1, the luminance signal Y from the line is supplied to the A-side fixed contact of the first changeover switch SW1 through the input terminal 11, and the chromaticity signal C is supplied to the second terminal through the input terminal 12. It is supplied to the A-side fixed contact of the changeover switch SW2. The composite video signal from the line is supplied in common to the B-side fixed contacts of both the switches SW1 and SW2 via the input terminal 13.
[0045]
The movable contact of the first switch SW1 is connected to the L-side fixed contact of the third changeover switch SW3 via the AD converter 14, and the movable contact of the second switch SW2 is converted to the AD converter. Via the device 15, it is connected to the L-side fixed contact of the fourth changeover switch SW4.
[0046]
On the other hand, the output of the reproducing magnetic head 21 is supplied to the high-pass filter 23 and the low-pass filter 24 through the amplifier circuit 22 and separated into a luminance signal component and a chromaticity signal component.
The analog luminance signal component from the high-pass filter 23 is digitized and supplied to the RF demodulation circuit 26 through the A / D converter 25, and the baseband demodulation output of the RF demodulation circuit 26 is supplied to the V side of the changeover switch SW3. Supplied to the fixed contact.
[0047]
The analog chromaticity signal component from the low-pass filter 24 is digitized through an A / D converter 27 and supplied to the chromaticity decoder 28. The baseband output of the chromaticity decoder 28 is supplied to the changeover switch SW4. Supplied to the V-side fixed contact.
[0048]
The first and second switches SW1 and SW2 and the third and fourth switches SW3 and SW4 are appropriately switched according to the selection of line input or VTR playback by the viewer.
[0049]
The digital luminance signal from the movable contact of the third switch SW3 is supplied to the luminance signal processing circuit 31, where processing such as noise cancellation and contour correction is performed. The processing circuit 31 has a luminance signal detection function and a chromaticity signal removal function.
[0050]
The luminance signal output from the processing circuit 31 is supplied to the DA converter 32 via the S-side fixed contact and the movable contact of the fifth changeover switch SW5, and the analog luminance signal Y is output from the DA converter 32. The luminance signal Y is supplied to the adding circuit 33 while being derived.
[0051]
Also, the digital chromaticity signal from the movable contact of the fourth switch SW4 is supplied to the chromaticity signal processing circuit 34, where processing such as ACC and ACK is performed. The processing circuit 34 has a luminance signal removal function.
[0052]
The chromaticity signal output from the processing circuit 34 is supplied to the DA converter 36 through the S-side fixed and movable contacts of the sixth changeover switch SW6 and the chromaticity encoder 35, and is supplied to the DA converter 36. An analog chromaticity signal C is derived from 36, and this chromaticity signal C is supplied to the adding circuit 33, and a composite video signal is derived from the adding circuit 33.
[0053]
The digital luminance signal Y and the digital chromaticity signal C generated by the color back signal generation circuit 39 are supplied to the B-side fixed contacts of the fifth and sixth switches SW5 and SW6.
The configuration as described above is the same as the conventional example shown in FIG.
[0054]
In the embodiment of FIG. 1, the digital luminance signal from the movable contact of the third switch SW3 is also supplied to a synchronization signal processing circuit 40A described in detail later, and the horizontal and horizontal signals generated in the synchronization signal processing circuit 40A are generated. The vertical drive signals HD and VD are supplied to the chromaticity decoder 28, the luminance signal processing circuit 31, and the chromaticity signal processing circuit 34 as signal processing timing references.
[0055]
The clock CKv generated in the synchronization signal processing circuit 40A is directly supplied to the counter in the synchronization signal processing circuit 40A.
[0056]
In the embodiment of FIG. 1, the luminance signal detection signal Sd generated in the luminance signal processing circuit 31 is supplied to the system control circuit (microcomputer) 51 and the phase error generated in the synchronization signal processing circuit 40A. The signal Sp is supplied to the system control circuit 51. The system control circuit 51 controls the fifth and sixth switches SW5 and SW6 based on the phase error signal Sp and the detection signal Sd.
[0057]
In the “present signal” state in which the video signal from the line or the VTR exists, the fifth and sixth switches SW5 and SW6 are connected to the S-side fixed contact as shown in FIG. Thus, a luminance signal and a chromaticity signal corresponding to the video signal of the line or VTR are derived.
[0058]
In the no-signal state, the movable contacts of the fifth and sixth switches SW5 and SW6 are switched to the B-side fixed contacts, respectively, contrary to the illustration, and the video signal processing system is deactivated. The luminance signal and the chromaticity signal are derived from the color back signal generation circuit 39 from the fifth and sixth switches SW5 and SW6.
[0059]
Further, in the embodiment of FIG. 1, a synchronization signal generation circuit 60 described in detail later is provided exclusively for the color back signal generation circuit 39. The synchronization signal generation circuit 60 is always supplied with the fixed clock CKx of the clock generation circuit 52, and a stable synchronization signal is supplied to the color back signal generation circuit 39 even during the transition period as described above.
[0060]
As shown in FIG. 2, the synchronization signal processing circuit 40 </ b> A includes a synchronization separation circuit 41, a phase comparison circuit 42, two counters 43 and 44, and a voltage controlled oscillation circuit (VCO) 45.
[0061]
In the case of the NTSC system, as shown in FIG. 2, the set count number NPX of the first counter 43 is set to [910] and the set count number NLN of the second counter 44 is set to [525].
In the case of the PAL method, the set count number NPX of the counter 43 is set to [908], and the set count number NLN of the counter 44 is set to [625].
[0062]
As described above, the digital luminance signal from the third switch SW3 is supplied in common to the synchronization separation circuit 41 and the phase comparison circuit 42, and the clock from the voltage controlled oscillation circuit 45 is shared by both counters 43 and 44. Supplied.
[0063]
The count value of the first counter 43 is decoded by the decoder 46 to generate the horizontal drive signal HD. The horizontal drive signal HD is supplied to the phase comparison circuit 42, and the generated phase error signal Sp is supplied to the voltage controlled oscillation circuit 45 so that the clock CKv is locked (phase-synchronized) to the video signal by the line or VTR. , Its frequency (and phase) is controlled.
[0064]
The direction of the frequency control (AFC) is a direction in which the frequency of the voltage controlled oscillation circuit 45 is increased when the phase of the video signal from the line or VTR is earlier than the phase of the horizontal drive signal HD. When the phase is slower than the phase of the horizontal drive signal HD, the frequency of the voltage controlled oscillation circuit 45 is decreased.
[0065]
In the decoder 46, an HH pulse having a frequency twice that of the horizontal drive signal HD is also generated, and this HH pulse is supplied to the counter 44 as an enable signal.
[0066]
In the case of the NTSC system, every time the counter 44 counts 525 HH pulses, in other words, for each field, the count value is decoded by the decoder 47 to generate the vertical drive signal VD.
[0067]
Furthermore, in this embodiment, the phase error signal Sp generated in the phase comparison circuit 42 is also supplied to the system control circuit 51.
[0068]
As shown in FIG. 3, the synchronization signal generating circuit 60 includes two counters 61 and 62 and decoders 63 and 64 corresponding to the counters 61 and 62, respectively.
[0069]
In the case of the NTSC system, as shown in FIG. 3, the set count number NPX of the first counter 61 is set to [910] and the set count number NLN of the second counter 62 is set to [525].
In the case of the PAL system, the set count number NPX of the counter 61 is set to [908], and the set count number NLN of the counter 62 is set to [625].
[0070]
As described above, the fixed clock CKx from the clock generation circuit 52 is commonly supplied to both the counters 61 and 62, and the count value of the first counter 61 is decoded by the decoder 63 to generate the horizontal drive signal HD. .
[0071]
In the decoder 63, an HH pulse having a frequency twice that of the horizontal drive signal HD is also generated, and this HH pulse is supplied to the counter 62 as an enable signal.
[0072]
In the case of the NTSC system, every time the counter 62 counts 525 HH pulses, in other words, for each field, the count value is decoded by the decoder 64 to generate the vertical drive signal VD.
[0073]
[Image display during transition period]
Next, image display during the transition period from the no signal state to the signal state according to the embodiment of the present invention will be described with reference to FIG.
[0074]
When the image display device of this embodiment is in a no-signal state before time t1 in FIG. 4, the video signal from the line or VTR is not supplied to the synchronization signal processing circuit 40A (see FIG. 2). Since the phase comparison circuit 42 does not function, the voltage controlled oscillation circuit 45, and hence the synchronization signal processing circuit 40A, is in a free-run state that is not synchronized with the video signal, as shown in FIG. 4A.
[0075]
In this free-run state, the error signal Sp output from the phase comparison circuit 42 is at [0] level as shown in FIG. 4B.
The movable contacts of the fifth and sixth switches SW5 and SW6 (see FIG. 1) are connected to the B-side fixed contact as shown in FIG. 4C.
[0076]
Then, the output of the color back generation circuit 39 is derived through the fifth and sixth switches SW5 and SW6. As shown in FIG. 4D, the receiver has a monotone “color back” screen of, for example, a single blue color. Projected.
[0077]
When the video signal from the line or VTR is supplied at time t1, and the video signal is supplied from the line or VTR, the AFC loop of the synchronization signal processing circuit 40A starts the pull-in operation as shown in FIG. 4A. The period continues.
[0078]
At the start time t1 of this pull-in operation, the error signal Sp output from the phase comparison circuit 42 becomes a high level as shown in FIG. 4B, and the level decreases as time elapses. Less than
[0079]
In this embodiment, the level of the error signal Sp from the phase comparison circuit 42 is checked by the system control circuit 51, and the level of the error signal Sp is equal to or higher than a predetermined threshold value even when the signal control state is switched. In some cases, controlled by the system control circuit 51, as shown in FIG. 4C, the movable contacts of the fifth and sixth switches SW5 and SW6 are continuously connected to the B-side fixed contact.
[0080]
Further, as shown in FIG. 4D, for example, a monochromatic “color back” screen of blue is continuously displayed on the receiver.
Therefore, unlike the conventional example, even if the operations of the chromaticity decoder 28 and the chromaticity signal processing circuit 34 are transiently unstable, a disturbed image is not displayed on the receiver.
[0081]
At time t2, the pull-in operation of the AFC loop is finished, and as shown in FIG. 4A, the synchronization signal processing circuit 40A becomes a steady operation, and the level of the error signal Sp output from the phase comparison circuit 42 is as shown in FIG. 4B. As shown, it falls below a predetermined threshold.
[0082]
When the level of the error signal Sp below the predetermined threshold is detected by the system control circuit 51, the movable contacts of the fifth and sixth switches SW5 and SW6 are moved by the control signal from the system control circuit 51. As shown in FIG. 4C, switching to the S-side fixed contact is performed, and a steady image corresponding to the video signal from the line or VTR is projected on the receiver as shown in FIG. 4D.
[0083]
As described above, in this embodiment, the color back signal generation circuit 39 is provided with the dedicated synchronization signal generation circuit 60 so that the fixed clock CKx of the clock generation circuit 52 is always supplied. Even during the transition to the signaled state, a stable synchronization signal is supplied to the color back signal generation circuit 39, and a stable color back screen is displayed on the receiver.
[0084]
Further, in this embodiment, during the transition period from the no signal state to the presence signal state, the end of the AFC loop pull-in of the synchronization signal processing circuit 40A is ensured based on the level of the error signal Sp from the phase comparison circuit 42. Since the transmission signal is switched from the color back signal to the video signal in response to the detection of the pull-in completion, the operations of the chromaticity decoder 28 and the chromaticity signal processing circuit 34 are transiently unstable. However, an unstable image is reliably hidden on the receiver screen.
[0085]
[Other embodiments]
In the above-described embodiment, the color back screen is, for example, a monochromatic blue screen, but the color and the picture can be arbitrarily set.
[0086]
In the above-described embodiment, the case where the present invention is applied to an 8-mm VTR digital signal processing unit has been described. However, the present invention is not limited to digital signal processing such as a video disk playback device, a television receiver, and a receiver. The same applies to the part.
[0087]
【The invention's effect】
As described above, according to the first aspect of the present invention, when switching from a no-signal state to a signal state, a stable color back screen is displayed on the receiver even during the transition period of the synchronization signal processing means. Can do.
[0088]
According to the invention of claim 2, it is possible to reliably determine the end of the transition period of the synchronization signal processing means.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the overall configuration of an embodiment of an image display device according to the present invention.
FIG. 2 is a block diagram showing a configuration of a main part of the embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of another main part of the embodiment of the present invention.
FIG. 4 is a time chart for explaining image display during a transition period according to the embodiment of the present invention;
FIG. 5 is a block diagram showing an example of the overall configuration of a conventional image display apparatus.
FIG. 6 is a block diagram showing a configuration of a main part of a conventional example.
FIG. 7 is a time chart for explaining image display in a transition period of a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11-13 ... Input terminal, 21 ... Playback head, 26 ... RF demodulation circuit, 28 ... Chromaticity decoder, 31 ... Luminance signal processing circuit, 34 ... Chromaticity signal processing circuit, 35 ... Chromaticity encoder, 39 ... Color back signal Generating circuit, 40A ... sync signal processing circuit, 41 ... sync separating circuit, 42 ... phase comparison circuit, 43, 44 ... counter, 45 ... voltage controlled oscillation circuit (VCO), 51 ... system control circuit (microcomputer), 52 ... Clock generation circuit, 60 ... synchronization signal generation circuit, 61, 62 ... counter, CKv ... VCO clock, CKx ... fixed clock, Sd ... video detection signal, Sp ... phase detection signal, SW1-SW6 ... switch

Claims

Video signal processing means for performing predetermined processing on the input video signal;
Predetermined signal generating means for generating a predetermined signal corresponding to an appropriate picture and color;
Be one that generates a first synchronizing signal synchronized with the input video signal, a phase comparator circuit for detecting a phase difference between the input video signal and the synchronizing signal, the phase difference detected by the phase comparator circuit A synchronizing signal processing means for supplying the first synchronizing signal to the video signal processing means, and a variable frequency oscillation circuit whose output oscillation frequency is controlled by a comparison error output according to
Synchronization signal generating means for generating a second synchronization signal to be supplied to the predetermined signal generating means;
One of the output of the input video signal processing means and the output of the predetermined signal generating means is selectively selected according to a selection control signal to be an output signal; and
Selection control means for generating the selection control signal to be supplied to the signal selection means ;
An image display device comprising:
The selection control means is
Video signal detection means for detecting the presence or absence of the input video signal;
Discrimination means for discriminating whether or not the first synchronization signal is drawn in a state of being synchronized with the input video signal based on the comparison error output from the phase comparison circuit;
With
In response to the selection control signal from the selection control means, the signal selection means
When the absence of the input video signal is detected by the video signal detection means, the predetermined signal from the predetermined signal generation means is controlled to be selected as the output signal,
When the presence of the input video signal is detected by the video signal detection means when the output signal from the signal selection means is the predetermined signal, the first synchronization signal is detected by the determination means. An image display device controlled to select an output from the video signal processing means as the output signal after determining that it has been pulled in a state of being synchronized with the input video signal .