JP3870566B2 - Ｅｌ表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、コマンドアドレスデータ、コマンドデータ及び画像データを入力してデータ処理するデータ処理回路として、例えばタイミングコントローラを備えて成るＥＬ表示装置に関する。
【０００２】
【従来の技術】
８ビットＭＰＵからタイミングコントローラへコマンドアドレスデータ、コマンドデータ及び画像データを送る場合、次に述べるようにしてデータ処理する方法が考えられている。この場合、コマンドアドレスデータとコマンドデータを、８ビットのデータの上位と下位に振り分けて一緒（同時）に送ると共に、画像データを８ビットのデータとして送る。これにより、２種類のデータを識別するだけで済むから、識別用のデータは１ビットとなる。この構成の場合、タイミングコントローラを例えば１個のＩＣで構成し、識別用のデータを外部からＩＣへ入力するように構成すると、識別用のデータ（即ち、信号）を入力するための入力端子を１個設ければ良い。
【０００３】
また、上記構成では、コマンドアドレスデータとコマンドデータを、８ビットのデータの上位と下位に振り分けるに当たっては、上位４ビットをコマンドアドレスデータとし、下位４ビットをコマンドデータとしている。この場合、コマンドデータのデータ量は、最大で１６×４＝６４ビットとなる。
【０００４】
【発明が解決しようとする課題】
さて、近年、ＥＬ表示装置の表示画面を大型化することが考えられており、この場合には、コマンドデータのデータ量をかなり多くする必要がある。これに対して、上記した構成のタイミングコントローラでは、コマンドデータのデータ量が最大で６４ビットであり、かなり少ないことから、このデータ量を拡張する必要がある。ここで、本発明者は、まず８ビットのデータの上位と下位の振り分け量を変更して、コマンドデータのデータ量を多くしようとした。
【０００５】
具体的には、上位６（または７）ビットをコマンドアドレスデータとし、下位２（または１）ビットをコマンドデータとすると、コマンドデータのデータ量は、最大で６４×２＝１２８（または１２８×１＝１２８）ビットとなる。しかし、８ビットのデータの上位と下位を振り分ける方式では、上記１２８ビットのデータ量が限界である。このため、コマンドデータのデータ量を更に多くしたい場合には、上記した８ビットのデータの上位と下位を振り分ける方式では対応不可能であることがわかった。
【０００６】
そこで、本発明者は、コマンドデータのデータ量を多くするために、次の方式を考えた。即ち、コマンドアドレスデータ、コマンドデータ及び画像データをそれぞれ８ビットのデータとして、これら３種類の８ビットのデータを８ビットＭＰＵからタイミングコントローラへ送るように構成することを考えた。この構成によれば、コマンドデータのデータ量は最大で２５６×８＝２０４８ビットとなり、十分な量となる。
【０００７】
しかし、上記構成の場合、３種類のデータを識別しなければならないので、識別用のデータは２ビットとなる。このため、上記構成では、識別用のデータを外部からタイミングコントローラ用のＩＣへ入力するためには、ＩＣに識別用のデータ（即ち、信号）を入力するための入力端子を２個設けなければならない。そして、このようにＩＣの入力端子（ピン）の個数を変更するようなハードウエアの変更を行うと、ＥＬ表示装置全体の構成を変更しなければならなくなり、変更の規模がかなり大きくなってしまう。
【０００８】
そこで、本発明の目的は、コマンドデータのデータ量を多くするように変更する構成としながら、データ処理回路用のＩＣの入力端子の個数等のハードウエアの変更を行わなくても良いＥＬ表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明においては、コマンドアドレスデータを一方のデータとし、コマンドデータ及び画像データを他方のデータとして入力する構成とし、そして、コマンドアドレスデータによって指示されるアドレスのうちの一部のアドレスを画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てることにより、コマンドアドレスデータによって一部のアドレスが指示されたときには、他方のデータとして画像データを入力したと判断するように構成した。この構成によれば、コマンドアドレスデータを例えば８ビットのデータとし、このコマンドアドレスデータによって指示されるアドレスのうちの一部のアドレスを画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てるようにしたので、コマンドデータのデータ量を十分多くすることができる。そして、この構成の場合、２つのデータを識別するだけで済むから、データ処理回路用のＩＣの入力端子の個数等のハードウエアの変更を行わなくても済む。
【００１０】
請求項２の発明では、コマンドアドレスデータによって前記一部のアドレス以外のアドレスが指示されたときに、他方のデータとして入力したコマンドデータを、コマンドアドレスデータによって指示されたアドレスに対応するコマンドレジスタの中に格納するように構成し、そして、コマンドアドレスデータによって前記一部のアドレスが指示されたときに、他方のデータとして入力した画像データを、コマンドレジスタに格納されているコマンドデータに基づいて決定された画像メモリアドレスに対応する画像メモリ内の領域に格納するように構成した。この構成によれば、コマンドデータ及び画像データを所望のコマンドレジスタ及び画像メモリ内の所望の領域に格納するための構成を、簡単な構成にて容易に実現することができる。
【００１１】
請求項３の発明によれば、コマンドアドレスデータ、コマンドデータ及び画像データを各８ビットのデータとし、前記コマンドアドレスデータによって指示されるアドレス「００Ｈ」〜「ＦＦＨ」（但し、Ｈは１６進数を示す記号とする）のうちのアドレス「ＦＦＨ」を前記画像データに割り当て、それ以外のアドレス「００Ｈ」〜「ＦＥＨ」を前記コマンドデータに割り当て、そして、アドレス「００Ｈ」〜「ＦＥＨ」に対応する２５５個のコマンドレジスタを備えるように構成した。この構成の場合、コマンドデータのデータ量は、最大で２５５×８＝２０４０ビットとなり、十分な量となる。
【００１２】
請求項４の発明によれば、コマンドレジスタに格納されているコマンドデータに基づいて画像メモリアドレスを決定する際に、画像データを入力する度に、画像メモリアドレスを自動的に更新する更新手段を備えたので、たくさんの画像データを画像メモリに格納する際に要する時間を短縮することができる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施例について、図面を参照しながら説明する。まず、図２は本実施例のＥＬ表示装置の概略電気的構成を示すブロック図である。この図２において、ＥＬ表示装置１は、例えば８ビットのＭＰＵ２と、データ処理回路としてのタイミングコントローラ３と、電源回路４と、ＥＬ表示パネル５と、カラムドライバ６と、ロウドライバ７とから構成されている。
【００１４】
上記ＭＰＵ２は、ＥＬ表示パネル５に表示する画像データと、表示ネガ・ポジ反転や調光などの各種コマンドを表わすコマンドデータと、コマンドアドレスデータとをタイミングコントローラ３へ供給する機能を有している。ここで、画像データ、コマンドデータ、コマンドアドレスデータは、それぞれ８ビットのデータとして構成されている。
【００１５】
そして、コマンドアドレスデータによって指示されるアドレス「００Ｈ」〜「ＦＦＨ」（但し、Ｈは１６進数を示す）のうちの大部分であるアドレス「００Ｈ」〜「ＦＥＨ」はコマンドデータに割り当てられ、一部のアドレスであるアドレス「ＦＦＨ」は画像データに割り当てられている。コマンドデータに割り当てられたアドレス「００Ｈ」〜「ＦＥＨ」は、ＭＰＵ２から送られてきたデータがコマンドデータであることを示していると共に、コマンドデータを格納するコマンドレジスタ８（図１参照）の番号を示している。コマンドレジスタ８については、後述する。画像データに割り当てられたアドレス「ＦＦＨ」は、ＭＰＵ２から送られてきたデータが画像データであることを示している。
【００１６】
また、ＭＰＵ２は、タイミングコントローラ３へ、データ識別用の制御信号ＲＳと、データ取り込み用の制御信号ＷＲとを与えるように構成されている。上記制御信号ＲＳがロウレベルのとき、一方のデータとして例えばコマンドアドレスデータがＭＰＵ２からタイミングコントローラ３へ送られるように構成されている。そして、上記制御信号ＲＳがハイレベルのとき、他方のデータとして例えばコマンドデータまたは画像データがＭＰＵ２からタイミングコントローラ３へ送られるように構成されている。
【００１７】
更に、タイミングコントローラ３は、ＭＰＵ２から送られたデータを内部で処理することにより、カラムドライバ６及びロウドライバ７を駆動制御する制御信号を生成して各ドライバ６、７へ供給すると共に、画像データをカラムドライバ６へ供給するように構成されている。このタイミングコントローラ３の内部で実行されるデータ処理については、後述する。尚、タイミングコントローラ３には、セラロック（セラミック発振子）９が接続されている。
【００１８】
また、電源回路４は、タイミングコントローラ３、カラムドライバ６、ロウドライバ７へ電源を供給する。カラムドライバ６は、ＥＬ表示パネル５のカラムラインの各々に表示データ（画像データ）に対応した表示電圧を印加する。ロウドライバ７は、ＥＬ表示パネル５のロウラインに対して上部から下部へ（または下部から上部へ）順次走査電圧を印加する。更に、ＥＬ表示パネル５は、マトリックス状に配置された容量性ＥＬ素子で構成されており、各素子はその両端（カラムライン及びロウライン）に一定以上の電位差が生じた場合に発光するように構成されている。
【００１９】
さて、タイミングコントローラ３の具体的構成について、図１を参照して説明する。図１に示すように、タイミングコントローラ３は、アドレスレジスタ１０と、デコーダ１１と、例えば２５５個のコマンドレジスタ８と、画像メモリ１２と、アドレス生成回路１３とを備えて構成されている。
【００２０】
この構成の場合、制御信号ＲＳがロウレベル（ＲＳ＝Ｌ）のときに、制御信号ＷＲがハイレベルになると、ＭＰＵデータバス１４上の信号（ＭＰＵ２から送られる８ビットのデータ、具体的には、コマンドアドレスデータ）がアドレスレジスタ１０に取り込まれるように構成されている。また、制御信号ＲＳがハイレベル（ＲＳ＝Ｈ）のときに、制御信号ＷＲがハイレベルになると、ＭＰＵデータバス１４上の信号（ＭＰＵ２から送られる８ビットのデータ、具体的には、コマンドデータ、または、画像データ）がデコーダ１１により選択されたコマンドレジスタ８または画像メモリ１２に取り込まれるように構成されている。
【００２１】
上記デコーダ１１は、アドレスレジスタ１０に接続されており、該アドレスレジスタ１０の内容（８ビットのデータ）に応じて２５６個の出力Ｑ００Ｈ〜ＱＦＦＨのうちの１つの出力端子に上記制御信号ＷＲを伝達するように構成されている。具体的には、アドレスレジスタ１０の内容である８ビットのデータ「００Ｈ」〜「ＦＦＨ」（但し、Ｈは１６進数を示す）を、デコーダ１１の出力Ｑ００Ｈ〜ＱＦＦＨに１対１で対応させている。
【００２２】
そして、デコーダ１１の出力Ｑ００Ｈ〜ＱＦＦＨのうちの２５５個の出力Ｑ００Ｈ〜ＱＦＥＨが２５５個のコマンドレジスタ８に１対１で対応している。即ち、アドレスレジスタ１０の内容が「００Ｈ」のとき、「００Ｈ」番目のコマンドレジスタ８にＭＰＵデータバス１４上の信号（即ち、コマンドデータ）が取り込まれ、アドレスレジスタ１０の内容が「０１Ｈ」のとき、「０１Ｈ」番目のコマンドレジスタ８にＭＰＵデータバス１４上の信号が取り込まれ、………、アドレスレジスタ１０の内容が「ＦＥＨ」のとき、「ＦＥＨ」番目のコマンドレジスタ８にＭＰＵデータバス１４上の信号が取り込まれるように構成されている。この構成の場合、上記２５５個のコマンドレジスタ８に記憶されるコマンドデータのデータ量は、最大で２５５×８＝２０４０ビットとなる。
【００２３】
更に、アドレスレジスタ１０の内容が「ＦＦＨ」のとき、デコーダ１１の出力ＱＦＦＨが選択され、画像メモリ１２にＭＰＵデータバス１４上の信号（即ち、画像データ）が取り込まれるように構成されている。この場合、「００Ｈ」番目のコマンドレジスタ８及び「０１Ｈ」番目のコマンドレジスタ８がＸアドレスレジスタ８及びＹアドレスレジスタ８であり、これらＸアドレスレジスタ８、Ｙアドレスレジスタ８及びアドレス生成回路１３によって生成された画像メモリアドレスで指示される画像メモリ１２内の領域に、ＭＰＵデータバス１４上の信号（即ち、画像データ）を格納するように構成されている。
【００２４】
従って、上記構成においては、コマンドアドレスデータによって指示されるアドレス「００Ｈ」〜「ＦＦＨ」のうちの一部のアドレスである例えばアドレス「ＦＦＨ」を画像データに割り当て、それ以外のアドレス「００Ｈ」〜「ＦＥＨ」をコマンドデータに割り当てる構成となっている。尚、上記タイミングコントローラ３には、他に、カラムドライバ６やロウドライバ７等を制御する制御信号を生成する制御信号生成回路（図示しない）等が設けられている。また、上記タイミングコントローラ３が、入力手段、判断手段、コマンドデータ格納手段、画像データ格納手段及び更新手段としての各機能を備えている。
【００２５】
次に、上記構成の作用について、図３も参照して説明する。まず、コマンドデータをコマンドレジスタ８群に格納するときの動作について説明する。この場合、図３に示すように、時刻ｔ１において、制御信号ＷＲがハイレベルになると、このときは、制御信号ＲＳがロウレベルであるから、ＭＰＵデータバス１４上のデータ「００Ｈ」は、アドレスレジスタ１０にセットされる。
【００２６】
続いて、時刻ｔ２において、制御信号ＷＲがハイレベルになると、このときは、制御信号ＲＳがハイレベルであるから、ＭＰＵデータバス１４上のデータ「００Ｈ」は、コマンドレジスタ８にセット（格納）される。この場合、セットされるコマンドレジスタ８は、アドレスレジスタ１０の内容が「００Ｈ」であるから、「００Ｈ」のコマンドレジスタ８（即ち、Ｘアドレスレジスタ）である。以下、上述した動作を繰り返すことにより、所望のコマンドデータを所望のコマンドレジスタ８に格納することが可能である。この場合、格納できるコマンドデータのデータ量は、最大で、２５５×８＝２０４０ビットである。
【００２７】
次に、画像データを画像メモリ１２に格納するときの動作について説明する。この場合、図３に示すように、時刻ｔ３において、制御信号ＷＲがハイレベルになると、このときは、制御信号ＲＳがロウレベルであるから、ＭＰＵデータバス１４上のデータ「ＦＦＨ」は、アドレスレジスタ１０にセットされる。
【００２８】
続いて、時刻ｔ４において、制御信号ＷＲがハイレベルになると、このときは、制御信号ＲＳがハイレベルであると共に、アドレスレジスタ１０の内容が「ＦＦＨ」であることから、ＭＰＵデータバス１４上のデータ「０１Ｈ」は、コマンドレジスタ８ではなく画像メモリ１２にセット（格納）される。この場合、セットされる画像メモリ１２内のアドレス（即ち、画像メモリアドレス）は、前述した方法でセットされたＸアドレスレジスタ８（「００Ｈ」のコマンドレジスタ８）とＹアドレスレジスタ８（「０１Ｈ」のコマンドレジスタ８）の内容に基づいてアドレス生成回路１３にて生成されたアドレスである。以下、上述した動作を繰り返すことにより、所望の画像データを画像メモリ１２内の所望の領域に格納することが可能である。
【００２９】
ここで、本実施例においては、コマンドとして、例えばＸアドレス自動インクリメント、Ｘアドレス自動デクリメント、Ｙアドレス自動インクリメント、Ｙアドレス自動デクリメント、ＸＹアドレス連動自動インクリメント、ＸＹアドレス連動自動デクリメントというコマンドを用意している。これらのコマンドを使用すると、コマンドレジスタに格納されているコマンドデータに基づいて画像メモリアドレスを決定する際に、画像データを入力する（取り込む）度に、画像メモリアドレスを画像データのデータ長だけ自動的に更新することができる。この構成によれば、画像メモリアドレスを最初に１回入力しておくだけで、後は、画像データを連続的に入力すれば、画像データを入力する度に、画像メモリアドレスが画像データのデータ長だけ自動的に更新されていき、その更新されたアドレスに画像データが順次格納されていくように構成されている。この構成の場合、画像データを画像メモリ１２に格納するときに要する時間をかなり短縮することができると共に、コマンドデータや画像データや制御信号等のセット作業もかなり簡単になる。
【００３０】
このような構成の本実施例によれば、コマンドアドレスデータを一方のデータ（即ち、ＲＳ＝Ｌのときのデータ）とし、コマンドデータ及び画像データを他方のデータ（即ち、ＲＳ＝Ｈのときのデータ）として入力するように構成した。そして、コマンドアドレスデータによって指示されるアドレス（具体的には、「００Ｈ」〜「ＦＦＨ」）のうちの一部のアドレス（具体的には、「ＦＦＨ」）を画像データに割り当て、それ以外のアドレス（具体的には、「００Ｈ」〜「ＦＥＨ」）をコマンドデータに割り当てることにより、コマンドアドレスデータによって一部のアドレス（「ＦＦＨ」）が指示されたときには、他方のデータとして画像データを入力したと判断するように構成した。
【００３１】
上記構成によれば、コマンドアドレスデータによって指示されるアドレスのうちの一部のアドレスを画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てるように構成したので、コマンドデータのデータ量を多くすることができる。例えばコマンドアドレスデータを例えば８ビットのデータとし、アドレス「００Ｈ」〜「ＦＥＨ」をコマンドデータに割り当てた場合、コマンドデータの量は、２５５×８＝２０４０ビットとなる。そして、上記構成の場合、２種類のデータを識別するだけ、具体的には、制御信号ＲＳがハイレベルであるかロウレベルであるかを識別するだけで済むから、タイミングコントローラ３用のＩＣの入力端子の個数等のハードウエアの変更を行わなくても良い。即ち、上記ＩＣの入力端子の個数等は従来構成と同じで良い。従って、ＥＬ表示装置全体の構成を変更する必要もなくなり、変更が簡単且つ容易になる。
【００３２】
尚、上記実施例では、コマンドアドレスデータによって指示されるアドレス、具体的には、「００Ｈ」〜「ＦＦＨ」のうちの一部のアドレス、具体的には、「ＦＦＨ」を画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てるように構成したが、これに代えて、「ＦＦＨ」以外の他のアドレスを画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てるように構成しても良いし、また、２ビット（２個）以上の適当なビット（個）数のアドレスを画像データに割り当て、それ以外のアドレスをコマンドデータに割り当てるように構成しても良い。更に、上記実施例では、画像データ、コマンドデータ、コマンドアドレスデータを、８ビットのデータとして構成したが、これに限られるものではなく、９ビット以上または７ビット以下の適当なデータ長のデータとして構成しても良い。
【図面の簡単な説明】
【図１】本発明の一実施例を示すタイミングコントローラのブロック図
【図２】ＥＬ表示装置のブロック図
【図３】データ処理を説明するタイムチャート
【符号の説明】
１はＥＬ表示装置、２はＭＰＵ、３はタイミングコントローラ（データ処理回路）、５はＥＬ表示パネル、８はコマンドレジスタ、９はセラロック、１０はアドレスレジスタ、１１はデコーダ、１２は画像メモリ、１４はＭＰＵデータバスを示す。

Claims (4)

1. コマンドアドレスデータ、コマンドデータ及び画像データを入力し、コマンドレジスタの中に前記コマンドデータを格納すると共に、画像メモリの中に前記画像データを格納するデータ処理回路を備えて成るＥＬ表示装置において、
   前記データ処理回路は、
   前記コマンドアドレスデータを一方のデータとし、前記コマンドデータ及び前記画像データを他方のデータとして入力する入力手段と、
   前記コマンドアドレスデータによって指示されるアドレスのうちの一部のアドレスを前記画像データに割り当て、それ以外のアドレスを前記コマンドデータに割り当てることにより、前記コマンドアドレスデータによって前記一部のアドレスが指示されたときには、他方のデータとして前記画像データを入力したと判断する判断手段とを備えていることを特徴とするＥＬ表示装置。
2. 前記データ処理回路は、
   前記コマンドアドレスデータによって前記一部のアドレス以外のアドレスが指示されたときに、他方のデータとして入力したコマンドデータを、前記コマンドアドレスデータによって指示されたアドレスに対応するコマンドレジスタの中に格納するコマンドデータ格納手段と、
   前記コマンドアドレスデータによって前記一部のアドレスが指示されたときに、他方のデータとして入力した画像データを、前記コマンドレジスタに格納されているコマンドデータに基づいて決定された画像メモリアドレスに対応する前記画像メモリ内の領域に格納する画像データ格納手段とを備えたことを特徴とする請求項１記載のＥＬ表示装置。
3. 前記コマンドアドレスデータ、前記コマンドデータ及び前記画像データを各８ビットのデータとし、
   前記コマンドアドレスデータによって指示されるアドレス「００Ｈ」〜「ＦＦＨ」（但し、Ｈは１６進数を示す）のうちのアドレス「ＦＦＨ」を前記画像データに割り当て、それ以外のアドレス「００Ｈ」〜「ＦＥＨ」を前記コマンドデータに割り当てるように構成し、
   前記アドレス「００Ｈ」〜「ＦＥＨ」に対応する２５５個のコマンドレジスタを備えたことを特徴とする請求項２記載のＥＬ表示装置。
4. 前記コマンドレジスタに格納されているコマンドデータに基づいて前記画像メモリアドレスを決定する際に、前記画像データを入力する度に、前記画像メモリアドレスを自動的に更新する更新手段を備えたことを特徴とする請求項２または３記載のＥＬ表示装置。

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