JP3876390B2

JP3876390B2 - Method for manufacturing nonvolatile semiconductor memory device

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Publication number: JP3876390B2
Application number: JP20729394A
Authority: JP
Inventors: 信善竹内
Original assignee: マクロニクスインターナショナルカンパニイリミテッド
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 2007-01-31
Anticipated expiration: 2022-01-31
Also published as: JPH0878543A

Description

【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体メモリ装置の製造方法に関し、特に、浮遊ゲート（フローティングゲート）を備えているメモリ素子の微細化に好適であり、ゲート・カップリング比が大きく、カップリング比の制御、および、スケーリングの容易な不揮発性半導体メモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体メモリ装置について説明する。
図５は、不揮発性半導体メモリ装置の概要を示すブロック図であり、４０はフローティングゲート（以下、浮遊ゲートと称する）を備える不揮発性半導体メモリ素子Ｍ₁₁〜Ｍ₂₄からなるメモリセルアレーである。４６はワード線アドレス信号４１が入力される列デコーダであり、読み出し／書き込み制御回路４３からの制御信号に基づいて、読み出し／書き込みの切り換えがなされ、列デコーダ４６から引き出されているワード線（列線）４４₁，４４₂と、行デコーダ４８から引き出される行線４５₁〜４５₅（仮想接地線，ソース線、ドレイン線）をとうして所定の電圧がドレインとソース及び制御ゲートに印加され、書き込み時は浮遊ゲートに電子がチャージされ、読み出し時はメモリセルからの得られる出力をセンスアンプで増幅して出力４７を導出している。
【０００３】
このようなメモリセルアレー４０は、不揮発性半導体メモリ素子Ｍ₁₁〜Ｍ₂₄が隣接して形成され、ソース・ドレイン拡散層を共通として規則正しく配列されている。メモリセルの集積度を高めようとすると、各素子のチャネル領域は極めて微細なものとなり、フォトリソグラフィ工程による露光精度やマスク合わせの誤差に依存する製造限界でゲート幅及びゲート長が設定されている。
このような不揮発性半導体メモリ素子は、ゲート・カップリング比（以下、カップリング比と称する）が大きい程、ホットエレクトロンの浮遊ゲートへの注入効率が高められ、低電源電圧（約３．３Ｖ以下）の場合、昇圧回路を用いるが、カップリング比が大きければ、昇圧回路を小さくできる。又、スタンバイ時のリーク電流やチップ面積を小さくできる。このような観点から不揮発性半導体メモリ装置では、カップリング比を大きく設定するように工夫がなされている。
【０００４】
浮遊ゲート電圧Ｖ_FGについて、図６を参照して説明すると、次式のように表される。
Ｖ_FG＝（Ｃ₂Ｖ_C＋Ｃ₃Ｖ_D）／（Ｃ₁＋Ｃ₂＋Ｃ₃）……（１）
（但し、Ｃ₁は半導体基板と浮遊ゲート間容量，Ｃ₂は浮遊ゲートと制御ゲート間容量，Ｃ₃は浮遊ゲートとドレイン領域間容量，Ｖ_Cは制御ゲート電極に印加される電圧，Ｖ_Dはドレイン電極に印加される電圧）
即ち、浮遊ゲート電圧Ｖ_FGは、容量Ｃ₁，Ｃ₂，Ｃ₃の合成容量と容量Ｃ₂及び容量Ｃ₃の比に依存している。
上記の（１）式から明らかなように、浮遊ゲートと制御ゲート間容量Ｃ₂と浮遊ゲートとドレイン領域間容量Ｃ₃が大きい程、浮遊ゲート電圧Ｖ_FGの値は大きく設定することができることを示しており、従来例の代表的な不揮発性半導体メモリ装置を以下に説明する。
【０００５】
図７は米国特許第４，８３３，５１４号に開示されたものであり、図８は特開平４−２１５４８１号公報に開示されたものである。
図７の不揮発性半導体メモリ装置は、ソース・ドレイン領域２が形成された半導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲートとなるポリシリコン層４が形成されている。ポリシリコン層４の周囲とソース・ドレイン領域２の表面が酸化膜８で覆われた後、シリコン酸化膜を堆積してエッチバックし、ポリシリコン層４と平坦な面を有する絶縁領域９を形成する。その後、ポリシリコン層４に接する導電性のポリシリコン・キャツプ５が形成され、ソース・ドレイン領域２を覆う絶縁領域９上に延在している。更に、ポリシリコン・キャツプ５を覆うように容量性絶縁膜６が設けられ、その上にワード線７が形成されている。
【０００６】
この不揮発性半導体メモリ装置では、浮遊ゲートが二層のポリシリコン層からなり、第１層のポリシリコン層４に接するポリシリコン・キャツプ５が形成されたものである。ポリシリコン・キャツプ５は、ソース・ドレイン領域２を覆う絶縁領域９上まで延在させることによって、ワード線（制御ゲート）７と浮遊ゲート４との対向する表面積を拡大するようにして、制御ゲートと浮遊ゲート間容量Ｃ₂を大きく設定して、カップリング比を大きく設定している。又、隣接するポリシリコン・キャツプ５が接触しないように充分な距離を設ける必要がある。
【０００７】
図８の不揮発性半導体メモリ装置は、ソース領域２ｓとドレイン領域２ｄが形成された半導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲートとなるアスペクト比の高いポリシリコン層８が形成されており、その周囲が容量性絶縁膜９で覆われて、制御ゲート（ワード線）となるポリシリコン層１０が被着されている。
この不揮発性半導体メモリ装置では、半導体基板１にゲート絶縁膜３が被着され、チャネル領域を可能な限り、半導体基板１と浮遊ゲート８間容量Ｃ₁を小さな値とするとともに、浮遊ゲート８のアスペクト比を大きくして、制御ゲート１０と浮遊ゲート８が容量性絶縁膜９を介して向かい合う面積を増大させて制御ゲートと浮遊ゲート間容量Ｃ₂を大きく設定することによって、カップリング比を増大させるように設定している。
この従来例では浮遊ゲート８のアスペクト比を大きくすることにより浮遊ゲート８の側面も容量Ｃ₂に寄与するように工夫されている。
【０００８】
【発明が解決しようとする課題】
前者の不揮発性半導体メモリ装置では、浮遊ゲート４を二層のポリシリコン層で形成して、カップリング比を高めているが、上層のポリシリコン・キャップ５を形成するフォト・エッチング工程が増える欠点があり、このフォト・エッチング工程による誤差を考慮してパターンを形成する必要があり、その分、素子面積が増大する欠点がある。而も、ポリシリコン・キャップ５を形成する為のフォト・エッチング工程におけるミス・アライメントの為に、ポリシリコン・キャップ５と制御ゲート７とによる容量が不揃いとなり、ソース・カップリング比、ドレイン・カップリング比がチップ毎にばらつと欠点がある。
即ち、同じ書き込み／消去操作を行ったとしても、各メモリセルの閾値にばらつきが発生するおそれがあり、又、一括消去をした場合に各メモリセルの閾値にばらつきが発生する欠点がある。
更に、このような二層の浮遊ゲートを有する不揮発性半導体メモリ装置の場合は、その上層のポリシリコン・キャップ５を形成する為に、フォトリソグラフィ工程が介在しており、このフォトリソグラフィ工程では±δのずれが発生するので、そのずれ±δを考慮してメモリセルのパターンを設定しなければならない。即ち、隣接するポリシリコン・キャップ５が接触しなように、メモリセルのサイズを大きく設定する必要があり、チップサイズが大きくなる欠点がある。
【０００９】
又、後者の場合は、セルフアライメント法でチャネル長が決定されるので、浮遊ゲートがゲート絶縁膜を介して接する半導体基板１の面積を小さくすることができる。従って、カップリング比が稼げる利点があるが、ソース領域２ｓとドレイン領域２ｄの上には、トンネル酸化膜９と容量性絶縁膜９（ＯＮＯ膜等）が形成されているのみであり、ワード線１０をマスクとしてポリシリコン層８を切り出して浮遊ゲート８を形成するエッチング工程で、トンネル酸化膜３と容量性絶縁膜９とでソース領域２ｓとドレイン領域２ｄを保護するのは充分ではない。
即ち、エッチング工程でソース領域とドレイン領域がエッチングされて抵抗の増加や導通不良が発生する要因になり易い欠点がある。
【００１０】
このような問題点を解消する為の方法とし、ＣＶＤ膜（酸化膜）を用いてソース・ドレイン領域２ｓ，２ｄを保護することが考えられているが、ＣＶＤ膜はポリシリコン層８を覆うように形成した場合、ＣＶＤ膜をエッチバックして除去しなければならなく、製造工程が煩雑となる欠点がある。更に、制御ゲート１０が容量性絶縁膜９と接触する面積、即ち、制御ゲート・浮遊ゲート間容量Ｃ₂を小さな値にする欠点があり好ましくない。
更に、ドライエッチングだけでは、浮遊ゲートの側壁に付着したＣＶＤ膜を除去することは困難であり、ウエット・エッチッグを付加しなけれはならず、製造工程が極めて複雑になる欠点がある。
【００１１】
又、非常に厚い浮遊ゲートを用いているので、少しでも浮遊ゲートの断面形状が台形となった場合、即ち、半導体基板側が広く、上方が狭い形状となると、その側壁に付着した容量性絶縁膜９（ＯＮＯ膜等）がエッチングマスクとなり、本来除去されるべき領域に浮遊ゲート残渣が残る欠点がある。
又、長時間の浮遊ゲートのエッチングが必要な為に、高選択比で低損傷なエッチングを行わなければならないことから、アスペクト比の大きいメモリセルの場合は、層間膜で段差を埋める必要があり、製造工程が極めて複雑になる欠点がある。
【００１２】
本発明は、上述の問題点を解決するためになされたものであり、不揮発性半導体メモリ装置の微細化に適しており、スケーリングが容易であって、ゲート・カップリング比を大きくすることのできる不揮発性半導体メモリ装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたものである。本発明の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、このエッチング処理された浮遊ゲートを覆って容量性絶縁膜を形成し、さらにそれを覆って制御ゲートとなる導電層を形成することを特徴とする。
【００１５】
本発明の第２の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、第２導電層の側壁と第１導電層の側壁上の酸化膜とを覆って第２導電層に接触する導電性スペーサを形成し、その後、前記第２導電層と前記導電性スペーサとを覆って容量性絶縁膜を形成し、それを覆って制御ゲートとなる導電層を形成することを特徴とする。
【００１７】
本発明の第３の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
前記保護膜を除去する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする。
【００１８】
本発明の第４の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記第２導電層の側壁と前記第１導電層の側壁上の酸化膜とを覆って前記第２導電層に接触する導電性スペーサを形成する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする。
【００１９】
本発明により製造される不揮発性半導体メモリ装置は、浮遊ゲートが第１導電層と、その上に設けられた第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層とによって構成され、増速酸化処理を使用してゲート絶縁膜に接している第１導電層の側壁に第２導電層の側壁よりも厚い酸化膜を形成することによって第１導電層のゲート長が第２導電層のゲート長よりも短く形成することが可能になり、フォトリソグラフ工程の限界精度で制限されるゲート長で浮遊ゲートを形成した場合にも、実際に浮遊ゲートとして作用するゲート絶縁膜に接している第１導電層のゲート長を厚い酸化膜によってそれよりも狭めることが可能になり、短いゲート長の半導体メモリ装置が得られ、半導体基板と浮遊ゲートとの間の容量Ｃ₁を小さい値に設定することができる。
【００２０】
さらに、第２導電層の側壁の酸化膜を除去し、第２導電層の側壁と第１導電層側壁上の酸化膜とを覆って第２導電層に接触する導電性スペーサを形成することによって浮遊ゲートと制御ゲートとの間の容量Ｃ₂を大きく設定することができる。
【００２１】
第１導電層と第２導電層は共にポリシリコン層から形成することができ、その導電度を高めるための不純物濃度を第１導電層の不純物濃度が第２導電層の不純物濃度よりも高濃度になるように選定することによって第１導電層の側壁に第２導電層の側壁よりも厚い酸化膜を形成することが可能になる。しかしながら、第２導電層にポリシリコン以外の導電層を使用することも可能である。
【００２３】
【実施例】
以下、本発明の不揮発性半導体メモリ装置及びその製造方法の実施例について図を参照して説明する。
（実施例１）
図１は、本発明の一実施例を説明するものであり、一メモリ素子が示され、（ａ）はその平面図であり、そのＸ−Ｘ線及びＹ−Ｙ線に沿った断面図が夫々（ｂ），（ｃ）に示されている。
図１（ｂ）を主に、図１（ａ），（ｃ）を参照しながら説明すると、１１は半導体基板（又はウエル）、１２はソース・ドレイン拡散層、１３はトンネル酸化膜（或いはゲート絶縁膜）である。トンネル酸化膜１３の直上にはポリシリコン層１４ａが形成され、更に、その上にはポリシリコン層１５ａが形成されている。浮遊ゲートは積層構造のポリシリコン層１４ａ，１５ａからなる。
【００２４】
ソース・ドレイン拡散層１２の上には、増速酸化法によって酸化膜１７が形成され、ポリシリコン層１４ａの側壁にはポリシリコン層に食い込む厚い酸化膜１８が形成され、酸化膜１７と酸化膜１８は接している。ポリシリコン層１５ａの側壁にも薄い側壁酸化膜１８ａが形成される。更に、側壁酸化膜１８ａと酸化膜１８及びポリシリコン層１４ａ，１５ａからなる浮遊ゲート１６を覆うように容量性絶縁膜（例えば、ＯＮＯ膜）１９が被着され、ポリシリコン層２０とタングステンシリサイド層２１からなる制御ゲート（ワード線）２２が形成されている。無論、制御ゲート２２はポリシリコン層のみで形成してもよい。
【００２５】
浮遊ゲート１６のポリシリコン層１４ａには、酸化膜１８によってポリシリコン層１４ａの幅が狭められ、ゲート長Ｗ₁が設定されている。そのゲート絶縁膜１３に接するポリシリコン層１４ａの幅Ｗ₁に対して上方のポリシリコン層１５ａの幅Ｗ₂は酸化膜の成長が少ないので、ポリシリコン層１５ａの幅Ｗ₂は略初期の幅から僅かに狭くなるのみである。
このようにポリシリコン層１４ａがトンネル酸化膜１３に接触する接触面積を初期状態より小さくすることによって、浮遊ゲート１６と制御ゲート２２間の容量Ｃ₂が一定であったとしても、半導体基板１１と浮遊ゲート１６間の容量Ｃ₁を小さな値にすることができる。従って、カップリング比は大きな値に設定することができる。即ち、低電圧であっても浮遊ゲート電圧Ｖ_FGを大きな値にすることができる。
又、ポリシリコン層１５ａの幅Ｗ₂は、フォトリソグラフィ工程等における分解能等によって設定できる製造限界で設定してもそれより微細なゲート幅Ｗ₁を形成することができ、素子のスケーリングが極めて良好な構造である。
【００２６】
例えば、０．５μｍルールによる配線幅である場合、酸化膜１８の幅が２５００Åであるとすると、ゲート長Ｗ₁は０．３μｍであり、その上層のポリシリコン層１５ａはその側壁に５００Åの側壁酸化膜が形成されるので、その幅Ｗ₂は０．４６μｍである。従って、その表面積比（Ｗ₂／Ｗ₁）は、約１．５３（０．４６／０．３）となる。
又、０．３μｍルールによる配線幅である場合、酸化膜１８の幅は０．５μｍルールと同様に２５００Å成長するので、ゲート長Ｗ₁は０．１μｍとなり、その上層のポリシリコン層１５ａにも同様にその側壁に５００Åの側壁酸化膜が形成され、その幅Ｗ₂は０．４６μｍとなる。従って、その表面積比（Ｗ₂／Ｗ₁）は、約２．６（０．２６／０．１）となる。
表面積比（Ｗ₂／Ｗ₁）は、カップリング比に対応するので、素子を微細化する方向にスケーリングすると、カップリング比が増大する傾向にあることを示している。
【００２７】
次に、上記実施例の製造方法について、図２を参照して説明する。
図２（ａ）に示すように、半導体基板１１の表面にトンネル酸化膜１３とポリシリコン層１４，１５及び窒化シリコン層３０が順次堆積された積層体が形成されている。
その積層体の製造条件について説明する。トンネル酸化膜１３は、公知の方法で形成されるが、一例として、約８００℃でＯ₂／Ｈ₂／Ｎ₂混合ガス中にＨＣｌを４．２％混入して酸化させ、更に、約９００℃でＯ₂／Ｎ₂混合ガス中でアニール工程を行って約９０Åの厚さに形成する。その後、減圧（ＬＰ）ＣＶＤ法によって、トンネル酸化膜１３上にポリシリコン層１４を約１０００Åの厚さに堆積する。その製造条件は、モノシランガス（ＳｉＨ₄）を約６３０℃で行う。続いて、加速エネルギーが３０ＫｅＶで、ドーズ量を５Ｅ１４／cm²として燐（Ｐ）をイオン注入した後、約９００℃の窒素ガス（Ｎ₂）雰囲気中でアニールしてポリシリコン層に導電性が付与される。続いて、アモルファス状のポリシリコン層（Non-Dope) １５を、ＬＰＣＶＤ法によってモノシランガス（ＳｉＨ₄）を約５５０℃の温度条件で約５００Åの厚さに堆積させて形成する。
【００２８】
続いて、プラズマＣＶＤ法により、窒化シリコン層を約５００Åの厚さに形成する。その製造条件は、Ｓｉ／ＮＨ₄ガスを約３５０℃で処理して窒化シリコン層３０を堆積させる。その後、フローティングゲートアレイをエッチング工程によって切り出す為に窒化シリコン層をパターニングして、マスクとしての窒化シリコン層３０を形成する。
続いて、図２（ｂ）に示すように、レジスト膜を塗布してレジストマスク３１を形成する。
続いて、図２（ｃ）に示すように、浮遊ゲートをエッチング工程によって切り出すパターニング工程に進む。このエッチング工程は、レジストマスク３１を用いて、窒化シリコン層３０をＣＨＦ₃ガスでエッチングし、更に、ポリシリコン層１５，１４をＣｌ／ＨＢｒ混合ガスで、ＲＩＥ（ Reactive Ion Etching ）法によって連続的にエッチングして、積層された窒化シリコン層３０ａとポリシリコン層（Non-Dope) １５ａ及びポリシリコン層（Dope) １４ａを形成する。
窒化シリコン層３０ａは、後工程のイオン注入工程や熱処理工程によって不純物がポリシリコン層１５ａに拡散するのを防止する目的を有する。
【００２９】
続いて、浮遊ゲートの上に形成された窒化シリコン層３０ａをマスクとして、ソース・ドレイン拡散層を形成する為の砒素（Ａｓ）を加速エネルギー４０ＫｅＶで、ドーズ量を２〜２．５Ｅ１５／ｃｍ²でイオン注入する。
その後、約８００℃でウエット酸化法を行って酸化膜を形成する。又、Ｈ₂／Ｏ₂燃焼酸化の後、約９００℃でＮ₂／Ｏ₂混合ガス中でアニール酸化を行って形成する。この増速酸化工程で、図２（ｄ）に示すように、ソース・ドレイン拡散層上には１３００Å以下の酸化膜１７が形成され、ポリシリコン層１４ａには約１１００Å以下の幅の比較的厚い酸化層１８が形成される。ポリシリコン層１５ａの側壁には、側壁酸化膜１８ａが形成される。尚、窒化シリコン層３０ａの上には３００Å程度の酸化膜が形成される。
因に、増速酸化工程は、ポリシリコン層の不純物の濃度差によって酸化速度が変わることを利用して所定のポリシリコン層の側壁に酸化膜を形成する方法であり、低温酸化でこの傾向が強く現れる。又、この現象は、ドライ酸化よりもウエット酸化が良好であり、例えば、水蒸気を利用し、７８０℃でＯ₂／Ｈ₂／Ｎ₂混合ガス（容積比＝４／１０／１０）にＨＣｌが４．２％混入させて行う。尚、ＨＣｌは必ずしも混入させる必要はない。
【００３０】
次に、窒化シリコン層３０ａを１８０℃のリン酸液に浸漬して除去し、その後、容量性絶縁膜１９としてのＯＮＯ（ＳｉＯ₂／ＳｉＮ／ＳｉＯ₂）膜をＬＰＣＶＤ法によって形成する。ＯＮＯ膜は、厚さが約６０ÅのＨＴＯ（High-temperature oxid)膜と８０Åの窒化シリコン膜と約６０ÅのＨＴＯ膜を積層して形成する。
次に、ＬＰＣＶＤ法によってポリシリコン層を２０００Åの厚さに堆積した後に、燐（Ｐ）をドープして、タングステンシリサンド（ＷＳｉ_x）層を堆積してポリサイドを形成する。
【００３１】
無論、この実施例では、ポリシリコン層１５ａ上にマスクとして窒化シリコン層３０ａが形成されているが、必ずしも窒化シリコン層を用いる必要はない。窒化シリコン層をマスクとして用いない場合は、レジストマスクを用いてソース・ドレインのイオン注入工程を行えばよいことは明らかである。又、この場合、ソース・ドレイン拡散層上に酸化膜を形成する酸化工程で、ポリシリコン層１５ａ上には、２５０Å以下の酸化膜が形成される。この酸化膜はバッファード・オキサイド・エッチング（Ｂ．Ｏ．Ｅ）によって除去する。
更に、ポリシリコン層１５ａは、製造段階の初期ではノンドープ・ポリシリコン層であるが、酸化層１８が形成された後に、ポリシリコン層１５ａの空乏化を防ぐ為に、燐（Ｐ）をイオン注入し、アニール工程を経て、ポリシリコン層１５ａに導電性が付与される。そのイオン注入条件は、一例として、加速エネルギーが約３０ＫｅＶ、ドーズ量が３Ｅ１４／cm²の条件で行う。
【００３２】
（実施例２）
次に、本発明の他の実施例について、図３を参照して説明する。尚、図３（ａ）〜（ｃ）は、図２（ａ）〜（ｃ）の製造工程と同じ製造工程であるので、図３（ｄ）の製造工程から説明する。
図３（ｄ）に示すように、先に製造工程と同様に、ポリシリコン層１４ａ，１５ａの上に形成された窒化シリコン層３０ａをマスクした状態で、増速酸化工程を行ってソース・ドレイン拡散層１２の上に酸化膜１７を形成するとともに、ポリシリコン層１５ａの側壁に側壁酸化膜１８ａが形成され、ポリシリコン層１４ａの側壁には側壁酸化膜１８ａより厚い酸化膜１８がポリシリコン層１４ａに食い込むように形成される。
【００３３】
その後、図３（ｅ）に示すように、ポリシリコン層１５ａの側壁に形成された側壁酸化膜１８ａを除去するとともに、ソース・ドレイン拡散層１２の上に酸化膜１７とポリシリコン層１４ａの側壁に形成された酸化膜１８を僅かに除去して、酸化膜１７ａと酸化膜１８ｂを形成する。
その後、図３（ｆ）に示すように、窒化シリコン層３０ａを除去した後、容量性絶縁膜１９を形成し、制御ゲート（ワード線）となる導電層２２を形成し、導電性ポリシリコン層からなる導電層（制御ゲート，ワード線）２２をソース・ドレイン拡散層方向に延在させるようにエッチングして形成する。
続いて、この導電層２２をマスクとしてポリシリコン層１４ａ，１５ａをエッチングして切り出して浮遊ゲート１６を形成する。
尚、図２の実施例に示したように、導電層２２はポリシリコン層に限ることなく、高融点金属層やシリサイド層やポリサイド層で形成してもよい。
【００３４】
（実施例３）
次に、本発明の他の実施例を図４に基づいて説明する。尚、図４（ａ）〜（ｅ）は、図３（ａ）〜（ｅ）の製造工程と同じ製造工程であるので、図４（ｆ）の製造工程から説明することにする。
図４（ｆ）に示すように、不純物がドープされたポリシリコン層２３がＣＶＤ法によって堆積された後に、図４（ｇ）に示すように、ポリシリコン層２３は、ＲＩＥ法による異方性エッチングされて、ポリシリコン層１５ａの側壁にスペーサ２３ａが形成される。続いて、スペーサ２３ａには、矢印で示すような斜めイオン注入工程で導電性が付与される。
【００３５】
又、イオン注入の際に、窒化シリコン膜３０ａを除去して、スペーサ２３ａと同時にポリシリコン層１５ａにイオン注入して導電性を付与してもよいことは明らかである。
続いて、図４（ｈ）に示すように、窒化シリコン層３０ａを除去して、全面にＯＮＯ膜等の容量性絶縁膜１９が被着され、更に、ポリシリコン層やポリシリコン層とシリサイド層等による導電層（制御ゲート，ワード線）２２がＣＶＤ法或いはスパッタリング法によって形成される。
【００３６】
この実施例の不揮発性半導体メモリ装置では、ポリシリコン層１４ａには酸化膜１８ｂが形成され、半導体基板と浮遊ゲート間容量Ｃ₁は極めて小さな値となり、且つ、ポリシリコン層１５ａの側壁にはスペーサ２３ａが形成されて電気的に導通しているので、浮遊ゲートと制御ゲート間容量Ｃ₂を極めて大きなものとすることができる。従って、カップリング比を大きな値にすることが可能であり、浮遊ゲート電圧Ｖ_FGを極めて大きな値に設定することが可能である。
無論、ポリシリコン層１５ａの幅を製造装置の製造限界でパターンを設定したとしても、ゲート幅を更に狭く形成することが可能であり、ポリシリコン層１５ａの幅Ｗ₂を設定することにより、自己整合的に幅Ｗ₂より狭いゲート幅Ｗ₁が設定できる。而も、自己整合的にゲート幅Ｗ₁が設定できるので、スケーリングが極めて容易である。
又、図１の実施例で説明したように、浮遊ゲート幅を狭めることによって、カップリング比を一層高めることが可能である。
【００３７】
上記実施例に於いて、浮遊ゲートのポリシリコン層１５ａは、ノンドープ或いは極めて低不純物濃度のポリシリコン層で形成され、燐（Ｐ）を加速エネルギーが３０ＫｅＶ、ドーズ量を４Ｅ１４／cm²でイオン注入することによって導電性を与えることが可能である。更に、約９００℃で窒素（Ｎ₂）ガス中でアニール工程を３０分程度長くすることで、容易に浮遊ゲート全体に不純物を行き渡らせることができる。
【００３８】
上記実施例に於いて、浮遊ゲートとなるゲート絶縁膜に接する第１の導電層と第１の導電層に接する第２の導電層は、上記実施例のようにアモルファス・ポリシリコン層で形成してもよいが、第２の導電層をポリシリコン層として、第２の導電層をシリサイド層やポリサイド層或いは高融点金属層で形成してもよい。この場合、第１の導電層のポリシリコン層に食い込むように厚い酸化膜を形成することができるので、カップリング比を高く設定することができる。
又、浮遊ゲートの第１の導電層がポリシリコン層である場合に、予め不純物を高濃度にドープして導電性のポリシリコン層を形成するようにしてもよいことは明らかである。
【００３９】
尚、実施例では、浮遊ゲートがトンネル酸化膜に接するポリシリコン層とそのポリシリコン層に接するシリサイド層等の導電層で形成されている場合には、不純物が高濃度にドープされたポリシリコン層の側壁に厚い酸化膜が形成されるので、半導体基板と浮遊ゲート間容量Ｃ₁は大きく設定することができる。
更に、上記の実施例で示した製造条件に限定するものではなく、一例に過ぎず、公知の種々の製造条件で形成することができるものである。
無論、実施例では、基本的な製造工程を示すものであり、実際の製造工程では更に他の製造工程を含む場合があり、又、製造工程を前後して行う場合があり、実施例の製造工程に限定するものではない。
【００４０】
【発明の効果】
上述のように、本発明は、浮遊ゲートが二層の導電層からなり、下層の導電層に食い込むように厚い酸化膜を形成することで、カップリング比を高めることが可能であり、低電圧であっても浮遊ゲート電圧Ｖ_FGを高電位に設定することができる利点がある。
又、本発明は、浮遊ゲートが二層のポリシリコン層で形成され、下層のトンネル絶縁膜に接する第１のポリシリコン層の不純物濃度を第２のポリシリコン層の不純物濃度より相対的に高濃度に設定し、不純物濃度の高いポリシリコン層に酸化膜が形成され易いのを利用した増速酸化法により、第１のポリシリコン層に食い込むように厚い酸化膜を形成してゲート長を設定した不揮発性半導体メモリ装置の製造方法であり、ポリシリコン層の幅を製造限界で設定したとしても、自己整合的に厚い酸化膜を形成することにより微細なゲート長を設定することが可能である利点がある。
【００４１】
又、このような微細な構造が自己整合的に形成することが可能であり、製造が容易であるとともに、メモリ素子を微細化した不揮発性半導体メモリ装置を形成することができる利点があり、不揮発性半導体メモリ装置のチップサイズをより小型にすることが可能であり、カップリング比を高めることができる。従って、電源電圧が低電圧であったとしても、浮遊ゲート電圧Ｖ_FGを大きな値に設定することが可能である。
【００４２】
又、本発明は、浮遊ゲートのポリシリコン層が二層であって、トンネル酸化膜に接するポリシリコン層が制御ゲート側のポリシリコン層より速く酸化されることを利用して、自己整合的にゲート長が設定でき、所望のカップリング比を持つメモリセルを精度よく形成することができる利点がある。
更に、ポリシリコン層に食い込むように厚い酸化膜が形成される場合、その酸化膜が成長する速度はポリシリコン層の製造条件が同一であれば、成長速度が一定である。従って、線幅が一定であれば、この厚い酸化膜によって狭まるゲート長は、極めて微細なものとすることができるので、カップリング比は極めて大きな値となり、セルサイズを微細化するとポリシリコン層の表面積比（Ｗ₂／Ｗ₁）は自然にカップル比が大きくなる方向に変化する為に、スケーリングに対しても大きな効果を有する製造方法である。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体メモリ装置の一実施例を示し、（ａ）はその平面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＹ−Ｙ線に沿った断面図である。
【図２】（ａ）〜（ｄ）は、図１に示した不揮発性半導体メモリ装置及びその製造方法の一実施例を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の不揮発性半導体メモリ装置及びその製造方法の他の実施例を示す断面図である。
【図４】（ａ）〜（ｈ）は、本発明の不揮発性半導体メモリ装置及びその製造方法の他の実施例を示す断面図である。
【図５】従来の不揮発性半導体メモリ装置の等価回路図である。
【図６】不揮発性メモリ素子の模式的な説明図である。
【図７】従来の不揮発性メモリ素子の一断面図である。
【図８】従来の不揮発性メモリ素子の他の例を示す断面図である。
【符号の説明】
１１半導体基板
１２ソース・ドレイン領域
１３トンネル絶縁膜
１４，１５，１４ａ，１５ａポリシリコン層
１６浮遊ゲート
１７，１７ａ酸化膜
１８，１８ｂ酸化膜
１８ａ側壁酸化膜
１９容量性絶縁膜
２０ポリシリコン層
２１シリサイド層
２２制御ゲート層
３０，３０ａ窒化シリコン層[0001]
[Industrial application fields]
The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device, and is particularly suitable for miniaturization of a memory element having a floating gate (floating gate), having a large gate-coupling ratio, controlling the coupling ratio, The present invention also relates to a method of manufacturing a non-volatile semiconductor memory device that can be easily scaled.
[0002]
[Prior art]
A conventional nonvolatile semiconductor memory device will be described.
FIG. 5 is a block diagram showing an outline of a nonvolatile semiconductor memory device. Reference numeral 40 denotes a nonvolatile semiconductor memory element M having a floating gate (hereinafter referred to as a floating gate). ₁₁ ~ M _{twenty four} Is a memory cell array. Reference numeral 46 denotes a column decoder to which a word line address signal 41 is input. Based on a control signal from the read / write control circuit 43, read / write switching is performed, and a word line (column) drawn from the column decoder 46 is displayed. Line) 44 ₁ 44 ₂ And a row line 45 drawn from the row decoder 48. ₁ ~ 45 _Five A predetermined voltage is applied to the drain, source, and control gate via the (virtual ground line, source line, drain line), electrons are charged to the floating gate at the time of writing, and output obtained from the memory cell at the time of reading. Is amplified by a sense amplifier and an output 47 is derived.
[0003]
Such a memory cell array 40 includes a nonvolatile semiconductor memory element M. ₁₁ ~ M _{twenty four} Are formed adjacent to each other and regularly arranged with a common source / drain diffusion layer. When trying to increase the degree of integration of memory cells, the channel region of each element becomes extremely fine, and the gate width and gate length are set at the manufacturing limit depending on the exposure accuracy and mask alignment error in the photolithography process. .
In such a nonvolatile semiconductor memory device, the larger the gate coupling ratio (hereinafter referred to as the coupling ratio), the higher the injection efficiency of hot electrons into the floating gate, and the lower the power supply voltage (about 3.3 V or less). ), A booster circuit is used. However, if the coupling ratio is large, the booster circuit can be made small. Further, the leakage current and the chip area during standby can be reduced. From this point of view, the nonvolatile semiconductor memory device is devised to set a large coupling ratio.
[0004]
Floating gate voltage V _FG Is described with reference to FIG.
V _FG = (C ₂ V _C + C _Three V _D ) / (C ₁ + C ₂ + C _Three ) …… (1)
(However, C ₁ Is the capacitance between the semiconductor substrate and the floating gate, C ₂ Is the capacitance between the floating gate and the control gate, C _Three Is the capacitance between the floating gate and drain region, V _C Is the voltage applied to the control gate electrode, V _D Is the voltage applied to the drain electrode)
That is, the floating gate voltage V _FG Is the capacity C ₁ , C ₂ , C _Three Composite capacity and capacity C ₂ And capacity C _Three Depends on the ratio.
As is clear from the above equation (1), the capacitance C between the floating gate and the control gate ₂ And capacitance between floating gate and drain region C _Three Is larger, the floating gate voltage V _FG This indicates that a large value can be set, and a typical nonvolatile semiconductor memory device of a conventional example will be described below.
[0005]
FIG. 7 is disclosed in U.S. Pat. No. 4,833,514, and FIG. 8 is disclosed in Japanese Patent Laid-Open No. 4-215482.
In the nonvolatile semiconductor memory device of FIG. 7, a polysilicon layer 4 serving as a floating gate is formed on a gate insulating film 3 covering the channel region of the semiconductor substrate 1 on which the source / drain regions 2 are formed. After the periphery of the polysilicon layer 4 and the surface of the source / drain region 2 are covered with the oxide film 8, a silicon oxide film is deposited and etched back to form an insulating region 9 having a flat surface with the polysilicon layer 4. To do. Thereafter, a conductive polysilicon cap 5 in contact with the polysilicon layer 4 is formed and extends on the insulating region 9 covering the source / drain region 2. Further, a capacitive insulating film 6 is provided so as to cover the polysilicon cap 5, and a word line 7 is formed thereon.
[0006]
In this nonvolatile semiconductor memory device, the floating gate is composed of two polysilicon layers, and a polysilicon cap 5 in contact with the first polysilicon layer 4 is formed. The polysilicon cap 5 extends to the insulating region 9 that covers the source / drain region 2, thereby expanding the surface area of the word line (control gate) 7 and the floating gate 4 to face each other. And floating gate capacitance C ₂ Is set large, and the coupling ratio is set large. Also, it is necessary to provide a sufficient distance so that adjacent polysilicon caps 5 do not come into contact with each other.
[0007]
In the nonvolatile semiconductor memory device of FIG. 8, a polysilicon layer 8 having a high aspect ratio serving as a floating gate is formed on the gate insulating film 3 covering the channel region of the semiconductor substrate 1 in which the source region 2s and the drain region 2d are formed. The periphery is covered with a capacitive insulating film 9, and a polysilicon layer 10 serving as a control gate (word line) is deposited.
In this nonvolatile semiconductor memory device, the gate insulating film 3 is deposited on the semiconductor substrate 1 and the capacitance C between the semiconductor substrate 1 and the floating gate 8 is as much as possible in the channel region. ₁ , And the aspect ratio of the floating gate 8 is increased to increase the area where the control gate 10 and the floating gate 8 face each other through the capacitive insulating film 9, thereby increasing the capacitance C between the control gate and the floating gate C. ₂ Is set so as to increase the coupling ratio.
In this conventional example, by increasing the aspect ratio of the floating gate 8, the side surface of the floating gate 8 also has a capacitance C. ₂ It is devised to contribute to.
[0008]
[Problems to be solved by the invention]
In the former nonvolatile semiconductor memory device, the floating gate 4 is formed of two polysilicon layers to increase the coupling ratio. However, there is a disadvantage that the photo etching process for forming the upper polysilicon cap 5 is increased. Therefore, it is necessary to form a pattern in consideration of errors due to the photo-etching process, and there is a disadvantage that the element area is increased accordingly. However, due to misalignment in the photo-etching process for forming the polysilicon cap 5, the capacities of the polysilicon cap 5 and the control gate 7 are not uniform, so that the source coupling ratio, drain cup There is a drawback that the ring ratio varies from chip to chip.
That is, even if the same write / erase operation is performed, there is a possibility that the threshold value of each memory cell may vary, and there is a disadvantage that the threshold value of each memory cell varies when batch erasing is performed.
Further, in the case of such a nonvolatile semiconductor memory device having two layers of floating gates, a photolithography process is interposed in order to form the polysilicon cap 5 on the upper layer, and in this photolithography process, ± Since a deviation of δ occurs, the pattern of the memory cell must be set in consideration of the deviation ± δ. That is, it is necessary to increase the size of the memory cell so that adjacent polysilicon caps 5 do not come into contact with each other, which disadvantageously increases the chip size.
[0009]
In the latter case, since the channel length is determined by the self-alignment method, the area of the semiconductor substrate 1 with which the floating gate contacts with the gate insulating film can be reduced. Therefore, although there is an advantage that the coupling ratio can be obtained, only the tunnel oxide film 9 and the capacitive insulating film 9 (ONO film or the like) are formed on the source region 2s and the drain region 2d. It is not sufficient to protect the source region 2s and the drain region 2d with the tunnel oxide film 3 and the capacitive insulating film 9 in the etching process in which the polysilicon layer 8 is cut out using 10 as a mask to form the floating gate 8.
That is, there is a drawback that the source region and the drain region are etched in the etching process, which tends to cause an increase in resistance and poor conduction.
[0010]
As a method for solving such problems, it is considered to protect the source / drain regions 2s and 2d by using a CVD film (oxide film), but the CVD film covers the polysilicon layer 8. However, the CVD film must be removed by etching back, which has the disadvantage that the manufacturing process becomes complicated. Furthermore, the area where the control gate 10 contacts the capacitive insulating film 9, that is, the capacitance C between the control gate and the floating gate C ₂ Is not preferable because there is a drawback of making the value small.
Furthermore, it is difficult to remove the CVD film adhering to the sidewall of the floating gate only by dry etching, and there is a disadvantage that the wet etching must be added and the manufacturing process becomes extremely complicated.
[0011]
In addition, since a very thick floating gate is used, when the cross-sectional shape of the floating gate becomes a trapezoid, that is, when the semiconductor substrate side is wide and the top is narrow, the capacitive insulating film attached to the side wall 9 (ONO film or the like) serves as an etching mask, and there is a drawback that a floating gate residue remains in a region to be originally removed.
In addition, since it is necessary to etch the floating gate for a long time and to perform etching with high selectivity and low damage, in the case of a memory cell with a large aspect ratio, it is necessary to fill the step with an interlayer film. The manufacturing process is extremely complicated.
[0012]
The present invention has been made to solve the above-described problems, and is suitable for miniaturization of a nonvolatile semiconductor memory device, can be easily scaled, and can increase a gate coupling ratio. An object of the present invention is to provide a method for manufacturing a nonvolatile semiconductor memory device.
[0013]
[Means for Solving the Problems]
The present invention has been made to solve the above-described problems. According to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, the first conductive layer is covered on the gate insulating film, and the first conductive layer has a lower impurity concentration than the impurity concentration of the first conductive layer. A conductive layer having a two-layer structure is formed by covering the two conductive layers, and is patterned to form a floating gate of a two-layered conductive layer having the same length in the gate length direction. The side walls of the first conductive layer and the second conductive layer are oxidized using a speed-up oxidation process that increases the oxidation rate, and the side walls of the first conductive layer are formed on the side walls of the second conductive layer more than the oxide film on the side walls of the second conductive layer. A thick oxide film is formed to form a floating gate in which the gate length of the first conductive layer is shorter than the gate length of the second conductive layer, and then the oxide film on the sidewall of the second conductive layer is removed by etching. A thick oxide film on the side wall of the first conductive layer; Etching is performed so that a portion of the oxide film formed on the source / drain regions remains without being removed by etching, and then a capacitive insulating film is formed to cover the etched floating gate. A conductive layer serving as a control gate is formed to cover the conductive layer.
[0015]
According to the second non-volatile semiconductor memory device manufacturing method of the present invention, the first conductive layer is coated on the gate insulating film, and the impurity concentration is lower than the impurity concentration of the first conductive layer on the first conductive layer. A conductive layer having a two-layer structure is formed by covering the second conductive layer having a thickness, and a floating gate of the two-layer structure conductive layer having the same length in the gate length direction is formed by patterning the conductive layer. The side walls of the first conductive layer and the second conductive layer are oxidized using a speed-up oxidation process in which the oxidation rate increases as the thickness of the first conductive layer increases, and the side walls of the second conductive layer are oxidized on the side walls of the first conductive layer. An oxide film thicker than the film is formed to form a floating gate in which the gate length of the first conductive layer is shorter than the gate length of the second conductive layer, and then the side walls of the second conductive layer are oxidized by etching. The film is removed and the thick acid on the side wall of the first conductive layer is removed. Some of the oxide film formed on the film and the source and drain regions are etched to remain without being removed by etching, then, the side walls of the second conductive layer and the oxide film on the sidewalls of the first conductive layer When A conductive spacer that contacts the second conductive layer is formed, and then a capacitive insulating film is formed to cover the second conductive layer and the conductive spacer, and a conductive film serving as a control gate is formed by covering the capacitive insulating film. A layer is formed.
[0017]
The third non-volatile semiconductor memory device manufacturing method of the present invention includes a first conductive layer on a gate insulating film, a second conductive layer having an impurity concentration lower than the impurity concentration of the first conductive layer, A step of sequentially depositing a protective film to form a laminated region;
Patterning the stacked region, and introducing and diffusing impurities into the removed region to form source / drain regions;
An insulating region is formed by oxidizing the sidewalls of the first conductive layer and the second conductive layer and the source / drain regions using an accelerated oxidation process in which the oxidation rate increases as the impurity concentration increases. An oxide film formed on the side wall of the first conductive layer is formed thicker than an oxide film formed on the side wall of the second conductive layer, and the gate length of the first conductive layer is larger than the gate length of the second conductive layer. Forming a short floating gate,
Removing the protective film;
The oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer and a part of the oxide film formed on the source / drain regions remain without being etched away. Etching process so that,
Forming an insulating film so as to cover the laminated region having the oxide film on the side wall of the first conductive layer that is patterned;
Forming a third conductive layer disposed on the laminated region with the insulating film interposed therebetween.
[0018]
A fourth non-volatile semiconductor memory device manufacturing method according to the present invention includes: a first conductive layer on a gate insulating film; a second conductive layer having an impurity concentration lower than that of the first conductive layer; A step of sequentially depositing a protective film to form a laminated region;
Patterning the stacked region, and introducing and diffusing impurities into the removed region to form source / drain regions;
An insulating region is formed by oxidizing the sidewalls of the first conductive layer and the second conductive layer and the source / drain regions using an accelerated oxidation process in which the oxidation rate increases as the impurity concentration increases. An oxide film formed on the side wall of the first conductive layer is formed thicker than an oxide film formed on the side wall of the second conductive layer, and the gate length of the first conductive layer is larger than the gate length of the second conductive layer. Forming a short floating gate,
The oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer and a part of the oxide film formed on the source / drain regions remain without being etched away. Etching process so that,
Forming a conductive spacer that covers the side wall of the second conductive layer and an oxide film on the side wall of the first conductive layer and contacts the second conductive layer;
Forming an insulating film so as to cover the laminated region having the oxide film on the side wall of the first conductive layer that is patterned;
Forming a third conductive layer disposed on the laminated region with the insulating film interposed therebetween.
[0019]
The nonvolatile semiconductor memory device manufactured according to the present invention includes a first conductive layer having a floating gate and a second conductive layer having an impurity concentration lower than that of the first conductive layer provided on the first conductive layer. The gate length of the first conductive layer is reduced by forming an oxide film thicker than the side wall of the second conductive layer on the side wall of the first conductive layer in contact with the gate insulating film using the enhanced oxidation process. It becomes possible to form a gate length shorter than the gate length of the two conductive layers, and even when a floating gate is formed with a gate length limited by the limit accuracy of the photolithography process, the gate insulating film actually acting as a floating gate is formed It is possible to narrow the gate length of the first conductive layer in contact with the thick oxide film, thereby obtaining a semiconductor memory device having a short gate length, and the capacitance C between the semiconductor substrate and the floating gate. ₁ Can be set to a small value.
[0020]
Further, by removing the oxide film on the side wall of the second conductive layer and forming a conductive spacer that covers the side wall of the second conductive layer and the oxide film on the side wall of the first conductive layer and contacts the second conductive layer. Capacitance C between floating gate and control gate ₂ Can be set large.
[0021]
Both the first conductive layer and the second conductive layer can be formed of a polysilicon layer, and the impurity concentration for increasing the conductivity is higher than the impurity concentration of the second conductive layer. Therefore, it is possible to form an oxide film thicker than the side wall of the second conductive layer on the side wall of the first conductive layer. However, it is also possible to use a conductive layer other than polysilicon for the second conductive layer.
[0023]
【Example】
Embodiments of a nonvolatile semiconductor memory device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
Example 1
FIG. 1 illustrates one embodiment of the present invention, in which one memory device is shown, (a) is a plan view thereof, and cross-sectional views along the lines XX and YY are shown. They are shown in (b) and (c), respectively.
Referring mainly to FIG. 1B with reference to FIGS. 1A and 1C, 11 is a semiconductor substrate (or well), 12 is a source / drain diffusion layer, and 13 is a tunnel oxide film (or gate). Insulating film). A polysilicon layer 14a is formed immediately above the tunnel oxide film 13, and a polysilicon layer 15a is further formed thereon. The floating gate is composed of polysilicon layers 14a and 15a having a laminated structure.
[0024]
An oxide film 17 is formed on the source / drain diffusion layer 12 by the accelerated oxidation method, and a thick oxide film 18 that bites into the polysilicon layer is formed on the side wall of the polysilicon layer 14a. 18 is touching. A thin sidewall oxide film 18a is also formed on the sidewall of the polysilicon layer 15a. Further, a capacitive insulating film (for example, ONO film) 19 is deposited so as to cover the sidewall oxide film 18a, the oxide film 18 and the floating gate 16 composed of the polysilicon layers 14a and 15a, and the polysilicon layer 20 and the tungsten silicide layer. A control gate (word line) 22 composed of 21 is formed. Of course, the control gate 22 may be formed of only a polysilicon layer.
[0025]
The polysilicon layer 14 a of the floating gate 16 is narrowed by the oxide film 18 and the gate length W ₁ Is set. The width W of the polysilicon layer 14a in contact with the gate insulating film 13 ₁ The width W of the polysilicon layer 15a above the ₂ Since the growth of the oxide film is small, the width W of the polysilicon layer 15a ₂ Is only slightly narrowed from the initial width.
Thus, by reducing the contact area where the polysilicon layer 14a contacts the tunnel oxide film 13 from the initial state, the capacitance C between the floating gate 16 and the control gate 22 is obtained. ₂ Is constant, the capacitance C between the semiconductor substrate 11 and the floating gate 16 is ₁ Can be made small. Therefore, the coupling ratio can be set to a large value. That is, even if the voltage is low, the floating gate voltage V _FG Can be increased.
The width W of the polysilicon layer 15a ₂ Even if it is set at the manufacturing limit that can be set by the resolution in the photolithography process etc., the gate width W is smaller than that. ₁ It is a structure in which the element scaling is extremely good.
[0026]
For example, if the wiring width is 0.5 μm, and the width of the oxide film 18 is 2500 mm, the gate length W ₁ The upper polysilicon layer 15a has a side wall oxide film of 500 mm on its side wall, so its width W ₂ Is 0.46 μm. Therefore, the surface area ratio (W ₂ / W ₁ ) Is about 1.53 (0.46 / 0.3).
When the wiring width is based on the 0.3 μm rule, the width of the oxide film 18 grows 2500 mm as in the 0.5 μm rule. ₁ The upper polysilicon layer 15a is similarly formed with a 500 mm side wall oxide film on its side wall, and its width W ₂ Is 0.46 μm. Therefore, the surface area ratio (W ₂ / W ₁ ) Is about 2.6 (0.26 / 0.1).
Surface area ratio (W ₂ / W ₁ ) Corresponds to the coupling ratio, and indicates that the coupling ratio tends to increase when the element is scaled in the direction of miniaturization.
[0027]
Next, the manufacturing method of the said Example is demonstrated with reference to FIG.
As shown in FIG. 2A, a stacked body in which a tunnel oxide film 13, polysilicon layers 14 and 15, and a silicon nitride layer 30 are sequentially deposited is formed on the surface of a semiconductor substrate 11.
The manufacturing conditions for the laminate will be described. The tunnel oxide film 13 is formed by a known method. As an example, the tunnel oxide film 13 is formed at about 800 ° C. ₂ / H ₂ / N ₂ Oxidation is performed by mixing 4.2% HCl in the mixed gas, and at about 900 ° C. ₂ / N ₂ An annealing process is performed in a mixed gas to form a thickness of about 90 mm. Thereafter, a polysilicon layer 14 is deposited on the tunnel oxide film 13 to a thickness of about 1000 mm by low pressure (LP) CVD. The production conditions were monosilane gas (SiH _Four ) At about 630 ° C. Subsequently, the acceleration energy is 30 KeV and the dose amount is 5E14 / cm. ² After phosphorus (P) ion implantation, nitrogen gas (N ₂ ) Conductivity is imparted to the polysilicon layer by annealing in an atmosphere. Subsequently, an amorphous polysilicon layer (Non-Dope) 15 is formed by monosilane gas (SiH) by LPCVD. _Four ) At a temperature of about 550 ° C. to a thickness of about 500 mm.
[0028]
Subsequently, a silicon nitride layer is formed to a thickness of about 500 mm by plasma CVD. The manufacturing conditions are Si / NH _Four The silicon nitride layer 30 is deposited by treating the gas at about 350 ° C. Thereafter, in order to cut out the floating gate array by an etching process, the silicon nitride layer is patterned to form a silicon nitride layer 30 as a mask.
Subsequently, as illustrated in FIG. 2B, a resist film is applied to form a resist mask 31.
Subsequently, as shown in FIG. 2C, the process proceeds to a patterning process in which the floating gate is cut out by an etching process. This etching step uses the resist mask 31 to remove the silicon nitride layer 30 from CHF. _Three The polysilicon layers 15 and 14 are continuously etched by a RIE (Reactive Ion Etching) method using a Cl / HBr mixed gas, and the stacked silicon nitride layer 30a and the polysilicon layer (Non-- Dope) 15a and polysilicon layer (Dope) 14a are formed.
The silicon nitride layer 30a has a purpose of preventing impurities from diffusing into the polysilicon layer 15a by an ion implantation process or a heat treatment process which is a subsequent process.
[0029]
Subsequently, using the silicon nitride layer 30a formed on the floating gate as a mask, arsenic (As) for forming the source / drain diffusion layer is accelerated energy 40 KeV, and the dose amount is 2 to 2.5E15 / cm. ² Ion implantation.
Thereafter, a wet oxidation method is performed at about 800 ° C. to form an oxide film. H ₂ / O ₂ After combustion oxidation, N at about 900 ° C ₂ / O ₂ It is formed by annealing oxidation in a mixed gas. In this accelerated oxidation process, as shown in FIG. 2D, an oxide film 17 of 1300 mm or less is formed on the source / drain diffusion layer, and the polysilicon layer 14a is relatively thick with a width of about 1100 mm or less. An oxide layer 18 is formed. A sidewall oxide film 18a is formed on the sidewall of the polysilicon layer 15a. An oxide film of about 300 mm is formed on the silicon nitride layer 30a.
Incidentally, the accelerated oxidation process is a method of forming an oxide film on the side wall of a predetermined polysilicon layer by utilizing the fact that the oxidation rate varies depending on the impurity concentration difference of the polysilicon layer. It appears strongly. In addition, this phenomenon is better in wet oxidation than dry oxidation. For example, using steam, O 2 at 780 ° C. ₂ / H ₂ / N ₂ It is carried out by mixing 4.2% HCl with the mixed gas (volume ratio = 4/10/10). It is not always necessary to mix HCl.
[0030]
Next, the silicon nitride layer 30a is removed by immersion in a phosphoric acid solution at 180 ° C., and then ONO (SiO 2 as the capacitive insulating film 19 is removed. ₂ / SiN / SiO ₂ ) A film is formed by the LPCVD method. The ONO film is formed by stacking a high-temperature oxid (HTO) film having a thickness of about 60 mm, a silicon nitride film having a thickness of 80 mm, and an HTO film having a thickness of about 60 mm.
Next, after depositing a polysilicon layer to a thickness of 2000 mm by LPCVD, phosphorus (P) is doped and tungsten silicide (WSi). _x ) Deposit a layer to form a polycide.
[0031]
Of course, in this embodiment, the silicon nitride layer 30a is formed on the polysilicon layer 15a as a mask, but the silicon nitride layer is not necessarily used. When the silicon nitride layer is not used as a mask, it is apparent that the source / drain ion implantation process may be performed using a resist mask. In this case, an oxide film having a thickness of 250 mm or less is formed on the polysilicon layer 15a in the oxidation step of forming an oxide film on the source / drain diffusion layers. This oxide film is removed by buffered oxide etching (BOE).
Further, although the polysilicon layer 15a is a non-doped polysilicon layer at the initial stage of the manufacturing stage, after the oxide layer 18 is formed, ion implantation of phosphorus (P) is performed in order to prevent depletion of the polysilicon layer 15a. Then, through the annealing step, conductivity is imparted to the polysilicon layer 15a. As an example of the ion implantation conditions, the acceleration energy is about 30 KeV and the dose amount is 3E14 / cm. ² Perform under the conditions of
[0032]
(Example 2)
Next, another embodiment of the present invention will be described with reference to FIG. 3A to 3C are the same manufacturing steps as the manufacturing steps of FIGS. 2A to 2C, and will be described from the manufacturing step of FIG.
As shown in FIG. 3D, in the same manner as in the manufacturing process, a speed-up oxidation process is performed in a state where the silicon nitride layer 30a formed on the polysilicon layers 14a and 15a is masked, so that the source / drain is formed. An oxide film 17 is formed on the diffusion layer 12, a sidewall oxide film 18a is formed on the sidewall of the polysilicon layer 15a, and an oxide film 18 thicker than the sidewall oxide film 18a is formed on the sidewall of the polysilicon layer 14a. It is formed so as to bite into 14a.
[0033]
Thereafter, as shown in FIG. 3E, the sidewall oxide film 18a formed on the sidewall of the polysilicon layer 15a is removed and the sidewalls of the oxide film 17 and the polysilicon layer 14a are formed on the source / drain diffusion layer 12. The oxide film 18 formed in step 1 is slightly removed to form an oxide film 17a and an oxide film 18b.
Thereafter, as shown in FIG. 3F, after removing the silicon nitride layer 30a, a capacitive insulating film 19 is formed, a conductive layer 22 to be a control gate (word line) is formed, and a conductive polysilicon layer is formed. A conductive layer (control gate, word line) 22 is formed by etching so as to extend in the direction of the source / drain diffusion layer.
Subsequently, the polysilicon layers 14a and 15a are etched and cut using the conductive layer 22 as a mask to form the floating gate 16.
As shown in the embodiment of FIG. 2, the conductive layer 22 is not limited to the polysilicon layer, but may be formed of a refractory metal layer, a silicide layer, or a polycide layer.
[0034]
(Example 3)
Next, another embodiment of the present invention will be described with reference to FIG. 4 (a) to 4 (e) are the same manufacturing steps as those in FIGS. 3 (a) to 3 (e), and will be described from the manufacturing step in FIG. 4 (f).
As shown in FIG. 4 (f), after the polysilicon layer 23 doped with impurities is deposited by the CVD method, the polysilicon layer 23 has anisotropy by the RIE method as shown in FIG. 4 (g). The spacer 23a is formed on the side wall of the polysilicon layer 15a by etching. Subsequently, conductivity is imparted to the spacer 23a in an oblique ion implantation process as indicated by an arrow.
[0035]
Further, it is apparent that the conductivity may be imparted by removing the silicon nitride film 30a and implanting ions into the polysilicon layer 15a simultaneously with the spacer 23a during the ion implantation.
Subsequently, as shown in FIG. 4H, the silicon nitride layer 30a is removed, and a capacitive insulating film 19 such as an ONO film is deposited on the entire surface. Further, a polysilicon layer, a polysilicon layer, and a silicide layer are deposited. A conductive layer (control gate, word line) 22 is formed by CVD or sputtering.
[0036]
In the nonvolatile semiconductor memory device of this embodiment, an oxide film 18b is formed on the polysilicon layer 14a, and the capacitance between the semiconductor substrate and the floating gate C ₁ Has a very small value, and the spacer 23a is formed on the side wall of the polysilicon layer 15a and is electrically connected, so that the capacitance C between the floating gate and the control gate C ₂ Can be very large. Therefore, the coupling ratio can be increased and the floating gate voltage V _FG Can be set to a very large value.
Of course, even if the width of the polysilicon layer 15a is set at the manufacturing limit of the manufacturing apparatus, the gate width can be further reduced, and the width W of the polysilicon layer 15a can be reduced. ₂ By setting the width W in a self-aligning manner ₂ Narrower gate width W ₁ Can be set. The gate width W is self-aligned. ₁ Can be set, so scaling is extremely easy.
Further, as described in the embodiment of FIG. 1, it is possible to further increase the coupling ratio by narrowing the floating gate width.
[0037]
In the above embodiment, the polysilicon layer 15a of the floating gate is formed of a non-doped or extremely low impurity concentration polysilicon layer, and phosphorus (P) has an acceleration energy of 30 KeV and a dose of 4E14 / cm. ² It is possible to provide conductivity by ion implantation. Furthermore, nitrogen (N ₂ ) By extending the annealing process in the gas for about 30 minutes, the impurities can be easily spread over the entire floating gate.
[0038]
In the above embodiment, the first conductive layer in contact with the gate insulating film serving as the floating gate and the second conductive layer in contact with the first conductive layer are formed of an amorphous polysilicon layer as in the above embodiment. However, the second conductive layer may be a polysilicon layer, and the second conductive layer may be formed of a silicide layer, a polycide layer, or a refractory metal layer. In this case, since a thick oxide film can be formed so as to bite into the polysilicon layer of the first conductive layer, the coupling ratio can be set high.
In addition, when the first conductive layer of the floating gate is a polysilicon layer, it is apparent that a conductive polysilicon layer may be formed by doping impurities in advance at a high concentration.
[0039]
In the embodiment, when the floating gate is formed of a polysilicon layer in contact with the tunnel oxide film and a conductive layer such as a silicide layer in contact with the polysilicon layer, the polysilicon layer in which impurities are highly doped Since a thick oxide film is formed on the side wall of the semiconductor substrate, the capacitance C between the semiconductor substrate and the floating gate ₁ Can be set large.
Furthermore, it is not limited to the manufacturing conditions shown in the above-mentioned embodiment, but is merely an example, and it can be formed under various known manufacturing conditions.
Of course, the examples show the basic manufacturing process, and the actual manufacturing process may include other manufacturing processes, and may be performed before and after the manufacturing process. It is not limited to the process.
[0040]
【The invention's effect】
As described above, the present invention can increase the coupling ratio by forming a thick oxide film so that the floating gate is formed of two conductive layers and bites into the lower conductive layer. Even floating gate voltage V _FG Can be set to a high potential.
In the present invention, the floating gate is formed of two polysilicon layers, and the impurity concentration of the first polysilicon layer in contact with the lower tunnel insulating film is relatively higher than the impurity concentration of the second polysilicon layer. The gate length is set by forming a thick oxide film so as to bite into the first polysilicon layer by the accelerated oxidation method using the fact that the oxide film is easily formed on the polysilicon layer having a high impurity concentration. Even if the width of the polysilicon layer is set at the manufacturing limit, it is possible to set a fine gate length by forming a thick oxide film in a self-aligning manner. There are advantages.
[0041]
In addition, such a fine structure can be formed in a self-aligned manner, which is easy to manufacture and has an advantage that a nonvolatile semiconductor memory device with a miniaturized memory element can be formed. The chip size of the conductive semiconductor memory device can be further reduced, and the coupling ratio can be increased. Therefore, even if the power supply voltage is low, the floating gate voltage V _FG Can be set to a large value.
[0042]
In addition, the present invention utilizes the fact that the polysilicon layer of the floating gate is two layers and the polysilicon layer in contact with the tunnel oxide film is oxidized faster than the polysilicon layer on the control gate side. The gate length can be set, and there is an advantage that a memory cell having a desired coupling ratio can be formed with high accuracy.
Further, when a thick oxide film is formed so as to penetrate into the polysilicon layer, the growth rate of the oxide film is constant if the manufacturing conditions of the polysilicon layer are the same. Therefore, if the line width is constant, the gate length narrowed by this thick oxide film can be made extremely fine, so that the coupling ratio becomes a very large value, and if the cell size is miniaturized, the polysilicon layer Surface area ratio (W ₂ / W ₁ ) Is a manufacturing method that has a large effect on scaling because the couple ratio naturally changes in the direction of increasing.
[Brief description of the drawings]
1A and 1B show an embodiment of a nonvolatile semiconductor memory device according to the present invention, in which FIG. 1A is a plan view thereof, FIG. 1B is a cross-sectional view taken along line XX, and FIG. It is sectional drawing along the YY line.
FIGS. 2A to 2D are cross-sectional views illustrating an example of the nonvolatile semiconductor memory device and the manufacturing method thereof shown in FIG.
FIGS. 3A to 3F are cross-sectional views showing another embodiment of the nonvolatile semiconductor memory device and the method for manufacturing the same of the present invention. FIGS.
4A to 4H are cross-sectional views showing another embodiment of the nonvolatile semiconductor memory device and the method for manufacturing the same according to the present invention.
FIG. 5 is an equivalent circuit diagram of a conventional nonvolatile semiconductor memory device.
FIG. 6 is a schematic explanatory diagram of a nonvolatile memory element.
FIG. 7 is a cross-sectional view of a conventional nonvolatile memory device.
FIG. 8 is a cross-sectional view showing another example of a conventional nonvolatile memory element.
[Explanation of symbols]
11 Semiconductor substrate
12 Source / drain regions
13 Tunnel insulating film
14, 15, 14a, 15a polysilicon layer
16 Floating gate
17, 17a Oxide film
18, 18b Oxide film
18a Side wall oxide film
19 Capacitive insulating film
20 Polysilicon layer
21 Silicide layer
22 Control gate layer
30, 30a Silicon nitride layer

Claims

A first conductive layer coated on the gate insulating film, a conductive two-layered structure by coating the second conductive layer having a lower impurity concentration compared to the impurity concentration of the first conductive layer on the first conductive layer Forming a layer and patterning it to form a floating gate of a conductive layer having a two-layer structure having the same length in the gate length direction, and using an enhanced oxidation process in which the oxidation rate increases as the impurity concentration increases Gates of the first conductive layer are formed by oxidizing the side walls of the first conductive layer and the second conductive layer to form an oxide film thicker than the oxide film on the side walls of the second conductive layer on the side walls of the first conductive layer. A floating gate having a length shorter than the gate length of the second conductive layer is formed, and then the oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer is removed. And part of oxide film formed on source / drain regions Etching is performed so as to remain without being removed by etching, and then a capacitive insulating film is formed to cover the etched floating gate, and a conductive layer serving as a control gate is further formed to cover the capacitive insulating film. A method for manufacturing a nonvolatile semiconductor memory device.

A first conductive layer coated on the gate insulating film, a conductive two-layered structure by coating the second conductive layer having a lower impurity concentration compared to the impurity concentration of the first conductive layer on the first conductive layer Forming a layer and patterning it to form a floating gate of a conductive layer having a two-layer structure having the same length in the gate length direction, and using an enhanced oxidation process in which the oxidation rate increases as the impurity concentration increases Gates of the first conductive layer are formed by oxidizing the side walls of the first conductive layer and the second conductive layer to form an oxide film thicker than the oxide film on the side walls of the second conductive layer on the side walls of the first conductive layer. A floating gate having a length shorter than the gate length of the second conductive layer is formed, and then the oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer is removed. And part of oxide film formed on source / drain regions Etching treatment to remain without being removed by etching, followed by forming a conductive spacer contacting the second conductive layer over the sidewalls of the second conductive layer and the oxide film on the sidewalls of the first conductive layer, Thereafter, a capacitive insulating film is formed to cover the second conductive layer and the conductive spacer, and a conductive layer to be a control gate is formed to cover the capacitive insulating film. .

The method of manufacturing a nonvolatile semiconductor memory device,
Forming a stacked region by sequentially depositing a first conductive layer on the gate insulating film, a second conductive layer having an impurity concentration lower than that of the first conductive layer, and a protective film;
Patterning the stacked region, and introducing and diffusing impurities into the removed region to form source / drain regions;
Use enhanced oxidation process oxidation rate higher impurity concentration becomes higher to oxidize the sidewalls and the source and drain regions of the first conductive layer and the second conductive layer to form an insulating region, the insulating region gate length gate length of the second conductive layer of the first conductive layer with a thickness rather than the first conductive layer oxide film of the oxide film formed on the side wall is formed on a sidewall of the second conductive layer Forming a floating gate formed shorter than,
Removing the protective film;
The oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer and a part of the oxide film formed on the source / drain regions remain without being etched away. Etching process so that,
Forming an insulating film covering the laminated region having the oxide film on the side wall of the first conductive layer , which is patterned;
Forming a third conductive layer disposed on the stacked region with the insulating film interposed therebetween, and a method for manufacturing a nonvolatile semiconductor memory device having a floating gate .

The method of manufacturing a nonvolatile semiconductor memory device,
Forming a stacked region by sequentially depositing a first conductive layer on the gate insulating film, a second conductive layer having an impurity concentration lower than that of the first conductive layer, and a protective film;
Patterning the stacked region, and introducing and diffusing impurities into the removed region to form source / drain regions;
Use enhanced oxidation process oxidation rate higher impurity concentration becomes higher to oxidize the sidewalls and the source and drain regions of the first conductive layer and the second conductive layer to form an insulating region, the insulating region gate length gate length of the second conductive layer of the first conductive layer with a thickness rather than the first conductive layer oxide film of the oxide film formed on the side wall is formed on a sidewall of the second conductive layer Forming a floating gate formed shorter than,
The oxide film on the side wall of the second conductive layer is removed by etching, and the thick oxide film on the side wall of the first conductive layer and a part of the oxide film formed on the source / drain regions remain without being etched away. Etching process so that,
Forming a conductive spacer contacting the second conductive layer over the oxide film on the sidewalls of the first conductive layer of the second conductive layer,
Forming an insulating film covering the laminated region having the oxide film on the side wall of the first conductive layer , which is patterned;
Forming a third conductive layer disposed on the stacked region with the insulating film interposed therebetween, and a method for manufacturing a nonvolatile semiconductor memory device having a floating gate .