JP3876403B2 - Fading frequency estimation circuit and CDMA receiver including the circuit - Google Patents

Description

と表すことができる。
【０００６】
【発明が解決しようとする課題】
前述の（２）式を基に移動機の移動速度に対応するフェージング周波数を推定する場合、受信信号ｓ（ｔ）は、実際には雑音が含まれることになる。そこで、受信信号ｒ（ｔ）を信号成分ｓ（ｔ）と雑音成分ｎ（ｔ）とからなるものとすると、フェージングの時間相関値ρ’（τ）は、

となる。但し、Ｓ＝＜｜ｓ（ｔ）｜² ＞、Ｎ＝＜｜ｎ（ｔ）｜² ＞を示す。
【０００７】
即ち、フェージングの時間相関値は、受信信号のＳ／Ｎに依存することになり、同一のフェージング周波数の場合でも、Ｓ／Ｎによって異なる推定結果となる問題がある。特に、移動通信システムに於いては、雑音成分ｎ（ｔ）が大きいものであるから、誤った推定結果が得られる問題がある。
本発明は、Ｓ／Ｎに影響されないフェージング周波数の推定結果が得られるようにし、受信装置の特性を向上することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のフェージング周波数推定回路は、図１を参照して説明すると、各フィンガ部４−１〜４−ｎの逆拡散部６からの受信ベースバンド信号のパイロット信号を入力してフェージング周波数推定値を出力するフェージング周波数推定回路（フェージング周波数推定部１０）であって、パイロット信号をスロット時間を単位とした複数組の遅延検波を行った遅延検波出力のそれぞれ実数部を抽出して複数組のスロット時間相関値を出力する遅延検波部と、この遅延検波部からの前記複数組のスロット時間相関値の最小スロット遅延による遅延検波出力対応のスロット時間相関値を分母とし、他のスロット遅延による遅延検波出力対応のスロット時間相関値を分子として処理して、フェージング周波数推定値を出力するフェージング周波数判定部とを備えている。
【０００９】
又フェージング周波数判定部は、複数組のスロット時間相関値をそれぞれ複数スロットにわたり平均化する平均化部を備えることができる。又複数組のスロット時間相関値を平均化部により平均化し、平均化スロット時間相関値の符号ビットをアドレスとして、フェージング周波数推定値の範囲を読出すフェージング周波数決定用テーブルを備えることができる。又複数スロットにわたり平均化部により平均化した遅延検波出力を、送受信間の周波数偏差に基づく位相回転を補正する位相回転部と、この位相回転部により位相補正した遅延検波出力の実数部を抽出して、スロット時間相関値を出力する実数成分抽出部とを備えることができる。
【００１０】
又本発明のＣＤＭＡ受信装置は、拡散コードで拡散変調した信号を受信し、該受信信号を拡散コードで逆拡散復調して受信処理するＣＤＭＡ受信装置であって、少なくとも複数スロットチャネル推定時の重み付けを制御する為のフェージング周波数推定値を出力する前記フェージング周波数推定回路（フェージング周波数推定部１０）を備えている。
【００１１】
【発明の実施の形態】
図１は本発明の実施の形態の説明図であり、１はアンテナ、２は受信部、３はＡＤ変換器（Ａ／Ｄ）、４−１〜４−ｎはフィンガ部、５，６は逆拡散部、７は同期検波部、８は重み付け処理部、９はサーチャ部、１０はフェージング周波数推定部（本発明のフェージング周波数推定回路を以下「フェージング周波数推定部」と称する）、１１は重み係数制御部、１２はＳＩＲ（Ｓignal to Ｉnterference Ｒatio；信号対干渉波電力比）推定部、１３はＴＰＣ（Ｔransmit ＰowerＣontrol；送信電力制御）ビット作成部、１４はフィンガ合成部を示す。
【００１２】
アンテナ１を介して受信部２により受信した信号を周波数変換して受信ベースバンド信号とし、ＡＤ変換器３によりディジタル受信ベースバンド信号に変換し、フィンガ部４−１〜４−ｎとサーチャ部９とに入力する。サーチャ部９は、受信ベースバンド信号と参照コードとの相関値を求め、複数のパスに対応した逆拡散タイミングを決定して、それぞれフィンガ部４−１〜４−ｎに加える。
【００１３】
各フィンガ部４−１〜４−ｎは、サーチャ部９により求めた遅延パス対応の逆拡散タイミングに従って逆拡散部５，６に於いて逆拡散処理する。アンテナ１により受信した信号は、上りリンク（移動機から基地局へのリンク）は、データチャネルと制御チャネルとを直交変調したものであり、従って、逆拡散部５により逆拡散復調してＩ軸成分のデータを出力し、逆拡散部６により逆拡散復調してＱ軸成分の制御チャネルのパイロット信号を出力することができる。
【００１４】
同期検波部７は、重み付け処理部で適当な重みを用いて求めた複数スロットチャネル推定値を用いて、位相回転したデータを補正し、フィンガ合成部１４に入力して合成し、復調データとして、図示を省略した音声，データ等の受信処理部に転送する。又逆拡散部６からのパイロット信号をフェージング周波数推定部１０とＳＩＲ推定部１２とに入力し、フェージング周波数推定部１０に於いて、移動機の移動速度を推定できるフェージング周波数を推定する。この場合、前述の従来例のフェージングの時間相関値ρ’（τ）によると、雑音成分による推定誤差が大きくなるから、本発明に於いては、複数組のスロット時間相関値を求め、最小スロット遅延による遅延検波出力対応のスロット時間相関値を分母とし、他の遅延検波出力対応のスロット時間相関値を分子とした時間相関値の比を用いるものである。
【００１５】
即ち、１スロット時間をτとすると、（ｔ−τ）と（ｔ−２τ）との異なるスロット遅延によるスロット時間相関値の比をフェージング周波数の推定値νとするものである。即ち、（ｔ−τ）のスロット遅延による１スロット時間相関値を分母とし、他の（ｔ−２τ）のスロット遅延による２スロット時間相関値を分子として、

として、フェージング周波数推定値νを求める。なお、＜＞は、時間平均を示す。又他のスロット遅延によるスロット時間相関値を求めて、フェージング周波数推定値を算出することができる。この推定値νは（４）式から判るように、雑音成分ｎ（ｔ）を含まないものとなり、雑音成分の多い環境下に於いても、長時間平均することにより、ほぼ正確な推定値を得ることができる。この場合、例えば、１５スロットにより１フレームを構成し、１フレームを１０ｍｓとすると、１スロット時間は６６６μｓとなる。
【００１６】
フェージング周波数推定部１０は、前述のフェージング周波数の推定値νを求める構成を有するものであり、この推定値νをサーチャ部９と重み係数制御部１１とに入力する。この重み係数制御部１１は、複数スロットを用いたチャネル推定時の各スロット対応に重み係数を求めて重み付け処理部８を制御するものである。例えば、フェージング周波数の推定値νが大きい場合はｆ_D が小さい場合に対応し、フェージング周波数の推定値νが小さい場合はｆ_D が大きい場合に対応する。このことから、フェージング周波数の推定値νが大きい場合は自スロットから離れたスロットに対する重みを大きくし、フェージング周波数の推定値νが小さい場合は重みを小さくする。
【００１７】
又ＳＩＲ推定部１２は、パイロット信号を基にＳＩＲ（信号対干渉波の電力比）を推定し、ＴＰＣビット作成部１３に入力する。ＴＰＣビット作成部１３は、ＳＩＲと基準値とを比較して、ＳＩＲが基準値を下回らないように、ＴＰＣ（送信電力制御）ビットを作成して、図示を省略した送信処理部へ転送する。この場合のＳＩＲ推定部１２は、フェージング周波数推定部１０からの推定値νを基にＴＰＣビット作成部１３を制御するか否かを決定することができる。
【００１８】
図２は本発明の実施の形態の同期検波部の説明図であり、１５はスロット内同相加算部、１６は複素共役部（ｃｏｎｊ）、１７は実数部抽出部（Ｒｅ〔〕）、ＤＬ１１〜ＤＬ１４，ＤＬ２１，ＤＬ２２は１スロットの遅延回路（Ｔｓ）、ＭＬ０は同期検波を行う為の乗算器、ＭＬ１〜ＭＬ５は重み係数ｗ１〜ｗ５を乗算する乗算器、ＡＤＤは加算器を示す。なお、５スロット分のチャネル推定値を用いる場合を示すが、スロット数はこれに限定されるものではなく、更に多数のスロット分のチャネル推定値を用いることも可能である。
【００１９】
遅延回路ＤＬ２１に入力される逆拡散後のデータ信号は、逆拡散部５（図１参照）により逆拡散されて出力されたデータであり、遅延回路ＤＬ２１，ＤＬ２２を介して乗算器ＭＬ０に入力される。又逆拡散後のパイロット信号は、逆拡散部６（図１参照）により逆拡散されて出力されたパイロット信号であり、スロット内同相加算部１５に於いてスロット内の同相加算が行われてチャネル推定値となる。このチャネル推定値のＳ／Ｎを改善する為に、複数スロットにわたり同相加算を行うことが考えられる。
【００２０】
その場合、フェージング周波数が大きいと、同期検波すべきデータから時間的に離れているスロットのチャネル推定値の信頼度が低いものとなり、又フェージング周波数が小さいと、各スロット毎の信頼度には大きな差がないことになる。そこで、スロット内同相加算したパイロット信号について、複数のスロット間の同相加算を行う場合に、フェージング周波数推定値に対応した重み係数ｗ１〜ｗ５を乗算して加算することにより、チャネル推定値のＳ／Ｎを一層改善することができる。
【００２１】
即ち、スロット内同相加算されたスロット毎のチャネル推定値を、乗算器ＭＬ１と、遅延回路ＤＬ１１〜ＤＬ１４により順次１スロット分遅延して乗算器ＭＬ２〜ＭＬ５とに入力し、各乗算器ＭＬ１〜ＭＬ５に於いて重み係数ｗ１〜ｗ５を乗算することにより、チャネル推定値を得るもので、このチャネル推定値を複素共役部１６を介して乗算器ＭＬ０に入力し、遅延回路ＤＬ２１，ＤＬ２２によりスロット時間を調整した逆拡散後のデータの同期検波を行い、実数部抽出部１７により実数を抽出して復調データとする。
【００２２】
前述の重み係数ｗ１〜ｗ５は、例えば、
フェージング周波数が小さい場合
｛ｗ１，ｗ２，ｗ３，ｗ４，ｗ５｝＝｛1.0 ，1.0 ，1.0 ，1.0 ，1.0 ｝
フェージング周波数が中くらいの場合
｛ｗ１，ｗ２，ｗ３，ｗ４，ｗ５｝＝｛0.4 ，0.8 ，1.0 ，0.8 ，0.4 ｝
フェージング周波数が大きい場合
｛ｗ１，ｗ２，ｗ３，ｗ４，ｗ５｝＝｛0.0 ，0.0 ，1.0 ，0.0 ，0.0 ｝
とすることができるもので、前述のフェージング周波数推定値を基に重み係数ｗ１〜ｗ５を制御することができる。なお、重み係数ｗ１〜ｗ５の値は、前述の場合と異なる値とすることも可能である。
【００２３】
図３は本発明の実施の形態のフェージング周波数推定部の説明図であり、２０−１〜２０−ｎはフィンガ対応部、２１はシンボル加算部、２２は遅延検波部、２３はフィンガ合成部、２４はフェージング周波数判定部を示す。フィンガ対応部２０−１〜２０−ｎのシンボル加算部２１に、図１に示すフィンガ部４−１〜４−ｎの逆拡散部６からのパイロット信号が入力される。
【００２４】
フィンガ対応部２０−１〜２０−ｎは、シンボル加算部２１と遅延検波部２２とを含み、シンボル加算部２１は、パイロット信号を例えば１スロットについてシンボル加算して遅延検波部２２に入力する。この遅延検波部は、例えば、１スロットの遅延検波と、２スロットの遅延検波とを行う構成を有し、それぞれ１スロット時間相関値と２スロット時間相関値とをフィンガ合成部２３に入力し、各フィンガ部２０−１〜２０−ｎからの時間相関値を合成してフェージング周波数判定部２４に入力する。そして、前述の（４）式に基づいたフェージング周波数推定値を出力する。
【００２５】
図４は本発明の実施の形態の遅延検波部の説明図であり、図３の遅延検波部２２の要部を示すもので、３０，３１は乗算部、３２，３３は１スロット分の遅延回路（Ｔｓ）、３４，３５は複素共役部（ｃｏｎｊ）、３６，３７は実数成分抽出部（Ｒｅ〔〕）を示す。シンボル加算部２１（図２参照）により加算されたパイロット信号を乗算部３０，３１に入力し、１スロット時間（Ｔｓ）の遅延回路３２を介したパイロット信号を複素共役部３４を介して乗算部３０に入力し、又２個の遅延回路３２，３３により遅延されたパイロット信号を複素共役部３５を介して乗算部３１に入力して遅延検波を行う。
【００２６】
この乗算部３０，３１からの遅延検波出力の実数部を、実数成分抽出部３６，３７により抽出し、それぞれ１スロット時間相関値と２スロット時間相関値として出力する。即ち、Ｔｓ＝τとすると、（４）式の分母の１スロット時間相関値の実数成分Ｒｅ〔ｒ（ｔ）ｒ^* （ｔ−τ）〕と分子の２スロット時間相関値の実数成分Ｒｅ〔ｒ（ｔ）ｒ^* （ｔ−２τ）〕とを出力することになる。
【００２７】
図５は本発明の実施の形態のフェージング周波数判定部の説明図であり、図３のフェージング周波数判定部２４の要部を示すもので、４０，４１は平均化処理部（Ａｖｅ）、４２は逆数部、４３は乗算部、４４は符号ビット抽出部（Ｓｇｎ）、４５は負の最大値設定部（−ｍａｘ）、４６はセレクタ（ｓｅｌ）を示す。フィンガ合成部２３（図２参照）により合成された１スロット時間相関値と２スロット時間相関値とを、それぞれ平均化処理部４０，４１に入力して、ｍスロットについて平均化処理し、１スロット時間相関値を逆数部４２により逆数として、乗算部４３に入力する。従って、乗算部４３からは、前述の（４）式に従った時間相関値の比のフェージング周波数推定値νを出力することができる。
【００２８】
又セレクタ４６は、１スロット時間相関値の平均値の符号が正であるか負であるかにより、負の最大値とフェージング周波数推定値νとの何れかを選択出力する。この場合、１スロット時間相関値の平均値の符号が負であると、移動速度が大きいことを示すので、最大値設定部４５に予め設定した最大速度を示す推定値を選択してセレクタ４６から出力するものである。
【００２９】
図６はフェージング周波数と時間相関値と推定値との説明図であり、キャリア周波数２ＧＨｚ、スロット長６２５μｓの場合の理論値について、フェージング周波数〔Ｈｚ〕を横軸、推定値νを縦軸として、１スロット時間相関値ρ（１）と、２スロット時間相関値ρ（２）と、前述の（４）式に従った推定値ν＝ρ（２）／ρ（１）とを示す。
【００３０】
この場合のフェージング周波数推定値νは、フェージング周波数ｆ_D ＝５８０Ｈｚ付近で発散する。これは、約３１０ｋｍ／ｈの移動速度に相当するフェージング周波数推定値である。又１スロット時間相関値ρ（１）の符号は、移動速度が約３１０ｋｍ／ｈ以下の場合は正、その移動速度を超えた場合は負となるから、その符号の正負により移動機の移動速度が低速であるか高速であるかを区別することができる。又図５に於けるセレクタ４６は、移動速度が３１０ｋｍ／ｈを超えた時に、予め設定した最大速度に相当する推定値を出力する場合を示す。
【００３１】
又ｎスロット時間相関値と２ｎスロット時間相関値とを基にフェージング周波数推定値νを求めることもできる。この場合、図６のグラフの横軸を１／ｎ倍にしたものとなる。即ち、推定値νが発散するフェージング周波数が５８０Ｈｚの１／ｎとなるから、ｎを大きくする程、低速時の詳細な推定が可能となる。その反面、推定可能の上限が低くなる。又更に多数のスロットの時間相関値を組合せて用いてフェージング周波数を推定することもできる。
【００３２】
図７は本発明の他の実施の形態のフェージング周波数判定部の説明図であり、（Ａ），（Ｂ），（Ｃ）は、それぞれフェージング周波数推定値を読出すテーブルを備えた構成を示す。即ち、（Ａ）は、１〜ｎスロット時間相関値をそれぞれ平均化部５１−１〜５１−ｎによりｍスロットにわたり平均化する。なお、ｎ＝２として１スロット時間相関値と２スロット時間相関値とを出力する遅延検波部は図３に示すものであるが、更に、１〜ｎスロット時間相関値は、例えば、遅延回路（Ｔｓ）をｎ個縦続接続し、それぞれの遅延回路（Ｔｓ）の遅延出力を複素共役部を介して乗算部に入力し、シンボル加算されたパイロット信号に乗算して実数成分を抽出する構成によって得ることができる。
【００３３】
各平均化部５１−１〜５１−ｎによる平均化時間相関値の全ビットの中の一部の複数ビットを、複数ビット抽出部５２−１〜５２−ｎにより抽出して、フェージング周波数決定用テーブル５３のアドレスとし、このｎ×（複数ビット）のアドレスによって、フェージング周波数推定値を読出すものである。
【００３４】
なお、平均化した時間相関値の全ビットをフェージング周波数決定用テーブル５３のアドレスとすることも可能であるが、テーブル容量が大きくなる。そこで、（Ａ）に示す実施の形態のように、複数ビット抽出部５２−１〜５２−ｎに於いて、例えば、平均化時間相関値の上位２ビットを抽出してアドレスとするもので、比較的小さい容量のテーブル構成とすることができる。その場合に、例えば、ｎ＝４とすると、２５６個のフェージング周波数推定値の一つを、フェージング周波数決定用テーブル５３から選択して読出すことができる。
【００３５】
又（Ｂ）は、１〜ｎスロット時間相関値をそれぞれ平均化部６１−１〜６１−ｎによりｍスロットにわたり平均化し、符号ビット抽出部６２−１〜６２−ｎにより平均化時間相関値の符号ビットを抽出して、フェージング周波数決定用テーブル６３のアドレスとし、フェージング周波数推定値を読出す。この実施の形態に於けるフェージング周波数決定用テーブル６３は、前述の（Ａ）の実施の形態に於けるフェージング周波数決定用テーブル５３に比較して容量を小さくすることができる。但し、フェージング周波数の範囲を推定する推定値を出力するものである。
【００３６】
例えば、図６に於いて、１スロット時間相関値の符号は、約５８０〔Ｈｚ〕以下のフェージング周波数の時に正、それ以上の時に負となり、又２スロット時間相関値の符号は、約２８０〔Ｈｚ〕以下の時に正、約２８８〜６５０〔Ｈｚ〕の時に負、それ以上の時に正となる。そこで、３スロット時間相関値を含めて、図８に示すようにフェージング周波数の範囲を推定することができる。
【００３７】
例えば、１〜３スロット時間相関値の符号が総て正の場合、フェージング周波数ｆ_D は１９２〔Ｈｚ〕以下で、移動速度は低速であると判定することができる。又１スロット時間相関値と２スロット時間相関値との符号が共に負の場合は、フェージング周波数ｆ_D は、５７５〜６５９〔Ｈｚ〕の範囲内であり、又１スロット時間相関値の符号が負、２スロット時間相関値の符号が正の場合は、フェージング周波数ｆ_D は、６５９〔Ｈｚ〕以上の範囲であり、移動速度は高速であると判定することができる。このように、フェージング周波数決定用テーブル６３は、複数の異なる平均化時間相関値の符号ビットをアドレスとして、フェージング周波数決定用テーブル５３から、フェージング周波数の範囲を示す推定値を読出すことができる。
【００３８】
又（Ｃ）は、（Ｂ）と同一の符号は同一機能部分を示し、６４−１〜６４−ｎは１〜ｎスロット時間相関値の符号ビットを抽出する符号ビット抽出部である。この場合、１〜ｎスロット時間相関値のそれぞれ符号ビットを抽出し、その符号ビットを平均化部６１−１〜６１−ｎに於いてｍスロットにわたり平均化し、その平均化符号ビットを、フェージング周波数決定用テーブル６３のアドレスとする。この場合の平均化処理に於いて、符号ビットのみを加算するから、加算回路が（Ｂ）に於ける平均化部の加算回路に比較して簡単化することができる。又符号ビットをｍスロット分加算して１／ｍする平均化処理するから、平均化符号ビットが出力されることになり、符号ビット抽出部６２−１〜６２−ｎを省略した回路構成とすることもできる。
【００３９】
図９は本発明の実施の形態の位相偏差補正機能を有するフェージング周波数推定部の説明図であり、７０，７１は乗算部、７２，７３は１スロット分の遅延回路（Ｔｓ）、７４，７５は複素共役部（ｃｏｎｊ）、７６，７７は合成部、７８，７９はｍスロットの平均を求める平均化部、８０−１〜８０−ｎはフィンガ対応部、８１，８２は位相回転部（ｒｏｔ）、８３，８４は実数成分抽出部（Ｒｅ〔〕）を示す。
【００４０】
フィンガ対応部８０−１〜８０−ｎは、乗算部７０，７１と、遅延回路７２，７３と、複素共役部７４，７５とを含む構成で、図４に示す遅延検波部に相当し、それぞれ１スロット時間相関値と２スロット時間相関値とを合成部７６，７７に出力する。この合成部７６，７７によりフィンガ部対応の遅延検波出力を合成し、平均化部７８，７９に入力する。この平均化部７８，７９は、ｍスロットにわたる平均化処理を行って、位相回転部８１，８２に入力する。この位相回転部８１，８２は、ＡＦＣ（自動周波数制御）回路からの位相情報により、位相補正を行い、実数成分抽出部８３，８４により実数部を抽出して、１スロット時間相関値ρ（１）と、２スロット時間相関値ρ（２）とを出力する。
【００４１】
送信側の受信側との間に周波数偏差があると、復調信号の位相回転が発生する。その場合の位相回転は、周波数偏差に対応した方向に比較的低速で回転するものである。これに対して、フェージングによる位相回転は、その方向及び速度がランダム的である。従って、送受信間の周波数偏差による位相回転と、フェージングによる位相回転とを区別することができる。
【００４２】
そこで、送受信間の周波数偏差による位相偏差を補正するもので、位相回転部８１に於いて１スロットの位相偏差Δθを補正し、位相回転部８２に於いて２スロットの位相偏差Δ２θを補正して、実数成分抽出部８３，８４により実数部を抽出し、１スロット時間相関値ρ（１）と２スロット時間相関値ρ（２）とを出力する。それにより、位相偏差を除いた１スロット時間相関値ρ（１）と２スロット時間相関値ρ（２）とを出力することができる。なお、１〜ｎスロット時間相関値を得る場合に於いても、同様に、位相偏差を補正して時間相関値を出力することができる。
【００４３】
図１０は本発明の実施の形態の位相偏差検出機能を有するフェージング周波数推定部の説明図であり、９０は乗算部、９１はセレクタ（ｓｅｌ）、９２，９３は遅延回路（Ｔｓ）、９４，９５は複素共役部（ｃｏｎｊ）、９６は合成部、９７は直列並列変換部（ｓ／ｐ）、９８，９９は平均化部（Ａｖｅ）、１００−１，１００−２はフィンガ対応部、１０１，１０２は位相回転部（ｒｏｔ）、１０３，１０４は実数成分抽出部（Ｒｅ〔〕）、１０５は位相偏差検出部（ｔａｎ^-1）を示す。
【００４４】
この実施の形態は、フィンガ対応部１００−１，１００−２は、図９に於けるフィンガ対応部８０−１〜８０−ｎの遅延検波機能と同様の機能を有するものであるが、乗算部９０に於いて時分割処理する場合を示し、１スロット遅延による処理と２スロット遅延による処理との同一の経路を２本の信号線で表示しており、シンボル加算後のパイロット信号を乗算部９０に入力し、１スロット遅延パイロット信号の複素共役を出力する複素共役部９４と、２スロット遅延パイロット信号の複素共役を出力する複素共役部９５とをセレクタ９１により所定の周期で交互に選択して、乗算部９０に於いて時分割処理を行う場合を示す。なお、時分割処理の他の構成を適用することも可能である。
【００４５】
そして、合成部９６によりフィンガ対応部１００−１，１００−２の出力信号をそれぞれ合成し、直列並列変換部９７に入力し、時分割処理された１スロット遅延による相関値と、２スロット遅延による相関値とを、それぞれ分離して平均化部９８，９９に入力する。この平均化部９８，９９は、図９に於ける平均化部７８，７９に相当し、ｍスロットにわたり平均化処理して、位相回転部１０１，１０２及び位相偏差検出部１０５に入力する。
【００４６】
位相偏差検出部１０５は、前述のように、送受信間の周波数偏差による位相回転を判定し、１スロット間の位相偏差Δθを求め、この位相偏差Δθを基に、位相回転部１０１により位相をΔθ回転し、位相回転部１０２により位相をΔ２θ回転して、それぞれ実数成分抽出部１０３，１０４に入力する。この位相偏差Δθは、自動周波数制御（ＡＦＣ）回路の周波数偏差検出信号に相当し、受信部側の局部発振器の発振位相を制御して、送信側のキャリア位相に追従させることができる。
【００４７】
前述のフェージング周波数推定部を備えたＣＤＭＡ受信装置は、図１に示すように、フェージング周波数推定部１０によるフェージング周波数推定値をサーチャ部９に入力し、このサーチャ部９に於ける同相加算や巡回積分の時間幅を制御することができる。又サーチャ部９に於けるパス設定の更新周期を制御することができる。例えば、移動機の移動速度が大きいことを示すフェージング周波数推定値の場合に、パス設定の更新周期を短くするように制御することができる。
【００４８】
又フェージング周波数推定部１０によるフェージング周波数推定値をＳＩＲ推定部１２に入力し、このＳＩＲ推定部１２に於いて、チャネル推定値を複数スロットを用いて求める場合、例えば、移動機の移動速度が大きいことを示すフェージング周波数推定値の場合に、現在のパイロット信号のみを用いるように制御して、チャネル推定を行い、それを用いてＳＩＲを推定することができる。又ＴＰＣビット作成部１３による送信電力制御ビットを、例えば、移動機の移動速度が大きいことを示すフェージング周波数推定値の場合には作成しないように制御することができる。即ち、移動機の移動速度が大きくて変動が激しい場合に、それに追従して送信電力を制御することによる不可能な為、ＴＰＣを停止して消費電力の抑えることができる。
【００４９】
（付記１）受信ベースバンド信号のパイロット信号を入力してフェージング周波数推定値を出力するフェージング周波数推定回路に於いて、前記パイロット信号をスロット時間を単位とした複数組の遅延検波を行った遅延検波出力のそれぞれ実数部を抽出して複数組のスロット時間相関値を出力する遅延検波部と、該遅延検波部からの前記複数組のスロット時間相関値の最小スロット遅延による遅延検波出力対応のスロット時間相関値を分母とし、他のスロット遅延による遅延検波出力対応のスロット時間相関値を分子として処理して、フェージング周波数推定値を出力するフェージング周波数判定部とを備えたことを特徴とするフェージング周波数推定回路。（１）
（付記２）前記フェージング周波数判定部は、前記複数組のスロット時間相関値をそれぞれ複数スロットにわたり平均化する平均化部を有することを特徴とする付記１記載のフェージング周波数推定回路。（２）
（付記３）前記フェージング周波数判定部は、前記複数組のスロット時間相関値を前記平均化部により平均化し、平均化スロット時間相関値の符号ビットをアドレスとして、フェージング周波数推定値の範囲を読出すフェージング周波数決定用テーブルを有することを特徴とする付記１又は２記載のフェージング周波数推定回路。（３）
【００５０】
（付記４）前記フェージング周波数判定部は、前記複数組のスロット時間相関値の符号ビットを平均化部により平均化した符号ビットによりアドレスを形成し、該アドレスによりフェージング周波数推定値の範囲を読出すフェージング周波数決定用テーブルを有することを特徴とする付記１又は２記載のフェージング周波数推定回路。
（付記５）複数スロットにわたり平均化部により平均化した遅延検波出力を、送受信間の周波数偏差に基づく位相回転を補正する位相回転部と、該位相回転部により位相補正した遅延検波出力の実数部を抽出して前記スロット時間相関値を出力する実数成分抽出部とを備えたことを特徴とする付記１又は２記載のフェージング周波数推定回路。（４）
（付記６）前記パイロット信号をスロット時間を単位とした複数組の遅延検波を行った遅延検波出力のそれぞれ実数部を抽出して複数組のスロット時間相関値を出力する遅延検波部を、前記複数組対応に時分割処理する構成としたことを特徴とする付記１又は２記載のフェージング周波数推定回路。
【００５１】
（付記７）拡散コードで拡散変調した信号を受信し、該受信信号を拡散コードで逆拡散復調して受信処理するＣＤＭＡ受信装置に於いて、少なくとも複数スロットを用いたチャネル推定時の重み付けを制御する為のフェージング周波数推定値を出力する前記請求項１乃至４の何れか１項記載のフェージング周波数推定回路を備えたことを特徴とするＣＤＭＡ受信装置。（５）
（付記８）前記フェージング周波数推定回路からのフェージング周波数推定値を用いて、フィンガ合成時の重み付けを制御する構成を備えたことを特徴とする付記７記載のＣＤＭＡ受信装置。
（付記９）前記フェージング周波数推定回路からのフェージング周波数推定値を用いて、信号対干渉波電力比（ＳＩＲ）を推定するフィンガ部からのパイロット信号に対する重み付けを制御するＳＩＲ推定部を備えことを特徴とする付記７記載のＣＤＭＡ受信装置。
【００５２】
【発明の効果】
以上説明したように、本発明は、パイロット信号をスロット時間を単位とした複数組の遅延検波を行った遅延検波出力のそれぞれ実数部を抽出して複数組のスロット時間相関値を出力する遅延検波部と、この遅延検波部からの複数組のスロット時間相関値の最小スロット遅延による遅延検波出力対応のスロット時間相関値を分母とし、他のスロット遅延による遅延検波出力対応のスロット時間相関値を分子として処理して、フェージング周波数推定値を出力するフェージング周波数判定部とを基本構成としたフェージング周波数判定回路（フェージング周波数推定部１０）であり、フェージング周波数推定値を求める時に、長時間の平均化により雑音成分による影響が小さいものとなり、移動機の移動速度を推定可能とするフェージング周波数推定値をほぼ正確に求めることができる利点がある。従って、このフェージング周波数推定回路を備えたＣＤＭＡ受信装置は、移動機の移動速度が大幅に変化する場合に於いても、その移動速度に対応して変化するフェージング周波数を推定して、複数スロットを用いたチャネル推定時の最適な重み係数制御が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の説明図である。
【図２】本発明の実施の形態の同期検波部の説明図である。
【図３】本発明の実施の形態のフェージング周波数推定部の説明図である。
【図４】本発明の実施の形態の遅延検波部の説明図である。
【図５】本発明の実施の形態のフェージング周波数判定部の説明図である。
【図６】フェージング周波数と時間相関値と推定値との説明図である。
【図７】本発明の他の実施の形態のフェージング周波数判定部の説明図である。
【図８】符号ビットとフェージング周波数の範囲との関係説明図である。
【図９】本発明の実施の形態の位相偏差補正機能を有するフェージング周波数推定部の説明図である。
【図１０】本発明の他の実施の形態の位相偏差補正機能を有するフェージング周波数推定部の説明図である。
【符号の説明】
１ アンテナ
２ 受信部
３ ＡＤ変換器（Ａ／Ｄ）
４−１〜４−ｎ フィンガ部
５，６ 逆拡散部
７ 同期検波部
８ 重み付け処理部
９ サーチャ部
１０ 周波数フェージング推定部
１１ 重み係数制御部
１２ ＳＩＲ推定部
１３ ＴＰＣビット作成部
１４ フィンガ合成部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a fading frequency estimation circuit for estimating a moving speed of a mobile device in a CDMA (Code Division Multiple Access) communication system and a CDMA receiving apparatus equipped with this circuit.
[0002]
[Prior art]
In a receiving apparatus of a CDMA communication system that demodulates data by spreading and modulating the data with a spreading code and despreading the received signal with the spreading code, each signal received via a plurality of paths is subjected to despreading processing. The composition to synthesize is adopted. In such a synthesizing unit, the phase and level of the reception signal corresponding to the path are different, and the in-phase addition process, the weighted addition process, and the like are performed to improve the reception characteristics.
[0003]
Further, in wireless communication between a base station and a mobile device such as a mobile phone, fading occurs in which the reception level and phase change as the mobile device moves. This fading causes a change in frequency corresponding to the moving speed of the mobile device, and this fading frequency (maximum Doppler frequency) f _D [Hz] means that the moving speed of the mobile device is v [m / s], the carrier frequency is f [Hz], and the speed of light is c [m / s].
f _D = (V / c) · f (1)
It is represented by
[0004]
Therefore, the greater the moving speed v of the mobile device, the shorter the period of change in the reception level and phase. Therefore, it is conceivable to control the reception process such as the in-phase addition process and the weighted addition process described above so as to estimate the moving speed v of the mobile device and compensate for the change in the reception level and phase.
[0005]
A means for estimating the fading frequency using the time correlation value of the received signal can be considered. For example, s (t) is the received signal and s is the complex conjugate of the received signal. ^* (T), Re [] is the real part of the complex number, <> is the time average, J ₀ Assuming that (t) is a zeroth-order Bessel function of the first kind, the theoretical value ρ (τ) of the time correlation value of fading is

It can be expressed as.
[0006]
[Problems to be solved by the invention]
When the fading frequency corresponding to the moving speed of the mobile device is estimated based on the above equation (2), the reception signal s (t) actually includes noise. Therefore, when the received signal r (t) is composed of a signal component s (t) and a noise component n (t), the time correlation value ρ ′ (τ) of fading is

It becomes. However, S = <| s (t) | ² >, N = <| n (t) | ² >.
[0007]
That is, the time correlation value of fading depends on the S / N of the received signal, and there is a problem that estimation results differ depending on the S / N even in the case of the same fading frequency. In particular, in the mobile communication system, there is a problem that an erroneous estimation result can be obtained because the noise component n (t) is large.
It is an object of the present invention to obtain a fading frequency estimation result that is not affected by S / N and to improve the characteristics of a receiving apparatus.
[0008]
[Means for Solving the Problems]
The fading frequency estimation circuit of the present invention will be described with reference to FIG. 1. A fading frequency estimation value is obtained by inputting a pilot signal of a received baseband signal from the despreading unit 6 of each finger unit 4-1 to 4-n. Is a fading frequency estimation circuit (fading frequency estimation unit 10) that extracts a real part of each of the delayed detection outputs obtained by performing a plurality of sets of delay detection of the pilot signal in units of slot time, and a plurality of sets of slots. A delay detection unit that outputs a time correlation value, and a delay detection by another slot delay using a slot time correlation value corresponding to the delay detection output by the minimum slot delay of the plurality of sets of slot time correlation values from the delay detection unit as a denominator Fading frequency judgment that processes the output-corresponding slot time correlation value as a numerator and outputs the fading frequency estimation value It is equipped with a door.
[0009]
The fading frequency determination unit may include an averaging unit that averages a plurality of sets of slot time correlation values over a plurality of slots. Further, a fading frequency determination table can be provided which averages a plurality of sets of slot time correlation values by an averaging unit and reads out the range of the fading frequency estimation value by using the sign bit of the average slot time correlation value as an address. The delay detection output averaged by the averaging unit over multiple slots is extracted from the phase rotation unit that corrects the phase rotation based on the frequency deviation between transmission and reception, and the real part of the delay detection output that is phase corrected by this phase rotation unit. A real number component extraction unit that outputs a slot time correlation value.
[0010]
The CDMA receiving apparatus of the present invention is a CDMA receiving apparatus that receives a signal that has been spread-modulated with a spreading code, despreads the received signal with a spreading code, and receives and processes the received signal. The fading frequency estimation circuit (fading frequency estimation unit 10) that outputs a fading frequency estimation value for controlling the frequency is provided.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is an explanatory diagram of an embodiment of the present invention, wherein 1 is an antenna, 2 is a receiving unit, 3 is an AD converter (A / D), 4-1 to 4-n are finger units, and 5 and 6 are Despreading unit, 7 is a synchronous detection unit, 8 is a weighting processing unit, 9 is a searcher unit, 10 is a fading frequency estimation unit (the fading frequency estimation circuit of the present invention is hereinafter referred to as “fading frequency estimation unit”), and 11 is a weight. A coefficient control unit, 12 is an SIR (Signal to Interference Ratio) estimation unit, 13 is a TPC (Transmit Power Control) bit creation unit, and 14 is a finger synthesis unit.
[0012]
The signal received by the receiving unit 2 via the antenna 1 is frequency-converted into a reception baseband signal, converted into a digital reception baseband signal by the AD converter 3, and the finger units 4-1 to 4-n and the searcher unit 9 And enter. The searcher unit 9 obtains a correlation value between the received baseband signal and the reference code, determines despreading timings corresponding to a plurality of paths, and adds them to the finger units 4-1 to 4-n, respectively.
[0013]
Each finger unit 4-1 to 4-n performs despreading processing in the despreading units 5 and 6 according to the despread timing corresponding to the delay path obtained by the searcher unit 9. The signal received by the antenna 1 is obtained by orthogonally modulating the data channel and the control channel in the uplink (link from the mobile station to the base station). The component data can be output and despread and demodulated by the despreading unit 6 to output the pilot signal of the Q-axis component control channel.
[0014]
The synchronous detection unit 7 corrects the phase-rotated data using the multi-slot channel estimation value obtained by using an appropriate weight in the weighting processing unit, and inputs and synthesizes the data to the finger synthesis unit 14 to obtain demodulated data. Transfer to a reception processing unit for voice, data, etc., not shown. The pilot signal from the despreading unit 6 is input to the fading frequency estimation unit 10 and the SIR estimation unit 12, and the fading frequency estimation unit 10 estimates a fading frequency that can estimate the moving speed of the mobile device. In this case, according to the time correlation value ρ ′ (τ) of fading in the conventional example described above, the estimation error due to the noise component becomes large. Therefore, in the present invention, a plurality of slot time correlation values are obtained and the minimum slot is obtained. A ratio of time correlation values using a slot time correlation value corresponding to delay detection output due to delay as a denominator and a slot time correlation value corresponding to another delay detection output as a numerator is used.
[0015]
That is, assuming that 1 slot time is τ, the ratio of slot time correlation values due to different slot delays of (t−τ) and (t−2τ) is used as the fading frequency estimated value ν. That is, with the 1-slot time correlation value due to the slot delay of (t−τ) as the denominator and the 2-slot time correlation value due to the slot delay of the other (t−2τ) as the numerator,

As a result, a fading frequency estimation value ν is obtained. In addition, <> shows a time average. In addition, it is possible to calculate a fading frequency estimation value by obtaining a slot time correlation value due to another slot delay. As can be seen from the equation (4), the estimated value ν does not include the noise component n (t). Even in an environment with a lot of noise components, the estimated value ν is averaged over a long period of time to obtain an almost accurate estimated value. Obtainable. In this case, for example, if one frame is composed of 15 slots and one frame is 10 ms, one slot time is 666 μs.
[0016]
The fading frequency estimation unit 10 has a configuration for obtaining the aforementioned fading frequency estimation value ν, and inputs this estimation value ν to the searcher unit 9 and the weighting factor control unit 11. The weighting factor control unit 11 controls the weighting processing unit 8 by obtaining a weighting factor corresponding to each slot at the time of channel estimation using a plurality of slots. For example, if the estimated value ν of the fading frequency is large, f _D If the estimated fading frequency ν is small, f _D This corresponds to the case where is large. For this reason, when the estimated value ν of the fading frequency is large, the weight for the slot far from the own slot is increased, and when the estimated value ν of the fading frequency is small, the weight is decreased.
[0017]
The SIR estimation unit 12 estimates SIR (signal-to-interference wave power ratio) based on the pilot signal and inputs it to the TPC bit creation unit 13. The TPC bit creation unit 13 compares the SIR with a reference value, creates a TPC (transmission power control) bit so that the SIR does not fall below the reference value, and transfers the TPC bit to a transmission processing unit (not shown). In this case, the SIR estimation unit 12 can determine whether to control the TPC bit creation unit 13 based on the estimated value ν from the fading frequency estimation unit 10.
[0018]
FIG. 2 is an explanatory diagram of the synchronous detection unit according to the embodiment of the present invention, in which 15 is an in-slot in-phase addition unit, 16 is a complex conjugate unit (conj), 17 is a real part extraction unit (Re []), and DL11- DL14, DL21, and DL22 are 1-slot delay circuits (Ts), ML0 is a multiplier for performing synchronous detection, ML1 to ML5 are multipliers for multiplying weight coefficients w1 to w5, and ADD is an adder. In addition, although the case where the channel estimated value for 5 slots is used is shown, the number of slots is not limited to this, and channel estimated values for a larger number of slots can be used.
[0019]
The despread data signal input to the delay circuit DL21 is data that has been despread by the despreading unit 5 (see FIG. 1) and is output to the multiplier ML0 via the delay circuits DL21 and DL22. The The pilot signal after despreading is a pilot signal that is despread by the despreading unit 6 (see FIG. 1) and is output. Estimated value. In order to improve the S / N of the channel estimation value, it is conceivable to perform in-phase addition over a plurality of slots.
[0020]
In that case, if the fading frequency is large, the reliability of the channel estimation value of the slot that is temporally separated from the data to be synchronously detected is low, and if the fading frequency is small, the reliability of each slot is large. There will be no difference. Therefore, when performing in-phase addition between a plurality of slots for a pilot signal subjected to in-slot in-phase addition, by multiplying and adding weighting factors w1 to w5 corresponding to fading frequency estimation values, S / of the channel estimation value is obtained. N can be further improved.
[0021]
That is, the channel estimation value for each slot subjected to the in-slot addition in the slot is sequentially delayed by one slot by the multiplier ML1 and the delay circuits DL11 to DL14, and is input to the multipliers ML2 to ML5. The channel estimation value is obtained by multiplying by weighting factors w1 to w5, and this channel estimation value is input to the multiplier ML0 via the complex conjugate section 16, and the slot time is determined by the delay circuits DL21 and DL22. Synchronous detection of the adjusted despread data is performed, and a real number is extracted by the real part extraction unit 17 to obtain demodulated data.
[0022]
The aforementioned weighting factors w1 to w5 are, for example,
When fading frequency is small
{W1, w2, w3, w4, w5} = {1.0, 1.0, 1.0, 1.0, 1.0}
When fading frequency is medium
{W1, w2, w3, w4, w5} = {0.4, 0.8, 1.0, 0.8, 0.4}
When fading frequency is high
{W1, w2, w3, w4, w5} = {0.0, 0.0, 1.0, 0.0, 0.0}
The weighting factors w1 to w5 can be controlled based on the above fading frequency estimation value. Note that the values of the weighting factors w1 to w5 may be different from those described above.
[0023]
FIG. 3 is an explanatory diagram of a fading frequency estimation unit according to the embodiment of the present invention, in which 20-1 to 20-n are finger correspondence units, 21 is a symbol addition unit, 22 is a delay detection unit, 23 is a finger synthesis unit, Reference numeral 24 denotes a fading frequency determination unit. Pilot signals from the despreading units 6 of the finger units 4-1 to 4-n shown in FIG. 1 are input to the symbol adding units 21 of the finger corresponding units 20-1 to 20-n.
[0024]
The finger corresponding units 20-1 to 20-n include a symbol adder 21 and a delay detector 22, and the symbol adder 21 adds a pilot signal, for example, for one slot and inputs it to the delay detector 22. This delay detection unit has, for example, a configuration for performing 1-slot delay detection and 2-slot delay detection, and inputs a 1-slot time correlation value and a 2-slot time correlation value to the finger synthesis unit 23, respectively. The time correlation values from the finger units 20-1 to 20-n are combined and input to the fading frequency determination unit 24. Then, a fading frequency estimation value based on the above-described equation (4) is output.
[0025]
FIG. 4 is an explanatory diagram of the delay detection unit according to the embodiment of the present invention, showing the main part of the delay detection unit 22 of FIG. 3, wherein 30 and 31 are multiplication units, and 32 and 33 are delays of one slot. Circuits (Ts), 34 and 35 are complex conjugate sections (conj), and 36 and 37 are real component extraction sections (Re []). The pilot signal added by the symbol adder 21 (see FIG. 2) is input to the multipliers 30 and 31, and the pilot signal via the delay circuit 32 of 1 slot time (Ts) is multiplied via the complex conjugate unit 34. The pilot signal delayed by the two delay circuits 32 and 33 is input to the multiplication unit 31 via the complex conjugate unit 35 to perform delay detection.
[0026]
The real part of the delayed detection output from the multiplying units 30 and 31 is extracted by the real number component extracting units 36 and 37 and output as a 1-slot time correlation value and a 2-slot time correlation value, respectively. That is, when Ts = τ, the real component Re [r (t) r of the one-slot time correlation value of the denominator of the equation (4) ^* (T−τ)] and the real component of the two-slot time correlation value of the numerator Re [r (t) r ^* (T−2τ)] is output.
[0027]
FIG. 5 is an explanatory diagram of the fading frequency determination unit according to the embodiment of the present invention, showing the main part of the fading frequency determination unit 24 of FIG. 3, wherein 40 and 41 are averaging processing units (Ave), and 42 is An inverse number part, 43 is a multiplication part, 44 is a sign bit extraction part (Sgn), 45 is a negative maximum value setting part (-max), and 46 is a selector (sel). The 1-slot time correlation value and 2-slot time correlation value synthesized by the finger synthesizing unit 23 (see FIG. 2) are input to the averaging processing units 40 and 41, respectively, and are averaged for m slots. The time correlation value is input to the multiplier 43 as an inverse by the inverse unit 42. Accordingly, the multiplication unit 43 can output the fading frequency estimated value ν of the ratio of the time correlation values according to the above-described equation (4).
[0028]
The selector 46 selectively outputs either the negative maximum value or the fading frequency estimation value ν depending on whether the sign of the average value of the one-slot time correlation values is positive or negative. In this case, if the sign of the average value of the one-slot time correlation value is negative, it indicates that the moving speed is high. Therefore, an estimated value indicating the maximum speed preset in the maximum value setting unit 45 is selected and selected from the selector 46. Output.
[0029]
FIG. 6 is an explanatory diagram of the fading frequency, the time correlation value, and the estimated value. For the theoretical value in the case of a carrier frequency of 2 GHz and a slot length of 625 μs, the fading frequency [Hz] is plotted on the horizontal axis and the estimated value ν is plotted on the vertical axis. A 1-slot time correlation value ρ (1), a 2-slot time correlation value ρ (2), and an estimated value ν = ρ (2) / ρ (1) according to the above-described equation (4) are shown.
[0030]
The fading frequency estimated value ν in this case is the fading frequency f _D = Divergence near 580 Hz. This is a fading frequency estimate corresponding to a moving speed of about 310 km / h. The sign of the 1-slot time correlation value ρ (1) is positive when the moving speed is about 310 km / h or less, and negative when the moving speed is exceeded. Can be distinguished as being slow or fast. 5 shows a case where the selector 46 outputs an estimated value corresponding to a preset maximum speed when the moving speed exceeds 310 km / h.
[0031]
Further, the fading frequency estimated value ν can be obtained based on the n slot time correlation value and the 2n slot time correlation value. In this case, the horizontal axis of the graph of FIG. 6 is 1 / n times. That is, since the fading frequency at which the estimated value ν diverges is 1 / n of 580 Hz, as n is increased, detailed estimation at low speed becomes possible. On the other hand, the upper limit that can be estimated is lowered. It is also possible to estimate the fading frequency using a combination of time correlation values of a large number of slots.
[0032]
FIG. 7 is an explanatory diagram of a fading frequency determination unit according to another embodiment of the present invention. (A), (B), and (C) each show a configuration including a table for reading out fading frequency estimation values. . That is, in (A), 1-n slot time correlation values are averaged over m slots by averaging units 51-1 to 51-n, respectively. Note that the delay detection unit that outputs a 1-slot time correlation value and a 2-slot time correlation value when n = 2 is shown in FIG. 3, but the 1-n slot time correlation value is, for example, a delay circuit ( Ts) are connected in cascade, and the delay output of each delay circuit (Ts) is input to the multiplier through the complex conjugate section, and is multiplied by the symbol-added pilot signal to extract the real component. be able to.
[0033]
A plurality of bits of all the bits of the averaging time correlation values obtained by the averaging units 51-1 to 51-n are extracted by the plurality of bit extraction units 52-1 to 52-n and used for fading frequency determination. The fading frequency estimation value is read by using the address of the table 53 and the address of n × (multiple bits).
[0034]
Although all the bits of the averaged time correlation value can be used as the address of the fading frequency determination table 53, the table capacity increases. Therefore, as in the embodiment shown in (A), in the multiple bit extraction units 52-1 to 52-n, for example, the upper 2 bits of the averaging time correlation value are extracted and used as an address. A table structure having a relatively small capacity can be obtained. In this case, for example, if n = 4, one of 256 fading frequency estimation values can be selected from the fading frequency determination table 53 and read.
[0035]
In (B), 1-n slot time correlation values are averaged over m slots by averaging units 61-1 to 61-n, respectively, and averaged time correlation values of code bit extraction units 62-1 to 62-n are averaged. The sign bit is extracted and used as the address of the fading frequency determination table 63, and the fading frequency estimation value is read out. The fading frequency determination table 63 in this embodiment can be smaller in capacity than the fading frequency determination table 53 in the above-described embodiment (A). However, an estimated value for estimating the range of the fading frequency is output.
[0036]
For example, in FIG. 6, the sign of the one-slot time correlation value is positive when the fading frequency is about 580 [Hz] or less, and negative when it is more than that, and the sign of the two-slot time correlation value is about 280 [ [Hz] is positive when the frequency is lower than 8000, negative when the frequency is about 288 to 650 [Hz], and positive when the frequency is higher. Therefore, the fading frequency range can be estimated as shown in FIG. 8 including the three-slot time correlation value.
[0037]
For example, if the signs of the 1-3 slot time correlation values are all positive, the fading frequency f _D Is 192 [Hz] or less, and it can be determined that the moving speed is low. When the signs of the 1-slot time correlation value and the 2-slot time correlation value are both negative, the fading frequency f _D Is in the range of 575 to 659 [Hz], and when the sign of the 1-slot time correlation value is negative and the sign of the 2-slot time correlation value is positive, the fading frequency f _D Is in the range of 659 [Hz] or higher, and it can be determined that the moving speed is high. As described above, the fading frequency determination table 63 can read the estimated value indicating the range of the fading frequency from the fading frequency determination table 53 by using the sign bits of a plurality of different averaging time correlation values as addresses.
[0038]
(C) is a code bit extraction unit for extracting the code bits of the 1-n slot time correlation values. In this case, the code bits of the 1-n slot time correlation values are extracted, the code bits are averaged over m slots in the averaging units 61-1 to 61-n, and the averaged code bits are converted into the fading frequency. The address of the determination table 63 is used. In the averaging process in this case, since only the sign bit is added, the adding circuit can be simplified as compared with the adding circuit of the averaging unit in (B). Further, since the averaging process is performed to add the code bits for m slots and 1 / m, the averaged code bits are output, and the circuit configuration is such that the code bit extraction units 62-1 to 62-n are omitted. You can also
[0039]
FIG. 9 is an explanatory diagram of a fading frequency estimation unit having a phase deviation correction function according to an embodiment of the present invention. 70 and 71 are multiplication units, 72 and 73 are delay circuits (Ts) for one slot, and 74 and 75. Is a complex conjugate part (conj), 76 and 77 are synthesizing parts, 78 and 79 are averaging parts for obtaining the average of m slots, 80-1 to 80-n are finger corresponding parts, and 81 and 82 are phase rotating parts (rot , 83 and 84 indicate real component extraction units (Re []).
[0040]
The finger corresponding units 80-1 to 80-n include multipliers 70 and 71, delay circuits 72 and 73, and complex conjugate units 74 and 75, which correspond to the delay detection units shown in FIG. The 1-slot time correlation value and 2-slot time correlation value are output to combining sections 76 and 77. The synthesizing units 76 and 77 synthesize the delayed detection outputs corresponding to the finger portions and input them to the averaging units 78 and 79. The averaging units 78 and 79 perform an averaging process over m slots and input to the phase rotation units 81 and 82. The phase rotation units 81 and 82 perform phase correction based on the phase information from the AFC (automatic frequency control) circuit, extract the real part by the real number component extraction units 83 and 84, and perform the 1-slot time correlation value ρ (1 ) And a two-slot time correlation value ρ (2).
[0041]
If there is a frequency deviation between the transmitting side and the receiving side, the phase rotation of the demodulated signal occurs. In this case, the phase rotation is performed at a relatively low speed in the direction corresponding to the frequency deviation. In contrast, phase rotation by fading is random in direction and speed. Therefore, it is possible to distinguish between phase rotation due to frequency deviation between transmission and reception and phase rotation due to fading.
[0042]
Accordingly, the phase deviation due to the frequency deviation between the transmission and reception is corrected. The phase rotation unit 81 corrects the phase deviation Δθ of one slot, and the phase rotation unit 82 corrects the phase deviation Δ2θ of two slots. The real number parts are extracted by the real number component extraction units 83 and 84, and the 1-slot time correlation value ρ (1) and the 2-slot time correlation value ρ (2) are output. Thereby, the 1-slot time correlation value ρ (1) and the 2-slot time correlation value ρ (2) excluding the phase deviation can be output. In the case of obtaining the 1-n slot time correlation value, the phase correlation can be similarly corrected and the time correlation value can be output.
[0043]
FIG. 10 is an explanatory diagram of a fading frequency estimation unit having a phase deviation detection function according to an embodiment of the present invention, in which 90 is a multiplication unit, 91 is a selector (sel), 92 and 93 are delay circuits (Ts), 94, 95 is a complex conjugate part (conj), 96 is a synthesis part, 97 is a serial / parallel conversion part (s / p), 98 and 99 are averaging parts (Ave), 100-1 and 100-2 are finger corresponding parts, 101 , 102 are phase rotation units (rot), 103 and 104 are real number component extraction units (Re []), and 105 is a phase deviation detection unit (tan). ^-1 ).
[0044]
In this embodiment, the finger correspondence units 100-1 and 100-2 have the same function as the delay detection function of the finger correspondence units 80-1 to 80-n in FIG. 90 shows a case in which time division processing is performed, and the same path for processing by 1-slot delay and processing by 2-slot delay is indicated by two signal lines, and a pilot signal after symbol addition is multiplied by a multiplying unit 90 The complex conjugate unit 94 that outputs the complex conjugate of the 1-slot delayed pilot signal and the complex conjugate unit 95 that outputs the complex conjugate of the 2-slot delayed pilot signal are alternately selected by the selector 91 at a predetermined period. The case where the time division processing is performed in the multiplication unit 90 is shown. It should be noted that other configurations of time division processing can be applied.
[0045]
Then, the synthesis unit 96 synthesizes the output signals of the finger corresponding units 100-1 and 100-2, and inputs them to the serial / parallel conversion unit 97. The time-division-processed correlation value based on the 1-slot delay and the 2-slot delay The correlation values are separated and input to the averaging units 98 and 99, respectively. The averaging units 98 and 99 correspond to the averaging units 78 and 79 in FIG. 9, averaged over m slots, and input to the phase rotation units 101 and 102 and the phase deviation detection unit 105.
[0046]
As described above, the phase deviation detection unit 105 determines the phase rotation due to the frequency deviation between transmission and reception, obtains the phase deviation Δθ between one slot, and based on this phase deviation Δθ, the phase rotation unit 101 converts the phase to Δθ. The phase is rotated by Δ2θ by the phase rotation unit 102 and input to the real number component extraction units 103 and 104, respectively. This phase deviation Δθ corresponds to a frequency deviation detection signal of an automatic frequency control (AFC) circuit, and can control the oscillation phase of the local oscillator on the reception side to follow the carrier phase on the transmission side.
[0047]
As shown in FIG. 1, the CDMA receiver having the fading frequency estimation unit inputs the fading frequency estimation value from the fading frequency estimation unit 10 to the searcher unit 9, and performs in-phase addition and cyclic processing in the searcher unit 9. The time width of integration can be controlled. In addition, the path setting update period in the searcher unit 9 can be controlled. For example, in the case of a fading frequency estimation value indicating that the moving speed of the mobile device is high, it is possible to control so as to shorten the path setting update cycle.
[0048]
When the fading frequency estimation value obtained by the fading frequency estimation unit 10 is input to the SIR estimation unit 12 and the channel estimation value is obtained using a plurality of slots in the SIR estimation unit 12, for example, the moving speed of the mobile device is large. In the case of the fading frequency estimation value indicating that, channel control is performed by using only the current pilot signal, and the SIR can be estimated using the channel estimation. Further, the transmission power control bit by the TPC bit creation unit 13 can be controlled not to be created, for example, in the case of a fading frequency estimation value indicating that the moving speed of the mobile device is high. That is, when the moving speed of the mobile device is large and the fluctuation is severe, it is impossible to control the transmission power following the movement, so that the TPC can be stopped to reduce the power consumption.
[0049]
(Appendix 1) In a fading frequency estimation circuit that inputs a pilot signal of a received baseband signal and outputs a fading frequency estimation value, delay detection is performed by performing a plurality of sets of delay detection on the pilot signal in units of slot time. A delay detection unit that extracts a plurality of sets of slot time correlation values by extracting a real part of each output, and a slot time corresponding to a delay detection output based on a minimum slot delay of the plurality of sets of slot time correlation values from the delay detection unit A fading frequency estimation unit comprising a fading frequency determination unit that processes a correlation value as a denominator, processes a slot time correlation value corresponding to delay detection output due to another slot delay as a numerator, and outputs a fading frequency estimation value circuit. (1)
(Supplementary Note 2) The fading frequency estimation circuit according to Supplementary Note 1, wherein the fading frequency determination unit includes an averaging unit that averages the plurality of sets of slot time correlation values over a plurality of slots. (2)
(Supplementary Note 3) The fading frequency determination unit averages the plurality of sets of slot time correlation values by the averaging unit, and reads the range of the fading frequency estimation value by using the sign bit of the averaged slot time correlation value as an address. The fading frequency estimation circuit according to appendix 1 or 2, further comprising a fading frequency determination table. (3)
[0050]
(Supplementary Note 4) The fading frequency determination unit forms an address with code bits obtained by averaging the code bits of the plurality of sets of slot time correlation values by an averaging unit, and reads the range of the fading frequency estimation value based on the address. The fading frequency estimation circuit according to appendix 1 or 2, further comprising a fading frequency determination table.
(Additional remark 5) The phase rotation part which correct | amends the phase detection based on the frequency deviation between transmission / reception for the delay detection output averaged by the averaging part over several slots, and the real part of the delay detection output which carried out phase correction by this phase rotation part The fading frequency estimation circuit according to appendix 1 or 2, further comprising: a real component extraction unit that extracts the slot time correlation value and outputs the slot time correlation value. (4)
(Additional remark 6) The delay detection part which extracts each real part of the delay detection output which performed multiple sets of delay detection for the pilot signal as a unit of slot time, and outputs a plurality of sets of slot time correlation values, The fading frequency estimation circuit according to Supplementary Note 1 or 2, wherein the time-division processing is performed in correspondence with the set.
[0051]
(Supplementary note 7) In a CDMA receiver that receives a signal modulated by a spreading code and despreads and demodulates the received signal using a spreading code, controls weighting at the time of channel estimation using at least a plurality of slots A CDMA receiver comprising the fading frequency estimation circuit according to any one of claims 1 to 4, which outputs a fading frequency estimation value for performing the operation. (5)
(Supplementary note 8) The CDMA receiver according to supplementary note 7, comprising a configuration for controlling weighting at the time of finger synthesis using a fading frequency estimation value from the fading frequency estimation circuit.
(Supplementary Note 9) A SIR estimation unit that controls weighting of a pilot signal from a finger unit that estimates a signal-to-interference wave power ratio (SIR) using a fading frequency estimation value from the fading frequency estimation circuit is provided. The CDMA receiver according to appendix 7.
[0052]
【The invention's effect】
As described above, the present invention extracts a real part of each delay detection output obtained by performing a plurality of sets of delay detection on a pilot signal as a unit of slot time, and outputs a plurality of sets of slot time correlation values. And the slot time correlation value corresponding to the delay detection output by the minimum slot delay of the plurality of sets of slot time correlation values from the delay detection section, and the numerator of the slot time correlation value corresponding to the delay detection output by other slot delays. And a fading frequency determination circuit (fading frequency estimation unit 10) having a basic configuration of a fading frequency determination unit that outputs a fading frequency estimation value. When obtaining the fading frequency estimation value, Fading frequency that makes it possible to estimate the moving speed of a mobile device due to the small influence of noise components. There is an advantage that can be obtained almost exactly estimate. Therefore, the CDMA receiver equipped with this fading frequency estimation circuit estimates the fading frequency that changes in accordance with the moving speed even when the moving speed of the mobile station changes significantly, and sets a plurality of slots. It is possible to control the optimum weighting factor at the time of channel estimation.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of an embodiment of the present invention.
FIG. 2 is an explanatory diagram of a synchronous detection unit according to the embodiment of this invention.
FIG. 3 is an explanatory diagram of a fading frequency estimation unit according to the embodiment of this invention.
FIG. 4 is an explanatory diagram of a delay detection unit according to the embodiment of this invention.
FIG. 5 is an explanatory diagram of a fading frequency determination unit according to the embodiment of this invention.
FIG. 6 is an explanatory diagram of a fading frequency, a time correlation value, and an estimated value.
FIG. 7 is an explanatory diagram of a fading frequency determination unit according to another embodiment of the present invention.
FIG. 8 is an explanatory diagram of the relationship between code bits and fading frequency ranges;
FIG. 9 is an explanatory diagram of a fading frequency estimation unit having a phase deviation correction function according to the embodiment of this invention.
FIG. 10 is an explanatory diagram of a fading frequency estimation unit having a phase deviation correction function according to another embodiment of the present invention.
[Explanation of symbols]
1 Antenna
2 receiver
3 AD converter (A / D)
4-1 to 4-n Finger part
5,6 Despreading part
7 Synchronous detection section
8 Weighting processing part
9 Searcher Club
10 Frequency fading estimation unit
11 Weight coefficient control unit
12 SIR estimation unit
13 TPC bit generator
14 Finger composition part

Claims (5)

In a fading frequency estimation circuit that inputs a pilot signal of a received baseband signal and outputs a fading frequency estimation value,
A delay detection unit that extracts a plurality of sets of slot time correlation values by extracting a real part of each of the delayed detection outputs obtained by performing a plurality of sets of delay detection in units of slot times of the pilot signal;
The slot detection correlation value corresponding to the delay detection output by the minimum slot delay of the plurality of sets of slot time correlation values from the delay detection unit is used as a denominator, and the slot time correlation value corresponding to the delay detection output by another slot delay is processed as a numerator. And a fading frequency estimation circuit that outputs a fading frequency estimation value. 2. The fading frequency estimation circuit according to claim 1, wherein the fading frequency determination unit includes an averaging unit that averages the plurality of sets of slot time correlation values over a plurality of slots. The fading frequency determining unit averages the plurality of sets of slot time correlation values by the averaging unit, and reads out the range of the fading frequency estimation value by using the sign bit of the averaged slot time correlation value as an address. 3. The fading frequency estimation circuit according to claim 1, further comprising a table. The delay detection output averaged by the averaging unit over a plurality of slots is extracted from the phase rotation unit that corrects the phase rotation based on the frequency deviation between transmission and reception, and the real part of the delay detection output that is phase-corrected by the phase rotation unit The fading frequency estimation circuit according to claim 1, further comprising a real number component extraction unit that outputs the slot time correlation value. In a CDMA receiver that receives a signal modulated by a spreading code and despreads and demodulates the received signal using a spreading code,
5. A CDMA receiver comprising the fading frequency estimation circuit according to any one of claims 1 to 4, which outputs a fading frequency estimation value for controlling weighting at the time of at least multi-slot channel estimation.

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