JP3880210B2

JP3880210B2 - 半導体装置

Info

Publication number: JP3880210B2
Application number: JP22009698A
Authority: JP
Inventors: 健阪田; 継雄高橋; 勝高木村; 知紀関口
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2007-02-14
Anticipated expiration: 2018-08-04
Also published as: US20040085826A1; US6668344B1; JP2000048592A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、不良のあるメモリセルを予備メモリセルで置換することにより欠陥を救済する技術に関する。さらには、効率のよい所定アドレスを記憶する技術に関する。
【０００２】
【従来の技術】
この明細書で参照される文献は以下の通りである。 [文献１]：特開平７−１０５６８２号公報（米国特許5,621,691号）。 [文献２]：特開平２−１９２１００号公報（米国特許5,265,055号）。 [文献３]：米国特許5,631,862号。 [文献４]：特開平４−２７４０９６号公報（米国特許5,430,689号）。以上の文献は以下文献番号で参照される。
【０００３】
半導体メモリの高集積化は進んでおり、６４メガビットのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が量産されるに至っている。高集積化に伴う素子の微細化や素子数の増加により、欠陥によって歩留りが低下することが問題となる。この対策として、不良メモリセルを、あらかじめメモリチップ上に設けておいた予備のメモリセルで置換することにより修復する、いわゆる欠陥救済技術がある。
【０００４】
欠陥救済回路では、不揮発性記憶手段により欠陥部の救済アドレスを記憶する。不揮発性記憶手段としては、導電層で構成されたフューズを用いて、レーザーによりブロウするか否かで救済アドレスを記憶する方法が一般的である。そして、メモリアクセスの際に外部から入力されるアドレスと救済アドレスとが一致すると、欠陥救済回路は、予備ワード線または予備ビット線の選択を指示しそれらに接続される予備のメモリセルによって欠陥部分が置き換えられる。
【０００５】
[文献１]の図１及び第２図にはフューズによって欠陥アドレスを記憶する方式の一例が記載されている。この例では、８ビットのバイナリ・アドレスで指定されるカラム選択線の置き換えをするために、先のバイナリ・アドレスに合わせた８個のフューズと、１個のマスター・フューズの合計９個のフューズで１個の救済アドレス記憶することが記載される。
【０００６】
【発明が解決しようとする課題】
本願に先立ち、本願発明者等は、２５６Ｍビットや１Ｇビットのような極めて大容量のＤＲＡＭの欠陥救済回路におけるフューズの数と、欠陥アドレスをフューズにプログラムするためのフューズをブロウする数との関係について検討した。即ち、対象とするＤＲＡＭではフューズの数は全体で数千個以上にもなり、フューズ数の増加によるチップ面積の増加とフューズのプログラミングのための時間の増加は半導体装置の製造コストに対する大きな制約要因になることが見いだされた。
【０００７】
本願発明者等の検討結果によればヒューズによるアドレス情報の記憶方式にはバイナリ・アドレス・フォーマットのバイナリ・アドレスを記憶する方式と、バイナリ・アドレスをデコードしたデコード・アドレス・フォーマットのデコード・アドレスを記憶する方式の２種類に大別されることが分かった。両者を区別するためにこの明細書では前者をバイナリ・アドレス記憶方式（以下「バイナリ方式」と略す）と呼び、後者をデコード・アドレス記憶方式（以下「デコード方式」と略す）と呼ぶことにする。バイナリ方式はフューズの数は減少するが、プログラムすべきフューズの数は増加する性質を持つ。一方デコード方式はバイナリ方式とは逆の性質を持つことが見いだされた。
【０００８】
本願発明者等は、バイナリ方式とデコード方式によるフューズの数を定量化するために、図３〜図６に示すモデルを作った。この例は、バイナリ・アドレスで３ビット、デコード・アドレスで８ビットで表されるアドレス空間がある時に、その中の４個の救済アドレスを記憶するケースを示している。
【０００９】
図３にデコード方式の一例を示す。図３では、３ビットのバイナリ・アドレスからデコードされた8ビットのデコード・アドレスDA0〜DA7中の4個のアドレスDA0, DA2, DA3, DA6がハイレベルになったときに、救済判定結果RH0〜RH3がそれぞれハイレベルになる場合を示している。４個の救済アドレスを記憶するために4個のフューズセットDFS0〜DFS3が設けられる。各フューズセットは、８ビットのデコード・アドレスDA0〜DA7に対応するフューズからなる。図３では、そのフューズ判定結果を模式的に示しており、×印の付いているフューズがブロウされて、論理的1となっている。他は、初期値のままの論理的０である。図4は、このデコード方式の救済判定回路の構成例を示している。フューズ群DFS0〜DFS3に対応して、アドレス比較回路DACP0〜DACP3が設けられている。各アドレス比較回路DACP0〜DACP3は、対応するフューズ群DFS0〜DFS3のフューズ判定結果と、入力されるアドレスDA0〜DA7との論理積をそれぞれとり、さらにそれらの論理和をとることで、救済判定結果RH0〜RH3を発生する。
【００１０】
図５にはバイナリ方式の一例を示す。図５では、４個の救済アドレスを記憶するために4個のフューズセットBFS0〜BFS3が設けられている。各フューズセットは、3ビットのバイナリ・アドレスAA0〜AA2にそれぞれ対応する３個のフューズと、救済を行うか否かの情報USEを記憶する１個のフューズ（いわゆるマスター・フューズ）からなる。バイナリ方式では、このマスター・フューズは必須である。図５では、そのフューズ判定結果を模式的に示しており、×印の付いているフューズがブロウされて、論理的1となっている。図６は、このバイナリ方式の救済判定回路の構成例を示している。フューズ群BFS0〜BFS3に対応して、アドレス比較回路BACP0〜BACP3が設けられている。各アドレス比較回路BACP0〜BACP3は、対応するフューズ群BFS0〜BFS3のフューズ判定結果と、入力されるアドレスAA0〜AA2との排他的論理和をそれぞれとり、さらにそれらと情報USEを記憶しているフューズ判定結果との論理積をとることで、救済判定結果RH0〜RH3を発生する。
【００１１】
ここで、以上の２つの方式に対して必要となるフューズ数を一般化して考える。NAビットのバイナリ・アドレスがデコードされたND個（ND=2＾NA)のデコード・アドレスに対してNS個のアドレスを記憶して救済判定を行うために必要な、デコード方式のフューズ数NDFは、
NDF = NS・ND = NS・(2＾NA)．．．．．．（式１）
である。数式記号"＾"は以下べき乗を表す。アドレス数NAの増加に伴い、デコード方式のフューズ数NDFは著しく大きくなる。なお、図５の例ではNA=3, ND=8, NS=4, NDF=24である。
【００１２】
一方、バイナリ方式のフューズ数NBFは、
NBF = NS・(NA+1)．．．．．．．．．．．（式２）
であり、デコード方式に比べると少ないが、やはり大容量化により増加する。なお、（式２）でNAに１が加算されているのは、マスター・フューズをカウントするためである。図３の例ではNA=3, NS=4, NSF=16である。
【００１３】
フューズの面積は、レーザー装置の精度に依存し、微細加工技術と同等のスケーリングは困難である。そのため、フューズが同数であっても微細化によりメモリチップ上に占める面積の割合が大きくなり、フューズ数の増加によりさらに面積が増加する。また、フューズ自体だけでなく、フューズ判定回路やアドレス比較回路の面積も、フューズ数の増加に伴い大きくなる。特に、バイナリ方式では排他的論理和を用いるので、そのために回路規模が大きくなる。これらにより、チップ面積に対する救済判定回路のオーバーヘッドが大きくなる。
【００１４】
デコード方式では、１つのフューズセットの中でプログラムすべきフューズは常に１個になるのでプログラムが容易である反面、１つの欠陥アドレスを記憶するためのフューズ数が比較的多い。一方、バイナリ方式は、必要なフューズ数がデコード方式より少ない反面、ブロウするフューズ数は多い。例えば２進数の111が欠陥アドレスである場合には、３個のバイナリ・アドレスに対応するフューズと１個のマスター・フューズで合計４個のフューズをプログラムする必要がある。それにより、フューズをブロウする時間が長くなり、半導体メモリを量産するために必要なレーザー装置の台数が増加したり、作成のスループットが低下したりする。また、ブロウするフューズ数が多いほど、ブロウ時にフューズに不良が発生する確率が大きくなり、歩留りに影響する。
【００１５】
本発明の目的は、以上に述べたような問題を解決した欠陥救済回路を有する半導体メモリ装置を実現することにある。すなわち、面積が小さく、救済効率が高く、救済アドレスを記憶するために要するプログラム時間が短い欠陥救済回路を実現することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するための代表的な本発明の構成は、ＮＡビットのバイナリ・アドレスで表されるＮＤ個（ＮＤ＝２＾ＮＡ）のアドレスで指定される複数のメモリ回路と、前記複数のメモリ回路の複数の欠陥に関連して２以上数のＮＳ個の欠陥アドレスを記憶するためのＮＤ個の記憶素子を含む欠陥アドレス記憶回路とを備え、前記ＮＳ個の欠陥アドレスは、前記ＮＤ個のアドレスから選ばれた互いに異なるアドレスであり、前記ＮＤ個の記憶素子のそれぞれは、第１論理状態又は第２論理状態を１ビットで記憶する。
【００１７】
【発明の実施の形態】
以下本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴの回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。
【００１８】
＜実施例１＞
まず簡単な例で、本発明によるソート・アドレス記憶方式（以下ソート方式）を説明する。この名称は本願発明者等によって命名されたものであり、救済アドレスを特定の順番にソートして記憶することことに由来する。図１は、３ビットのバイナリ・アドレスをデコードした、8個のデコード・アドレスDA0〜DA7中の4個のアドレスDA0, DA2, DA3, DA6がハイレベルになったときに、救済判定結果RH0〜RH3がそれぞれハイレベルになる場合のソート方式を示している。これは、8個のアドレスに対して、４個の欠陥アドレスを記憶するための4個のフューズセットを設けた場合に相当する。フューズ群SFGは、デコードされた8個のアドレスDA0〜DA7にそれぞれ対応するフューズからなる。図１では、そのフューズ判定結果FS0〜FS7を模式的に示しており、×印の付いているFS0, FS2, FS3, FS6はフューズがブロウされて、論理的1となっている。一方、ブロウされていないフューズは論理的０となっている。
【００１９】
フューズ群SFGに記憶されているアドレスと入力されたアドレスが一致しているかの救済判定は、以下のように行う。デコード・アドレスDA0〜DA7は、いずれか1個が選択的に論理的1になる。
【００２０】
DA0が1となると、FS0が1であり、FS0はFS0〜FS7で1となっている右から1個目のフューズであるので、第１の救済アドレスに割り当てられる。結果として、1個目の救済判定結果RH0が1となり、他のRH1〜RH3は論理的0のままとなる。DA1が1となっても、FS1が0であるので、救済判定結果RH0〜RH3はいずれも0となる。
【００２１】
さらに、DA2が1となると、FS2が1であり、FS2は1となっている右から2個目のフューズであるので、第２の救済アドレスに割り当てられる。結果として、2個目の救済判定結果RH1が1となり、他のRH0, RH2, RH3は0のままとなる。
【００２２】
同様に、DA3が1となると、FS3が1であり、FS3は1となっている右から3個目のフューズであるので、第３の救済アドレスに割り当てられる。結果として、3個目の救済判定結果RH2が1となり、他のRH0, RH1, RH3は0のままとなる。DA4あるいはDA5が1となっても、FS4及びFS5が0であるので、救済判定結果RH0〜RH3はいずれも0となる。
【００２３】
最後に、DA6が1となると、FS6が1であり、FS6は1となっている右から4個目のフューズであるので、第４の救済アドレスに割り当てられる。結果として、4個目の救済判定結果RH3が1となり、他のRH0〜RH2は論理的0のままとなる。DA7が1となっても、FS7が0であるので、救済判定結果RH0〜RH3はいずれも0となる。
【００２４】
以上に示したように、本エンコード・フューズ方式では、8個のフューズにより、8個のアドレス中の重複しない4個の任意アドレスを記憶することができる。デコード方式では図３に示したように32個を、バイナリ方式では図５に示したように16個を要するので、それらに比べて少ないフューズ数で済む。このように少ないフューズ数にできるのは、アドレスから救済判定結果への組み合わせを、アドレスの順番に定め、ある救済判定結果を得るために、対応するフューズ判定結果が1となっている何番目かという情報を用いているためである。すなわち、救済アドレスを順列ではなく組合せとして記憶することによる。メモリの欠陥救済では一般に、複数個の救済判定結果に等価な役割を持たせることができ、救済アドレスとフューズセットの組合せを任意に設定できる。本エンコード・フューズ方式では、これを活かして、記憶すべき情報量を低減している。
【００２５】
さらに、本エンコード方式では、ブロウするフューズ数は4個と、デコード方式と同じであり、バイナリ方式よりも少なくて済む。、必要なフューズ数を少なくするためには、ブロウするフューズ数が増加してしまうが、本方式では、ブロウするフューズ数を増加させること無く、必要なフューズ数を少なくできる。
【００２６】
必要なフューズ数を一般化して考える。NAビットがデコードされたND個のアドレスに対してNS個のアドレスを記憶して救済判定を行うために必要な、本実施例のソート方式のフューズ数NSFは、
NSF = ND = 2＾NA．．．．．．．．．．．（式３）
となる。（式１）と（式３）を比較すれば、ソート方式ではデコード方式の1 / NSのフューズ数となり常にフューズ数は少なくなることが分かる。ソート方式では、デコード方式の1セット分で複数の救済アドレスが記憶できる。
【００２７】
次に（式２）のバイナリ方式でのヒューズ数NBFと（式３）のソート方式のヒューズ数NSFを比較してNSF<NBFとなる条件を求める。（式２）と（式３）の右辺を比較すると、
(2＾NA) < NS・(NA+1)．．．．．．．．．（式４）
となる。この式をNSについて整理すると
NS > (2＾NA)/(NA+1)．．．．．．．．．．（式５）
となる。即ち（式５）の条件を満たす範囲でソート方式はバイナリ方式よりもフューズ数を低減することができる。例えばNAが３の時、NS≧3であればフューズ数の低減ができることになる。
【００２８】
図２は、図１に示したソート方式を実現する救済判定回路の模式的構成例を示している。フューズ群SFGと、アドレスシフタASFで構成されている。フューズ群SFGは、8個のフューズ判定回路FDからなり、フューズ判定結果FS0〜FS7を出力する。アドレスシフタASFは、3端子スイッチ群で構成でき、フューズ判定結果FS0〜FS7に応じて、アドレスDA0〜DA7をシフトさせ、救済判定結果RH0〜RH3として出力する。図２は、図１に示した例に対応するスイッチの状態を示している。例えば、RH0は、FS0により制御されるスイッチにより、DA0が伝達される。また、RH2は、FS0〜FS2により制御されるスイッチにより、DA2が伝達される。このようにして、前述の動作を実現している。なお、4個の救済判定結果RH0〜RH3に対して、記憶すべき置換アドレスが3個以下の場合には、RH0, RH1, RH2, RH3の順に置換アドレスが割り振られ、残りの救済判定結果には論理的0が伝達される。
【００２９】
アドレスシフタASFには22個の3端子スイッチが用いられているが、4個の救済判定結果をまとめて出力するので、図４あるいは図５に示した比較回路4個分よりも回路規模は小さい。したがって、フューズ数の削減と併せ、救済判定回路の面積を小さくできる。
【００３０】
アドレスシフタASFは信号をシフトする機能を表して単にシフタ回路と呼ぶこともできる。また、このアドレスシフタは、その目的の観点からはフューズPFGに記憶された複数の欠陥アドレスと外部から入力するアクセスアドレスDA0〜DA7とを比較して、一致がある場合に一致判定信号を出力するアドレス比較回路と呼ぶこともできる。
【００３１】
図５５は、更に図２のシフタ回路の動作を理解するためにスイッチ回路として捕らえた図である。図５５のスイッチ回路SWは、８個（ND個)の入力ノードと４個（NS個）の出力ノードの間に４個（NS個）の論理的結合路を形成するものである。この４個（NS個）の論理的結合路は、フューズ回路SFGの４個（ND個)のフューズ（記憶素子）のプログラムによって決定される。このスイッチ回路で形成される論理的結合路は、交わらないという規則がある。即ち、DA0をRH1にと結合させ、DA2をRH0に結合させるような論理的結合路は許されない。番号の小さな入力ノード（DA0, 2, 3, 6）は、番号の小さな出力ノード（RH0, 1, 2, 3）へと順に対応づけられる。これが本発明のソート・アドレス記憶方式の概念である。
【００３２】
さて、この実施例をメモリ回路の欠陥救済に用いる具体例の一つはマット救済である。即ち８個（ND個)の正規メモリマットと４個（NS個)の予備メモリマットがあるようなメモリ回路を考える。合計１２個のメモリマットはそれぞれ等価なものであるとする。図２の救済判定回路により、欠陥のある正規メモリマットは、予備メモリマットを使って置換することができる。４個の予備メモリマットのいずれを選択するかは、図２のシフタ回路の出力にRH0〜RH3によって決定することができる。
【００３３】
＜実施例２＞
図７から図１９を用いて、ソート方式をシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のカラム系ブロック救済のマット選択信号の記憶に適用した実施例を説明する。カラム系ブロック救済については[文献２]に記載されている。即ち、複数のメモリマットへと分割された複数のビット線を共通のカラム選択線で選択するようなメモリ装置において、メモリマットを指定するアドレスとカラム選択線を指定するアドレスの両方を救済アドレスとして記憶するというものである。これによりビット線毎の置換が可能になるため、少ない数の冗長カラム選択線ので多くの不良を救済できるというものである。[文献２]と比較したときのこの実施例の新規な点の一つは、欠陥のあるメモリマットのアドレスを記憶するのに本発明のソート方式を用いることにある。
【００３４】
まずＳＤＲＡＭ全体の構成について述べる。図７は、ＳＤＲＡＭの要部ブロック図である。ＳＤＲＡＭの間接周辺回路は、クロックバッファCLKB、制御信号バッファCB、コマンドデコーダCD、アドレスバッファAB、カラムアドレスカウンタYCT、ロウアドレスプリデコーダXPD、カラムアドレスプリデコーダYPD、入力バッファDIB、出力バッファDOBを含む。さらに、メモリアレーMARに対応してロウ系欠陥救済回路XR、ロウアドレスドライバXD、カラム系欠陥救済回路YR、ロウアドレスドライバYD、ライトバッファWB、メインアンプMAなどが設けられる。これらのメモリコアのセクタSCT0, SCT1は、メモリ容量やバンク数などの仕様に応じたメモリアレーの個数に対応するが、ここでは簡単のため2個だけ示している。
【００３５】
各回路ブロックは、以下のような役割を果たす。クロックバッファCLKBは、外部クロックCLKを内部クロックCLKIとして、コマンドデコーダCDなどに分配する。コマンドデコーダCDは、外部からの制御信号CMDに応じて、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBなどを制御する制御信号を発生する。アドレスバッファABは、外部クロックCLKに応じた所望のタイミングで、外部からのバイナリ・アドレスADRを取り込み、ロウアドレスBXをロウアドレスプリデコーダXPDへ送る。ロウアドレスプリデコーダXPDは、ロウアドレスBXをプリデコードし、ロウプリデコードアドレスCXを、セクタSCT0, SCT1に分配する。アドレスバッファABはまた、カラムアドレスBYをカラムアドレスカウンタYCTへ送る。カラムアドレスカウンタYCTは、カラムアドレスBYを初期値として、バースト動作を行うカラムアドレスを発生し、カラムアドレスプリデコーダYPDによりプリデコードして、カラムプリデコードアドレスCYを、セクタSCT0, SCT1に分配する。
【００３６】
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込んで、ライトデータGIを出力する。一方、出力バッファDOBは、入出力データDQへ所望のタイミングで、リードデータGOを出力する。
【００３７】
セクタSCT0あるいはSCT1内で、ロウ系欠陥救済回路XRは、ロウプリデコードアドレスCXに対して、置換の有無を判定し、ロウ系救済判定結果RXHをロウアドレスドライバXDへ出力する。ロウアドレスドライバXDは、ロウプリデコードアドレスCX及びロウ系救済判定結果RXHを受けて、所望のマット選択信号MS及びロウアドレス信号DXをメモリアレーMARへ出力する。
【００３８】
一方、カラム系欠陥救済回路YRは、カラムプリデコードアドレスCY及びマット選択信号MSに対して、置換の有無を判定し、カラム系救済判定結果RYHをカラムアドレスドライバYDへ出力する。このカラム系欠陥救済回路YRに、図１を用いて説明したソート方式を適用する。カラムアドレスドライバYDは、カラムプリデコードアドレスCY及びカラム系救済判定結果RYHを受けて、所望のカラムアドレス信号DYをメモリアレーMARへ出力する。
【００３９】
ライトバッファWBは、ライトデータGIをメイン入出力線MIOへ出力する。一方、メインアンプMAは、メイン入出力線MIOの信号を増幅し、リードデータGOを出力する。
【００４０】
図８は、図７に示したＳＤＲＡＭ構成例のリード動作のタイミングの例を示している。このタイミングチャートに従い、図１のＳＤＲＡＭの動作を説明する。外部クロックCLKの立ち上がり毎に、コマンドデコーダCDが制御信号CMDを判断し、アクティベイトコマンドAが与えられることにより、アドレスADRからロウアドレスXをアドレスバッファABに取り込み、ロウアドレスプリデコーダXPDがロウプリデコードアドレスCXを出力する。これを受けてセクタSCT0あるいはSCT1内で、所望のマット選択信号MS及びロウアドレス信号DXが出力され、メモリアレーMAR内で後で示すワード線WLが選択される。
【００４１】
また、制御信号CMDにリードコマンドRが与えられることにより、アドレスADRからカラムアドレスYをアドレスバッファABに取り込み、カラムアドレスカウンタYCTがクロックサイクル毎に動作し、カラムアドレスプリデコーダYPDがバースト動作に対応したカラムプリデコードアドレスCYを出力する。セクタSCT0あるいはSCT1内で、マット選択信号MSとカラムプリデコードアドレスCYを受けて、カラム系欠陥救済回路YRが動作し、その結果に応じてカラムアドレス信号DYあるいは冗長カラムアドレス信号RDYが出力され、メモリアレーMAR内で後で示すカラム選択線YSあるいは冗長カラム選択線RYSが選択される。それにより、メイン入出力線MIOへ信号が読み出され、メインアンプMAがリードデータGOを出力し、さらに出力バッファDOBが外部クロックCLKに応じたタイミングでデータを入出力データDQへ出力する。
【００４２】
以上のように、ＳＤＲＡＭでは、ロウアドレスXを取り込んでから所望のクロックサイクル数後に、カラムアドレスYを取り込むアドレスマルチ方式がとられる。これは、アドレスのピン数を削減するためであり、メモリコアでロウ系動作が終了してからカラム系動作が行われるので、カラムアドレスをロウアドレスより後に取り込んでもアクセス時間に影響しないことを活かしている。そのため、ロウ系動作に用いられるマット選択信号MS及びロウアドレス信号DXが出力されてから、カラムアドレス信号DYがカラム系動作に用いられるまでに、時間的余裕が有る。特に制限される訳では無いが、本実施例ではこの時間的余裕を利用して、次に示すソート方式による救済判定による遅延がある場合でもアクセス時間に影響しない様考慮している。
【００４３】
図９は、図７中のカラム系欠陥救済判定回路YRの構成例を示している。図１及び図２を用いて説明したソート方式を用いて、カラム系ブロック救済の救済判定を行う。4個の比較判定回路RYC0〜RYC3が設けられており、それぞれ比較判定結果RDY0〜RDY3を出力する。この例は、RDY0〜RDY3によってそれぞれ独立に選択される４本の冗長カラム選択線(後述する図１６のRYS0〜RYS3)を１つのセクタに持つものとしている。冗長カラム選択線は予備カラム選択線と呼んでもよい。4入力ＯＲ回路OR4により、これらの比較判定結果RDY0〜RDY3の論理和をとり、カラム系救済判定結果RYHを出力する。このRYHは、救済を行う時の正規カラム選択線の選択を禁止することに用いられる。
【００４４】
比較判定回路RYC0〜RYC3は、それぞれ、４個のメモリマットの救済アドレスをソート方式で記憶する第１フューズ回路MSFと、４組の救済カラムアドレスをバイナリ方式で記憶する第２フューズ回路AYFとを持つ。これにより、１本の冗長カラム選択線につき最大４本のビット線の置き換えを可能とする。比較判定回路RYC0〜RYC3はそれぞれ独立の回路であり、それぞれを独立した欠陥救済回路と捕らえることもできる。
【００４５】
比較判定回路RYC0を例にとり比較判定回路の構成を更に詳しく説明する。まずメモリマットに関する救済アドレスの記憶及び入力されるマット選択信号MSとの比較及び救済の有無の判定は、ソート方式で救済メモリマットを記憶する第１フューズ回路MSFとこのMSFの記憶情報FMSに応じてマット選択信号MSをシフトさせ救済マットアドレスの比較を行うアドレスシフタMSSFで行われる。ここでマット選択信号とはバイナリのロウアドレスの内の上位ビット（この例では上位３ビット）をデコードしたアドレスである。
【００４６】
アドレスシフタMSSFの出力RMS（即ちメモリマットの救済の有無の判定結果）は、アドレス選択回路CYSLに供給される。このCYSLは更に、救済カラムアドレスをバイナリ方式で記憶する第２フューズ回路AYFに記憶された信号FAYを受ける。アドレス選択回路CYSLは、アドレスシフタの出力RMSが救済有りの信号を供給した時に、第２フューズ回路に記憶されたカラムアドレスをアドレス比較回路にRCYとして出力する。アドレス比較回路は救済カラムアドレスRCYと外部からの入力されたカラムアドレスCYと比較を行い両者が一致すれば救済有りと判定し、冗長カラム選択線を選択する信号RDY0を活性化する。アドレスシフタMSSFとアドレス選択回路CYSLは、マット選択信号MSが入力されれば動作するので、カラムプリデコードアドレスCYが入力されるまでにこれらの動作を終了し、アクセス時間のクリティカルパスとならないようにできる。これらの回路のさらに具体的構成を、以下に示す。
【００４７】
図１０は、図９中の第１フューズ回路MSFとアドレスシフタMSSFの構成例を示している。これは、図２に示したソート方式による救済判定回路の具体例である。第１フューズ回路MSFは、８個のフューズ判定回路FD0〜FD7からなり、フューズ判定結果FMS0〜FMS7と、FMS0〜FMS6の相補信号FMS0b〜FMS6bを出力する。
【００４８】
アドレスシフタMSSFは、３ビットの上位ロウアドレスをデコードすることにより得られたマット選択信号MS0〜MS7が入力される入力部ASNI8、救済マット選択信号の比較結果RMS0〜RMS3を出力する出力部ASNO4、入力部ASNI8と出力部ASNO4との間に所望の信号経路を形成する8入力4出力のパストランジスタ部ASN84を持つ。入力部ASNI8は、ソースが接地電圧VSSに接続された8個のＮＭＯＳトランジスタからなる。パストランジスタ部ASN84は、ゲートがフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, …, FMS6b, FMS6, FMS7に接続された48個のＮＭＯＳトランジスタからなる。出力部ASNO4は、4個のレベル保持インバータLCIからなり、各レベル保持インバータLCIは、リセット用ＰＭＯＳトランジスタMP0、帰還ＰＭＯＳトランジスタMP1、ＣＭＯＳインバータINV0により構成されている。
【００４９】
図１０の回路の動作は以下のように行う。ロウ系の動作を行う際に、リセット信号RSTbをハイレベルにして、出力部ASNO4内のレベル保持インバータLCIを活性化する。外部から入力されるマット選択信号MS0〜MS7のいずれかがハイレベルになることにより、入力部ASNI8内でいずれかのＮＭＯＳトランジスタが導通する。パストランジスタ部ASN84で、入力部ASNI8内で導通したＮＭＯＳトランジスタから出力部ASNO4内のレベル保持インバータLCIへ信号経路が形成されていれば、パストランジスタ部ASN84及び入力部ASNI8を通じて電流が流れ、レベル保持インバータLCIの入力がロウレベルとなる。その場合、レベル保持インバータLCI内で、INV0がハイレベルを出力し、帰還ＰＭＯＳトランジスタMP1がオフとなる。すなわち、出力部ASNO4の出力の一つがハイレベルとなる。他のレベル保持インバータLCIは、帰還ＰＭＯＳトランジスタMP1により入力がハイレベルに保たれ、ロウレベルを出力し続ける。ここで、レベル保持インバータを用いることにより、ノイズなどによる誤判定を防止している。。
【００５０】
このようにＮＭＯＳパストランジスタロジックを用いることにより、少ない素子数でアドレスシフタを構成できる。図２中の３端子スイッチを、互いに相補なフューズ判定結果が入力される２個のＮＭＯＳトランジスタで実現している。また、レベル保持インバータLCIは、入力がオープンであればロウレベルを出力することを活かし、論理的0を伝達するパストランジスタを省き、素子数を低減している。なお、アドレスシフタでは、多数のＮＭＯＳパストランジスタが信号経路となるが、この回路はアクセス時間のクリティカルパスとならないようにできるので遅延時間は問題とならない。
【００５１】
図１０の回路では、ブロック救済を行わず、カラムアドレスだけを参照して１つの冗長カラム選択線を単位として全置換を行うよう指定する機能を実現するために、オプションフューズ回路FDOPとＮＭＯＳトランジスタMNA0, MNA1をさらに追加した。フューズ判定回路FDOPがプログラムされフューズ判定結果FMSAがハイレベルの場合には、ＮＭＯＳトランジスタMNA1が常にオンしており、リセット信号RSTbがハイレベルになることで、ＮＭＯＳトランジスタMNA0もオンになり、マット選択信号MS0〜MS7によらず、比較結果RMS3がハイレベルとなる。なおこの場合には、フューズ判定回路FD0〜FD7はプログラムを行わずにFMS0〜FMS7がロウレベルとなるようにしておき、パストランジスタ部ASN84を通じて電流が流れないようにしておく。以上のようにわずかな回路の追加により、マット選択信号MS0〜MS7によらず、比較結果の一つをハイレベルにする機能を実現している。これにより、カラム選択線の断線などの不良に対応できる。
【００５２】
図１１は、図１０中のフューズ判定回路FD0〜FD7及びFDOPの構成例を示しており、この回路を複数個設けることにより、図９中のフューズ回路MSFあるいはAYFが構成される。このフューズ判定回路は、フューズFUSE、ＮＭＯＳトランジスタMN0、ＰＭＯＳトランジスタMP0, MP1、ＣＭＯＳインバータINV0で構成されている。フューズFUSEは、配線層などで実現でき、完成したチップ上ではすべて導通した状態とされる。完成したチップは検査の後、欠陥アドレスを記憶するために所定のフューズが、レーザーなどにより選択的に切断されプログラムされる。ＰＭＯＳトランジスタMP0, MP1、ＣＭＯＳインバータINV0は、図１０中のレベル保持インバータと同様に機能する。
【００５３】
このフューズ判定回路は、以下のように動作する。エネーブル信号FEがロウレベルの間、ＮＭＯＳトランジスタMN0がオフし、ＰＭＯＳトランジスタMP0がオンしており、フューズFUSEの状態によらず、出力FOがハイレベル、FObがロウレベルになっている。エネーブル信号FEがハイレベルになると、ＮＭＯＳトランジスタMN0がオンになり、ＰＭＯＳトランジスタMP0がオフになる。フューズFUSEが切断されていない場合、判定結果FOがロウレベル、FObがハイレベルになる。一方、フューズFUSEが切断されている場合、ＰＭＯＳトランジスタMP1により判定結果FOはロウレベルに保たれ、FObはインバータINV0によりハイレベルを保つ。
【００５４】
このフューズ判定回路では、出力をフル振幅にするために必要なＣＭＯＳインバータINV0を用いて、相補な出力を得ている。そのため、図１０に示したような、相補なフューズ判定結果を用いる構成に適している。なお、図１０中のFMSA及びFMS7のように正出力の判定結果だけでよい場合には、出力FOだけを用いればよい。
【００５５】
なお、フューズ判定回路は、現在最も実用性が高いと思われるフューズを利用したが、論理１又は論理２を１ビットで記憶する記憶素子であれば良い。
【００５６】
図１２は、図９中の第２フューズ回路AYFの構成例を、図１３は、アドレス選択回路CYSLの構成例を示している。図１２のフューズ回路は、多数のフューズ判定回路FDからなり、バイナリにエンコードされた救済カラムアドレスを4セット分記憶する。FAY00〜FAY60、FAY01〜FAY61、FAY02〜FAY62、FAY03〜FAY63が、それぞれ1セットである。フューズ判定回路FDは、例えば図１１に示したように構成される。
【００５７】
図１３のアドレス選択回路は、図１０に示したアドレスシフタMSSFの出力RMS0〜RMS3のいずれかがハイレベルとなることにより、図１２の第２フューズ回路の出力を選択し、カラムプリデコードアドレスCYに対応した救済カラムアドレスRCYを出力する。その構成は、7個の論理回路AOR4及び4入力ＯＲ回路ORMSと、8個の4入力ＡＮＤ回路AND4と8個の3入力ＡＮＤ回路AND3からなる。論理回路AOR4内で、アドレスシフタの出力RMS0〜RMS3のいずれかがゲートに接続されたＮＭＯＳトランジスタと、第２フューズ回路の判定結果のいずれかゲートに接続されたＮＭＯＳトランジスタとが直列接続され、それらが4個並列にレベル保持インバータLCIに接続されている。レベル保持インバータLCIは、図１０中に示したように構成できる。これにより例えば、RMS0とFAY00, RMS1とFAY01, RMS2とFAY002, RMS3とFAY03のそれぞれの論理積の論理和が出力RBY0に得られる。さらに、ＣＭＯＳインバータにより相補な信号、例えばRBY0bを出力する。このようにして、図２中のカラムアドレスBYに対応した相補なバイナリの救済カラムアドレスRBY0とRBY0b〜RBY6とRBY6bが得られる。
【００５８】
一方、4入力ＯＲ回路ORMSは、アドレスシフタの出力RMS0〜RMS3のいずれかがゲートに接続されたＮＭＯＳトランジスタが4個並列にレベル保持インバータLCIに接続されており、RMS0〜RMS3の論理和が出力RMSAに得られる。このRMSAは、入力されたマット選択信号MSに対して、置換するカラムアドレスの有無を示している。
【００５９】
ＡＮＤ回路AND4及びAND3により、このRMSAと救済カラムアドレスRBY0とRBY0b〜RBY6とRBY6bの所望の組み合わせとの論理積をとることにより、図２中のカラムプリデコードアドレスCYに対応した救済カラムアドレスRCY20〜RCY27, RCY40〜RCY43, RCY60〜RCY63が得られる。なお、入力されたマット選択信号MSに対して、置換するカラムアドレスが無い場合には、このRCY20〜RCY27, RCY40からRCY43, RCY60〜RCY63はRMSAによりすべてロウレベルとなる。
【００６０】
このように、バイナリの第２フューズ回路の判定結果FAY00〜FAY60、FAY01〜FAY61、FAY02〜FAY62、FAY03〜FAY63の選択を行ってから、プリデコードしてカラムプリデコードアドレスに対応した救済カラムアドレスを発生することにより、回路規模を低減し、占有面積及び消費電力を低減している。
【００６１】
図１４は、図９中の救済カラムアドレスのアドレス比較回路CYCPの構成例を示している。16個のスイッチ付きインバータSINV、3個のＰＭＯＳトランジスタMPA0、3個のＣＭＯＳインバータINV1及び3入力ＡＮＤ回路AND5からなる。スイッチ付きインバータSINVは、ＣＭＯＳインバータINV4, INV5とＰＭＯＳトランジスタMPSW及びＮＭＯＳトランジスタMNSWで構成されている。例えば、救済カラムアドレスRCY20とカラムプリデコードアドレスCY20が入力されているスイッチ付きインバータSINVでは、RCY20がハイレベルの時に、ＰＭＯＳトランジスタMPSW及びＮＭＯＳトランジスタMNSWがオンになり、CY20を反転して出力しする。一方、RCY20がロウレベルの時には、ＰＭＯＳトランジスタMPSW及びＮＭＯＳトランジスタMNSWがオフになり、SINVの出力はハイインピーダンスとなる。
【００６２】
このスイッチ付きインバータSINV複数個の出力をＣＭＯＳインバータINV1に入力する事により、RCY20とCY20, …, RCY27とCY27の各々の論理積の論理和、RCY40とCY40, …, RCY43とCY43の各々の論理積の論理和、RCY60とCY60, …, RCY63とCY63の各々の論理積の論理和が得られ、3入力ＡＮＤ回路AND5でこれらの論理積をとることにより、比較結果RDYiが出力される。この比較結果RDYiは、4個の比較判定回路RYC0〜RYC3の各々で、出力である比較結果RDY0〜RDY3である。ここで、3個のＰＭＯＳトランジスタMPA0は、置換するカラムアドレスが無くRCY20〜RCY27, RCY40からRCY43, RCY60〜RCY63がすべてロウレベルの場合に、ＣＭＯＳインバータINV1の入力がフローティングになることを、図１３に示したようにRMSAもロウレベルになることで防ぎ、RDYiをロウレベルになるようにしている。
【００６３】
この回路は、カラムプリデコードアドレスCYが入力されてから動作し、図８に示したリードコマンドRからのアクセス時間を定めるクリティカルパスとなる。そこで、ＣＭＯＳ回路により構成し、遅延時間が小さくなるようにしている。
【００６４】
以上で具体的に示したカラム系欠陥救済判定回路YRの役割を説明するため、図７中の回路ブロックでカラム系動作に関連するものの構成を、以下で具体的に示す。
【００６５】
図１５は、図７中のカラムアドレスドライバYDの構成例を示している。前述のように、カラムアドレスドライバYDは、図７のメモリアレーMAR中のカラムデコーダにカラムアドレス信号DY20〜DY27, DY40〜DY43, DY60〜DY63を供給する。カラム系欠陥救済判定回路によるカラム系欠陥救済判定結果RYHをＣＭＯＳインバータINVHで受け、その出力と、カラムプリデコードアドレスCY20〜CY27, CY40〜CY43, CY60〜CY63との論理積を、ＮＡＮＤゲートとインバータにより構成された2入力ＡＮＤ回路AND0でとって、カラムアドレス信号DY20〜DY27, DY40〜DY43, DY60〜DY63を出力する。すなわち、カラムアドレス信号に、カラム系欠陥救済判定結果RYHがハイレベルならばロウレベルを、RYHがロウレベルならばカラムプリデコードアドレスと同じ値を出力する。この回路により、正規カラム選択線を冗長カラム選択線に置換する時に、正規カラム選択線の動作を止めている。
【００６６】
図１６は、図７中のメモリアレーMARの構成例を示している。ここでは、メモリセルがマトリクス状に配置されたメモリセルアレーがマットMCA0〜MCA7の8個に分割されている。各マットの両側には、センスアンプ部SAB0〜SAB8が設けられている。また、マットMCA0〜MCA7に対応してロウデコーダXDEC0〜XDEC7が、センスアンプ部SAB0〜SAB8に対応してセンスアンプ制御回路SAC0〜SAC8が設けられている。ここで、カラムデコーダYDECは、分割されたマットMCA0〜MCA7に共通であり、128本のカラム選択線YS0〜YS127及び4本の冗長カラム選択線RYS0〜RYS3を選択的に駆動する。図９から図１４に示したカラム系欠陥救済回路YR及び図１５のカラムアドレスドライバYDは、カラム選択線及び冗長カラム選択線のこのような本数に対応している。例えば、図９で比較判定結果が4個なのは、RDY0, …, RDY3が各々冗長カラム選択線RYS0, …, RYS3に1対1に対応しているためである。
【００６７】
図１７は、図１６中のカラムデコーダYDECの構成例を示している。カラム選択線YS0〜YS127を選択するデコードのために、ＮＡＮＤゲートとインバータにより構成された2入力ＡＮＤ回路AND1, AND2がそれぞれ多数設けられている。カラムアドレス3ビットをプリデコードしたカラムアドレス信号DY20〜DY27と、2ビットずつプリデコードしたカラムアドレス信号DY40〜DY43, DY60〜DY63が入力される。まずＡＮＤ回路AND1により、DY60〜DY63のいずれかとDY40〜DY43のいずれかとの論理積をとり、さらにＡＮＤ回路AND2により、ＡＮＤ回路AND1の出力とDY20〜DY27のいずれかとの論理積をとることにより、7ビット分のデコードが行われ、128本のカラム選択線YS0〜YS127の所望の1本を選択できる。また、冗長カラム選択線RYS0〜RYS3の駆動のために、それぞれインバータを2段接続した4個のバッファ回路BUF2からなる冗長カラムドライバRYDRVも設けられている。
【００６８】
図１８は、図１６中のセンスアンプ部SAB1及びマットMCA1の構成例を示している。マットMCA1は、ビット線対BL0tとBL0b, BL0tとBL0b, …の各々いずれか一方と、ワード線WL0, WL1, …との交点に、メモリセルMCが配置された周知の折り返し型ビット線構成をなしている。メモリセルMCは、1個のＮＭＯＳトランジスタと1個の蓄積容量からなる1トランジスタ1キャパシタ型メモリセルである。センスアンプ部SAB1は、2個のマットMCA0及びMCA1で共有されており、シェアードゲートSHL0, SHL1, …及びSHR0, SHR1, …、プリチャージ回路PC0, PC1, …、センスアンプSA0, SA1, …、入出力ゲートIOG0, IOG1, …で構成されている。プリチャージ回路PC0, PC1, …は、両側のマットMCA0, MCA1内のビット線対をプリチャージ電圧HVCにプリチャージする。シェアードゲートSHL0, SHL1, …及びSHR0, SHR1, …は、マットMCA0, MCA1のいずれか一方内のビット線対とセンスアンプを接続し、他方内のビット線対を分離する。センスアンプ部に接続されたマット内で、いずれかのワード線が選択的に駆動されることにより、メモリセルMCから各ビット線対BL0tとBL0b, BL0tとBL0b, …に信号が読み出され、センスアンプSA0, SA1, …により増幅される。入出力ゲート（又はカラムスイッチ）IOG0, IOG1, …は、カラム選択線YS0, YS1, …により選択され、所望のセンスアンプを入出力線対IO0tとIO0b, IO1tとIO1bに接続する。ここでは、カラム選択線がセンスアンプ部内のセンスアンプ2個毎、すなわちマット内のビット線4対毎に配置されている例を示している。このカラム選択線を冗長カラム選択線と置換することにより、入出力線IO0tとIO0b, IO1tとIO1bからデータの授受を行うセンスアンプを置換でき、不良メモリセルを冗長メモリセルと置換して救済できる。
【００６９】
図１９は、以上説明してきた構成におけるカラム選択線の置換例を示している。カラム選択線を冗長カラム選択線に置換することにより、各マットのビット線を冗長ビット線に置換し、欠陥部のメモリセル群を冗長メモリセル群へ置換している。右上がり斜線模様のハッチングの領域を、格子模様のハッチングの領域に置換している。この時、図１０に示した第１フューズ回路MSFのフューズ判定結果は図５１(a)のように、アドレスシフタMSSFの出力は図５１(b)のようになっている。
【００７０】
この例では、比較判定回路RYC3中で第１フューズ回路MSFのフューズ判定結果FMSAを1にして、冗長カラム選択線RYS3へマット選択信号によらずカラム選択線を置換している。その他の冗長カラム選択線RYS0〜RYS2は、8個中4個のマットで各々カラム選択線を置換している。そのため、図５１(a)で比較判定回路RYC0〜RYC2に対して、1の数がそれぞれ4個となっている。このように本実施例のカラム系救済方式では、柔軟な救済が可能である。従来このようなブロック救済方式では、フューズセット数が多くなるため、デコード方式あるいはバイナリ方式を用いた場合、必要なフューズ数及びブロウするフューズ数が多くなるという難点があった。これを本実施例では、マット選択信号にソート方式を用いて、フューズ数及びブロウするフューズ数を低減している。すなわち、少ないフューズ数によりチップ面積増加が少なく、少ないフューズブロウ数によりブロウに要するコストが少なく、高い救済効率により歩留りが高く、ＳＤＲＡＭの製造コストを低減できる。
【００７１】
ここでは、正規カラム選択線が128本に対して冗長カラム選択線が４本など具体的な数値を示しながら説明してきたが、他の数の場合にも有効なのは言うまでもない。マット1個分ずつをブロック救済の単位としているが、これをマット2個分など複数個にした場合にも、同様な議論が成り立つ。即ち、図１６でMCA0とMCA4の対、MCA1とMCA5の対、MCA2とMCA6の対、MCA3とMCA7の対、がそれぞれ縮退して動作する場合には４個の論理的なメモリマットとして取り扱えばよい。また、ＳＤＲＡＭを例として示したが、本実施例はメモリアレーの欠陥救済に関するものであり、高速ページモードなどの他のＤＲＡＭでも同様な効果が得られる。さらに、ＤＲＡＭ以外のメモリにも適用できる。以下に示す実施例も同様である。
【００７２】
＜実施例３＞
次に、本発明のソート方式による救済判定回路の主要部をなすアドレスシフタについて、図１０の回路を変形した別な構成例を示す。
【００７３】
図２０は、ＣＭＯＳパストランジスタを用いたアドレスシフタの構成例を示している。図１０に示した回路と同様に、図９中のアドレスシフタMSSFとして用いることができる。本回路は、マット選択信号MS0〜MS7が入力される8個のＣＭＯＳインバータからなる入力部ASCI8、救済マットアドレスの比較結果RMS0〜RMS3を出力する4個のＣＭＯＳインバータからなる出力部ASCO4、入力部ASCI8と出力部ASCO4との間に所望の信号経路を形成するパストランジスタ部ASC84、及びＮＭＯＳトランジスタMNA1, MNA2とＰＭＯＳトランジスタMPA2で構成されている。パストランジスタ部ASC84は、ゲートがフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, …, FMS7b, FMS7に接続された48個のＮＭＯＳトランジスタ及び52個のＰＭＯＳトランジスタからなる。これらは、電源電圧VCCを伝達する4個のＰＭＯＳトランジスタを除き、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタとで対になっており、48個のＣＭＯＳスイッチを構成している。
【００７４】
動作は以下のように行う。マット選択信号MS0〜MS7のいずれかがハイレベルになることにより、入力部ASCI8内でいずれかのＣＭＯＳインバータがロウレベルを出力する。パストランジスタ部ASN84でＣＭＯＳスイッチにより、入力部ASCI8内でロウレベルを出力しているＣＭＯＳインバータから出力部ASCO4内のＣＭＯＳインバータへ信号経路が形成されていれば、ASCO4内のＣＭＯＳインバータがハイレベルを出力する。ASCO4内の他のＣＭＯＳインバータには、ハイレベルが入力されるので、ロウレベルを出力する。
【００７５】
フェーズ判定結果FMSAがハイレベルでFMSAbがロウレベルの場合には、ＮＭＯＳトランジスタMNA1が常にオンしており、マット選択信号MS0〜MS7によらず、比較結果RMS3がハイレベルとなる。この場合には、ＮＭＯＳトランジスタMNA2及びＰＭＯＳトランジスタMPA2がオフになるので、パストランジタ部ASC84の出力とＮＭＯＳトランジスタMNA1が衝突することはない。
【００７６】
このようにＣＭＯＳパストランジスタを用いることにより、図１０に示したＮＭＯＳパストランジスタを用いたアドレスシフタに比べて素子数が増加してしまうが、パストランジタ部ASC84内の各ノードが電源電圧VCCあるいは接地電圧VSSのいずれかになり、出力部ASCO4が通常のＣＭＯＳインバータで構成できる。図１０に示したアドレスシフタでは、最大9個直列接続のＮＭＯＳトランジスタにより、ＰＭＯＳトランジスタMP1で帰還のかかったレベル保持インバータLCIの入力を反転させることができるように、トランジスタ寸法を設定しなければならない。それに対し、図２０に示した回路ではフル振幅が伝達されるので、比較的小さな寸法のトランジスタを用いて、安定動作させることができる。
【００７７】
＜実施例４＞
図２１は、ＮＭＯＳパストランジスタを用いたアドレスシフタの別な構成例を示している。図１０と図２０に示した回路と同様に、図９中のアドレスシフタMSSFとして用いることができる。ＮＭＯＳパストランジスタ部を二つに分割し、間にバッファを挿入したことが特長である。本回路は、マット選択信号MS4〜MS7が入力される入力部ASNI4、バッファ部となるASNBO4及びASNBI8、救済マットアドレスの比較結果RMS0〜RMS3を出力する出力部ASNO4、入力部ASNI4とバッファ部のASNBO4との間に所望の信号経路を形成する4入力4出力のパストランジスタ部ASN44、バッファ部のASNBI8と出力部ASNO4との間に所望の信号経路を形成する8入力4出力のパストランジスタ部ASN84H及びＮＭＯＳトランジスタMNA0, MNA1で構成されている。入力部ASNI4は、ソースが接地電圧VSSに接続された4個のＮＭＯＳトランジスタからなる。パストランジスタ部ASN44は、ゲートがフューズ判定結果FMS4b, FMS4, FMS5b, FMS5, FMS6b, FMS6, FMS7に接続された16個のＮＭＯＳトランジスタからなる。一方、パストランジスタ部ASN84Hは、ゲートがフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, FMS2b, FMS2, FMS3b, FMS3に接続された32個のＮＭＯＳトランジスタからなる。すなわち、図１０中のパストランジスタ部ASN84が、本回路ではASN44とASN84Hに分割されている。バッファ部のASNBO4及び出力部のASNO4は、図１０中の出力部ASNO4と同じ構成で、4個のレベル保持インバータLCIからなる。また、バッファ部のASNBI8も、図１０中の入力部ASNI8と同じ構成であり、8個のＮＭＯＳトランジスタからなる。
【００７８】
動作は以下のように行う。ロウ系の動作を行う際に、リセット信号RSTbをハイレベルにして、バッファ部のASNBO4及び出力部のASNO4内のレベル保持インバータLCIを活性化する。マット選択信号MS0〜MS3のいずれかがハイレベルになると、バッファ部のASNBI8内でいずれかのＮＭＯＳトランジスタが導通し、パストランジスタ部ASN84Hで出力部ASNO4内へ信号経路が形成されていれば、その出力がハイレベルとなる。一方、マット選択信号MS4〜MS7のいずれかがハイレベルになると、入力部のASNI4内でいずれかのＮＭＯＳトランジスタが導通し、パストランジスタ部ASN44でバッファ部のASNBO4内へ信号経路が形成されていれば、その出力がハイレベルとなる。その結果がバッファ部のASNBI8内に入力されて、パストランジスタ部ASN84H内で形成される信号経路に応じて、出力部ASNO4の出力の一つがハイレベルとなる。なお、フューズ判定結果FMSAがハイレベルの場合には、図１０に示したアドレスシフタと同様に、マット選択信号MS0〜MS7によらず比較結果RMS3がハイレベルとなる。
【００７９】
このようにＮＭＯＳパストランジスタ部を分割して間にバッファを挿入することにより、レベル保持インバータから接地電圧VSSまでの直列接続のＮＭＯＳトランジスタ数を低減できる。それにより、直列接続による抵抗の増加を限定でき、安定動作させることができる。図２０に示したＣＭＯＳパストランジスタを用いたアドレスシフタと同様な効果であるが、この構成の方が素子数の増加が小さくて済む。
【００８０】
＜実施例５＞
図２２は、ＮＭＯＳパストランジスタを用いたアドレスシフタのさらに別な構成例を示している。図１０と図２０及び図２１に示した回路と同様に、図９中のアドレスシフタMSSFとして用いることができる。入力されるマット選択信号を二つのグループに分け、それぞれにパストランジスタ部を設けることにより、パストランジスタ部の回路規模を小さくしたことが特長である。本回路は、マット選択信号MS0〜MS3が入力される入力部ASNI4U、MS4〜MS7が入力される入力部ASNI4L、救済マットアドレスの比較結果RMS0〜RMS3を出力する出力部ASNO4、入力部ASNI4Uと出力部ASNO4との間の4入力4出力のパストランジスタ部ASN44U、入力部ASNI4Lと出力部ASNO4との間の4入力4出力のパストランジスタ部ASN44U及びＮＭＯＳトランジスタMNA0, MNA1で構成されている。入力部ASNI4U, ASNI4Lは、図２１中の入力部ASNI4と同様に、ソースが接地電圧VSSに接続された4個のＮＭＯＳトランジスタからなる。パストランジスタ部ASN44U, ASN44Lは、それぞれ16個のＮＭＯＳトランジスタからなる。ASN44Uはフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, FMS2b, FMS2, FMS3により制御され、ASN44LはFMS7b, FMS7, FMS6b, FMS6, FMS5b, FMS5, FMS4により制御される。パストランジスタ部ASN44U,とASN44Lの出力は、出力部ASNO4の入力端子でワイヤードＯＲもより論理和が取られている。出力部ASNO4は、図１０中の出力部ASNO4と同じ構成で、4個のレベル保持インバータLCIからなる。
【００８１】
動作は以下のように行う。ロウ系の動作を行う際に、リセット信号RSTbをハイレベルにして、出力部のASNO4内のレベル保持インバータLCIを活性化する。マット選択信号MS0〜MS3のいずれかがハイレベルになると、バッファ部のASNI4U内でいずれかのＮＭＯＳトランジスタが導通し、パストランジスタ部ASN44Uで出力部ASNO4内へ信号経路が形成されていれば、その出力がハイレベルとなる。この時、マット選択信号MS4〜MS7はすべてロウレベルなので、入力部ASNI4L及びパストランジスタ部ASN44Lを通じて電流経路は形成されない。一方、マット選択信号MS4〜MS7のいずれかがハイレベルになると、バッファ部のASNI4L内でいずれかのＮＭＯＳトランジスタが導通し、パストランジスタ部ASN44Lで出力部ASNO4内へ信号経路が形成されていれば、その出力がハイレベルとなる。この時、マット選択信号MS0〜MS3はすべてロウレベルなので、入力部ASNI4U及びパストランジスタ部ASN44Uを通じて電流経路は形成されない。パストランジスタ部ASN44Uは、RMS0, RMS1, RMS2, RMS3の順にマット選択信号MS0, MS1, MS2, MS3の内フューズ判定結果により選択されるものを割り当てて行き、ASN44Lは逆に、RMS3, RMS2, RMS1, RMS0の順にマット選択信号MS7, MS6, MS5, MS4の内フューズ判定結果により選択されるものを割り当てて行くように結線されている。そのため、合計4個以下のマット選択信号を記憶するように第１フューズ回路が正しい状態になっていれば、二つの以上のマット選択信号が同じアドレスシフタ出力に割り当てられることはない。なお、フューズ判定結果FMSAがハイレベルの場合には、図１０に示したアドレスシフタと同様に、マット選択信号MS0〜MS7によらず比較結果RMS3がハイレベルとなる。
【００８２】
このように8個のマット選択信号を4個ずつ二つのグループに分け、それぞれにパストランジスタ部を設けることにより、4入力4出力のパストランジスタ部2個で構成でき、8入力4出力のパストランジスタ部を用いた図１０の構成よりも素子数を低減し、占有面積を小さくできる。また、図２１に示した間にバッファを設けた構成と同様に、レベル保持インバータから接地電圧VSSまでの直列接続のＮＭＯＳトランジスタ数を低減でき、安定動作させることができる。
【００８３】
＜実施例６＞
図２３は、マット選択信号を二つのグループに分け、それぞれにパストランジスタ部を設けるアドレスシフタの別な構成例を示している。図２２に示したアドレスシフタの変形例であり、入力部ASNI4U, ASNI4L、パストランジスタ部ASN44U, ASN44L及びＮＭＯＳトランジスタMNA0, MNA1は図２２と同じ構成である。救済マットアドレスの比較結果RMS0〜RMS3を出力する出力部ASNOA4が、図２２の出力部ASNO4と異なり、4個のレベル保持ＮＡＮＤ回路LCNAで構成されている。
【００８４】
出力部ASNOA4内のレベル保持ＮＡＮＤ回路LCNAは、以下のように動作する。ロウ系の動作を行う際に、リセット信号RSTbをハイレベルにして、トランジスタMP00, MP01をオフにする。この時、ノードN0, N1は両方ハイレベルとなっており、トランジスタMP20, MP21はオフしている。また、ＮＡＮＤゲートNAND0はロウレベルを出力しており、トランジスタMP10, MP11はオンしている。ここで、例えば、入力部ASNI4U及びパストランジスタ部ASN44Uを通じて、ノードN0から接地電圧VSSへ電流経路が形成されると、ノードN0がロウレベルとなり、ＮＡＮＤゲートNAND0はハイレベルを出力する。その結果、トランジスタMP10, MP11はオフになるが、トランジスタMP21はオンになり、ノードN1はハイレベルに保たれる。
【００８５】
図２２に示した構成では、出力がワイヤードＯＲとなっているため、例えばパストランジスタ部ASN44Uに電流経路が形成される時、ASN44L内のオンしているＮＭＯＳパストランジスタが負荷となる場合がある。それに対して、この構成では、パストランジスタ部ASN44UとASN44Lの出力が分離されており、負荷とはならない。その結果、充放電される寄生容量が小さくなり、消費電流が低減できるとともに、さらに安定した動作ができる。出力部で二つの入力の論理をとることにより、素子数が増加するが、この構成では、一方の入力をゲートに入力したＰＭＯＳトランジスタを用いて他方の入力をハイレベルに保つようにしたレベル保持ＮＡＮＤ回路を用いることにより、素子数の増加を最小限に抑えている。なお、他方の入力がフローティング状態となっても構わない場合には、トランジスタMP20, MP21を除去して素子数を低減できる。
【００８６】
＜実施例７＞
以上では、図７からら図１９を用いて説明した実施例を基本として、アドレスシフタの変形例を示してきた。次に、フューズ回路の変形例を示す。
【００８７】
図２４は、ＰＭＯＳトランジスタを共有化したフューズ回路の構成例を示しており、図９中のフューズ回路MSFあるいはAYFとして用いることができる。この回路では、複数のフューズ回路セルFCNに共通なノードCSPにＰＭＯＳトランジスタMPCが設けられている。フューズ回路セルは、フューズFUSE、ＮＭＯＳトランジスタMN4, MN5、ＣＭＯＳインバータINV2で構成されている。
【００８８】
このフューズ回路は、以下のように動作する。エネーブル信号FEbがハイレベルの間、ＰＭＯＳトランジスタMPCがオフし、各フューズ回路セルFCN内でＮＭＯＳトランジスタMN4がオンしており、フューズFUSEの状態によらず、出力FO0, FO1, …がハイレベル、FO0b, FO1b, …がロウレベルになっている。エネーブル信号FEbがロウレベルになると、ＰＭＯＳトランジスタMPCがオンになりノードCSPがハイレベルになるとともに、各フューズ回路セルFCN内でＮＭＯＳトランジスタMN4がオフになる。フューズFUSEが切断されていない場合、判定結果が反転する。一方、フューズFUSEが切断されている場合、ＮＭＯＳトランジスタMN5により同じ状態を保つ。
【００８９】
このフューズ回路では、複数のフューズ回路セルFCNでＰＭＯＳトランジスタMPCを共有することにより、図１１に示したフューズ判定回路によりフューズ回路を構成するよりも素子数を少なくできる。図１１のフューズ判定回路と同様に、出力をフル振幅にするために必要なＣＭＯＳインバータINV2を用いて、相補な出力を得ており、図１０に示したような、相補なフューズ判定結果を用いる構成に適している。なお、図１１に示したフューズ判定回路では、判定結果出力に対してＮＭＯＳトランジスタ側にフューズFUSEを設けているのに対し、このフューズ回路セルFCNではＰＭＯＳトランジスタ側に設けているが、ＮＭＯＳトランジスタ側にすることもできる。
【００９０】
図２５は、アンチフューズ判定回路を示している。このようなアンチフューズ判定回路については、例えば[文献３]に開示されている。この回路を用いても、図９中のフューズ回路MSFあるいはAYFが構成できる。このアンチフューズ判定回路は、アンチフューズAFUSE、ＮＭＯＳトランジスタMN6, MN7、ＰＭＯＳトランジスタMP3, MP4, MP5、ＣＭＯＳインバータINV3で構成されている。フューズAFUSEは、メモリセルの蓄積容量と同じ絶縁膜のキャパシタなどで実現できる。フューズがレーザーなどにより導電層をブロウするのに対し、アンチフューズは絶縁膜を電気的にブロウする。そのため、フューズと逆に製造時は開放状態でブロウすることにより導通する。選択的に切断される。
【００９１】
アンチフューズをブロウする時には、エネーブル信号FEをハイレベルにして、ＰＭＯＳトランジスタMP3をオフに、ＮＭＯＳトランジスタMN6をオンにして、制御信号CGNDに電源電圧VCCよりも高い高電圧を印加する。そして、ブロウ用制御信号BLOWをハイレベルにしてＮＭＯＳトランジスタMN7をオンにする。出力ノードFObがロウレベルになり、インバータINV3により出力ノードFOがハイレベルとなり、ＰＭＯＳトランジスタMP4はオフになる。その結果、アンチフューズAFUSEに高電圧が加わり、絶縁膜が破壊されて導通する。
【００９２】
アンチフューズを判定する際には、エネーブル信号FEをロウレベルにして、出力FObがハイレベル、FOがロウレベルにしておく。エネーブル信号FEがハイレベルになると、ＮＭＯＳトランジスタMN6がオンになり、ＰＭＯＳトランジスタMP3がオフになる。アンチフューズAFUSEがブロウされている場合、アンチフューズAFUSEを通じて電流が流れ、ＰＭＯＳトランジスタMP5により負荷抵抗が大きな値になっており、判定結果FOがハイレベル、FObがロウレベルになる。一方アンチフューズAFUSEがブロウされていない場合、ＰＭＯＳトランジスタMP4により判定結果FOはロウレベルに保たれ、FObはインバータINV0によりハイレベルを保つ。
【００９３】
フューズの代りにキャパシタで構成されたアンチフューズを用いることにより、電気的にブロウできるので、レーザーでブロウするために開口部を設ける必要が無く、製造プロセスを簡略化できる。また、場合によっては、パッケージに組み立てた後でもブロウすることができるという効果もある。しかし、このようなアンチフューズ判定回路は、通常のフューズ判定回路に比べ素子数が多く、しかもブロウ時の電流経路となるトランジスタMN6, MN7は十分低抵抗に、判定時の負荷抵抗を定めるトランジスタMP5は十分高抵抗になるように、トランジスタ寸法を定めなければならないので、面積が大きくなる。本発明のソート方式は、アンチフューズ判定回路の面積の問題を軽減でき好適である。本発明は、救済アドレスを記憶する際のエンコード方式に特長が有り、このアンチフューズの例のように、通常のフューズ以外の不揮発性記憶素子を用いた場合にも有効である。
【００９４】
＜実施例８＞
図２６から図２９を用いて、図９で示したカラム系ブロック救済の変形例を示す。カラム選択線を置換する単位が1本全体でない場合に、図７から図１９を用いて説明した方式ではマット単位に固定されているのに対し、本実施例では連続する複数マットに拡張する機能を追加したことが特長である。図7に示したＳＤＲＡＭ全体の構成や、図１５のカラムアドレスドライバYD、図１６から図１８に示したメモリアレーMARの構成は、図７から図１９を用いて説明した方式と同じとする。
【００９５】
図２６は、この実施例によるカラム系救済判定回路の別な構成例である。図９との違いは、シフタ回路に若干の変形を加えてMSESFとすることと、置換する単位を連続する複数マットにまたがることをプログラムするための第３のフューズ回路MSEFを追加したことである。その他の回路は図９と同じ意味を持つ。
【００９６】
図２７は、変形したアドレスシフタMSESFの構成例を示している。図１０の回路との違いは、入力部ASNI8とパストランジスタ部ASN84との間にスイッチ部ASNE8が設けたことである。スイッチ部ASNE8は、入力部ASNI8の8個の出力に対し、それぞれ隣接する2個の間に設けられた7個のＮＭＯＳトランジスタからなる。このスイッチ部ASNE8が、図２６中の第３フューズ回路MSEFのフューズ判定結果FME01, FME12, …, FME67に応じて、スイッチ部ASNE8で入力部ASNI8の出力を短絡することにより、マット選択信号の論理和を取る。
【００９７】
図２８は、第３フューズ回路MSEFの構成例を示している。8個のフューズ判定回路FDが、それぞれフューズ判定結果FME01, FME12, …, FME67を出力する。このフューズ判定回路FDには、例えば図１１に示した回路として、図１１の正出力FOのみを用いれば良い。
【００９８】
図２９は、以上説明してきた構成におけるカラム選択線の置換例を示している。右上がり斜線模様のハッチングの領域を、格子模様のハッチングの領域に置換している。この時、図２６の第１フューズ回路MSFのフューズ判定結果は図５２(a)のように、第３フューズ回路MSEFのフューズ判定結果は図５２(b)のようになっており、アドレスシフタMSESFの出力は図５２(c)の論理式により示される値となる。図５２(c)において、記号"＋"は論理和を表す。
【００９９】
この例では、比較判定回路RYEC0中で、第３フューズ回路MSEFのフューズ判定回路FME12を1にして、マットMCA1とMCA2で共通にカラム選択線を冗長カラム選択線RYS0へ置換している。また、比較判定回路RYEC1中で、フューズ判定回路FME23を1にして、マットMCA2とMCA3で共通にカラム選択線を冗長カラム選択線RYS1へ置換している。このような置換により、センスアンプ部の不良に対応できる。図１６及び図１８に示したように、センスアンプ部は隣接する2個のマットで共有されており、センスアンプ部内に不良がある場合には、隣接する2個のマットで同じカラム選択線を置換しなければならない。しかも、両側にセンスアンプ部が設けられているので、隣接する2個のマットの組み合わせは7通りある。本実施例では、マット選択信号の論理和をとることにより、このようなセンスアンプ部の不良に、1個のカラムアドレスのフューズセットに対応でき効率的である。
【０１００】
比較判定回路RYEC0及びRYEC1内では、フューズ判定結果FME45, FME56, FME67を1にして、マットMCA4〜MCA7で共通にカラム選択線を冗長カラム選択線RYS0及びRYS1へ置換している。このような置換により、カラム選択線の不良を効率的に救済できる。すなわち、カラム選択線が途中で断線もしくは短絡しているような不良に効果的である。例えば、図２９に示した例では、マットMCA4とセンスアンプ部SAB5との間で2本のカラム選択線が短絡している不良に対応している。図７から図１９を用いて説明した実施例でもカラム選択線をマット選択信号によらず置換することで救済できるが、その場合にはそれに用いたカラム選択線を他の不良の救済に用いることはできない。それに対し、本実施例では、冗長カラム選択線RYS0及びRYS1を、マットMCA0〜MCA3で他の不良の置換に用いており、より効率的である。
【０１０１】
また、比較判定回路RYEC3中で第１フューズ回路MSFのフューズ判定結果FMSAを1にして、冗長カラム選択線RYS3へマット選択信号によらずカラム選択線を冗長カラム選択線RYS3へ置換している。フューズ判定結果FME01, FME12, FME23, FME34, FME45, FME56, FME67を全て1にすることによっても、マット選択信号によらず置換することができるが、フューズ判定結果FMSAを用いることにより、ブロウするフューズ数を少なくできる。ブロウするフューズ数が余り重要でない場合には、図２７のアドレスシフタでＮＭＯＳトランジスタMNA0, MNA1を取り除き、さらに素子数を削減し面積を低減できる。
【０１０２】
以上のように、カラム選択線を置換する単位を連続する複数マットに拡張できることにより、種々の不良を効率的に救済できる。なお、この発明は、救済アドレスの記憶方式には依存しないので、図３及び図４に示したデコード方式をマット選択信号の記憶に用いれば、同様に置換する単位を連続する複数マットに拡張できる。さらに、本願のソート方式と併用すればフューズの数が減らせるのでより好ましい。
【０１０３】
＜実施例９＞
以上では、図１に示したソート方式をカラム系のブロック救済に応用した実施例を示してきた。図１に示したソート方式は、複数のアドレスから、そのアドレス数よりも少ない救済アドレスを、互いに重なりなく記憶することを前提としている。次に、複数のアドレスから救済アドレスを、同じ値を取りうる組み合わせとして記憶するソート方式を説明する。
【０１０４】
図３０は、8個のデコードされたアドレスDA0〜DA7中に対して、アドレスDA0がハイレベルになったときに救済判定結果RQ0, RQ1が、DA2がハイレベルになったときにRQ2が、DA3がハイレベルになったときにRQ3〜RQ6が、DA4がハイレベルになったときにRQ7〜RQ9が、DA6がハイレベルになったときにRQa, RQbが、DA7がハイレベルになったときにRQc〜RQfがそれぞれハイレベルになる場合のソート方式を示している。これは、8個のアドレスに対して、16個のフューズセット、それぞれ最大4個のフューズセットが同じアドレスを取りうる場合に相当する。
【０１０５】
第１フューズ群PFGは、図１中のフューズ群SFGと同様に、デコードされた8個のアドレスDA0〜DA7にそれぞれ対応するフューズからなり、各アドレスに対して救済アドレスの有無を示す。一方、第２フューズ群QFGは、救済判定結果にそれぞれ対応するフューズからなり、救済アドレスと救済判定結果との対応を示す。図３０では、第１フューズ群PFGのフューズ判定結果FP0〜FP7及び第２フューズ群QFGのフューズ判定結果FQ1〜FQfを模式的に示しており、×印の付いているFP0, FP2, FP3, FP4, FP6, FP7とFQ1, FQ4, FQ5, FQ6, FQ8, FQ9, FQb, FQd, FQe, FQfは、フューズがブロウされて、論理的1となっている。
【０１０６】
フューズ群PFG及びQFGに記憶されているアドレスと入力されたアドレスが一致しているかの救済判定は、以下のように行う。アドレスDA0〜DA7は、いずれか1個が選択的に論理的1になる。まず、図１に示したソート方式と同様にして、第１フューズ群PFGのFP0, FP2, FP3, FP4, FP6, FP7が1であるので、DA0, DA2, DA3, DA4, DA6, DA7が1となるとそれぞれ、救済アドレスをソートした判定中間結果RP0, RP1, RP2, RP3, RP4, RP5が1となる。すなわち、RP0, RP1, RP2, RP3, RP4, RP5に、それぞれDA0, DA2, DA3, DA4, DA6, DA7が出力される。
【０１０７】
以上の判定中間結果は、第２フューズ群QFGによって救済判定結果RQ0〜RQfに対応づけられる。まず、1番目の判定中間結果であるRP0、すなわちDA0は、救済判定結果の1番目のRQ0に出力される。FQ1が1であることにより、RQ1にはRQ0と同じくRP0すなわちDA0が出力される。FQ2が0であることにより、RQ2にはRQ1が出力しているRP0の次であるRP1すなわちDA2が出力される。以下順次同様にして、RQ3〜RQ6にはRP2すなわちDA3が、RQ7〜RQ9にはRP3すなわちDA4が、RQa, RQbにはRP4すなわちDA6が、RQc〜RQfにはRP5すなわちDA7が、それぞれ出力される。以上により、前述の所望のアドレスに対する救済判定結果が得られる。
【０１０８】
図５６は、図３０に示した重複アドレスを記憶するソート方式を先の図５５と同様にスイッチ回路として捕らえた図である。図５５の第１スイッチ回路SW1は、８個(ND個)の第１入力ノードと８個(ND個)の第１出力ノードの間に最大８個の第１論理的結合路を形成するものである。この第１の論理的結合路は、第１フューズ回路PFGの対応するフューズ（記憶素子）のプログラムによって決定される。ここでは図３０の例に合わせて６個の第１論理的結合路を例示したが、最大８個がすべて選択される可能性があるため第１出力ノードの数を８個とした。この第１スイッチ回路は、後の図３２で具体化される。
【０１０９】
第１出力ノードの出力はそのまま第２スイッチ回路へと伝達される。第２スイッチ回路は、８個(ND個)の第１入力ノードと１６個(NS個)の第１出力ノードの間に最大１６個の第２の論理的結合路を形成するものである。この第２の論理的結合路は、第２フューズ回路QFGの対応するフューズ（記憶素子）のプログラムによって決定される。第２フューズ回路QFGのプログラムされたフューズは、第２出力ノードの隣接するノードの結合を表すと考えると理解しやすい。隣接するノードが結合するということは同じアドレスが重複して選択されることである。この例では図３０の例に合わせて６個のグループとなるようにした。６個のグループとは、RQ1とRQ2の第１グループ、RQ2の第２グループ、以下同様にグループ分けされる。この６個のグループに対して第２入力ノードの番号の小さなノードが順に結合される。即ち、第２入力ノードとグループとの対応づけは、第１スイッチ回路と同様とされる。この第２スイッチ回路は、後の図３３で具体化される。
【０１１０】
以上に示したように、本エンコード・フューズ方式では、8個と15個の合計23個のフューズにより、8個のアドレスから救済アドレスを、同じ値を取りうる16個の組み合わせを記憶することができる。このような情報を記憶するために、デコード方式では図３の4倍の128個を、バイナリ方式では図５の4倍の64個を要する。また、図１に示したソート方式では、4個が同じ値をとるためには図１の4倍の数が必要であり、32個となる。従って、図１のソート方式はデコード方式やバイナリ方式に比べるとなおフューズ数の低減効果が高い。この実施例で示した重複したアドレスを記憶できるソート方式では更にフューズ数を低減することができ、２３個で済む。このように少ないフューズ数にできるのは、図１に示した方式と同様に、救済アドレスを順列ではなく組合せとして記憶することによる。本方式は、同じアドレスを複数個の判定結果に対応させるよう、図１のエンコード方式を拡張したものである。
【０１１１】
本エンコード方式では、16個のアドレスを記憶するためにブロウするフューズ数は16個であり、図１のエンコード方式を４組設けた場合や、デコード方式と同じであり、バイナリ方式よりも少なくて済む。なお、図３０では第１フューズ群PFGでブロウしていないフューズよりもブロウしているフューズの方が多いが、これは最大限の救済を行う場合を示しているためである。一般に、すべての救済を使う場合は少ないので、このように救済する場合にブロウする方が効率的である。
【０１１２】
必要なフューズ数を一般化して考える。NAビットがデコードされたND個のアドレスに対して重なりのありうるNS個のアドレスを記憶して救済判定を行うために必要な、本実施例のソート方式のフューズ数は、第１フューズ群PFG中の個数NPFが、
NPF = ND ．．．．．．．．．．．．．．．．（式６）
であり、第２フューズ群QFG中の個数NQFが、
NQF = NS - 1 ．．．．．．．．．．．．．．（式７）
であるので、あわせて、
NPF+NQF = ND+NS-1 = (2^NA)+NS-1 ．．．．（式８）
である。バイナリ方式でのフューズ数NBFよりも(式８）のフューズ数が小さくなる条件NPF+NQF<NBFを求めるために（式２）とと比較すると、
(2^NA)+NS-1 < NS(NA+1) = ．．．．．．．．（式９）
すなわち、
NS > ((2^NA)-1)/NA ．．．．．．．．．．．（式１０）
であれば、本方式の方が少ないフューズ数で済む。
【０１１３】
＜実施例１０>
図３０に示したソート方式を、ＳＤＲＡＭのカラム系ブロック救済のマット選択信号の記憶に適用した実施例を説明する。複数の冗長カラム選択線の救済判定を行うためのマット選択信号を一括して記憶する。この場合、複数のマット選択信号から、同じ値を取りうる複数の値を記憶するので、図３０に示したソート方式が適している。図７に示したＳＤＲＡＭ全体の構成や、図１５のカラムアドレスドライバYD、図１６から図１８に示したメモリアレーMARの構成は、図７から図１９を用いて説明した方式と同じとする。
【０１１４】
図３１は、カラム系救済判定回路の別な構成例で、図９あるいは図２６に示した救済判定回路と同様に、図７中のYRとして用いる。本救済判定回路は、各マットについて救済有無を記憶する第１フューズ回路MSPFとその判定結果により制御される第１アドレスシフタMSPSFに加え、救済マット選択信号と救済カラムアドレスとの対応を記憶する第２フューズ回路MSQFとその判定結果により制御される第２アドレスシフタMSQSFを有する。図９と比較すると、４個の比較判定回路のそれぞれに対して設けられていたMSFやMSSFを１つに共通化したものと見ることができる。これらにより、図３０に示したソート方式を実現する。
【０１１５】
さらに、4個のカラムアドレス比較判定回路RCYC0〜RCYC3がそれぞれカラムアドレスの比較結果RYCH0〜RYCH3を出力し、4入力ＯＲ回路OR4によりカラム系救済判定結果RYHを出力するとともに、冗長カラムアドレス選択回路RYSLにより救済判定結果RDYを出力する。比較判定回路RCYC0〜RCYC3には、アドレスシフタMSQSFの出力QMSが、それぞれ4個おきに4個ずつ入力される。例えば、RCYC0にはQMS0, QMS4, QMS8, QMScが入力される。比較判定回路RCYC0〜RCYC3は、救済カラムアドレスをバイナリにエンコードされた状態で記憶する第３フューズ回路AYF、第２アドレスシフタMSQSFの出力QMSにより第３フューズ回路AYFのフューズ判定結果FAYを選択し救済カラムアドレスを選択するアドレス選択回路CYSL、救済カラムアドレスRCYとカラムプリデコードアドレスCYを比較するアドレス比較回路CYCPが設けられており、これらは図１２から図１４に示したように構成される。この場合、図１４のアドレス比較回路CYCPの出力RDYiは、各比較判定回路RCYC0〜RCYC3の比較結果RYCH0〜RYCH3となる。
【０１１６】
図３２は、図３１中の第１フューズ回路MSPFと第１アドレスシフタMSPSFの構成例を示している。第１フューズ回路MSPFは、8個のフューズ判定回路FDからなり、フューズ判定結果FMSP0〜FMSP7と、FMSP0〜FMSP6の相補信号FMSP0b〜FMSP6bを出力する。フューズ判定回路FDは、例えば図１１に示したように構成できる。第１アドレスシフタMSPSFは、マット選択信号MS0〜MS7が入力される入力部ASNI8、救済マット選択信号の中間判定結果PMS0〜PMS7を出力する出力部ASNO8、入力部ASNI8と出力部ASNO8との間に所望の信号経路を形成する8入力8出力のパストランジスタ部ASN88で構成されている。本実施例では、4本の冗長カラム選択線に対応する16個の救済マット選択信号をまとめて記憶するため、8個のマット選択信号を8個とも出力する可能性が有り、8出力としている。図１０に示したアドレスシフタMSSFと同様に、入力部ASNI8は、ソースが接地電圧VSSに接続された8個のＮＭＯＳトランジスタからなる。パストランジスタ部ASN84は、ゲートがフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, …, FMS6b, FMS6, FMS7に接続された64個のＮＭＯＳトランジスタからなる。出力部ASNO8は、8個のレベル保持インバータLCIからなり、各レベル保持インバータLCIは図１０に示したように構成される。図１０に示したアドレスシフタMSSFと同様に、リセット信号RSTbをハイレベルにすることで活性化され、入力部ASNI8に入力されたマット選択信号MS0〜MS7を、パストランジスタ部ASN84でフューズ判定結果FMS0b, FMS0, FMS1b, FMS1, …, FMS6b, FMS6, FMS7に応じて形成された信号経路で伝達し、出力部ASNO8から中間判定結果PMS0〜PMS7として出力する。
【０１１７】
図３３は、図３１中の第２フューズ回路MSQFと第２アドレスシフタMSQSFの構成例を示している。第２フューズ回路MSQFは、15個のフューズ判定回路FDからなり、フューズ判定結果FMSQ1〜FMSQfと、それらの相補信号FMSQ1b〜FMSQfbを出力する。フューズ判定回路FDは、例えば図１１に示したように構成できる。第２アドレスシフタMSQSFは、救済マット選択信号の中間判定結果PMS0〜PMS7が入力される入力部ASNI8、救済マット選択信号の判定結果QMS0〜QMSfを出力する出力部ASNO16、入力部ASNI8と出力部ASNO16との間に所望の信号経路を形成する8入力16出力のパストランジスタ部ASN816で構成されている。入力部ASNI8は、図１０あるいは図３２などと同様に、ソースが接地電圧VSSに接続された8個のＮＭＯＳトランジスタからなる。パストランジスタ部ASN816は、ゲートがフューズ判定結果FMSQ1b, FMSQ1, FMSQ2b, FMSQ2, …, FMSQfb, FMSQfに接続された176個のＮＭＯＳトランジスタからなる。この回路は、各マットについて救済有無を判定するこれまでに示したアドレスシフタと異なり、救済マット選択信号と救済カラムアドレスを対応づけるアドレスシフタなので、入力数よりも出力数が多く、パストランジスタ部ASN816中の結線が、図１０に示したASN84や図３２のASN88などと大きく異なっている。出力部ASNO16は、8個のレベル保持インバータLCIからなり、各レベル保持インバータLCIは図１０に示したように構成される。図３２のアドレスシフタMSPSFと同様に、リセット信号RSTbをハイレベルにすることで活性化され、入力部ASNI8に入力された中間判定結果PMS0〜PMS7を、パストランジスタ部ASN816でフューズ判定結果FMSQ1b, FMSQ1, FMSQ2b, FMSQ2, …, FMSQfb, FMSQfに応じて形成された信号経路で伝達し、出力部ASNO16から判定結果QMS0〜QMSfとして出力する。この回路も、NMOSパストランジスタを用いることにより、複雑な論理を少ない素子数で実現している。
【０１１８】
図３４は、図３１中の冗長カラムアドレス選択回路RYSLの構成例を示している。パストランジスタ部ASN016と、4個のセレクタLCSLからなる。パストランジスタ部ASN016は、アドレスシフタMSQSFが出力する判定結果QMS0〜QMSfがゲートに接続された58個のＮＭＯＳトランジスタと、QMS0〜QMSeが入力される15個のＣＭＯＳインバータ及びその出力がゲートに接続された15個のＮＭＯＳトランジスタからなる。これらにより、出力端子N00〜N03, N10〜N13, N20〜N23, N30〜N33の所望のものと接地電圧VSSとの間に電流経路が形成される。これらの出力4個ずつが、それぞれセレクタLCSLに入力され、それに応じてカラムアドレス比較判定回路RCYC0〜RCYC3の出力RYCH0〜RYCH3が選択的に、救済判定結果RDY0〜RDY3へ出力される。なお、これらの出力4個ずつで2個以上が同時に電流経路が形成されることはない。
【０１１９】
図３５は、図３４中のセレクタLCSLの構成例を示している。4個のレベル保持インバータLCIC、4個のスイッチSW、4入力ＮＯＲゲートNOR4、ＮＭＯＳトランジスタMNA3、バッファ回路BUF1で構成されている。レベル保持インバータLCICは、図１０に示したレベル変換インバータLCIと同一の構成である。リセット信号RSTbがハイレベルになることにより活性化し、図３４中のパストランジスタ部ASN016により、例えばNj0（j=0, 1, 2, 3）と接地電圧VSSとの間に電流経路が形成されていることにより、Nj0はロウレベルとなり、出力Nj0bはハイレベルとなる。電流経路が形成されない場合には、帰還用ＰＭＯＳトランジスタMP1により、Nj0はハイレベルに保たれ、Nj0bにはロウレベルを出力しつづける。なお、入力Nj0をそのまま出力することにより、相補の出力Nj0とNj0bを得ている。これらにより、スイッチSW中のＮＭＯＳトランジスタMNSWとＰＭＯＳトランジスタMPSWを制御しする。レベル保持インバータLCICの入力がロウレベルの場合にはスイッチSWはオンになり、ハイレベルの場合にはオフになる。これにより、入力RYCH0〜RYCH3が選択されて、バッファ回路BUF1に入力され、救済判定結果RDYjへ出力される。4入力ＮＯＲゲートNOR4とＮＭＯＳトランジスタMNA3により、パストランジスタ部ASN016からの入力Nj0〜Nj3がすべてハイレベルの場合に、救済判定結果RDYjはロウレベルとなる。
【０１２０】
このように図３４の冗長アドレス選択回路を、ＮＭＯＳパストランジスタを用いることで面積を低減し、ＣＭＯＳ回路のセレクタを用いることで、カラム系動作開始から救済判定までの遅延時間を小さくしている。
【０１２１】
図３６は、本実施例での置換例を示している。右上がり斜線模様のハッチングの領域を、格子模様のハッチングの領域に置換している。この時、図３１に示した第１フューズ回路MSPFのフューズ判定結果FMSP0〜FMSP7は図５３(a)のように、アドレスシフタMSPSFの出力PMS0〜PMS7は図５３(b)のようになっている。
【０１２２】
また、第２フューズ回路MSQFのフューズ判定結果FMSQ1〜FMSQfは図５３(c)のように、アドレスシフタMSQSFの出力QMS0〜QMSfは図５３(d)のようになっている。
【０１２３】
各マットで置換できるカラム選択線は4本までなので、図５３(c)で連続する1の数は3個以下となっている。この場合、冗長カラムアドレス選択回路RYSLの救済判定結果RDY0〜RDY3は、図５３(e)の論理式により示される値となる。図５３(e)において、記号"＋"は論理和を表し、記号"×"は論理積を表す。
【０１２４】
すなわち、マット毎に救済アドレスが、RDY0, RDY1, RDY2, RDY3の順に割り当てられている。
【０１２５】
この置換例のように、本実施例では、各マットで最大4個、全体で16個の欠陥部を置換できる。これを、図３０に示したソート方式を救済マット選択信号の記憶に適用することにより、少ないフューズ数及びブロウフューズ数で実現している。
【０１２６】
＜実施例１１>
図３７は、カラム系救済判定回路の別な構成例で、図３１の救済判定回路と同様に、図３０に示したソート方式を救済マット選択信号の記憶に用いており、マット選択信号によらずカラム選択線を置換する機能を実現する。即ち、図１０のカラム選択線の１本丸ごと置換するFMSAオプションを図３０の方式に導入する方法をしめす。
【０１２７】
図３７の図３１との違いは4個のカラムアドレス比較判定回路の内の2個RCYCA2, RCYCA3に、マット選択信号の判定結果に依らず、カラムアドレスを比較する手段を導入したことである。即ち、カラムアドレス比較判定回路RCYCA2, RCYCA3には、第２アドレスシフタMSQSFの出力QMSによらず置換カラムアドレスを活性化する救済カラムアドレス活性回路CYACと、その出力RCYAとカラムプリデコードアドレスとを比較するアドレス比較回路CYCPAが付加されている。すなわち、カラムアドレス比較判定回路RCYCA2, RCYCA3は、それぞれ2個のアドレス比較回路CYCP, CYCPAを有し、比較結果RYCH2とRYAH2, RYCH3とRYAH3を出力する。比較結果RYCH0〜RYCH3は、4入力ＯＲ回路OR4により論理和が取られ、その出力RYHPとともに冗長カラムアドレス選択回路RYSLに入力される。この冗長カラムアドレス選択回路RYSLは、図３４に示したように構成され、救済判定結果RDY0, RDY1を出力する。救済判定結果RDY2及びRDY3は、2入力ＯＲ回路OR2により、冗長カラムアドレス選択回路RYSLの出力と、アドレス比較回路CYCPAによる比較結果RYAH2,あるいはRYAH3との論理和をそれぞれとって出力する。また、3入力ＯＲ回路OR3により、アドレス比較回路CYCPAの出力RYHPと比較結果RYAH2, RYAH3との論理和をとって、カラム系救済判定結果RYHを出力する。
【０１２８】
図３８は、アドレス活性回路CYACの構成例を示している。7個のＣＭＯＳインバータINVA及びフューズ判定回路FDと、8個の4入力ＡＮＤ回路AND4と8個の3入力ＡＮＤ回路AND3からなる。すなわち、図１３に示したアドレス選択回路CYSLに対し、7個の論理回路AOR4の代りにＣＭＯＳインバータINVAが、4入力ＯＲ回路ORMSの代りにフューズ判定回路FDが設けられている。フューズ判定回路FDは、例えば図１１に示したように構成される。フューズ判定回路FDの出力RMSAAがハイレベルとなることにより、カラムプリデコードアドレスCYに対応した救済カラムアドレスを出力する。図３７中のフューズ回路AYFの判定結果の一部であるFAY03〜FAY63をＣＭＯＳインバータINVAで受け、相補なバイナリの救済カラムアドレスとし、ＡＮＤ回路AND4及びAND3により論理積をとることにより、図２中のカラムプリデコードアドレスCYに対応した救済カラムアドレスRCYA20〜RCYA27, RCYA40〜RCYA43, RCYA60〜RCYA63が得られる。これらを、カラムプリデコードアドレスCYと、図３７中のアドレス比較回路CYCPAにより比較する。
【０１２９】
図３９は、本実施例での置換例を示している。右上がり斜線模様のハッチングの領域を、格子模様のハッチングの領域に置換している。この例では、冗長カラム選択線RYS3へマット選択信号によらずカラム選択線を置換している。マット毎にカラム選択線の置換が行われるマットは、図３６と同様にMCA0, MCA2, MCA3, MCA4, MCA6, MCA7の6個であり、図３７に示したフューズ回路MSPFのフューズ判定結果FMSP0〜FMSP7は図５３(a)のように、アドレスシフタMSPSFの出力PMS0〜PMS7は図５３(b)のようになっている。また、フューズ回路MSQFのフューズ判定結果FMSQ1〜FMSQfは図５４(a)のように、アドレスシフタMSQSFの出力QMS0〜QMSfは図５４(b)のようになっている。マット毎に置換する欠陥部は15個なので、救済マット選択信号の判定結果QMSfは常に0となる。このQMSfによって選択される救済カラムアドレスのフューズセットを、カラムアドレス比較判定回路RCYCA3内でアドレス比較回路CYCPAへ送り、マット選択信号によらない置換のカラムアドレスの比較に用いている。
【０１３０】
この場合、冗長カラムアドレス選択回路RYSLの救済判定結果RDY0〜RDY3は、図５４(c)の論理式により示される値となる。図５４(c)において、記号"＋"は論理和を表し、記号"×"は論理積を表す。
【０１３１】
救済判定結果RDY3は、マット選択信号によらずカラム選択線を置換する冗長カラム選択線RYS3に対応しているので、カラムアドレス比較判定回路RCYCA3内のアドレス比較回路CYCPAの出力RYAH3となっている。
【０１３２】
この置換例のように、本実施例では、各マットで最大4本、全体で16個の不良を置換でき、その内の2個までをマット選択信号によらない置換にできる。すなわち、マット選択信号によらない置換を用いても、置換できる全体の個数は減らない。これは、救済カラムアドレスのフューズセットと冗長カラム選択線との対応を、冗長カラムアドレス選択回路RYSLを用いて定めているためである。この方式は、自由度が大きく、効率的な救済が可能である。このような高効率な欠陥救済を、ソート方式を救済マット選択信号の記憶に適用することにより、少ないフューズ数及びブロウフューズ数で実現している。
【０１３３】
＜実施例１２>
次に、本発明のソート方式をＳＤＲＡＭのロウ系エニイ・トゥ・エニイ救済に適用した実施例について説明する。エニイ・トゥ・エニイ救済は、後で示す置換例のように、異なるマット間でワード線の置換を行う方式である。ＳＤＲＡＭ全体は、図７に示したように構成され、図８に示したように動作する。
【０１３４】
図４０は、ロウ系欠陥救済判定回路XRの構成例を示している。図３０を用いて説明したソート方式を用いて、上位ロウアドレスの救済判定を行うことが特長である。各上位ロウアドレスについて救済有無を記憶する第１フューズ回路XUPFとその判定結果FXUPにより制御される第１アドレスシフタXUPSF、救済上位ロウアドレスPCXUと救済下位ロウアドレスとの対応を記憶する第２フューズ回路XUQFとその判定結果FXUQにより制御される第２アドレスシフタMSQSFを有する。これらは、図３７中のMSPFとMSPSF、MSQFとMSQSFと同様に構成され、類似の動作を行う。つまり、この実施例で上位ロウアドレスは、カラム系欠陥救済回路でも説明したメモリマットの選択のためのアドレスと同じである。
【０１３５】
一方、下位ロウアドレスには、バイナリ方式を用いている。各冗長ワード線に対応して、下位ロウアドレス比較判定回路RCXLC0〜RCXLCfが設けられ、その各々は、救済下位ロウアドレスをバイナリにエンコードされた状態で記憶するフューズ回路AXLF、フューズ回路AXLFの判定結果FAXLを下位ロウプリデコードアドレスCXLに対応させる救済下位ロウアドレス活性回路CXLAC、救済下位ロウアドレスRCXLと下位ロウプリデコードアドレスCXLを比較するアドレス比較回路CXLCPが設けられ、それぞれ比較結果RXLH0〜RXLHfを出力する。さらに、ロウ系救済判定確定回路RXANDが設けられている。
【０１３６】
図４１は、ロウ系救済判定確定回路RXANDの構成例を示している。16個の2入力ＡＮＤ回路AND7からなり、救済上位ロウアドレスの判定結果QCXU0〜QCXUfと救済下位ロウアドレスの判定結果RXLH0〜RXLHfのそれぞれ論理積をとり、ロウ系救済判定結果RXH0〜RXHfを出力する。
【０１３７】
図４０に示したロウ系欠陥救済判定回路XRの役割を説明するため、図７中の回路ブロックでロウ系動作に関連するものの構成を、以下で具体的に示す。ここでは、8個のマットの各々が256本のワード線と2本の冗長ワード線を持つ場合を示している。他の本数の場合にも有効なのは言うまでもない。
【０１３８】
図４２及び図４３は、図７中のロウアドレスドライバXDの構成例を示している。この実施例のロウアドレスドライバは、2個の8入力ＮＯＲ回路NOR8、2個のＣＭＯＳインバータINV8、2入力ＡＮＤ回路AND8、8個の論理回路AOR5、16個の2入力ＡＮＤ回路AND6からなる。そして、図７中のカラム系救済判定回路YR及びメモリアレーMAR内のロウデコーダXDECにマット選択信号MS0〜MS7を供給すると共に、ロウデコーダXDECにロウアドレス信号DX10〜DX13, DX30〜DX33, DX50〜DX53, DX70〜DX73と冗長ロウアドレス信号RDX0, RDX1を供給する。
【０１３９】
図４２において、8入力ＮＯＲ回路NOR8は、5個の2入力ＮＯＲゲートと2個の2入力ＮＡＮＤゲートからなる。この8入力ＮＯＲ回路NOR8には、ロウ系欠陥救済判定回路XRによる16個のロウ系欠陥救済判定結果RXH0〜RXHfの偶数番目あるいは奇数番目の8個ずつが入力され、その出力がインバータINV8に伝達され、8個の救済判定結果の論理和である冗長ロウアドレス信号RDX0, RDX1を得る。また、2入力ＮＡＮＤゲートとインバータからなる2入力ＡＮＤ回路AND8により、2個の8入力ＮＯＲ回路NOR8の出力の論理積をとることで、ロウ系の救済が行われる場合にロウレベルとなるRXHAbが得られる。論理回路AOR5は、ＮＯＲゲートと2個の2入力ＮＡＮＤゲートからなり、マット選択信号MS0〜MS7を、RXHAbがハイレベルの時にはロウアドレス3ビットがプリデコードされたCX100〜CX107とし、RXHAbがロウレベルの時には救済判定結果RXH0〜RXHf中の2個ずつの論理和とする。
【０１４０】
図４３において、ＡＮＤ回路AND6は、それぞれ2入力ＮＡＮＤゲートとインバータからなり、RXHAbと８ビットのバイナリのロウアドレスを2ビットずつプリデコードしたプリデコードロウアドレスCX10〜CX13, CX30〜CX33, CX50〜CX53, CX70〜CX73の各々との論理積をとって、ロウアドレス信号DX10〜DX13, DX30〜DX33, DX50〜DX53, DX70〜DX73として出力する。この回路により、異なるマットへのワード線の置換と、置換の際にノーマルなワード線の動作を止める制御を行っている。
【０１４１】
図４４及び図４５は、図１６中のロウデコーダXDECの構成例を示している。ロウデコーダは、10個の2入力ＡＮＤ回路AND9と、16個の2入力ＮＡＮＤゲートNAND2と、256個のレベル変換ＡＮＤ回路LCANDと、2個のレベル変換バッファ回路LCBUFからなる。これらの内、2個の2入力ＡＮＤ回路AND9からなる冗長ロウＡＮＤ回路RXDAと、2個のレベル変換バッファ回路LCBUFからなる冗長ロウドライバRXDRVにより、冗長ロウデコーダが構成されている。
【０１４２】
図４４において、ＡＮＤ回路AND9は、それぞれ2入力ＮＡＮＤゲートとインバータからなり、マット選択信号MSkとロウアドレス信号DX10〜DX13, DX30〜DX33及び冗長ロウアドレス信号RDX0, RDX1の各々との論理積をとって、ロウデコーダ内のアドレス信号EX10〜EX13, EX30〜EX33及び冗長アドレス信号REX0, REX1として出力する。これらのアドレス信号は多くの回路に入力されるため、このようにロウデコーダ内のみのアドレス信号を発生することで、無用な充放電電流を削減している。
【０１４３】
図４５において、ＮＡＮＤゲートNAND2には、ロウアドレス信号DX50〜DX53のいずれかとDX70〜DX73のいずれかが入力され、その出力は16個のレベル変換ＡＮＤ回路LCANDに入力される。レベル変換ＡＮＤ回路LCANDには、EX10〜EX13のいずれかとEX30〜EX33のいずれかが入力される。この回路は、ＮＭＯＳトランジスタMN1, MN2, MN3とＰＭＯＳトランジスタMP0, MP1, MP2により構成されている。待機時には制御信号XPCbをロウレベルにしておき、各レベル変換ＡＮＤ回路LCAND内で、MP0によりMP2とMN3のゲートをワード線電圧VCHとし、ワード線WL0〜WL255をすべて接地電圧VSSにしておく。例えばワード線WL0を選択する場合には、アドレス信号EX10, EX30, EX50, EX70がハイレベルになることにより、該当するLCAND内のMN1, MN2及びNAND2を通じて電流経路が形成され、MP2とMN3のゲートがロウレベルとなり、ワード線WL0がワード線電圧VCHに駆動される。アドレス信号は、電源電圧VCCまでの振幅なので、レベル変換が行われている。この時、他のレベル変換ＡＮＤ回路LCANDでは、MP1によりMP2とMN3のゲートはワード線電圧VCHに保たれ、ワード線WL1〜WL255はVSSのままとなる。このようにして、レベル変換ＡＮＤ回路LCANDは、8ビット分のデコードを行いワード線WL0〜WL255のワードドライバとして動作する。レベル変換バッファ回路LCBUFは、レベル変換ＡＮＤ回路LCANDと類似の動作により、冗長アドレス信号REX0あるいはREX1がハイレベルになると、冗長ワード線RWL0あるいはRWL1をワード線電圧VCHに駆動し、冗長ワードドライバとして動作する。
【０１４４】
図４６は、以上説明してきた構成におけるワード線の置換例を示している。各マット2本の冗長ワード線RWL0, RWL1は、別なマットの欠陥部分の置換も行っている。このようなエニイ・トゥ・エニイ救済は置換可能な範囲が大きいため、効率的な救済方法である。しかし、救済アドレスのビット数が多くなので、従来は必要なフューズ数及びブロウするフューズ数が多くなるという難点があった。本実施例では、ソート方式を用いることで、この問題を緩和している。しかも、どの欠陥部分をどの冗長ワード線に割り当てるかは自由であるため、救済アドレスを組合せとして記憶するソート方式が適している。
【０１４５】
＜実施例１３＞
図３０に示したソート方式では、2組のフューズ群で、置換の有無と救済判定結果との対応を別々に記憶している。これを1個のフューズ群にまとめた例を、次に示す。
【０１４６】
図４７は、図３０と同様に、8個のデコードされたアドレスDA0〜DA7中に対して、１６個の救済判定結果RT0〜RTfを得るソート方式を示している。これは、8個のアドレスに対して、16個のフューズセット、それぞれ最大4個のフューズセットが同じアドレスを取りうる場合に相当する。フューズ群TFGは、23個のフューズからなり、8個から重複を許しながら16個を選ぶ組合せを表す。図４７では、×印の付いているFT1, FT2, FT5, FT6, FT7〜FTa, FTc〜FTh, FTi, FTk〜FTnは、フューズがブロウされて、論理的1となっている。1となっているフューズ判定結果は救済判定結果への出力を示し、0となっているフューズ判定結果は、次のアドレスに進むことを示している。
【０１４７】
救済判定は、以下のように行う。アドレスDA0〜DA7は、いずれか1個が選択的に論理的1になる。1番目のアドレスであるDA0が1になる場合、1番目のFT1が１であるのでRT0が1となり、さらにFT2も１なのでRT1も1になる。その次のFT3は0なので、RT2〜RTfは0となる。2番目のDA1が1となる場合、TFGの中で1番目の0であるFT3の次のFT4も0なので、RT0〜RTfは0のままである。3番目のDA2が1となる場合、2番目の0であるFT4の次のFT5は3番目の1なので、2番目までのRT0, RT1は0となり、3番目の救済判定結果RT2が1となる。その次のFT6は0なので、4番目以降のRT3〜RTfも0となる。4番目のDA3が1となる場合、3番目の0であるFT6の次のFT7が4番目の1であり、7番目の1であるFTaまで1が続くので、3番目までのRT0〜RT2は0となり、4番目から7番目のRT3〜RT6は1となる。その次のFTbは0なので、8番目以降のRT7〜RTfは0となる。以下、DA4〜DA7が1となる場合も同様にして判定し、前述の所望のアドレスに対する救済判定結果が得られる。なお、この例では、16個の救済判定結果のすべてに救済判定結果が割り当てられているが、15個以下しか使用しない場合には、使用する個数だけフューズを1にすれば良い。
【０１４８】
以上に示したように、本エンコード・フューズ方式では、図３０に示した方式と同じく、23個のフューズにより、8個のアドレスから救済アドレスを、同じ値を取りうる16個の組み合わせを記憶することができる。一般化した場合の、デコードされたND個のアドレスに対して重なりのありうるNS個のアドレスを記憶して救済判定を行うために必要なフューズ数も、図３０に示した方式と同じであり、（式１０）の条件であれば、バイナリ方式よりも本方式の方が少ないフューズ数で済む。また、ブロウするフューズ数も、図３０に示した方式と同じである。
【０１４９】
図４８は、本エンコード方式を用いた救済判定回路の構成例を、図４９は、その動作タイミングを示している。この救済判定回路は、ソート方式により記憶している置換アドレスをレジスタに移してから救済判定を行うことが特長である。図４８の回路は、制御回路CCT、フューズ番号カウンタFCT、フューズ群TFG、セット番号カウンタSCT、アドレス番号カウンタACT、デマルチプレクサDMX、救済アドレスレジスタARG0〜ARGf、アドレス比較回路ACP0〜ACPfからなる。
【０１５０】
図４９のタイミングチャートに従い、救済アドレスをレジスタARG0〜ARGfへ送る動作を説明する。制御回路CCTが供給する制御信号CTFに従い、フューズ番号カウンタFCTは制御信号TFPを発生する。フューズ群TFGから順次、制御信号TFPによって選択されたフューズ判定結果FTが、制御回路CCTへ送られる。制御回路CCTは、フューズ判定結果FTが1の時には制御信号CTSに、0の時には制御信号CTAに、パルスを発生する。セット番号カウンタSCTは、制御信号CTSに応じて、救済セット番号RSCをカウントアップする。一方、アドレス番号カウンタACTは、制御信号CTAに応じて、アドレス番号RACをカウントアップする。デマルチプレクサDMXは、救済セット番号RSCにより制御され、アドレス番号RACをデマルチプレクスし、救済アドレス群RABを、レジスタARG0〜ARGfへ送る。このようにして、レジスタARG0〜ARGfの各々に取り込まれた救済アドレスRA0〜RAfの各々に対して、アドレス比較回路ACP0〜ACPfがアドレスAIとの比較を行い、救済判定結果RT0〜RTfを出力する。
【０１５１】
図４７に示したソート方式は、一つのフューズ群で、置換の有無と救済判定結果との対応をまとめて記憶しているので、このようにフューズ判定結果に応じて順次救済アドレスを発生させる構成に適している。レジスタに救済アドレスを読み込んで救済判定を行うことにより、アドレス比較が比較的容易な形式の救済アドレスを発生しておくことができ、図３２、図３３で示したシフト回路を省略することができる。なお、[文献４]はフューズ情報を、フューズダウンローダにより冗長デコーダのラッチ（レジスタ）に転送する冗長システムが記載されており、この実施例をシステム化する上での一つの参考となる。但し、[文献３]は本願のソート方式ついては記載しておらず、個の点で本発明とは区別される。また、ソート方式で記憶された情報を解読して転送するための図４８の回路とその動作タイミング図４９は本発明に特有のものである。即ち、本実施例ではソート方式を用いることにより、必要なフューズ数が少なく、またブロウするフューズ数が少ないという効果を得ている。
【０１５２】
＜実施例１４＞
図５０は、図４７〜４９に示した実施例をロウ系欠陥救済判定回路への適用例を示している。この回路は図７中のXRとして動作する。この救済判定回路は、上位ロウアドレスに対して図４７に示したソート方式を用い、下位アドレスはバイナリ方式で記憶している。図５０において、上位ビットのロウアドレスの記憶及び転送ための回路は、制御回路XUCCT、フューズ番号カウンタXUFCT、フューズ群XUTF、セット番号カウンタXSCT、救済上位ロウアドレスのカウンタXUACTである。外部からのアクセスアドレスに対して比較判定を行う回路は、１６本の冗長ワード線（図４６参照）に対応させて設けられた、１６個のロウアドレス比較判定回路RCXC0〜RCXCfであり、それぞれ救済判定結果RXLH0〜RXLHfを出力する。
【０１５３】
ロウアドレス比較判定回路の内部構成はRCXTOに例示されている。上位ビットのロウアドレスを比較判定する回路は、救済上位ロウアドレスのレジスタAXURG、レジスタAXURGの救済上位ロウアドレスRAXUを上位ロウプリデコードアドレスCXUに対応させる救済上位ロウアドレス活性回路CXUAC、救済上位ロウアドレスRCXUと上位ロウプリデコードアドレスCXUを比較するアドレス比較回路CXUCPであり、判定結果RXUHを出力する。次に、下位ビットのロウアドレスを比較判定する回路は救済下位ロウアドレスをバイナリにエンコードされた状態で記憶するフューズ回路AXLF、フューズ回路AXLFの判定結果FAXLを下位ロウプリデコードアドレスCXLに対応させる救済下位ロウアドレス活性回路CXLAC、救済下位ロウアドレスRCXLと下位ロウプリデコードアドレスCXLを比較するアドレス比較回路CXLCPであり、判定結果RXLHを出力する。上位ビットと下位ビットのロウアドレスの判定結果RXUHとRXLHは、2入力ＡＮＤ回路ANDXにより論理積が取られ、最終的な判定救済結果RXH0として出力される。。
【０１５４】
ソート方式の上位ロウアドレスについて、図４９を用いて説明したように動作する。すなわち制御回路XUCCTが供給する制御信号XUCTFに従い、フューズ番号カウンタXUFCTは制御信号XUTFPを発生する。それにより順次、フューズ群XUTFからフューズ判定結果FXUTが、制御回路XUCCTへ送られる。制御回路XUCCTは、フューズ判定結果FXUTに応じて制御信号XCTSかXUCTAにパルスを発生し、それにより、カウンタXSCTとXUACTが救済セット番号RXSCと救済上位ロウアドレスRXUCをカウントアップして行く。各ロウアドレス比較判定回路RCXC0〜RCXCf内でレジスタAXURGが、救済セット番号RXSCにより選択されると、救済上位ロウアドレスRXUCを取り込む。すなわち、レジスタを順次切り替えて取り込むことにより、デマルチプレクスする。
【０１５５】
このレジスタへ救済アドレスを取り込む動作を前もって済ませておくことにより、アクセス時間に対する影響を緩和することができる。この動作は、電源投入シーケンスの一つとして行えば良い。ＳＤＲＡＭでディレイ・ロックト・ループ（ＤＬＬ）などのクロック同期回路を用いる場合には、その設定と平行して行うことができる。電源の立ち上がりを検出することにより行えば、外部から制御する必要はない。逆に、外部からのコマンドにより行えば、電源波形などによらず確実な動作ができる。制御信号XUTFPなどの発生には、オシレータ等を用いれば良い。また、図７中の内部クロックCLKIから、分周するなどにより発生することもできる。
【０１５６】
ここで、必要なフューズ数を一般化して考える。NAビットのバイナリ・アドレスがデコードされたND個ののアドレスに対して、NS個のアドレスを記憶して救済判定を行うとする。ここで、NAビットを上位NBUビットと残りの下位NBLビットの２組に分割したとする。上位NBUビットをソート方式で記憶するのに必要なフューズ数NUFは、同じ値を取りうるNS個の記憶なので、図４７について説明したように、
NUF = (2^NBU)+NS-1．．．．．．．．．．．．（式１１）
である。一方、残りの下位NBLビットをバイナリ方式で記憶するのに必要なフューズ数NLFは、
NLF = NSNBL = NS(NB-NBU) ．．．．．．．（式１２）
である。なお、使用するか否かは上位ビット部分で示されるので、そのためのフューズ（マスター・フューズ）を設ける必要はないことを考慮している。数１１と数１２から、合計のフューズ数NFは、
NF = NUF+NLF = (2^NBU)+NS(NB-NBU+1)-1 ．．（式１３）
となる。(式１３)のNFをNBUで微分(d(NF)/d(NBU))した式は、
d(NF)/d(NBU)=(2^NBU)ln[2]-NS = 0 ．．．．（式１４）
の時に最小値となる。ここで関数ln[ ]はe（e=2.718...)を底とする対数である。（式１４）をNBUについて解くと、
(2^NBU) = NS/ln[2] ．．．．．．．．．．．．（式１５）
であるから、
NBU = log2[NS/ln[2]] ．．．．．．．．．．．（式１６）
となる。ここで関数log2[ ]は２を底とする対数を表す。このように、ソート方式を用いるビット数には最適値が存在する。この最適値で得られるNFの最小値NFminは、
NFmin = NS(NB+(1/ln[2])-log2[(NS/ln[2])+1])-1
．．．．．．．．．．．（式１７）
である。ただし、NBUは整数なので（式１５）は近似的にしか成り立たず、フューズ数は数１７よりも大きくなる。例えば、図４２から図４６に示した構成の場合、マットが8個なのでマット選択信号が3ビット（上位ビット）、ロウデコーダ当りワード線が256本でそのアドレスが8ビッ（下位ビット）ト、合わせてロウアドレス数は11ビットである。また、冗長ワード線がマット当り2本で合計16本なので救済アドレス数は16である。NS = 16とすると、数１６は、NBU = 4.53となる。これに近い4ビットもしくは5ビット分にソート方式を適用するのが望ましい。いずれの場合にも、合計のフューズ数は143個となる。救済アドレス全部をバイナリ方式で記憶する場合、12個ずつ16セット設けることになり、合計のフューズ数は192個となる。それに対して、本方式は約4分の3にフューズ数を低減できる。
【０１５７】
【発明の効果】
面積が小さく、救済効率が高く、不良アドレスを記憶するために要する時間が短い欠陥救済回路を有する半導体メモリ装置が実現され、半導体メモリ装置の製造コストを下げられる。
【図面の簡単な説明】
【図１】ソート・アドレス記憶方式の例を示す図。
【図２】ソート・アドレス記憶方式の救済判定回路の構成例を示す図。
【図３】デコード・アドレス記憶方式のモデルを示す図。
【図４】図３のデコード・アドレス記憶方式の救済判定回路の構成例を示す図。
【図５】バイナリ・アドレス記憶方式のモデルを示す図。
【図６】図６のバイナリ・アドレス記憶方式（バイナリ方式）の救済判定回路の構成例を示す図。
【図７】シンクロナスＤＲＡＭの要部ブロック図。
【図８】動作タイミングを示す図。
【図９】カラム系欠陥救済判定回路の構成例を示す図。
【図１０】救済マットアドレス比較シフタの構成例を示す図。
【図１１】フューズ判定回路の構成例を示す図。
【図１２】救済カラムアドレスのフューズ回路の構成例を示す図。
【図１３】カラムアドレス選択回路の構成例を示す図。
【図１４】カラムアドレス比較回路の構成例を示す図。
【図１５】カラムアドレスドライバの構成例を示す図。
【図１６】メモリアレーの構成例を示す図。
【図１７】カラムデコーダの構成例を示す図。
【図１８】メモリセルアレー及びセンスアンプ部の構成例を示す図。
【図１９】カラム選択線の置換例を示す図。
【図２０】ＣＭＯＳパストランジスタを用いたアドレスシフタの構成例を示す図。
【図２１】バッファを間に設けたアドレスシフタの構成例を示す図。
【図２２】ワイヤードＯＲを用いたアドレスシフタの構成例を示す図。
【図２３】レベル保持ＮＡＮＤ回路を用いたアドレスシフタの構成例を示す図。
【図２４】フューズ判定回路の別な構成例を示す図。
【図２５】アンチフューズ判定回路の構成例を示す図。
【図２６】カラム系欠陥救済判定回路の別な構成例を示す図。
【図２７】複数のマットアドレスの論理和をとるアドレスシフタの構成例を示す図。
【図２８】複数のマットアドレスの論理和をとるかを記憶するフューズ回路の構成例を示す図。
【図２９】カラム選択線の置換例を示す図。
【図３０】ソート・アドレス記憶方式他の例を示す図。
【図３１】カラム系欠陥救済判定回路の別な構成例を示す図。
【図３２】マット選択信号の比較用アドレスシフタの構成例を示す図。
【図３３】マット選択信号の選択用アドレスシフタの構成例を示す図。
【図３４】冗長アドレス選択回路の構成例を示す図。
【図３５】冗長アドレス選択回路のセレクタの構成例を示す図。
【図３６】カラム選択線の置換例を示す図。
【図３７】カラム系欠陥救済判定回路の別な構成例を示す図。
【図３８】救済カラムアドレス活性回路の構成例を示す図。
【図３９】カラム選択線の置換例を示す図。
【図４０】ロウ系欠陥救済判定回路の構成例を示す図。
【図４１】救済判定確定回路の構成例を示す図。
【図４２】ロウアドレスドライバの構成例を示す図。
【図４３】ロウアドレスドライバの構成例を示す図の続き。
【図４４】ロウデコーダの構成例を示す図。
【図４５】ロウデコーダの構成例を示す図の続き。
【図４６】ワード線の置換例を示す図。
【図４７】ソート・アドレス記憶方式の他の例を示す図。
【図４８】レジスタを用いた救済判定回路の構成例を示す図。
【図４９】レジスタを用いた救済判定回路の動作タイミングの例を示す図。
【図５０】ロウ系欠陥救済判定回路の別な構成例を示す図。
【図５１】図１９の欠陥救済例のプログラム条件を示す図。
【図５２】図２９の欠陥救済例のプログラム条件を示す図。
【図５３】図３６の欠陥救済例のプログラム条件を示す図。
【図５４】図３９の欠陥救済例のプログラム条件を示す図。
【図５５】図１のソート・アドレス記憶方式をスイッチ回路で表した図。
【図５６】図３０のソート・アドレス記憶方式をスイッチ回路で表した図。
【符号の説明】
A…アクティベイトコマンド、 AA0〜AA3…バイナリのアドレス、 AB…アドレスバッファ、 ACP0〜ACPf…アドレス比較回路、 ACT…アドレス番号カウンタ、 ADR…外部からのアドレス、 AFUSE…アンチフューズ、 AI…アドレス、 AND0, AND1, AND2, AND6, AND7, AND8, AND9, ANDX…2入力ＡＮＤ回路、 AND3, AND5…3入力ＡＮＤ回路、 AND4…4入力ＡＮＤ回路、 AOR4, AOR5…論理回路、 ARG0〜ARGf…救済アドレスレジスタ、 ASF…アドレスシフタ、 ASC84, ASN44, ASN44U, ASN44LASN84, ASN84H, ASN816…アドレスシフタのパストランジスタ部、 ASCI8, ASNI4, ASNI4U, ASNI4L, ASNI8…アドレスシフタの入力部、 ASCO4, ASNO4, ASNOA4, ASNO16…アドレスシフタの出力部、 ASNBO4とASNBI8…アドレスシフタのバッファ部、 ASNE8…アドレスシフタのスイッチ部、 AXLF…下位ロウアドレスのバイナリ・アドレス記憶方式のフューズ回路、 AXURG…救済上位ロウアドレスのレジスタ、 AYF…カラムアドレスのバイナリ・アドレス記憶方式のフューズ回路、 BACP0〜BACP3…バイナリ・エンコード・フューズのアドレス比較回路、 BFS0〜BFS3…バイナリ・エンコード・フューズのフューズセット、 BL0t, BL0b, BL0t, BL0b…ビット線、 BLOW…アンチフューズのブロウ制御信号、 BUF1, BUF2…バッファ回路、 BX…ロウアドレス、 BY…カラムアドレス、 CB…制御信号バッファ、 CCT…救済判定回路の制御回路、 CD…コマンドデコーダ、 CGND…アンチフューズ判定回路の制御信号、 CLK…外部クロック、 CLKB…クロックバッファ、 CLKI…内部クロック、 CMD…外部からの制御信号、 CTA, CTF, CTS…救済判定回路の制御信号、 CX, CX10〜CX13, CX30〜CX33, CX50〜CX53, CX70〜CX73, CX100〜CX107…ロウプリデコードアドレス、 CXL…下位ロウプリデコードアドレス、 CXLCP…救済下位ロウアドレス比較回路、 CXLAC…救済下位ロウアドレス活性回路、 CXU…上位ロウプリデコードアドレス、 CXUCP…救済上位ロウアドレス比較回路、 CXUAC…救済上位ロウアドレス活性回路、 CY, CY20〜CY27, CY40〜CY43, CY60〜CY63…カラムプリデコードアドレス、 CYAC…救済カラムアドレス活性回路、 CYSL…救済カラムアドレス選択回路、 CYCP, CYCPA…救済カラムアドレス比較回路、 DA0〜DA7…デコードされたアドレス、 DACP0〜DACP3…デコード・フューズのアドレス比較回路、 DFS0〜DFS3…デコード・フューズのフューズセット、 DIB…入力バッファ、 DOB…出力バッファ、 DQ…外部との入出力データ、 DX, DY10〜DY13, DY30〜DY33, DY50〜DY53, DY70〜DY73…ロウアドレス信号、 DY, DY20〜DY27, DY40〜DY43, DY60〜DY63…カラムアドレス信号、 EX10〜EX13, EX30〜EX33…ロウデコーダ内のアドレス信号、 FAXL…下位ロウアドレスのバイナリ・アドレス記憶方式のフューズ判定結果、 FAY, FAY00〜FAY03, FAY10〜FAY13, FAY20〜FAY23, FAY30〜FAY33, FAY3…カラムアドレスのバイナリ・アドレス記憶方式のフューズ判定結果、 FCN…フューズ判定回路セル、 FCT…フューズ番号カウンタ、 FD, FD0〜FD7, FDOP…フューズ判定回路、 FE, FEb…フューズ判定回路のエネーブル信号、 FO, FOb, FO0, FO0b, FO1, FO1b…フューズ判定回路の出力、 FP0〜FP7, FQ0〜FQf, FS0〜FS7, FT, FT1〜FTn…ソート方式のフューズ判定結果、 FMS, FMS0〜FMS7, FMS0b〜FMS7b, FMSA, FMSAb…マット選択信号のソート方式のフューズ判定結果、 FME, FME01, FME12, FME23, FME34, FME45, FME56, FME67…マット選択信号の論理和を取るか否かを示すフューズ判定結果、 FMSP, FMSP0〜FMSP7, FMSP0b〜FMSP6b…マット毎に置換の有無を示すフューズ判定結果、 FMSQ, FMSQ1〜FMSQf, FMSQ1b〜FMSPQfb…救済マット選択信号と救済カラムアドレスとの対応を示すフューズ判定結果、 FUSE…フューズ、 FXUP…上位ロウアドレス毎に置換の有無を示すフューズ判定結果、 FXUQ…救済上位ロウアドレスと救済下位ロウアドレスセットとの対応を示すフューズ判定結果、 FXUT…救済上位ロウアドレスのソート・エンコード・フューズ群のフューズ判定結果、 GI…ライトデータ、 GO…リードデータ、 HVC…ビット線のプリチャージ電圧、 INV0, INV1, INV2, INV3, INV4, INV5, INV8, INVH…ＣＭＯＳインバータ、 IO0tとIO0b, IO1tとIO1b…入出力線対、 IOG0, IOG1…入出力ゲート、 LCBUF…レベル変換バッファ回路、 LCAND…レベル変換ＡＮＤ回路、 LCI, LCIC…レベル保持インバータ、 LCNA…レベル保持ＮＡＮＤ回路、 LCSL…レベル保持インバータを用いたセレクタ、 MA…メインアンプ、 MAR…メモリアレー、 MC…メモリセル、 MCA0〜MCA7…メモリセルアレーのマット、 MIO…メイン入出力線、 MN0, MN1, MN2, MN3, MN4, MN5, MN6, MN7, MNA0, MNA1, MNA2, MNA3, MNSW…ＮＭＯＳトランジスタ、 MP0, MP00, MP01, MP1, MP10, MP11, MP2, MP20, MP21, MP3, MP4, MP5, MPA0, MPA2, MPC, MPSW…ＰＭＯＳトランジスタ、 MS, MS0〜MS7, MSk…マット選択信号、 MSF…マット選択信号のソート・アドレス記憶方式のフューズ回路、 MSEF…マット選択信号の論理和を取るか否かを記憶するフューズ回路、 MSPF…マット毎に置換の有無を記憶するフューズ回路、 MSPSF…マット毎に置換の有無を判定するアドレスシフタ、 MSQF…救済マット選択信号と救済カラムアドレスとの対応を記憶するフューズ回路、 MSQSF…救済マット選択信号と救済カラムアドレスを対応づけるアドレスシフタ、 MSSF…マット選択信号のアドレスシフタ、 MSSF…マット選択信号の論理和を取る機能を有するアドレスシフタ、 NAND0, NAND2…2入力ＮＡＮＤゲート、 NOR4…4入力ＮＯＲゲート、 NOR8…8入力ＮＯＲ回路、 OR2…2入力ＯＲ回路、 O3…3入力ＯＲ回路、 OR4, ORMS…4入力ＯＲ回路、 PC0, PC1…プリチャージ回路、 PCXU…救済上位ロウアドレスの中間判定結果、 PFG…ソート・エンコード方式でアドレスに対応するフューズ群、 PMS, PMS0〜PMS7…救済マット選択信号の中間判定結果、 QCXU, QCXU0〜QCXUf…救済上位ロウアドレスの判定結果、 QFG…ソート・エンコード方式で救済判定結果に対応するフューズ群、 QMS, QMS0〜QMSf…救済マット選択信号の判定結果、 R…リードコマンド、 RA0〜RAf…救済アドレス、 RAB…救済アドレス群、 RAXU…救済上位ロウアドレス、 RBY0〜RBY6, RBY0b〜RBY6b…相補な救済カラムアドレス、 RCXL…救済下位ロウアドレス信号、 RCXLC0〜RCXLCf…下位ロウアドレス比較判定回路、 RCXT0〜RCXTf…ロウアドレス比較判定回路、 RCXU…救済上位ロウアドレス信号、 RCY, RCY20〜RCY27, RCY40〜RCY43, RCY60〜RCY63, RCYA…救済カラムアドレス信号、 RCYC0〜RCYC3, RCYCA2, RCYCA3…カラムアドレス比較判定回路、 RDX0, RDX1…冗長ロウアドレス信号、 RDY, RDY0〜RDY3, RDYi, RDYj…カラム系ブロック救済の比較判定結果、 REX0, REX1…ロウデコーダ内の冗長ロウアドレス信号、 RH0〜RH3, RQ0〜RQf, RT0〜RTf…救済判定結果、 RP0〜RP5…救済判定中間結果、 RMS, RMS0〜RMS3…マット選択信号のアドレスシフタの出力、 RSTb…リセット信号、 RXAND…ロウ系救済判定確定回路、 RXDA…冗長ロウＡＮＤ回路、 RXDRV…冗長ロウドライバ、 RXH, RXH0〜RXHf…ロウ系救済判定結果、 RXHAb…ロウ系救済の有無の判定結果、 RXLH, RXLH0〜RXLHf…下位ロウアドレスの比較判定結果、 RXUH…上位ロウアドレスの比較判定結果、 RYC0〜RYC3, RYEC0〜RYEC3…カラム系ブロック救済の比較判定回路、 RYCH, RYCH0〜RYCH3…カラムアドレスの比較判定結果、 RYDRV…冗長カラムドライバ、 RYH…カラム系救済判定結果、 RYS0〜RYS3…冗長カラム選択線、 RYSL…冗長カラムアドレス選択回路、 RXSC…救済ロウアドレスセット番号、 RXUC…救済上位ロウアドレスのバス、 SA0, SA1…センスアンプ、 SAB0〜SAB8…センスアンプ部、 SAC0〜SAC8…センスアンプ制御回路、 SCT0, SCT1…メモリコアのセクタ、 SFG, TFG…ソート・エンコード方式のフューズ群、 SHL0, SHL1, SHR0, SHR1…シェアードゲート、 SINV…スイッチ付きインバータ、 SW…スイッチ、 TFP…ソート・エンコード・フューズ群を選択する制御信号、 USE…救済の有無の情報、 VCC…電源電圧、 VCH…ワード線電圧、 VSS…接地電圧、 WB…ライトバッファ、 WL0〜WL255…ワード線、 X…ロウアドレス、 XD…ロウアドレスドライバ、 XDEC0〜XDEC7…ロウデコーダ、 XPCb…ロウデコーダの制御信号、 XPD…ロウアドレスプリデコーダ、 XR…ロウ系欠陥救済回路、 XCTS, XUCTA, XUCTF…救済判定回路の制御信号、 XSCT…救済ロウアドレスセット番号カウンタ、 XUACT…上位ロウアドレスカウンタ、 XUFCT…上位ロウアドレスのフューズ番号カウンタ、 XUCCT…ロウ系救済判定回路の制御回路、 XUPF…上位ロウアドレス毎に置換の有無を記憶するフューズ回路、 XUPSF…上位ロウアドレス毎に置換の有無を判定するアドレスシフタ、 XUTF…救済上位ロウアドレスのソート・エンコード・フューズ群、 XUTFP…救済上位ロウアドレスのソート・エンコード・フューズ群を選択する制御信号、 XUQF…救済上位ロウアドレスと救済下位ロウアドレスセットとの対応を記憶するフューズ回路、 XUQSF…救済上位ロウアドレスと救済下位ロウアドレスセットを対応づけるアドレスシフタ、 Y…カラムアドレス、 YCT…カラムアドレスカウンタ、 YD…カラムアドレスドライバ、 YDEC…カラムデコーダ、 YPD…カラムアドレスプリデコーダ、 YR…カラム系欠陥救済回路、 YS0〜YS127…カラム選択線。

Claims

ＮＡビットのバイナリ・アドレスで指定されるメモリブロックと、
前記メモリブロックの複数の欠陥に関連して２以上数のＮＳ個の欠陥アドレスを記憶するためのＮＤ個（ＮＤ＝２＾ＮＡ）の記憶素子を含む欠陥アドレス記憶回路とを備え、
前記ＮＡビットのバイナリ・アドレスのうちの前記ＮＳ個の欠陥アドレスは、互いに異なるアドレスであり、
前記ＮＤ個の記憶素子のそれぞれは、１ビットを記憶することを特徴とする半導体装置。
請求項１において、
前記ＮＤ個の記憶素子のそれぞれは、初期値が第１論理状態とされ、前記ＮＤ個の記憶素子のうちＮＳ個の記憶素子が第２論理状態にプログラムされることで前記ＮＳ個の欠陥アドレスを記憶することを特徴とする半導体装置。
請求項１において、
前記ＮＳ個の欠陥アドレスのそれぞれは、ＮＤビットのデコード・アドレスで表され、
前記ＮＤビットのデコード・アドレスは、前記ＮＤビットの内１ビットだけが第２論理状態であるとともに他のビットは前記第２論理状態と異なる第１論理状態であり、
前記ＮＳ個の欠陥アドレスを、数の小さいアドレスから数の大きいアドレスへと前記第２論理状態にあるビットを前記ＮＤ個の記憶素子に順番にプログラムすることを特徴とする半導体装置。
請求項１において、
前記複数のメモリブロックは、複数のワード線と複数のビット線の交点に設けられた複数のメモリセルをそれぞれに有し、
前記複数のメモリブロックの数はＮＤ個であり、
前記半導体装置は、前記複数のメモリブロックの前記ビット線に関する欠陥を救済するためのカラム系ブロック救済回路を更に有し、
前記欠陥アドレス記憶回路は、前記カラム系ブロック救済回路に含まれ、
前記ＮＤ個の記憶素子は、欠陥に関連する前記複数のメモリブロックのアドレスを記憶することを特徴とする半導体装置。
請求項１において、
前記ＮＤ個の記憶素子のそれぞれは、第１論理状態を初期値として記憶し、プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。
ＮＡビットのバイナリ・アドレスを有するメモリ回路と、
前記メモリ回路の複数の欠陥に関連して２以上のＮＳ個の欠陥アドレスを記憶するための（ＮＤ＋ＮＳ−１）個の記憶素子を含む欠陥アドレス記憶回路とを備え、
前記ＮＳ個の欠陥アドレスは、前記ＮＤ個のアドレスから選ばれた同じアドレスを重複して選択することを可能とし、
前記（ＮＤ＋ＮＳ−１）個の記憶素子のそれぞれは、１ビットを記憶し、
前記ＮＳは、ＮＤよりも大きいことを特徴とする半導体装置。
請求項６において、
前記（ＮＤ＋ＮＳ−１）個の記憶素子は、第１の配列をなすＮＤ個の第１記憶素子群と、第２の配列をなす（ＮＳ−１）個の第２記憶素子群とに分割され、
前記ＮＤ個の第１記憶素子群は、前記ＮＤ個のアドレスの中の互いに異なる独立アドレスを記憶し、
前記（ＮＳ−１）個の第２記憶素子群は、前記独立アドレスの中で重複のあるアドレスの多重選択する回数を記憶し、
前記ＮＳ個の欠陥アドレスのそれぞれは、ＮＤビットのデコード・アドレスで表され、
前記ＮＤビットのデコード・アドレスは、前記ＮＤビットの内１ビットだけが第２論理状態であるとともに他のビットは前記第２論理状態と異なる第１論理状態であり、
前記ＮＳ個の欠陥アドレスを、数の小さいアドレスから数の大きいアドレスへと前記第２論理状態にあるビットを前記ＮＤ個の第１記憶素子群に順番にプログラムすることを特徴とする半導体装置。
請求項６において、
前記複数のメモリ回路は、複数のワード線と複数のビット線の交点に設けられた複数のメモリセルをそれぞれに有し、
前記複数のメモリ回路の数は、ＮＤ個であることを特徴とする半導体装置。
請求項６において、
前記半導体装置は、前記複数のメモリ回路の前記ビット線に関する欠陥を救済するためのカラム系ブロック救済回路を更に有し、
前記欠陥アドレス記憶回路は、前記カラム系ブロック救済回路に含まれ、
前記（ＮＤ＋ＮＳ−１）個の記憶素子は、欠陥に関連する前記複数のメモリ回路のアドレスを記憶し、
前記（ＮＤ＋ＮＳ−１）個の記憶素子のそれぞれは、第１論理状態を初期値として記憶し、プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。
複数のワード線に交差する複数のビット線及び予備ビット線の交点に設けられた複数のメモリセルをそれぞれに有する複数のメモリブロックと、
前記複数のメモリブロックに渡って設けられ、前記複数のメモリブロック毎の前記複数のビット線に対応して設けられる複数のＹ選択線と、
前記複数のメモリブロックに渡って設けられ、前記複数のメモリブロック毎の予備ビット線に対応して設けられる予備Ｙ選択線と、
前記複数のメモリブロックの一つを指定するための第１アクセス情報と前記複数のＹ選択線の一つを指定するための第２アクセス情報を含むアクセスアドレスが入力される入力ノードと、複数の欠陥アドレスを記憶する欠陥アドレス記憶回路と、前記アクセスアドレスと前記複数の欠陥アドレスとが一致した時に前記予備Ｙ選択線を活性化するために前記予備Ｙ選択線と結合された出力ノードとを有する欠陥救済回路とを備え、
前記欠陥アドレス記憶回路は、
第１欠陥に関連する前記複数のＹ選択線の一つを指定するための第１情報を記憶するための第１記憶セットと、
第２欠陥に関連する前記複数のＹ選択線の一つを指定するための第２情報を記憶するための第２記憶セットと、
前記第１欠陥に関連する前記複数のメモリブロックの一つを指定するための第３情報、及び前記第２欠陥に関連する前記複数のメモリブロックの他の一つを指定するための第４情報を記憶する第３記憶セットとを有し、
前記第３記憶セットは、前記複数のメモリブロックの数に等しい数を持ち配列として設けられた複数の記憶素子を有し、前記複数の記憶素子により、前記第３及び第４情報を記憶することを特徴とする半導体装置。
請求項１０において、
前記第１欠陥の含まれる前記複数のメモリブロックの一つは、前記複数の記憶素子の対応する一つをプログラムすることで指定され、
前記第２欠陥の含まれる前記複数のメモリブロックの他の一つは、前記複数の記憶素子の対応する他の一つをプログラムすることで指定され、
前記複数の記憶素子の配列おいて、第１番目にプログラムされた前記記憶素子は、前記第１記憶セットに関連づけられ、
前記複数の記憶素子の配列おいて、第２番目にプログラムされた前記第３記憶素子は、前記第２記憶セットに関連づけられることを特徴とする半導体装置。
請求項１０において、
前記欠陥アドレス記憶回路は、前記第１欠陥に関連し前記第３記憶セットで選択される前記複数のメモリブロックの一つに連続して隣接する１または複数の前記メモリブロックを合わせて選択するための情報を記憶するための第４記憶セットを更に有し、
前記半導体装置は、前記複数のメモリブロックの一つと隣り合う前記複数のメモリブロックの他の一つとの間に設けられ、前記複数のメモリブロックの一つの前記複数のビット線と前記複数のメモリブロックの他の一つの前記複数のビット線とでそれぞれ共用される複数のセンスアンプを更に有し、
前記第１欠陥は前記複数のＹ選択線の１つに関連する前記複数のビット線の一つに結合される前記複数のセンスアンプの一つに関連する欠陥であることを特徴とする半導体装置。
請求項１０において、
前記欠陥救済回路は、前記第１アクセス情報がデコード・アドレス・フォーマットで入力される複数の第１入力ノードと、前記複数の第１入力ノードの数よりも小さな数の複数の第１出力ノードと、前記複数の第１入力ノードと前記複数の第１出力ノードとの間に複数の論理的結合路を設定するスイッチ回路とを有するシフタ回路とを更に備え、
前記複数の論理的結合路は、前記第３記憶セットの前記複数の記憶素子に記憶された情報により決定され、
前記複数の第１出力ノードの一つは、前記第１記憶セットに記憶された前記第１情報と前記第１アクセス情報との比較結果を有効にするか否かを決定し、
前記複数の第１出力ノードの他の一つは、前記第２記憶セットに記憶された前記第２情報と前記第１アクセス情報との比較結果を有効にするか否かを決定することを特徴とする半導体装置。
請求項１０において、
前記第１記憶セットは、複数の第１記憶素子を含み、前記第１情報をバイナリ
・アドレス・フォーマットで記憶し、
前記第２記憶セットは、複数の第２記憶素子を含み、前記第２情報をバイナリ・アドレス・フォーマットで記憶し、
前記第３記憶セットの前記複数の記憶素子は、バイナリ・アドレス・フォーマットからデコードされたデコード・アドレス・フォーマットの前記第３及び第４情報を記憶することを特徴とする半導体装置。
請求項１０において、
前記半導体装置は、複数のアドレス入力端子を有し、前記複数のアドレス入力端子にはロウアドレスとカラムアドレスがアドレスマルチ方式で入力され、
前記第１アクセス情報は前記ロウアドレスから得られ、
前記第２アクセス情報は前記カラムアドレスから得られ、
前記半導体装置は、ダイナミック形ランダムアクセスメモリであることを特徴とする半導体装置。
請求項１０において、
前記複数の記憶素子のそれぞれは、第１論理状態を初期値として記憶し、
プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。
複数のワード線に交差する複数のビット線、第１予備ビット線、及び第２予備ビット線の交点に設けられた複数のメモリセルをそれぞれに有する複数のメモリブロックと、
前記複数のメモリブロックに渡って設けられ、前記複数のメモリブロック毎の前記複数のビット線に対応して設けられる複数のＹ選択線と、
前記複数のメモリブロックに渡って設けられ、前記複数のメモリブロック毎の第１予備ビット線に対応して設けられる第１予備Ｙ選択線と、
前記複数のメモリブロックに渡って設けられ、前記複数のメモリブロック毎の第２予備ビット線に対応して設けられる第２予備Ｙ選択線と、
前記複数のメモリブロックの一つを指定するための第１アクセス情報と前記複数のＹ選択線の一つを指定するための第２アクセス情報を含むアクセスアドレスが入力される第１入力ノードと、複数の欠陥アドレスを記憶する欠陥アドレス記憶回路と、前記アクセスアドレスと複数の欠陥アドレスの一つが一致した時に前記第１予備Ｙ選択線を活性化するために前記第１予備Ｙ選択線と結合された第１出力ノードと、前記アクセスアドレスと複数の欠陥アドレスの他の一つが一致した時に前記第２予備Ｙ選択線を活性化するために前記第２予備Ｙ選択線と結合された第２出力ノードとを有する欠陥救済回路とを備え、
前記欠陥アドレス記憶回路は、
第１予備Ｙ選択線の選択を判定するために設けられ、第１欠陥に関連する前記複数のＹ選択線の一つを指定するための第１情報を記憶するための第１記憶セットと
第２予備Ｙ選択線の選択を判定するために設けられ、第２欠陥に関連する前記複数のＹ選択線の一つを指定するための第２情報を記憶するための第２記憶セットと、
前記第１欠陥に関連する前記複数のメモリブロックの一つである第１メモリブロックを指定するための第３情報、前記第２欠陥に関連する前記複数のメモリブロックの一つである第２メモリブロックを指定するための第４情報とを記憶する第３記憶セットとを有し、
前記第３記憶セットは、前記第１及び第２メモリブロックの中の互いに異なる独立なメモリブロックのアドレスを記憶する複数の第１記憶素子と、前記独立なメモリブロックの中で重複のあるアドレスの多重選択する回数を記憶する複数の第２記憶素子とを有することを特徴とする半導体装置。
請求項１７において、
前記欠陥救済回路は、
前記第１アクセス情報がデコード・アドレス・フォーマットで入力される複数の第１入力ノードと、前記複数の第１入力ノードの数と同数とされる複数の第１出力ノードと、前記複数の第１入力ノードと前記複数の第１出力ノードとの間に複数の第１論理的結合路を設定する第１スイッチ回路とを含む第１シフタ回路と、
前記複数の第１出力ノードのそれぞれと結合される複数の第２入力ノードと、前記複数の第２入力ノードの数よりも大きな数の複数の第２出力ノードと、前記複数の第２入力ノードと前記複数の第２出力ノードとの間に複数の第２論理的結合路を設定する第２スイッチ回路とを含む第２シフタ回路と、を更に備え、
前記複数の第１論理的結合路は、前記第３記憶セットの前記複数の第１記憶素子に記憶された情報により決定され、
前記複数の第２論理的結合路は、前記第３記憶セットの前記複数の第２記憶素子に記憶された情報により決定され、
前記複数の第２出力ノードの一つの出力は、前記第１記憶セットに記憶された第１情報と前記第２アクセス情報との比較結果を有効にするか否かを決定し、
前記複数の第２出力ノードの他の一つの出力は、前記第２記憶セットに記憶された第２情報と前記第２アクセス情報との比較結果を有効にするか否かを決定することを特徴とする半導体装置。
請求項１７において、
前記第１記憶セットは、複数の第３記憶素子を含み、前記第１情報をバイナリ・アドレス・フォーマットで記憶し、
前記第２記憶セットは、複数の第４記憶素子を含み、前記第２情報を前記バイナリ・アドレス・フォーマットで記憶し、
前記第３記憶セットの前記複数の第１記憶素子は、前記バイナリ・アドレス・フォーマットからデコードされたデコード・アドレス・フォーマットの前記第３及び第４情報を記憶することを特徴とする半導体装置。
請求項１７において、
前記半導体装置は、複数のアドレス入力端子を有し、前記複数のアドレス入力端子にはロウアドレスとカラムアドレスがアドレスマルチ方式で入力され、
前記第１アクセス情報は前記ロウアドレスから得られ、
前記第２アクセス情報は前記カラムアドレスから得られ、
前記半導体装置は、ダイナミック形ランダムアクセスメモリであることを特徴とする半導体装置。
請求項１７において、
前記複数の第１及び第２記憶素子のそれぞれは、第１論理状態を初期値として記憶し、プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。
複数の第１ワード線及び第１予備ワード線に交差する複数の第１ビット線の交点に設けられた複数の第１メモリセルを有する第１メモリブロックと、
複数の第２ワード線及び第２予備ワード線に交差する複数の第２ビット線の交点に設けられた複数の第２メモリセルを有する第２メモリブロックと、
前記第１又は第２メモリブロックの一つを指定するための第１アクセス情報と前記複数の第１ワード線の一つ又は前記複数の第２ワード線の一つを指定するための第２アクセス情報を含むアクセスアドレスが入力される第１入力ノードと、複数の欠陥アドレスを記憶する欠陥アドレス記憶回路と、前記アクセスアドレスと前記複数の欠陥アドレスの一つとが一致した時に前記第１予備ワード線を活性化するために前記第１予備ワード線と結合された第１出力ノードと、前記アクセスアドレスと前記複数の欠陥アドレスの他の一つとが一致した時に前記第２予備ワード線を活性化するために前記第２予備ワード線と結合された第２出力ノードとを有する欠陥救済回路とを備え、
前記欠陥アドレス記憶回路は、
前記第１予備ワード線の選択を判定するために設けられ、第１欠陥に関連する前記複数の第１ワード線の一つ又は前記複数の第２ワード線の一つを示す第１情報を記憶するための第１記憶セットと、
前記第２予備ワード線の選択を判定するために設けられ、第２欠陥に関連する前記複数の第１ワード線の一つ又は前記複数の第２ワード線の一つを示す第２情報を記憶するための第２記憶セットと、
前記第１欠陥に関連する前記第１又は第２メモリブロックの一方を示す第３情報及び、前記第２欠陥に関連する前記第１又は第２メモリブロックの一方を示す第４情報とを記憶する第３記憶セットとを備え、
前記第３記憶セットは、前記第１及び第２メモリブロックの中の互いに異なる独立なメモリブロックのアドレスを記憶する複数の第１記憶素子と、前記独立なメモリブロックのアドレスの中で重複のあるアドレスの多重選択する回数を記憶する複数の第２記憶素子とを有することを特徴とする半導体装置。
請求項２２において、
前記欠陥救済回路は、
前記第１アクセス情報がデコード・アドレス・フォーマットで入力される複数の第１入力ノードと、前記複数の第１入力ノードの数と同数とされる複数の第１出力ノードと、前記複数の第１入力ノードと前記複数の第１出力ノードとの間に複数の第１論理的結合路を設定する第１スイッチ回路とを含む第１シフタ回路と、
前記複数の第１出力ノードのそれぞれと結合される複数の第２入力ノードと、前記複数の第２入力ノードの数よりも大きな数の複数の第２出力ノードと、前記複数の第２入力ノードと前記複数の第２出力ノードとの間に複数の第２論理的結合路を設定する第２スイッチ回路とを含む第２シフタ回路とを更に備え、
前記複数の第１論理的結合路は、前記第３記憶セットの前記複数の第１記憶素子に記憶された情報により決定され、
前記複数の第２論理的結合路は、前記第３記憶セットの前記複数の第２記憶素子に記憶された情報により決定され、
前記複数の第２出力ノードの一つの出力は、前記第１記憶セットに記憶された第１情報と前記第２アクセス情報との比較結果を有効にするか否かを決定し、
前記複数の第２出力ノードの他の一つの出力は、前記第２記憶セットに記憶された第２情報と前記第２アクセス情報との比較結果を有効にするか否かを決定することを特徴とする半導体装置。
請求項２２において、
前記第１記憶セットは、複数の第３記憶素子を含み、前記第１情報をバイナリ・アドレス・フォーマットで記憶し、
前記第２記憶セットは、複数の第４記憶素子を含み、前記第２情報を前記バイナリ・アドレス・フォーマットで記憶し、
前記第３記憶セットの前記複数の第１記憶素子は、前記バイナリ・アドレス・フォーマットからデコードされたデコード・アドレス・フォーマットの前記第３及び第４情報を記憶することを特徴とする半導体装置。
請求項２２において、
前記第１アクセス情報は、ロウアドレスの上位ビットから得られ、
前記第２アクセス情報は、前記ロウアドレスの下位ビットから得られ、
前記半導体装置は、ダイナミック形ランダムアクセスメモリであることを特徴とする半導体装置。
請求項２２において、
前記複数の第１及び第２記憶素子のそれぞれは、第１論理状態を初期値として記憶し、プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。