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JP3896644B2 - Motor drive device - Google Patents
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JP3896644B2 - Motor drive device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、例えば磁気ディスク，光磁気ディスク，デジタルオーディオディスク等の円盤状記録媒体の記録装置，再生装置，記録再生装置や、ビデオテープレコーダ装置，ビデオカメラ装置，カメラ装置等のモータを有するあらゆる機器に適用して好適なモータ駆動装置に関し、特に、いわゆるセンサレスモータにおけるダイレクトパルス幅変調駆動（ダイレクトＰＷＭ駆動）を可能としたモータ駆動装置に関する。
【０００２】
【従来の技術】
従来、図３６に示すようなセンサレスドライブ方式のモータ駆動装置が知られている。例えば３相モータ５００のＵ相コイル５００Ｕ及びＶ相コイル５００Ｖに電流を供給すると、このＵ相コイル５００Ｕ及びＶ相コイル５００Ｖはトルクを発生するように働くためモータを動作させるが、残るＷ相コイル５００Ｗは逆に逆起電圧を発生する。センサレスドライブ方式のモータ駆動装置は、このようにして各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ発生する逆起電圧に基づいてロータの回転位置を検出し、この各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を切り換え制御して回転制御を行うものである。
【０００３】
すなわち、各相コイル５００Ｕ，５００Ｖ，５００Ｗから発生する逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎは、それぞれフィルタ５０１を介して比較部５０２に供給される。また、３相モータ５００の中性点の電圧であるコモン端子５００Ａのコモン電圧ＣＯＭは、フィルタ５０１を介して比較部５０２に供給される。
【０００４】
フィルタ５０１は、図３７に示すような構成を有しており、Ｕ相コイル５００Ｕからの逆起電圧Ｕｉｎは、抵抗５１５ａ及びコンデンサ５１５ｂで構成されるローパスフィルタ５１５に供給される。また、Ｖ相コイル５００Ｖからの逆起電圧Ｖｉｎは、抵抗５１６ａ及びコンデンサ５１６ｂで構成されるローパスフィルタ５１６に供給され、Ｗ相コイル５００Ｗからの逆起電圧Ｗｉｎは、抵抗５１７ａ及びコンデンサ５１７ｂで構成されるローパスフィルタ５１７に供給される。また、コモン端子５００Ａからのコモン電圧ＣＯＭは、抵抗５１８ａ及びコンデンサ５１８ｂで構成されるローパスフィルタ５１８に供給される。
【０００５】
ここで、このセンサレスドライブ方式のモータ駆動装置は、各相コイル５００Ｕ，５００Ｖ，５００Ｗからの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づいてロータの回転位置を検出し、この回転位置検出結果に応じてこの各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電タイミングを切り換え制御することにより、３相モータ５００を回転駆動するわけであるが、図３８（ａ）に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電切り換え時のオフのタイミングで、ノイズであるキックバックノイズが発生する。このキックバックノイズは、各相コイル５００Ｕ，５００Ｖ，５００Ｗの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭに重畳してしまうため、このままでは後段の信号処理に支障をきたす。このため、各ローパスフィルタ５１５，５１６，５１７は、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎからキックバックノイズを除去し、これを比較部５０２の各比較器５１９，５２０，５２１にそれぞれ供給する。また、ローパスフィルタ５１８は、コモン電圧ＣＯＭからキックバックノイズを除去し、これを基準電圧として各比較器５１９，５２０，５２１に供給する。
【０００６】
各比較器５１９，５２０，５２１は、それぞれコモン電圧ＣＯＭと、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとを比較し、図３８（ｂ）〜（ｄ）に示すような各比較出力Ｕ，Ｖ，Ｗを信号処理部５０８に供給する。
【０００７】
一方、両波整流部５０３には、３相モータ５００の回転状態に基づいて回転サーボ系で生成された回転サーボ信号（Ｖｃｏｎｔｒｏｌ）が供給されている。両波整流部５０３は、基準電圧を中心としてプラスマイナス入力される回転サーボ信号を両波整流し、これを基準値Ｖｒｅｃとしてコンパレータ５０４に供給する。また、例えば３相モータ５００の回転数が規定以上に速くなると、回転サーボ信号は、回転数を落とすためにマイナス入力となる。このため、両波整流部５０３は、マイナス入力の回転サーボ信号が供給されると、回転ブレーキをかけるためのリバース信号を生成し、これを信号処理部５０８に供給する。
【０００８】
電流検出抵抗５１１（Ｒｉｓｅｎｓｅ）は、後に説明するドライバ５１０から各相コイル５００Ｕ，５００Ｖ，５００Ｗに供給する通電電流を電圧のかたちで検出する。この検出値（Current Sense）は、抵抗５０５ａ及びコンデンサ５０５ｂで積分処理されコンパレータ５０４に供給される。
【０００９】
コンパレータ５０４は、基準値Ｖｒｅｃと、電流検出抵抗５１１で検出された検出値（Current Sense）の積分値とを比較し、この比較出力Ｖｅｒｒをパルス幅変調信号生成部（ＰＷＭ信号生成部）５０６に供給する。
【００１０】
ＰＷＭ信号生成部５０６は、比較出力Ｖｅｒｒをパルス幅変調することによりパルス幅変調信号（ＰＷＭ Carrier）を生成し、これを電圧変換部５０７に供給する。なお、これは、パルス幅変調を用いた電流駆動を行っていることを示す。電圧変換部５０７は図３９に示すような構成を有しており、電源電圧Ｖｃｃに接続されるトランジスタ５０７ａをパルス幅変調信号でスイッチング駆動することにより、このパルス幅変調信号に応じたパルス幅変調電圧を生成し、コイル５０７ｂ及び平滑コンデンサ５０７ｃにより供給電圧ＶＳに変換し、この供給電圧ＶＳをドライバ５１０に供給する。
【００１１】
次に、信号処理部５０８は、比較部５０２から供給される上述した図３８（ｂ）〜（ｄ）に示すような各比較出力Ｕ，Ｖ，Ｗの排他的論理和（Ｅｘｏｒ）を検出して図３８（ｅ）に示すようなＥｘｏｒ信号を生成する。図３８（ａ），（ｅ）に示すように、Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジは、それぞれ各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとコモン電圧ＣＯＭとのゼロクロスポイントを示す。このため、信号処理部５０８は、Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジを検出し、この検出タイミングで各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎの取り込みを行う。そして、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づいて、図３８（ｆ），（ｇ）に示すようなＵ相コイル５００Ｕ用の上層トランジスタコントロール信号Ｕｕ及び下層トランジスタコントロール信号Ｕｌと、同図（ｈ），（ｉ）に示すようなＶ相コイル５００Ｖ用の上層トランジスタコントロール信号Ｖｕ及び下層トランジスタコントロール信号Ｖｌと、同図（ｊ），（ｋ）に示すようなＷ相コイル５００Ｗ用の上層トランジスタコントロール信号Ｗｕ及び下層トランジスタコントロール信号Ｗｌとを生成し、これらをドライバ５１０に供給する。
【００１２】
また、信号処理部５０８は、両波整流部５０３からリバース信号が供給されると、各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを極性反転してドライバ５１０に供給する。
【００１３】
ドライバ５１０は、図４０に示すようにＵ相コイル５００Ｕ用の上層，下層トランジスタ５２１，５２２と、Ｖ相コイル５００Ｖ用の上層，下層トランジスタ５２３，５２４と、Ｗ相コイル５００Ｗ用の上層，下層トランジスタ５２５，５２６と、各トランジスタ５２１〜５２６の各ベースにそれぞれ接続されたバッファアンプ及び抵抗等で構成されている。
【００１４】
各上層用トランジスタ５２１，５２３，５２５の各コレクタには、それぞれ電圧変換部５０７からの供給電圧ＶＳの入力端子に接続されている。また、各下層トランジスタ５２２，５２４，５２６の各エミッタは、それぞれ電流検出抵抗５１１に接続されている。そして、各上層トランジスタ５２１，５２３，５２５の各エミッタは、各下層トランジスタ５２２，５２４，５２６の各コレクタに接続されており、この各接続点から各相コイル５００Ｕ，５００Ｖ，５００Ｗに供給する駆動電圧を取り出すようになっている。
【００１５】
このような構成を有するドライバ５１０は、信号処理部５０８からの各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌが、それぞれ各上層，下層トランジスタ５２１〜５２６のベースに供給される。このため、各上層，下層トランジスタ５２１〜５２６が、それぞれ各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌに応じてオンオフ制御され、このオンオフ制御に応じた供給電源ＶＳが各接続点から取り出される。この各接続点から取り出される供給電源ＶＳは、駆動電圧Ｕ，Ｖ，Ｗとして３相モータ５００の各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ供給される。
【００１６】
なお、各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ供給される供給電源ＶＳの値は、上述のように電流検出抵抗５１１で検出される。そして、コンパレータ５０４において基準値Ｖｒｅｃと比較され、この比較出力Ｖｅｒｒに基づいて間接的なＰＷＭ駆動がなされる。これにより、各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を一定に保つことができる。
【００１７】
このように当該センサレスドライブ方式のモータ駆動装置は、各相コイル５００Ｕ，５００Ｖ，５００Ｗがそれぞれ発生する逆起電圧によりロータの回転位置を検出してこの各相コイル５００Ｕ，５００Ｖ，５００Ｗへの通電状態を切り換え制御することができるため、ホール素子等の回転位置検出手段を設けることなく、３相モータ５００を回転制御することができる。
【００１８】
【発明が解決しようとする課題】
ここで、上述のセンサレス方式のモータ駆動装置において、電圧変換部５０７を取り除いて３相モータ５００を直接ＰＷＭ駆動（以下、このようにＰＷＭ信号を電圧値に変換せず、直接ＰＷＭでスイッチングした電流をモータの各相のコイルに供給して駆動することをダイレクトＰＷＭ駆動という。）したとすると、図４１（ａ）〜（ｃ）に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗへの電圧をオフするタイミングで各相端子電圧がグランドレベルに、また、コモン電圧ＣＯＭもグランドレベルまで落ち込み、このときに逆起電圧の検出が困難となる。特に、パルス幅変調駆動を行うため、当然オンオフの幅が異なることとなり、電圧のオフ時の逆起電圧の検出が困難になる。このため、３相モータ５００を駆動すると、ジッタや音響ノイズを悪化させてしまう。
【００１９】
また、ダイレクトＰＷＭ駆動では、逆起電圧を検出する際にフィルタを強化することも考えられるが、非常に強力なフィルタが必要となり、さらに、出力波形にも影響を及ぼし駆動効率が悪くなる。
【００２０】
また、ダイレクトＰＷＭ駆動では、電流検出抵抗５１１に流れる電流が間欠的になっているため、容易にこの電流検出抵抗５１１に流れる電流値を検出することができない。
【００２１】
本発明は上述の問題点に鑑みてなされたものであり、電圧変換回路を設けることなくセンサレス方式におけるＰＷＭ駆動を可能とし、また、フィルタ回路を設けることなくキックバックノイズによる誤動作を防止し、さらに、逆起電圧の取り込みを改善して誤った相への通電を防止し、モータの起動特性等を改善することができるようなモータ駆動装置の提供を目的とする。
【００２２】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、パルス幅変調（ＰＷＭ）信号に基づきスイッチングしたドライブ電流を直接モータの各相コイルに供給して、このモータを駆動するモータの駆動装置において、モータの回転を制御するモータの回転制御信号に基づいて、ＰＷＭ信号を生成するＰＷＭ信号生成手段と、モータの各相コイルに生じる逆起電圧を検出する逆起電圧検出手段と、上記逆起電圧を検出するタイミングを制御するタイミングコントロール手段と、上記逆起電圧検出手段により検出した逆起電圧と上記ＰＷＭ信号に応じて、各相コイルを駆動するＰＷＭコントロール信号を生成するＰＷＭ出力手段と、上記ＰＷＭコントロール信号に基づいてドライブ電流を生成し、上記モータの各相コイルにドライブ電流を供給するドライブ手段と、上記逆起電圧検出手段により検出した逆起電圧に基づき、各相コイルに生じる逆起電圧の切り替わりエッジを検出するエッジ検出手段を備え、上記タイミングコントロール手段は、ＰＷＭ信号の切り替えがあった時点からＰＷＭ信号の周期の１／２の直前のタイミングで逆起電圧の検出を制御し、ＰＷＭ信号の周期の１／２直前のタイミングで逆起電圧を検出した後ＰＷＭ信号の切り替えがあるまではＰＷＭ信号の周期の１／２のタイミングで逆起電圧の検出を制御し、上記ＰＷＭ出力手段は、上記逆起電圧検出手段が２回以上連続して同一相コイルの逆起電圧の同一データを検出したときに、検出した逆起電圧に応じたＰＷＭコントロール信号を生成し、上記ＰＷＭ出力手段は、各相コイルを駆動するＰＷＭコントロール信号を切り替える場合に、その切り替えエッジの前後のＰＷＭコントロール信号のデューティを滑らかに変化させることを特徴とする。
【００２６】
本発明に係るモータ駆動装置では、ＰＷＭ出力手段が、各相コイルを駆動するＰＷＭコントロール信号を切り替える場合に、その切り替えエッジの前後のＰＷＭコントロール信号の周期を滑らかに変化させ、ドライブ手段が、モータの各相コイルにドライブ電流を供給して、モータをＰＷＭ信号に基づいて駆動する。
【００３１】
【発明の実施の形態】
以下、本発明に係るモータ駆動装置の実施の形態について、図面を参照しながら詳細に説明する。
【００３２】
本発明を適用した実施の形態にかかるモータ駆動装置のブロック構成図を図１に示す。
【００３３】
モータ駆動装置１０は、いわゆるセンサレス方式のモータ駆動回路であり、特に、ＰＷＭ信号でスイッチングしたドライブ電流を直接モータの各相コイルに供給するダイレクトＰＷＭ駆動をするモータの駆動回路である。このモータ駆動装置１０は、３相モータ１の回転サーボ信号（Ｖcontrol）を両波整流し、これを基準信号Ｖｒｅｃとして出力するとともに、回転サーボ信号（Ｖcontrol）のマイナス入力時に３相モータ１に回転ブレーキをかけるためにリバース信号（Ｒeverse）を出力する両波整流部２と、基準信号Ｖｒｅｃと後に説明する３相モータ１の駆動電流を検出した駆動電流検出電圧（Current Sense）を抵抗３ａ及びコンデンサ３ｂで積分処理した値とを比較するコンパレータ３と、コンパレータ３からの比較出力Ｖｅｒｒに基づいてパルス幅変調信号（PWM Carrier）を出力するＰＷＭ信号生成部４とを有している。
【００３４】
また、モータ駆動装置１０は、３相モータ１の中性点に発生する電圧であるコモン電圧ＣＯＭを基準として、Ｕ相コイル１Ｕ，Ｖ相コイル１Ｖ，Ｗ相コイル１Ｗに生じる各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎをそれぞれ比較して比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１を生成する比較部５と、ＰＷＭ信号生成部４からのパルス幅変調信号（PWM Carrier），比較部５からの各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１及び両波整流部２からのリバース信号（Ｒeverse）に基づいて、ドライバ７を駆動するためのコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成して出力する信号処理部６とを有している。
【００３５】
また、モータ駆動装置１０は、信号処理部６からのコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌに応じて３相モータ１を駆動するドライバ７と、３相モータ１の駆動電流を電圧のかたちで検出して抵抗３ａ及びコンデンサ３ｂからなる積分回路を介してコンパレータ３に供給する駆動電流検出部８と、ドライバ７が３相モータ１に駆動電流を供給したタイミングを検出するスイッチング検出部９とを有している。
【００３６】
このような構成を有するモータ駆動装置１０では、３相モータ１の例えばＵ相コイル１Ｕ及びＶ相コイル１Ｖに電流を供給すると、このＵ相コイル１Ｕ及びＶ相コイル１Ｖがトルクを発生するように働くため３相モータ１が回転駆動する。このとき、３相モータ１では、通電をしていない残るＷ相コイル１Ｗが逆に起電圧を発生する。モータ駆動装置１０は、この各相コイル１Ｕ，１Ｖ，１Ｗに発生する逆起電圧に基づいてロータの回転位置を検出し、この検出結果に応じて通電状態を切り換え制御して３相モータ１を回転駆動させるものである。
【００３７】
具体的には、各相コイル１Ｕ，１Ｖ，１Ｗから図２（ａ）に示すような逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎが発生する。この各相コイルに発生する逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎは、ＰＷＭ信号でスイッチングしたドライブ電流が直接モータの各相コイルに供給されるため、このＰＷＭ信号に応じてレベルが変動する。すなわち、各相コイルの中点の電圧であるコモン電圧ＣＯＭは、図２（ｂ）に示すように、ＰＷＭ信号がオンのときはＶＣＣの１／２の電圧レベルとなり、ＰＷＭ信号がオフのときはＶＣＣからＶＣＣ＋Ｖｆ／２（Ｖｆはダイオードの順方向電圧）の電圧レベルとなる。従って、逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎは、このコモン電圧ＣＯＭを基準に電圧が発生するため、電圧レベルがＰＷＭに応じて変動し、そのため、このオンオフの切り換わりエッジでは、大きなノイズが生じている。なお、ＰＷＭ信号がオフのときにコモン電圧ＣＯＭがＶＣＣからＶＣＣ＋Ｖｆ／２レベルとなるのは、ドライバ７の下層トランジスタを切り換えて、すなわち、グランド側をオンオフしているためである。このことについては詳細を後述する。そして、このような、各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及び３相モータ１の中性点の電圧であるコモン端子１ａのコモン電圧ＣＯＭは、それぞれ比較部５及びスイッチング検出部９に供給される。
【００３８】
なお、３相モータ１の各相のコイルに生じる電圧は、逆起電圧のみならずドライバ７からのドライブ電圧も当然生じる（例えば、図２（ｂ）においてＵｉｎの信号）。以下、比較部５及びスイッチング検出部９に供給される電圧を総して相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとして説明する。
【００３９】
また、この３相モータ１は、例えば、回転サーボ系或いはデジタル・シグナル・プロセッサ（ＤＳＰ）等でその回転がサーボコントロールがされている。
【００４０】
両波整流部２は、図３に示すような構成である。この両波整流部２は、第１の増幅器２ａと第２の増幅器２ｃと各整流素子等により、３相モータ１の回転状態に基づいて回転サーボ系或いはＤＳＰ等で生成された回転サーボ信号（Ｖcontrol）と、基準電源２ｂからの基準電圧との差分を検出し、この差分を両波整流する。そして、この両波整流した回転サーボ信号（Ｖcontrol）を基準信号Ｖｒｅｃとして出力する。両波整流部２は、この基準信号Ｖｒｅｃをコンパレータ３に供給する。
【００４１】
ここで、３相モータ１の回転数が規定以上に速くなると、回転サーボ信号（Ｖcontrol）は、回転数を落とすために基準電圧と比較してマイナスの信号となる。このため、両波整流部２では、比較器２ｄが、基準電圧と回転サーボ信号（Ｖcontrol）とを比較し、マイナス入力の回転サーボ信号（Ｖcontrol）が供給されたときに３相モータ１に回転ブレーキをかけるためのリバース信号（Ｒeverse）を生成し、これを後に説明する信号処理部６に供給する。
【００４２】
駆動電流検出部８は、後に説明するドライバ７から各相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電流を電圧のかたちで検出する。この駆動電流検出電圧（Current Sense ）は、抵抗３ａ及びコンデンサ３ｂからなる積分回路で積分処理されコンパレータ３に供給される。この駆動電流検出部８については、詳細を後述する。
【００４３】
コンパレータ３は、両波整流部２からの基準信号Ｖｒｅｃと、駆動電流検出部８で検出された駆動電流検出電圧（Current Sense ）の積分信号とを比較し、この比較出力Ｖｅｒｒをパルス幅変調回路（ＰＷＭ回路）４に供給する。
【００４４】
ＰＷＭ信号生成部４は、比較出力Ｖｅｒｒをパルス幅変調してパルス幅変調信号（PWM Carrier）を生成し、これを信号処理部６に供給する。ここで、このＰＷＭ信号生成部４により生成されるパルス幅変調信号（PWM Carrier）は、メインクロック（Main Clock）に対して周期が一定であり、ハイ（オン）領域が変動する信号である。この実施の形態において説明するパルス幅変調信号（PWM Carrier）は、例えば、図４に示すような、メインクロックに対して周期が１６クロック固定であり、オン領域が０クロックから１６クロックまで変動する信号である。このメインクロックは、他の両波整流部２や信号処理部６等の処理にも用いられるこの装置の主同期信号である。なお、ＰＷＭ信号生成部４により生成されるパルス幅変調信号（PWM Carrier）は、後述する信号処理部６等との整合性がとれれば、例えば、他のＰＷＭの方式の信号であってもよい。
【００４５】
一方、比較部５は、図５に示すように、Ｕ相用，Ｖ相用，Ｗ相用の３つの比較器５ａ〜５ｃと、各相電圧を分圧する抵抗５ｄ〜５ｋで構成されている。この比較部５には、図２に示した相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭが供給される。３相モータ１からのコモン電圧ＣＯＭは、基準電圧として各比較器５ａ〜５ｃに抵抗５ｊ及び５ｋを介して供給される。また、Ｕ相の相電圧Ｕｉｎは抵抗５ｄ及び５ｅを介してＵ相用の比較器５ａに供給され、Ｖ相の相電圧Ｖｉｎは抵抗５ｆ及び５ｇを介してＶ相用の比較器５ｂに供給され、Ｗ相の相電圧Ｗｉｎは抵抗５ｈ及び５ｉを介してＷ相用の比較器５ｃに供給される。なお、図２（ｂ）で説明したようにＰＷＭ信号がオフのときには、逆起電圧がＶＣＣレベルを中心に発生する。そのため、逆起電圧がこのＶＣＣレベルより大きなレベルとなってしまう場合がある。しかしながら、抵抗５ｄ〜５ｋにより電圧が分圧しておくことで、特に問題は生じない。
【００４６】
各比較器５ａ〜５ｃは、図６（ａ）に示す各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎをコモン電圧ＣＯＭと比較し、図６（ｂ）〜（ｄ）に示すような各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１を生成しこれらを信号処理部６に供給する。
【００４７】
なお、各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１は、図６においては図示していないが、ＰＷＭ信号に応じてオンオフがされており、また、各相コイル１Ｕ，１Ｖ，１Ｗへの通電切り換えのタイミングで逆起電圧に生じるキックバックノイズが重畳している。
【００４８】
スイッチング検出部９は、図７に示すような構成であり、整流素子９ｂ〜９ｄを介して検出する各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎと所定の基準電圧Ｖとを比較器９ａにより比較し、ＣｏｍｐＯｕｔ信号を生成する。ここで、この比較器９ａに供給される基準電圧は、ドライバ７からのドライブ電流が流れていない相コイルに生じる逆起電圧よりは大きいが、ドライバ７が駆動するドライブ電圧よりも小さい値に設定されている。つまり、この基準電圧は、図２（ｂ）に示す場合においてのＷｉｎのピーク値よりも大きい値であるであるが、Ｕｉｎよりも小さい値である。
【００４９】
このように基準電圧Ｖを設定することにより、比較器９ａは、ドライバ７からのドライブ電圧のオンオフを示すＣｏｍｐＯｕｔ信号を生成する。すなわち、スイッチング検出部９は、３相モータ１を駆動するＰＷＭ駆動スイッチングのタイミングを検出する。スイッチング検出部９により生成されたＣｏｍｐＯｕｔ信号は、信号処理部６と駆動電流検出部８に供給される。
【００５０】
信号処理部６には、両波整流部２からリバース信号（Ｒeverse）と、ＰＷＭ信号生成部４からパルス幅変調信号（PWM Carrier）と、比較部５から比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１と、スイッチング検出部９からＣｏｍｐＯｕｔ信号が供給される。信号処理部６は、これらの信号に基づき、ドライバ７のコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。すなわち、信号処理部６は、３相モータ１の逆起電圧を検出してロータの回転位置を検出し、この検出に応じて３相モータ１の通電状態の切り換えを制御する。
【００５１】
つぎに、この信号処理部６の具体的な回路構成について説明する。
【００５２】
信号処理部６は、図８に示すように、逆起電圧検出ロジック２１と、エッジ検出ロジック２２と、３フェーズロジック２３と、アウトプットロジック２４と、スタートロジック２５と、アングル生成ロジック２６と、ＰＬＬロジック２７と、発振ロジック２８とを備える。
【００５３】
逆起電圧検出ロジック２１は、図９に示すように、タイミングコントローラ５１と第１のノイズマスク回路５２と、第２のノイズマスク回路５３とを有する。タイミングコントローラ５１には、スイッチング検出部９からのＣｏｍｐＯｕｔ信号とメインクロックとが入力される。タイミングコントローラ５１は、このＣｏｍｐＯｕｔ信号とメインクロックに基づきタイミングクロックを生成し、第１のノイズマスク回路５２に供給する。
【００５４】
具体的に、タイミングコントローラ５１は、図１０に示すように、第１と第２のカウンタ５４，５５と、ＯＲゲート５６と、ＣｏｍｐＯｕｔ信号を反転させるインバータ５７とを有している。
【００５５】
第１のカウンタ５４は、ＣｏｍｐＯｕｔ信号でリセットされメインクロックをカウントする第１〜第３のＴフリップフロップ５４ａ〜５４ｃと、第１，第２のＴフリップフロップ５４ａ，５４ｂからの各出力の論理積をとって第３のＴフリップフロップ５４ｃに供給する第１のＡＮＤゲート５４ｄと、第１〜第３のＴフリップフロップ５４ａ〜５４ｃからの各出力の論理積をとってＯＲゲート５６に供給する第２のＡＮＤゲート５４ｅとを有している。
【００５６】
第２のカウンタ５５は、インバータ５７で反転されたＣｏｍｐＯｕｔ信号でリセットされメインクロックをカウントする第１〜第３のＴフリップフロップ５５ａ〜５５ｃと、第１，第２のＴフリップフロップ５５ａ，５５ｂからの各出力の論理積をとって第３のＴフリップフロップ５５ｃに供給する第１のＡＮＤゲート５５ｄと、第１〜第３のＴフリップフロップ５５ａ〜５５ｃからの各出力の論理積をとってＯＲゲート５６に供給する第２のＡＮＤゲート５５ｅとを有している。
【００５７】
タイミングコントローラ５１の第１のカウンタ５４は、ＣｏｍｐＯｕｔ信号がハイとなるとメインクロックのカウントを開始する。また、第２のカウンタ５５は、ＣｏｍｐＯｕｔ信号がローとなるとメインクロックのカウントを開始する。第１と第２のカウンタ５４，５５は、カウントを開始すると、まず、メインクロックを７カウントしたときに出力がハイとなり、続いて、８カウント毎に出力がハイとなる。そして、ＣｏｍｐＯｕｔ信号がハイ又はローに切り替わる度にメインクロックをカウントするカウンタが切り替わる。すなわち、ＣｏｍｐＯｕｔ信号がハイのときは、第１のカウンタ５４が動作し、第２のカウンタ５５は動作しない。また、ＣｏｍｐＯｕｔ信号がローのときは、第２のカウンタ５５が動作し、第１のカウンタ５４は動作しない。この第１と第２のカウンタの出力は、ＯＲゲート５６に供給される。
【００５８】
ＯＲゲート５６は、第１と第２のカウンタ５４，５５の出力の論理和をとり、図１１に示すようなタイミングクロックを出力する。このタイミングクロックは、第１のノイズマスク回路５２に供給される。
【００５９】
第１のノイズマスク回路５２は、図１２に示すように、第１のＵ相ノイズマスク回路５８と、第１のＶ相ノイズマスク回路５９と、第１のＷ相ノイズマスク回路６０とから構成される。
【００６０】
第１のＵ相ノイズマスク回路５８は、比較部５の比較器５ａから供給される比較信号Ｕｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ５８ａと、第１のＤフリップフロップ５８ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ５８ｂとを有する。
【００６１】
また、第１のＵ相ノイズマスク回路５８は、第２のＤフリップフロップ５８ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート５８ｃと、インバータ５８ｄを介したＥＸ−ＯＲ反転ゲート５８ｃの出力と後述する第３のＤフリップフロップ５８ｈの出力とが供給される第１のＡＮＤゲート５８ｅと、ＥＸ−ＯＲ反転ゲート５８ｃと第２のＤフリップフロップ５８ｂの出力が供給される第２のＡＮＤゲート５８ｆとを有する。
【００６２】
また、第１のＵ相ノイズマスク回路５８は、第１と第２のＡＮＤゲート５８ｅ，５８ｆの出力が供給されるＯＲゲート５８ｇと、このＯＲゲート５８ｇの出力をタイミングクロックと同期化させて比較信号Ｕｉｎ１′を出力する第３のＤフリップフロップ５８ｈとを有する。
【００６３】
第１のＶ相ノイズマスク回路５９は、比較部５の比較器５ｂから供給される比較信号Ｖｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ５９ａと、第１のＤフリップフロップ５９ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ５９ｂとを有する。
【００６４】
また、第１のＶ相ノイズマスク回路５９は、第２のＤフリップフロップ５９ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート５９ｃと、インバータ５９ｄを介したＥＸ−ＯＲ反転ゲート５９ｃの出力と後述する第３のＤフリップフロップ５９ｈの出力とが供給される第１のＡＮＤゲート５９ｅと、ＥＸ−ＯＲ反転ゲート５９ｃと第２のＤフリップフロップ５９ｂの出力が供給される第２のＡＮＤゲート５９ｆとを有する。
【００６５】
また、第１のＶ相ノイズマスク回路５９は、第１と第２のＡＮＤゲート５９ｅ，５９ｆの出力が供給されるＯＲゲート５９ｇと、このＯＲゲート５９ｇの出力をタイミングクロックと同期化させて比較信号Ｖｉｎ１′を出力する第３のＤフリップフロップ５９ｈとを有する。
【００６６】
第１のＷ相ノイズマスク回路６０は、比較部５の比較器５ｃから供給される比較信号Ｗｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ６０ａと、第１のＤフリップフロップ６０ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ６０ｂとを有する。
【００６７】
また、第１のＷ相ノイズマスク回路６０は、第２のＤフリップフロップ６０ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート６０ｃと、インバータ６０ｄを介したＥＸ−ＯＲ反転ゲート６０ｃの出力と後述する第３のＤフリップフロップ６０ｈの出力とが供給される第１のＡＮＤゲート６０ｅと、ＥＸ−ＯＲ反転ゲート６０ｃと第２のＤフリップフロップ６０ｂの出力が供給される第２のＡＮＤゲート６０ｆとを有する。
【００６８】
また、第１のＷ相ノイズマスク回路６０は、第１と第２のＡＮＤゲート６０ｅ，６０ｆの出力が供給されるＯＲゲート６０ｇと、このＯＲゲート６０ｇの出力をタイミングクロックと同期化させて比較信号Ｗｉｎ１′を出力する第３のＤフリップフロップ６０ｈとを有する。
【００６９】
このような構成の第１のノイズマスク回路５２は、各第２のＤフリップフロップ５８ｂ，５９ｂ，６０ｂが各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１をタイミングコントローラ５１により生成されたタイミングクロックに同期化させる。また、この第１のノイズマスク回路５２は、タイミングクロックに同期して２度連続して同一のデータが入力されなければ、第３のＤフリップフロップ５８ｈ，５９ｈ，６０ｈからの出力を更新せず、それ以外は前のデータを保持する。
【００７０】
この第１のノイズマスク回路５２は、Ｕ相，Ｖ相，Ｗ相の各相の第１のノイズマスク回路５８，５９，６０から出力される比較信号Ｕｉｎ１′，Ｖｉｎ１′，Ｗｉｎ１′を第２のノイズマスク回路５３に供給する。
【００７１】
第２のノイズマスク回路５３には、比較信号Ｕｉｎ１′，Ｖｉｎ１′，Ｗｉｎ１′とが供給される。また、この第２のノイズマスク回路５３には、後述する３フェーズロジック２３から出力されるフェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔがフィードバックされ供給される。
【００７２】
この各フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔは、ドライバ７に設けられている３相モータ１の各相コイルを駆動する上層及び下層トランジスタを相の切り換えのタイミング制御するための信号である。フェーズ出力信号Ｕｕｏｕｔは、Ｕ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｕｌｏｕｔは、Ｕ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。また、フェーズ出力信号Ｖｕｏｕｔは、Ｖ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｖｌｏｕｔは、Ｖ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。また、フェーズ出力信号Ｗｕｏｕｔは、Ｗ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｗｌｏｕｔは、Ｗ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。なお、この３フェーズロジック２３とこの出力である各フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔについては詳細を後述する。
【００７３】
第２のノイズマスク回路５３は、図１３に示すように、第１のＵ相ノイズマスク回路５８からの比較信号Ｕｉｎ１′とフェーズ出力信号Ｕｕｏｕｔとが供給されるＯＲゲート６１ａと、フェーズ出力信号Ｕｌｏｕｔが供給されるインバータ６１ｂと、このＯＲゲート６１ａとインバータ６１ｂの出力が供給され、逆起電圧信号Ｕｉｎ２を出力するＡＮＤゲート６１ｃとからなる第２のＵ相ノイズマスク回路６１を有する。
【００７４】
また、第２のノイズマスク回路５３は、第１のＶ相ノイズマスク回路５９からの比較信号Ｖｉｎ１′とフェーズ出力信号Ｖｕｏｕｔとが供給されるＯＲゲート６２ａと、フェーズ出力信号Ｖｌｏｕｔが供給されるインバータ６２ｂと、このＯＲゲート６２ａとインバータ６２ｂの出力が供給され、逆起電圧信号Ｖｉｎ２を出力するＡＮＤゲート６２ｃとからなる第２のＶ相ノイズマスク回路６２を有する。
【００７５】
また、第２のノイズマスク回路５３は、第１のＷ相ノイズマスク回路６０からの比較信号Ｗｉｎ１′とフェーズ出力信号Ｗｕｏｕｔとが供給されるＯＲゲート６３ａと、フェーズ出力信号Ｗｌｏｕｔが供給されるインバータ６３ｂと、このＯＲゲート６３ａとインバータ６３ｂの出力が供給され、逆起電圧信号Ｗｉｎ２を出力するＡＮＤゲート６３ｃとからなる第２のＷ相ノイズマスク回路６３を有する。
【００７６】
第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔがいずれもローのときに、比較信号Ｕｉｎ１′に応じた信号を出力する。すなわち、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔがいずれもローのときには、３相モータ１のＵ相コイル１Ｕには、ドライブ電流が供給されていないので、逆起電圧が生じている。そのため、逆起電圧を検出すべく比較信号Ｕｉｎ１′に応じた信号を逆起電圧信号Ｕｉｎ２として出力する。
【００７７】
また、第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｕｏｕｔがハイのとき（このときは、必ずフェーズ出力信号Ｕｌｏｕｔはローになる。）には、逆起電圧信号Ｕｉｎ２をハイにして出力する。すなわち、フェーズ出力信号Ｕｕｏｕｔがハイのときには、Ｕ相コイル１ＵからＶ相コイル１Ｖ又はＷ相コイル１Ｗにドライブ電流が供給されているので、このＵ相コイル１Ｕの電圧として逆起電圧信号Ｕｉｎ２をハイにして出力する。
【００７８】
また、第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｌｏｕｔがハイのときには、逆起電圧信号Ｕｉｎ２をローにして出力する。すなわち、フェーズ出力信号Ｕｌｏｕｔがハイのときには、Ｖ相コイル１Ｖ又はＷ相コイル１ＷからＵ相コイル１Ｕにドライブ電流が供給されているので、このＵ相コイル１Ｕの電圧として逆起電圧信号Ｕｉｎ２をローにして出力する。
【００７９】
なお、第２のＶ相ノイズマスク回路６２及び第２のＷ相ノイズマスク回路６３についても、上述した第２のＵ相ノイズマスク回路６１と同様の動作を行う。
【００８０】
以上のように、この逆起電圧検出ロジック２１では、各回路が逆起電圧を検出する際のノイズを除去することができる。
【００８１】
タイミングコントローラ５１では、ＣｏｍｐＯｕｔ信号が切り換わったのちにメインクロックを７カウントしてタイミングクロックを発生させるので、ＰＷＭ信号がオン或いはオフになってからすぐの不安定な出力状態では逆起電圧を検出せず、安定した状態で逆起電圧を検出できる。また、７カウントしたのちは、ＣｏｍｐＯｕｔ信号の切り換えがなければ、すなわち、ＰＷＭ信号の切り換えがなければ、８カウント毎にタイミングクロックを発生させ、逆起電圧を検出する。特に、ＰＷＭ信号生成部４により発生するＰＷＭ信号は、メインクロックの１６クロック分のオン領域を０から１６クロックまで変動させているので、ＰＷＭの１周期で必ず１回は逆起電圧を検出できる。例えば、オン領域とオフ領域がそれぞれ１／２ずつ（８クロック）であっても、逆起電圧を検出することができる。従って、このタイミングコントローラ５１では、安定的に逆起電圧を検出させるためのタイミングクロックを生成することができる。
【００８２】
第１のノイズマスク回路５２では、各ＥＸＯＲの反転ゲート５８ｃ，５９ｃ，６０ｃ等により、２回連続して同じ情報が入ってこなければデータを足り込まず、前のデータを保持している。このことにより、例えば図６（ｂ）〜（ｄ）に示す比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１において生じているキックバックノイズを除去することや、ＰＷＭの切り換えにおいて生じる切換ノイズを除去することができる。例えば、図６（ｅ）〜（ｇ）に示すような、キックバックノイズを除去した逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２を出力できる。
【００８３】
第２のノイズマスク回路５３では、３フェーズロジック２３で生成する３相モータ１の各相コイルの通電パターンをフィードバックさせて、逆起電力が検出できる相コイルの相電圧のみを検出しているので、すなわち、上層コイルと下層コイルとがオフの部分のみ相の相電圧を検出しているので、さらに、ノイズに対して強くすることができる。
【００８４】
なお、タイミングコントローラ５１によるメインクロックのカウント数（この場合７カウント又は８カウント）は、ＰＷＭ信号の生成手法やパルス幅に応じて設定される。このため、この数値に限定されることなく設計に応じた任意の値を設定すればよい。つまり、ＰＷＭ信号で規定されたデューティ１／２未満のエッジの近傍で、ハイ領域及びローの電圧が検出できるタイミングに設定し、ＰＷＭ周期の１周期に少なくとも１回逆起電圧が検出できれば良い。このことにより、安定して逆起電圧を検出ができる。
【００８５】
また、この第１のノイズマスク回路５２では、２度連続して同一のデータが入力されなければデータを更新しない構成としているが、例えば、Ｄフリップフロップを複数段連ねて、３以上連続して同一のデータが入力されなければデータを更新しない構成としてもよい。このことにより、精度をさらに高めることができる。
【００８６】
このような逆起電圧検出ロジック２１により生成される逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２は、エッジ検出ロジック２２及び３フェーズロジック２３に供給される。
【００８７】
次に、エッジ検出ロジック２２は、図１４に示すように、ＥＸ−ＯＲ回路７１と、切替エッジ検出回路７２と、タイムディレイ回路７３と、ＯＲゲート回路７４とから構成されている。
【００８８】
ＥＸ−ＯＲ回路３１は、逆起電圧検出ロジック２１からの逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２が供給される。このＥＸ−ＯＲ回路３１は、各逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の排他的論理和を演算し、図６（ｈ）に示すような３（ＥＸＯＲ）信号を生成し、これを切替エッジ検出回路７２に供給する。このＥＸ−ＯＲ回路３１により生成される３（ＥＸＯＲ）信号は、各逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２のいずれかがオンからオフに切り替わるタイミングでローとなり、また、オフからオンに切り替わるタイミングでハイとなる。
【００８９】
具体的に、このＥＸ−ＯＲ回路３１は、図１５に示すように、インバータ７１ｆにより反転されたＵｉｎ２とインバータ７１ｇにより反転されたＶｉｎ２とＷｉｎ２とが供給される第１のＡＮＤゲート７１ａと、インバータ７１ｈにより反転されたＵｉｎ２とＶｉｎ２とインバータ７１ｉにより反転されたＷｉｎ２とが供給される第２のＡＮＤゲート７１ｂとを有する。また、このＥＸ−ＯＲ回路３１は、Ｕｉｎ２とインバータ７１ｊにより反転されたＶｉｎ２とインバータ７１ｋにより反転されたＷｉｎ２とが供給される第３のＡＮＤゲート７１ｃと、Ｕｉｎ２とＶｉｎ２とＷｉｎ２とが供給される第４のＡＮＤゲート７１ｄとを有する。
【００９０】
また、ＥＸ−ＯＲ回路３１は、第１〜第４のＡＮＤゲート７１ａ〜７ｄの出力が供給され、３（ＥＸＯＲ）信号を出力するＯＲゲート７１ｅを有する。
【００９１】
切替エッジ検出回路７２は、ＥＸ−ＯＲ回路７１からの３（ＥＸＯＲ）信号が供給され、この３（ＥＸＯＲ）信号の立ち上がりエッジ又は立ち下がりエッジのタイミングを示すＳＤＥＸＯＲ信号と、このＳＤＥＸＯＲと逆のエッジを検出するＩｉｎｖｅｒｔ信号を生成する。切替エッジ検出回路７２には、３（ＥＸＯＲ）信号とともに、３フェーズロジック２３から供給されるエッジマスク信号（ＥｄｇｅＭａｓｋ）と、このエッジ検出ロジック２２の出力となる第１のマスク信号（Ｍａｓｋ１）と、システムクロック（ＳｙＣｌｏｃｋ）とが供給される。
【００９２】
具体的に、切替エッジ検出回路７２は、図１６に示すように、ＥＸ−ＯＲ回路７１からの３（ＥＸＯＲ）信号、インバータ７２ａにより反転した第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート７２ｂと、後述する第１のＤフリップフロップ７２ｅの出力、第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート７２ｃと、この第１と第２のＡＮＤゲート７２ｂ，７２ｃの出力が供給されるＯＲゲート７２ｄとを有する。
【００９３】
また、切替エッジ検出回路７２は、ＯＲゲート７２ｄの出力が供給されこのＯＲゲート７２ｄからの出力をシステムクロック（ＳｙＣｌｏｃｋ）と同期化する第１のＤフリップフロップ７２ｅと、この第１のＤフリップフロップの出力が供給され、この出力をシステムクロックと同期化する第２のＤフリップフロップ７２ｆとを有する。このシステムクロック（ＳｙＣｌｏｃｋ）については、詳細を後述する。
【００９４】
切替エッジ検出回路７２は、エッジマスク信号（ＥｄｇｅＭａｓｋ）と第１のＤフリップフロップ７２ｅの出力とインバータ７２ｋにより反転した第２のＤフリップフロップ７２ｆの出力とが供給される第３のＡＮＤゲート７２ｇと、インバータ７２ｌにより反転したエッジマスク信号（ＥｄｇｅＭａｓｋ）とインバータ７２ｍにより反転した第１のＤフリップフロップ７２ｅの出力と第２のＤフリップフロップ７２ｆの出力とが供給される第４のＡＮＤゲート７２ｈと、インバータ７２ｎにより反転したエッジマスク信号（ＥｄｇｅＭａｓｋ）と第１のＤフリップフロップ７２ｅの出力とインバータ７２ｏにより反転した第２のＤフリップフロップ７２ｆの出力とが供給される第５のＡＮＤゲート７２ｉと、エッジマスク信号（ＥｄｇｅＭａｓｋ）とインバータ７２ｐにより反転した第１のＤフリップフロップ７２ｅの出力と第２のＤフリップフロップ７２ｆの出力とが供給される第６のＡＮＤゲート７２ｊとを有する。
【００９５】
また、切替エッジ検出回路７２は、第３と第４のＡＮＤゲート７２ｇ，７２ｈの出力が供給され、ＳＤＥｘｏｒを出力する第２のＯＲゲート７２ｑと、第５と第６のＡＮＤゲート７２ｉ，７２ｊの出力が供給され、Ｉｉｎｖｅｒｔを出力する第３のＯＲゲート７２ｒとを有する。
【００９６】
このような切替エッジ検出回路７２の出力であるＳＤＥｘｏｒ及びＩｉｎｖｅｒｔは、タイムディレイ回路７３に供給される。
【００９７】
タイムディレイ回路７３は、切替エッジ検出回路７２から供給されたＳＤＥｘｏｒ及びＩｉｎｖｅｒｔを所定時間遅らせる。また、タイムディレイ回路７３は、Ｉｉｎｖｅｒｔに基づき詳細を後述するスロープ信号（Ｓｌｏｐｅ）と、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）を生成する。
【００９８】
具体的には、タイムディレイ回路７３は、図１７に示すように、切替エッジ検出回路７２からのＳＤＥｘｏｒが供給される第１と第２のＤフリップフロップ７３ａ，７３ｂを有する。第２のＤフリップフロップ７３ｂからシステムクロックで２カウント分遅延したＳＤＥＸＯＲが出力される。
【００９９】
また、タイムディレイ回路７３は、切替エッジ検出回路７２からのＩｉｎｖｅｒｔが供給される第３のＤフリップフロップ７３ｃを有する。この第３のＤフリップフロップ７３ｃからシステムクロックで１カウント分遅延したＩｉｎｖｅｒｔが出力される。
【０１００】
また、タイムディレイ回路７３は、第３のＤフリップフロップ７３ｃの出力が供給され、この出力を１システムクロック分遅延させる第４のＤフリップフロップ７３ｄと、この第４のＤフリップフロップ７３ｄの出力がインバータ７３ｅにより反転されてリセットに供給される第５〜第７のＤフリップフロップ７３ｆ〜７３ｈとを有する。
【０１０１】
第５〜第７のＤフリップフロップ７３ｆ，７３ｇ，７３ｈは、リセットが解除されるとシステムクロックを３カウントしてスタートフラグ（Ｓｔａｒｔｆｌｕｇ）を発生する。また、第６のＤフリップフロップ７３ｇの出力は、インバータ７３ｉを介してスロープ信号（Ｓｌｏｐｅ）として出力される。
【０１０２】
ＯＲゲート回路７４には、タイムディレイ回路７３からのＳＤＥＸＯＲ，Ｉｉｎｖｅｒｔ，スロープ信号（Ｓｌｏｐｅ）と、切替エッジ検出回路７２から出力されるスロープ信号（Ｓｌｏｐｅ）とが供給され、これらの信号の論理和を演算し、第１のマスク信号（Ｍａｓｋ１）を生成する。なお、この第１のマスク信号（Ｍａｓｋ１）は、切替エッジ検出回路７２にフィードバックされる。
【０１０３】
このような構成を有するエッジ検出ロジック２２は、第１のマスク信号（Ｍａｓｋ１）と、スロープ信号（Ｓｌｏｐｅ）と、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）と、ラッチ（Ｌａｔｃｈ）信号とを生成する。なお、ここで、ラッチ（Ｌａｔｃｈ）信号とＩｉｎｖｅｒｔとは同一の信号である。
【０１０４】
エッジ検出ロジック２２は、システムクロック（ＳＹＣｌｏｃｋ）と、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２と、エッジマスク（ＥｄｇｅＭａｓｋ）信号が図１８（ａ）〜（ｅ）に示すようなタイミングで供給されると、スロープ信号（Ｓｌｏｐｅ）が、同図（ｆ）に示すように、逆起電圧信号の切り替わりのタイミングを挟んで一定期間ローとなって出力される。また、エッジ検出ロジック２２は、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の切り替わりのタイミングでハイとなり、スロープ信号（Ｓｌｏｐｅ）がローとなるタイミングと同時にローとなる第１のマスク信号（Ｍａｓｋ１）を生成する。
【０１０５】
エッジ検出ロジック２２から、第１のマスク信号（Ｍａｓｋ１）とラッチ（Ｌａｔｃｈ）信号が３フェーズロジック２３に供給され、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）とラッチ（Ｌａｔｃｈ）信号がスタートロジック２５に供給され、スロープ信号（Ｓｌｏｐｅ）がアングル生成ロジック２６に供給され、ラッチ（Ｌａｔｃｈ）信号がＰＬＬロジック２７に供給される。
【０１０６】
次に、スタートロジック２５は、図１９に示すようにラッチ（Ｌａｔｃｈ）信号でリセットされシステムクロック（ＳＹＣｌｏｃｋ）をカウントする第１〜第５のＴフリップフロップ２５ａ〜２５ｅと、第１，第２のＴフリップフロップ２５ａ，２５ｂからの各出力の論理積をとって第３のＴフリップフロップ２５ｃに供給する第１のＡＮＤゲート２５ｆと、第１〜第３のＴフリップフロップ２５ａ〜２５ｃからの各出力の論理積をとって第４のＴフリップフロップ２５ｄに供給する第２のＡＮＤゲート２５ｇとを有している。また、第１〜第４のＴフリップフロップ２５ａ〜２５ｄからの各出力の論理積をとって第５のＴフリップフロップ２５ｅに供給する第３のＡＮＤゲート２５ｈと、第１〜第５のＴフリップフロップ２５ａ〜２５ｅからの各出力の論理積をとって出力する第４のＡＮＤゲート２５ｉと、第４のＡＮＤゲート２５ｉからの出力をシステムクロック（ＳＹＣｌｏｃｋ）に基づいて同期化し、これを通電パターンを切り換えるためのＳｔｅｐ信号として出力するＤフリップフロップ２５ｊとを有している。
【０１０７】
３相モータ１が回転している場合、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）は周期的にスタートロジック２５に供給されるはずである。しかし、例えば誤った相コイルに通電した場合や回転が停止している状態ではスタートフラグ（Ｓｔａｒｔｆｌｕｇ）はスタートロジック２５に供給されなくなる。このような状態では、同じ相コイルに連続して通電を行うこととなるため、いつまでも起動されないうえ、この通電される相コイルが損傷する等の不都合を生ずる。このため、スタートロジック２５は、ハイレベルのスタートフラグが供給されるタイミング、すなわち、逆起電圧をサンプリングし通電を切り換えた直後から始動し、各Ｔフリップフロップ２５ａ〜２５ｅによりシステムクロック（ＳＹＣｌｏｃｋ）を例えば３２カウントする。そして、システムクロック（ＳＹＣｌｏｃｋ）を３２カウントするまでにラッチ（Ｌａｔｃｈ）信号が供給されない場合は、３相モータ１が停止しているものとみなし、次の通電パターンとするためのｓｔｅｐ信号を出力する。このｓｔｅｐ信号は、３フェーズロジック２２に供給される。
【０１０８】
また、このスタートロジック２５は、逆起電圧のゼロクロスポイントが検出されラッチ（Ｌａｔｃｈ）信号によって各Ｔフリップフロップ２５ａ〜２５ｅがリセットされることにより動作が停止する。
【０１０９】
なお、システムクロック（ＳＹＣｌｏｃｋ）のカウント数（この場合３２カウント）は、３相モータ１のトルク定数や負荷となるイナーシャに応じて設定される。このため、この数値に限定されることなく設計に応じた任意の値を設定すればよい。
【０１１０】
次に、アングル生成ロジック２６は、図２０に示すように、カレントミラー回路からなる定電流源８２と、この定電流源８２に接続されたコンデンサ８３と、このコンデンサ８３に並列に接続されスイッチとして働くトランジスタ８４とからなるスロープ回路８１を有する。
【０１１１】
このスロープ回路８１のトランジスタ８４は、エッジ検出ロジック２２からのスロープ信号（Ｓｌｏｐｅ）によりスイッチングがされる。スロープ信号（Ｓｌｏｐｅ）がハイのときは、コンデンサ８３が放電される。また、スロープ信号（Ｓｌｏｐｅ）がローのときは、コンデンサ８３が充電される。定電流源８２に流れる電流ｉ1は、トランジスタ８４に流れる電流ｉ2と比較して十分小さい電流に設定する。このことにより、充電時には瞬間的にコンデンサ８３に電荷がチャージされ、放電時にはコンデンサ８３から徐々に電圧が出力される。すなわち、このスロープ回路８１から瞬間的に立ち上がり、なだらかに立ち下がっていく台形波が出力される。なお、定電流源８２に流れる電流を可変することにより、出力される台形波の立ち下がりの傾きを調整できる。
【０１１２】
アングル生成ロジック２６は、スロープ回路８１から出力される台形波とＰＷＭ信号生成部４により用いられるＰＷＭ用鋸波が供給され、アングル信号（ＡＮＧＬＥ）を生成するコンパレータ８５を有する。このコンパレータ８５は、ＰＷＭ用の鋸波がスロープ回路８１から出力される台形波より大きいときに、ハイとなるアングル信号（ＡＮＧＬＥ）信号を生成する。なお、台形波の立ち下がり時間をＰＷＭ用鋸波の周期に比較して十分大きいものとすることで、徐々にデューティが大きくなるアングル信号（ＡＮＧＬＥ）信号を生成できる。
【０１１３】
図２１は、ＰＷＭ用の鋸波とアングル信号（ＡＮＧＬＥ）信号等を示したタイムチャート及び波形図である。
【０１１４】
図２１（ａ）は、コンパレータ８５に入力されるＰＷＭ用鋸波と、スロープ回路８１の出力である台形波の立ち下がり部分の波形図である。コンパレータ８５により生成されるアングル信号（ＡＮＧＬＥ）は、図２１（ｂ）に示すように、台形波が下がるにつれてデューティが大きくなっている。
【０１１５】
なお、アングル生成ロジック２６は、信号処理部６の他のブロックとは異なりアナログ回路で構成されている。そのため、例えば、半導体等でこの信号処理部６を実施するときは、このブロックを別途他の半導体等で構成しても良い。
【０１１６】
このアングル生成ロジック２６により生成されたアングル信号（ＡＮＧＬＥ）は、アウトプットロジック２４に供給される。
【０１１７】
次に、ＰＬＬロジック２７は、図２２に示すような構成を有しており、位相比較器８６において、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号の位相と、電圧可変型発振器（ＶＣＯ）８８から出力されるＰＬＬＯＵＴ信号を、１／Ｎカウンタ５８で例えば８分周或いは１６分周した分周信号（Ｆｉｎ）の位相とを比較する。そして、この位相比較出力をローパスフィルタ８７を介してＶＣＯ８８に供給してこのＶＣＯ８８を発振駆動する。これにより、ラッチ（Ｌａｔｃｈ）信号に同期したＰＬＬＯＵＴ信号を生成して発振ロジック２８に供給する。
【０１１８】
なお、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号は、信号の安定化を図るために、システムクロックと同期させたのちにこのＰＬＬロジック２７に供給するようにしてもよい。また、このＰＬＬロジック２７は、アングル生成ロジック２６と同様に、アナログ回路で構成されている。そのため、例えば、半導体等でこの信号処理部６を実施するときは、このブロックを別途他の半導体等で構成しても良い。
【０１１９】
次に、発振ロジック２８は、両波整流部２からのリバース信号（Ｒeverse），中央演算ユニット（ＣＰＵ）等で生成されたモータのオンオフ制御するためのモータオンオフ制御信号（ＭON/OFF），ＰＬＬ回路２５からのＰＬＬＯＵＴ信号，例えば５００ＫＨｚのメインクロック（Main Clock）及びＰＷＭ信号生成部４からのＰＷＭ信号（ＰＷＭ in)に基づいて、各種タイミング信号を生成する。
【０１２０】
発振ロジック２８は、ＰＬＬＯＵＴ信号をメインクロックと同期させたシステムクロック（ＳｙＣｌｏｃｋ）を生成する。このシステムクロックは、エッジ検出ロジック２２、３フェーズロジック２３、スタートロジック２５等に供給される。
【０１２１】
また、発振ロジック２８は、モータオンオフ制御信号（ＭON/OFF）をシステムクロック（ＳｙＣｌｏｃｋ）に同期させた信号を生成して、アウトプットロジック２４に供給する。
【０１２２】
また、発振ロジック２８は、リバース信号（Ｒeverse）をシステムクロック（ＳｙＣｌｏｃｋ）に同期させたシステムリバース信号（Ｒeverse）を生成して、アウトプットロジック２４に供給する。
【０１２３】
次に、３フェーズロジック２３について説明する。
【０１２４】
この３フェーズロジック２３は、図２３に示すように、逆起電圧検出ロジック２１からの逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２と、３フェーズロジック２３からの第１のマスク信号（Ｍａｓｋ１）と、システムクロック（ＳｙＣｌｏｃｋ）が供給され、逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を生成するマスク回路３１を有する。
【０１２５】
また、３フェーズロジック２３は、マスク回路３１からの逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′と、システムクロック（ＳｙＣｌｏｃｋ）と、後述するデコード回路３３からの第２のマスク信号（Ｍａｓｋ２）が供給され、逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓを生成するフェーズ生成回路３２を有する。
【０１２６】
また、３フェーズロジック２３は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔと、第２のマスク信号（Ｍａｓｋ２）と、第３のマスク信号（Ｍａｓｋ３）を生成するデコード回路３３を有する。
【０１２７】
また、３フェーズロジック２３は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、エッジ検出ロジック２２の切替エッジ検出回路７２に供給するエッジマスク信号（ＥｄｇｅＭａｓｋ）信号を生成するエッジマスク生成回路３４を有する。
【０１２８】
マスク回路３１には、図１８（ｇ）で示したような、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２が切り替わったタイミングつまり切替エッジでハイになり、次のエッジがくるであろうタイミングの手前でローとなる第１のマスク信号（Ｍａｓｋ１）が供給される。マスク回路３１は、この第１のマスク信号（Ｍａｓｋ１）がハイのときには、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の取り込みを行わず、マスクする回路である。そのため、このマスク回路３１では、例えば、逆起電圧検出ロジック２１の出力がハンチングした場合などであっても３相モータ１の駆動に影響が無いようにしている。
【０１２９】
具体的に、マスク回路３１は、図２４に示すように、逆起電圧信号Ｕｉｎ２とインバータ３５ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３５ａと、後述するＤフリップフロップ３５ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３５ｂと、この第１と第２のＡＮＤゲート３５ａ，３５ｂの出力が供給されるＯＲゲート３５ｄと、このＯＲゲート３５ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３５ｅとからなるＵ相マスク回路３５を有する。
【０１３０】
このＵ相マスク回路３５は、Ｄフリップフロップ３５ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｕｉｎ２′を出力する。
【０１３１】
また、マスク回路３１は、逆起電圧信号Ｖｉｎ２とインバータ３６ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３６ａと、後述するＤフリップフロップ３６ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３６ｂと、この第１と第２のＡＮＤゲート３６ａ，３６ｂの出力が供給されるＯＲゲート３６ｄと、このＯＲゲート３６ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３６ｅとからなるＶ相マスク回路３６を有する。
【０１３２】
このＶ相マスク回路３６は、Ｄフリップフロップ３６ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｖｉｎ２′を出力する。
【０１３３】
また、マスク回路３１は、逆起電圧信号Ｗｉｎ２とインバータ３７ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３７ａと、後述するＤフリップフロップ３７ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３７ｂと、この第１と第２のＡＮＤゲート３７ａ，３７ｂの出力が供給されるＯＲゲート３７ｄと、このＯＲゲート３７ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３７ｅとからなるＷ相マスク回路３７を有する。
【０１３４】
このＷ相マスク回路３７は、Ｄフリップフロップ３７ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｗｉｎ２′を出力する。
【０１３５】
このように、マスク回路３１は、第１のマスク信号（Ｍａｓｋ１）に基づいて逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を生成し、フェーズ生成回路３２に供給する。
【０１３６】
フェーズ生成回路３２は、Ｓｔｅｐ信号に基づいて各逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′をサンプリングし、この各サンプル出力である逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓを生成し、これらをデコーダ部２９に供給する。なお、この際に、後述するデコード回路３３からの第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）フィードバックされて供給される。この第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）は、３相モータ１の通電パターンに基づいて、次に生成する逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓがどのパターンになるのか予想した信号である。すなわち、この第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）により、予想されたパターン以外の信号が生成されないようにしている。
【０１３７】
具体的に、フェーズ生成回路３２は、図２５に示すように、マスク回路３１からの逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′のうち、逆起電圧信号Ｕｉｎ２′をサンプリングするＵサンプリング回路３８と、Ｕサンプリング回路３８でサンプリングされた逆起電圧Ｕｉｎ２′を保持するＵ用Ｄフリップフロップ３２ｅと、３相モータ１のロータが回転しなかった場合にスタートロジック２５からのＳｔｅｐ信号によりＵ用Ｄフリップフロップ３２ｅの通電パターンを次の通電パターンとする（ステップ送り）Ｕ用レジスタ制御回路３９とを有している。
【０１３８】
また、フェーズ生成回路３２は、逆起電圧Ｖｉｎ２′をサンプリングするＶサンプリング回路４０と、このＶサンプリング回路４０でサンプリングされた逆起電圧Ｖを保持するＶ用Ｄフリップフロップ３２ｆと、３相モータ１のロータが回転しなかった場合にＳｔｅｐ信号によりＶ用Ｄフリップフロップ３２ｆの通電パターンを次の通電パターンとする（ステップ送り）Ｖ用レジスタ制御回路４１とを有している。
【０１３９】
また、フェーズ生成回路３２は、逆起電圧Ｗｉｎ２′をサンプリングするＷサンプリング回路４２と、このＷサンプリング回路４２でサンプリングされた逆起電圧Ｗを保持するＷ用Ｄフリップフロップ３２ｇと、３相モータ１のロータが回転しなかった場合にＳｔｅｐ信号によりＷ用Ｄフリップフロップ３２ｇの通電パターンを次の通電パターンとする（ステップ送り）Ｗ用レジスタ制御回路４３とを有している。
【０１４０】
Ｕサンプリング回路３８は、逆起電圧Ｕｉｎ２′，第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ），インバータ３８ｂを介したＳｔｅｐ信号の反転出力が供給されるＡＮＤゲート３８ａと、インバータ３８ｃにより反転した第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ），インバータ３８ｅを介したＳｔｅｐ信号の反転出力，Ｕ用Ｄフリップフロップ３２ｅからの出力が供給されるＡＮＤゲート３８ｄとで構成されている。
【０１４１】
Ｕ用レジスタ制御回路３９は、インバータ３９ｃにより反転したＶ用Ｄフリップフロップ３２ｆからの出力，ステップ信号が供給されるＡＮＤゲート３９ａと、ステップ信号，インバータ３９ｄにより反転したＵ用Ｄフリップフロップ３２ｅの出力が供給されるＡＮＤゲート３９ｂとで構成されている。
【０１４２】
Ｖサンプリング回路４０は、逆起電圧Ｖｉｎ２′，第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ），インバータ４０ｂにより反転したＳｔｅｐ信号の出力が供給されるＡＮＤゲート４０ａと、インバータ４０ｃにより反転した第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ），インバータ４０ｅを介したＳｔｅｐ信号の反転出力，Ｖ用Ｄフリップフロップ３２ｆからの出力が供給されるＡＮＤゲート４０ｄとで構成されている。
【０１４３】
Ｖ用レジスタ制御回路４１は、インバータ４１ｃにより反転したＷ用Ｄフリップフロップ３２ｇからの出力，ステップ信号が供給されるＡＮＤゲート４１ａと、ステップ信号，インバータ４１ｄにより反転したＶ用Ｄフリップフロップ３２ｆの出力が供給されるＡＮＤゲート４１ｂとで構成されている。
【０１４４】
Ｗサンプリング回路４２は、逆起電圧Ｗｉｎ２′，第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ），インバータ４２ｂを介したＳｔｅｐ信号の反転出力が供給されるＡＮＤゲート４２ａと、インバータ４２ｃにより反転した第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ），インバータ４２ｅを介したＳｔｅｐ信号の反転出力，Ｗ用Ｄフリップフロップ３２ｇからの出力が供給されるＡＮＤゲート４２ｄとで構成されている。
【０１４５】
Ｗ用レジスタ制御回路４３は、インバータ４３ｃにより反転したＵ用Ｄフリップフロップ３２ｅからの反転出力，ステップ信号が供給されるＡＮＤゲート４３ａと、ステップ信号，インバータ４３ｄにより反転したＷ用Ｄフリップフロップ３２ｇの反転出力が供給されるＡＮＤゲート４３ｂとで構成されている。
【０１４６】
また、フェーズ生成回路３２は、インバータ３２ｈにより反転したＵ相Ｄフリップフロップ３２ｅからの出力，インバータ３２ｉにより反転したＶ相Ｄフリップフロップ３２ｆからの出力，インバータ３２ｊにより反転したＷ相Ｄフリップフロップ３２ｇからの出力が供給される第１のＡＮＤゲート３２ｋと、Ｕ相Ｄフリップフロップ３２ｅの出力，Ｖ相Ｄフリップフロップ３２ｆの出力，Ｗ相Ｄフリップフロップ３２ｇの出力が供給される第２のＡＮＤゲート３２ｌとを有する。
【０１４７】
そして、フェーズ生成回路３２は、Ｕサンプリング回路３８のＡＮＤゲート３８ａ，３８ｄ及びＵ用レジスタ制御回路３９のＡＮＤゲート３９ａ，３９ｂの各出力の論理和をとってＵ用Ｄフリップフロップ３２ｅに供給する第１のＯＲゲート３２ａと、Ｖサンプリング回路４０のＡＮＤゲート４０ａ，４０ｄ及びＶ用レジスタ制御回路４１のＡＮＤゲート４１ａ，４１ｂの各出力の論理和をとってＶ用Ｄフリップフロップ３２ｆに供給する第２のＯＲゲート３２ｂと、Ｗサンプリング回路４２のＡＮＤゲート４２ａ，４２ｄと、Ｗ用レジスタ制御回路４３のＡＮＤゲート４３ａ，４３ｂ及び第２のＡＮＤゲート３２ｌの各出力の論理和をとって第３のＯＲゲート３２ｃと、この第３のＯＲゲート３２ｃと第２のＡＮＤゲート３２ｋの出力の論理積をとってＷ用Ｄフリップフロップ３２ｇに供給する第３のＡＮＤゲート３２ｄとを有している。
【０１４８】
このような構成を有するフェーズ生成回路３２は、各サンプリング回路４２により、各逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を各第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）が供給されるタイミングと一致したタイミングでサンプリングし、これらを各ＯＲゲート３２ａ〜３２ｃを介して各Ｄフリップフロップ３２ｅ〜３２ｇに供給する。これにより、変化があらわれる相コイルの逆起電圧のみをサンプリングすることができ、これ以外の相コイルの逆起電圧は、各Ｄフリップフロップ３２ｅ〜３２ｇにより保持される。従って、各Ｄフリップフロップ３２ｅ〜３２ｇからは、Ｓｔｅｐ信号が供給されない限り、それぞれ保持されて、逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′のサンプル出力である逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓ がそのまま出力されることとなる。
【０１４９】
また、誤った相コイルに通電した場合や回転が停止している状態では、上述のようにスタートロジック２５にスタートフラグ（Ｓｔａｒｔｆｌｕｇ）が供給されないため、スタートロジック２５の各フリップフロップ２５ａ〜２５ｅによりシステムクロック（ＳｙＣｌｏｃｋ）が３２カウントされ、次の通電パターンとするためのＳｔｅｐ信号が出力される。
【０１５０】
フェーズ生成回路３２は、このＳｔｅｐ信号が供給されると、各レジスタ制御回路３９，４１，４３がそれぞれ動作状態となり、インバータ３９ｃを介したＷ用Ｄフリップフロップ３２ｇからの反転出力がＵ用レジスタ制御回路３９からＵ用Ｄフリップフロップ３２ｅに供給され、インバータ４１ｃを介したＵ用Ｄフリップフロップ３２ｅからの反転出力がＶ用レジスタ制御回路４１からＶ用Ｄフリップフロップ３２ｆに供給され、インバータ４３ｃを介したＶ用Ｄフリップフロップ３２ｆからの反転出力がＷ用レジスタ制御回路４３からＷ用Ｄフリップフロップ３２ｇに供給される。
【０１５１】
これにより、各Ｄフリップフロップ３２ｅ〜３２ｇからの出力を次の通電パターンの出力とすることができる（ステップ送り）。このようなステップ送りは、３相モータ１が起動され、Ｓtep 信号が供給されなくなるまで続けられる。そして、起動時に確実に回転を開始させることができ、起動特性を改善することができる。
【０１５２】
このようにフェーズ生成回路３２で生成された各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓは、それぞれデコード回路３３及びエッジマスク生成回路３４に供給される。
【０１５３】
デコード回路３３は、フェーズ生成回路３２から供給される逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓと、アングル生成ロジック２６から供給されるスロープ信号（Ｓｌｏｐｅ）と、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号に基づいて、３相モータ１をドライブするドライバ７の上層トランジスタ及び下層トランジスタをオンオフ制御するための第１〜第６のフェーズ出力信号を生成する。
【０１５４】
また、デコード回路３３は、上述した第２のマスク信号（Ｍａｓｋ２）と第３のマスク信号（Ｍａｓｋ３）を生成する。
【０１５５】
具体的、にデコード回路３３は、図２６に示すような構成を有しており、図１に示すドライバ７に設けられているＵ相コイル用のトランジスタをオンオフ制御するための第１のフェーズ出力信号Ｕｕｏｕｔ及び第２のフェーズ出力信号Ｕｌｏｕｔを生成するＵ相フェーズ出力回路４４と、Ｖ相コイル用のトランジスタをオンオフ制御するための第３のフェーズ出力信号Ｖｕｏｕｔ及び第４のフェーズ出力信号Ｖｌｏｕｔを生成するＶ相フェーズ出力回路４５と、Ｗ相コイル用のトランジスタをオンオフ制御するための第５のフェーズ出力信号Ｗｕｏｕｔ及び第６のフェーズ出力信号Ｗｌｏｕｔを生成するＵ相フェーズ出力回路４６とを有している。
【０１５６】
Ｕ相フェーズ出力回路４４は、逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂを介して反転された逆起電圧信号Ｖｒｅｓが供給され第１のフェーズ出力信号Ｕｕｏｕｔを出力する第１のＡＮＤゲート４４ａと、第１のインバータ３３ａを介して反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓが供給され第２のフェーズ出力信号Ｕｌｏｕｔを出力するＡＮＤゲート４４ｂとから構成されている。
【０１５７】
Ｖ相フェーズ出力回路４５は、逆起電圧信号Ｖｒｅｓ，第３のインバータ３３ｃを介して反転された逆起電圧信号Ｗｒｅｓが供給され第３のフェーズ出力信号Ｖｕｏｕｔを出力する第１のＡＮＤゲート４５ａと、第２のインバータ３３ｂを介して反転された逆起電圧信号Ｖｒｅｓ，逆起電圧信号Ｗｒｅｓが供給され第４のフェーズ出力信号Ｖｌｏｕｔを出力するＡＮＤゲート４５ｂとから構成されている。
【０１５８】
Ｗ相フェーズ出力回路４６は、逆起電圧信号Ｗｒｅｓ，第１のインバータ３３ａを介して反転された逆起電圧信号Ｕｒｅｓが供給され第５のフェーズ出力信号Ｗｕｏｕｔ第１のＡＮＤゲート４６ａと、第３のインバータ３３ｃを介して反転された逆起電圧信号Ｗｒｅｓ，逆起電圧信号Ｕｒｅｓが供給され第６のフェーズ出力信号Ｗｌｏｕｔを出力するＡＮＤゲート４６ｂとから構成されている。
【０１５９】
また、デコード回路３３は、各相コイル１Ｕ，１Ｖ，１Ｗの逆起電圧の変化があらわれるタイミングで所定期間ハイレベルとなるＵ相用，Ｖ相用，Ｗ相用の第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）と第３のマスク信号（Ｍask3-U，Ｍask3-V，Ｍask3-W）を生成するためのＵ相マスク生成回路４７と、Ｖ相マスク生成回路４８と、Ｗ相マスク生成回路４９とを有する。
【０１６０】
Ｕ相マスク生成回路４７は、逆起電圧信号Ｕｒｅｓ ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４７ａと、第１のインバータ３３ａにより反転された逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４７ｂと、この第１と第２のＡＮＤゲート４７ａ，４７ｂの各出力の論理和を出力するＯＲゲート４７ｃとで構成されている。
【０１６１】
そして、第１のＡＮＤゲート３３ｄは、Ｕ相マスク生成回路４７の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ）として出力する。また、第２のＡＮＤゲート３３ｇは、Ｕ相マスク生成回路４７の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＵ相マスク信号（Ｍａｓｋ３−Ｕ）として出力する。
【０１６２】
Ｖ相マスク生成回路４８は、逆起電圧信号Ｕｒｅｓ ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４８ａと、第１のインバータ３３ａにより反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４８ｂと、この第１と第２のＡＮＤゲート４８ａ，４８ｂの各出力の論理和を出力するＯＲゲート４８ｃとで構成されている。
【０１６３】
そして、第３のＡＮＤゲート３３ｅは、Ｕ相マスク生成回路４８の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ）として出力する。また、第４のＡＮＤゲート３３ｈは、Ｖ相マスク生成回路４８の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＶ相マスク信号（Ｍａｓｋ３−Ｖ）として出力する。
【０１６４】
Ｗ相マスク生成回路４９は、第１のインバータにより反転された逆起電圧信号Ｕｒｅｓ ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４９ａと、逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４９ｂと、この第１と第２のＡＮＤゲート４９ａ，４９ｂの各出力の論理和を出力するＯＲゲート４９ｃとで構成されている。
【０１６５】
そして、第４のＡＮＤゲート３３ｆは、Ｗ相マスク生成回路４８の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ）として出力する。また、第６のＡＮＤゲート３３ｉは、Ｗ相マスク生成回路４８の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＷ相マスク信号（Ｍａｓｋ３−Ｗ）として出力する。
【０１６６】
このような構成を有するデコード回路３３は、各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓ で構成される上述の第１〜第６の通電パターンに基づいて各相の上層トランジスタ及び下層トランジスタをオンオフ制御する第１〜第６のコントロール信号Ｕｕ〜Ｗｌを生成する。
【０１６７】
すなわち、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第２の通電パターン（Ｈ，Ｌ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｏ）に示すような第１のフェーズ出力信号Ｕｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第４の通電パターン（Ｌ，Ｈ，Ｌ）及び第５の通電パターン（Ｌ，Ｈ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｐ）に示すような第２のフェーズ出力信号Ｕｌｏｕｔが出力される。
【０１６８】
また、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第３の通電パターン（Ｈ，Ｈ，Ｌ）及び第４の通電パターン（Ｌ，Ｈ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｑ）に示すような第３のフェーズ出力信号Ｖｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第６の通電パターン（Ｌ，Ｌ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｒ）に示すような第４のフェーズ出力信号Ｖｌｏｕｔが出力される。
【０１６９】
また、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第５の通電パターン（Ｌ，Ｈ，Ｈ）及び第６の通電パターン（Ｌ，Ｌ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｓ）に示すような第５のフェーズ出力信号Ｗｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第２の通電パターン（Ｈ，Ｌ，Ｌ）及び第３の通電パターン（Ｈ，Ｈ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｔ）に示すような第６のフェーズ出力信号Ｗｌｏｕｔが出力される。
【０１７０】
このようにして生成された各フェーズ出力信号Ｕｕｏｕｔ〜Ｗｌｏｕｔは、それぞれアウトプットコントローラ３０に供給される。
【０１７１】
また、デコード回路３３は、それぞれ各通電パターンに基づいて、次に逆起電圧信号Ｕｒｅｓ ，Ｖｒｅｓ ，Ｗｒｅｓ のどのエッジがくるのかを予測し、図６（ｌ）〜（ｎ）に示すように、各第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）としてフェーズ生成回路３２に供給する。
【０１７２】
エッジマスク生成回路３４は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、エッジ検出ロジック２２に供給するエッジマスク信号（ＥｄｇｅＭａｓｋ）を生成する。
【０１７３】
具体的には、エッジマスク生成回路３４は、図２７に示すように、第１のインバータ３４ａにより反転された逆起電圧信号Ｕｒｅｓ，第２のインバータ３４ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート３４ｄと、第１のインバータ３４ａにより反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３４ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート３４ｅと、逆起電圧信号Ｕｒｅｓ，第２のインバータ３４ｂにより反転された逆起電圧信号Ｖｒｅｓ及び第３のインバータ３４ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第３のＡＮＤゲート３４ｆと、逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第４のＡＮＤゲート３４ｇと、これら第１〜第４のＡＮＤゲート３４ｄ〜３４ｇの出力の論理和を出力するＯＲゲート３４ｈとを有している。
【０１７４】
この様な構成を有することにより、エッジマスク生成回路３４は、図６（ｕ）に示すような各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓのエッジ部分を表す信号を生成し、エッジ検出ロジック２２に供給する。
【０１７５】
次に、アウトプットロジック２４は、図２８に示すように、３フェーズロジック２３からのフェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔによる上層及び下層トランジスタのコントロールを切り換える反転回路９１と、反転回路９１を介して供給されるフェーズ出力信号にＰＷＭ信号生成部４からのパルス幅変調信号（ＰＷＭ Carrier）を合成してコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成するＰＷＭ合成回路９２とを有している。
【０１７６】
３相モータ１の回転数が規定以上に速くなり、例えばサーボ制御系等から供給される回転サーボ信号が、回転数を落とすためにマイナス入力となると、両波整流部２から、リバース信号（Ｒeverse）が出力される。このリバース信号は、回転数を落とすブレーキモードとなった場合に、後述するドライバ７の上層，下層トランジスタの駆動の駆動論理を反転させ、逆方向通電を行い３相モータ１にブレーキをかけるための信号である。このリバース信号（Ｒeverse）は、発振ロジック２８を介してこのアウトプットロジック２４に供給される。
【０１７７】
反転回路９１には、このリバース信号（Ｒeverse）と、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔとが供給される。この反転回路９１は、リバース信号（Ｒeverse）がハイときには、上層トランジスタと下層トランジスタのコントロール信号の駆動論理を入れ換えてＰＷＭ合成回路９２に出力する。また、リバース信号（Ｒeverse）がローのときは上層トランジスタと下層トランジスタのコントロール信号はそのままでＰＷＭ合成回路９２に出力する。
【０１７８】
具体的には、反転回路９１は、図２９に示すように、インバータ９３ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｕｕｏｕｔが供給される第１のＡＮＤゲート９３ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｕｌｏｕｔが供給される第２のＡＮＤゲート９３ｂと、この第１と第２のＡＮＤゲート９３ａ，９３ｂの論理和をフェーズ出力信号Ｕｕｏｕｔ′として出力するＯＲゲート９３ｄとを有している。
【０１７９】
また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｕｕｏｕｔが供給される第１のＡＮＤゲート９４ａと、インバータ９４ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｕｌｏｕｔが供給される第２のＡＮＤゲート９４ｂと、この第１と第２のＡＮＤゲート９４ａ，９４ｂの論理和をフェーズ出力信号Ｕｌｏｕｔ′として出力するＯＲゲート９４ｄとを有している。
【０１８０】
反転回路９１は、インバータ９５ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｖｕｏｕｔが供給される第１のＡＮＤゲート９５ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｖｌｏｕｔが供給される第２のＡＮＤゲート９５ｂと、この第１と第２のＡＮＤゲート９５ａ，９５ｂの論理和をフェーズ出力信号Ｖｕｏｕｔ′として出力するＯＲゲート９５ｄとを有している。
【０１８１】
また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｖｕｏｕｔが供給される第１のＡＮＤゲート９６ａと、インバータ９６ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｖｌｏｕｔが供給される第２のＡＮＤゲート９６ｂと、この第１と第２のＡＮＤゲート９６ａ，９６ｂの論理和をフェーズ出力信号Ｖｌｏｕｔ′として出力するＯＲゲート９６ｄとを有している。
【０１８２】
反転回路９１は、インバータ９７ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｗｕｏｕｔが供給される第１のＡＮＤゲート９７ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｗｌｏｕｔが供給される第２のＡＮＤゲート９７ｂと、この第１と第２のＡＮＤゲート９７ａ，９７ｂの論理和をフェーズ出力信号Ｗｕｏｕｔ′として出力するＯＲゲート９７ｄとを有している。
【０１８３】
また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｗｕｏｕｔが供給される第１のＡＮＤゲート９８ａと、インバータ９８ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｗｌｏｕｔが供給される第２のＡＮＤゲート９８ｂと、この第１と第２のＡＮＤゲート９８ａ，９８ｂの論理和をフェーズ出力信号Ｗｌｏｕｔ′として出力するＯＲゲート９８ｄとを有している。
【０１８４】
このような構成を有する反転回路９１は、フェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′をＰＷＭ合成回路９２に供給する。
【０１８５】
ＰＷＭ合成回路９２は、反転回路９１から供給されるフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′にパルス幅変調信号（ＰＷＭ Carrier）を合成する。また、ＰＷＭ合成回路９２は、反転回路９１から供給されるフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′にアングル信号（ＡＮＧＬＥ）を合成する。
【０１８６】
すなわち、ＰＷＭ合成回路９２は、３相モータ１をドライブするドライバ７を構成する上層及び下層トランジスタの相切り換えのタイミングを示しているフェーズ出力信号に、ドライブのパワー及び切り換えスピードをコントロールするＰＷＭ信号を合成している。また、ＰＷＭ合成回路９２は、アングル信号（ＡＮＧＬＥ）信号を合成することにより、３相モータ１の各相の切り換えタイミングでなめらかに切り換えを行うため、相切り換え時におけるパルス幅変調信号（ＰＷＭ Carrier）を変化させている。
【０１８７】
具体的に、ＰＷＭ合成回路９２は、図３０に示すように、３フェーズロジック２３から出力される第３のＷ相マスク信号（Ｍａｓｋ３−Ｗ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０２と、第３のＵ相マスク信号（Ｍａｓｋ３−Ｕ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０３と、第３のＶ相マスク信号（Ｍａｓｋ３−Ｖ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０４とを有している。
【０１８８】
また、ＰＷＭ合成回路９２は、フェーズ出力信号Ｕｕｏｕｔ′，インバータ１０５ｃにより反転されたＡＮＤゲート１０２の出力が供給される第１のＡＮＤゲート１０５ａと、フェーズ出力信号Ｖｕｏｕｔ′，ＡＮＤゲート１０３の出力が供給される第２のＡＮＤゲート１０５ｂと、この第１と第２のＡＮＤゲート１０５ａ，１０５ｂの論理和を出力する第１のＯＲゲート１０５ｄとを有している。ＰＷＭ合成回路９２は、フェーズ出力信号Ｕｌｏｕｔ′，インバータ１０６ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０６ａと、フェーズ出力信号Ｖｌｏｕｔ′，ＡＮＤゲート１０３の出力が供給される第２のＡＮＤゲート１０６ｂと、この第１と第２のＡＮＤゲート１０６ａ，１０６ｂの論理和を出力する第２のＯＲゲート１０６ｄとを有している。
【０１８９】
ＰＷＭ合成回路９２は、フェーズ出力信号Ｖｕｏｕｔ′，インバータ１０７ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０７ａと、フェーズ出力信号Ｗｕｏｕｔ′，ＡＮＤゲート１０４の出力が供給される第２のＡＮＤゲート１０７ｂと、この第１と第２のＡＮＤゲート１０７ａ，１０７ｂの論理和を出力する第３のＯＲゲート１０７ｄとを有している。
【０１９０】
ＰＷＭ合成回路９２は、フェーズ出力信号Ｖｌｏｕｔ′，インバータ１０８ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０８ａと、フェーズ出力信号Ｗｌｏｕｔ′，ＡＮＤゲート１０４の出力が供給される第２のＡＮＤゲート１０８ｂと、この第１と第２のＡＮＤゲート１０８ａ，１０８ｂの論理和を出力する第４のＯＲゲート１０８ｄとを有している。
【０１９１】
ＰＷＭ合成回路９２は、フェーズ出力信号Ｗｕｏｕｔ′，インバータ１０９ｃにより反転されたＡＮＤゲート１０４の出力が供給される第１のＡＮＤゲート１０９ａと、フェーズ出力信号Ｕｕｏｕｔ′，ＡＮＤゲート１０２の出力が供給される第２のＡＮＤゲート１０９ｂと、この第１と第２のＡＮＤゲート１０９ａ，１０９ｂの論理和を出力する第５のＯＲゲート１０９ｄとを有している。
【０１９２】
ＰＷＭ合成回路９２は、フェーズ出力信号Ｗｌｏｕｔ′，インバータ１１０ｃにより反転されたＡＮＤゲート１０４の出力が供給される第１のＡＮＤゲート１１０ａと、フェーズ出力信号Ｕｌｏｕｔ′，ＡＮＤゲート１０２の出力が供給される第２のＡＮＤゲート１１０ｂと、この第１と第２のＡＮＤゲート１１０ａ，１１０ｂの論理和を出力する第６のＯＲゲート１１０ｄとを有している。
【０１９３】
また、ＰＷＭ合成回路９２は、３相モータ１のスイッチの切り換えを行うＯＵＴ−ＯＮ／ＯＦＦ信号，第１のＯＲゲート１０５ｄの出力が供給され、コントロール信号Ｕｕを出力するＡＮＤゲート１１１と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第２のＯＲゲート１０６ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｕｌを出力するＡＮＤゲート１１２と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第３のＯＲゲート１０７ｄの出力が供給され、コントロール信号Ｖｕを出力するＡＮＤゲート１１３と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第４のＯＲゲート１０８ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｖｌを出力するＡＮＤゲート１１４と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第５のＯＲゲート１０９ｄの出力が供給され、コントロール信号Ｗｕを出力するＡＮＤゲート１１５と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第６のＯＲゲート１１０ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｗｌを出力するＡＮＤゲート１１６とを有している。
【０１９４】
このような構成のＰＷＭ合成回路９２は、フェーズ出力信号に図３１（ａ）及び（ｂ）に示すようなパルス幅変調信号（ＰＷＭ Carrier）を合成して、ドライバ７に供給する。また、ＰＷＭ合成回路９２は、パルス幅変調信号（ＰＷＭ Carrier）を合成するとともに、切り換えエッジにおいて、図３１（ｃ）に示すようなアングル信号（ＡＮＧＬＥ）信号を合成する。そして、エッジの立ち上がり時においては、図３１（ｄ）に示すような、立ち上がり傾斜をつけたコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。また、エッジの立ち下がり時においては、図３１（ｅ）に示すような、立ち下がり傾斜をつけたコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。
【０１９５】
このように、ＰＷＭ合成回路９２では、３相モータ１の相コイルを滑らかに切り換えることにより、音響ノイズやキックバックノイズを除去することができる。
【０１９６】
なお、図３０に示したＰＷＭ合成回路９２の構成では、コイルの相の切り換えの立ち上がりエッジ及び立ち下がりエッジの両者で傾斜をつけた場合を示しているが、例えば、キックバックノイズを除去する目的で有れば図３２に示すようにインバータ１０５ｃ，１０６ｃ，１０７ｃ，１０８ｃ，１０９ｃ，１１０ｃと、ＡＮＤゲート１０５ａ，１０６ａ，１０７ａ，１０８ａ，１０９ａ，１１０ａを取り外して、直接、ＯＲゲート１０５ｄ，１０６ｄ，１０７ｄ，１０８ｄ，１０９ｄ，１１０ｄにフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′を供給して、立ち下がりエッジのみに傾斜をつけてもよい。
【０１９７】
以上のように、信号処理部６では、逆起電圧検出ロジック２１がＣｏｍｐＯｕｔ信号を検出したのちにメインクロックを７カウントしてタイミングクロックを発生させることにより、ＰＷＭ信号がオン或いはオフになってすぐの不安定な出力状態では逆起電圧を検出せず、安定した状態で逆起電圧を検出する。
【０１９８】
特に、ＰＷＭ信号生成部４により発生するＰＷＭ信号は、メインクロックの１６クロック分のオン領域を０から１６クロックまで変動させているので、必ずＰＷＭ信号の１周期に少なくとも１回の検出ができる。また、ＰＷＭ信号のスイッチングが無ければ以後８クロック毎に逆起電圧を検出できる。
【０１９９】
また、信号処理部６では、逆起電圧検出ロジック２１が２回連続して同じ情報が入ってこなければデータを足り込まず、前のデータを保持している。このことにより、信号処理部６では、キックバックノイズを除去することや、ＰＷＭの切換において生じる切換ノイズを除去することができる。
【０２００】
信号処理部６では、逆起電圧検出ロジック２１が３相モータ１の各相コイルの通電パターンをフィードバックさせて、逆起電力が検出できる相コイルの相電圧のみを検出しているので、すなわち、上層コイルと下層コイルとがオフの部分のみ相の相電圧を検出しているので、ノイズに対して強くすることができる。
【０２０１】
また、信号処理部６では、エッジ検出ロジック２２が検出した相コイルの切り換えエッジを検出し、この検出したエッジに基づきアングル生成ロジック２６がアングル信号（ＡＮＧＬＥ）信号を生成し、このアングル信号（ＡＮＧＬＥ）信号に基づいてＰＷＭ合成回路９２が３相モータ１の相コイルを滑らかに切り換えることにより、音響ノイズやキックバックノイズを除去することができる。
【０２０２】
つぎに、図１に示すドライバ７について説明する。このドライバ７は、図３３に示すように信号処理部６のアウトプットコントローラ３０からの第１〜第６のコントロール信号Ｕｕ〜Ｗｌをそれぞれ所定の利得で増幅するバッファアンプ１２１ａ〜１２１ｆと、各バッファアンプ１２１ａ〜１２１ｆの出力段に設けられた抵抗１２２ａ〜１２２ｆとを有している。
【０２０３】
また、ドライバ７は、抵抗１２２ａにベースが接続された第１のコントロール信号Ｕｕ用の上層トランジスタ１２３ａと、抵抗１２２ｂにベースが接続された第２のコントロール信号Ｕｌ用の下層トランジスタ１２３ｂと、抵抗１２２ｃにベースが接続された第３のコントロール信号Ｖｕ用の上層トランジスタ１２４ａと、抵抗１２２ｄにベースが接続された第４のコントロール信号Ｖｌ用の下層トランジスタ１２４ｂと、抵抗１２２ｅにベースが接続された第５のコントロール信号Ｗｕ用の上層トランジスタ１２５ａと、抵抗１２２ｆにベースが接続された第６のコントロール信号Ｗｌ用の下層トランジスタ１２５ｂとを有している。
【０２０４】
各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各コレクタは、それぞれ電源電圧ＶＣＣに接続されており、各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂは、３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供給する電流値を検出するための駆動電流検出部８の電流検出抵抗ＲＳにそれぞれ接続されている。また、各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各エミッタは、それぞれ各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのコレクタに接続されており、各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各エミッタと、各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのコレクタとの接続点から３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電圧を取り出すようになっている。
【０２０５】
このような構成を有するドライバ７は、第１から第６のコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌが供給されると、これに応じて各上層トランジスタ１２３ａ，１２４ａ，１２５ａ及び各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂがそれぞれオンオフ制御される。そして、この各上層トランジスタ１２３ａ，１２４ａ，１２５ａ及び各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのオンオフ制御に応じた電源電圧ＶＣＣが、各接続点から取り出され、これらが駆動電圧Ｕ，Ｖ，Ｗとして図１に示す３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される。
【０２０６】
つぎに、駆動電流検出部８は、図３４に示すように、ドライバ７のドライブ電流が供給される電流検出抵抗ＲＳと、この電流検出抵抗ＲＳの両端の電圧を検出する増幅器１３１とを有する。また、駆動電流検出部８は、スイッチング検出部９からのＣｏｍｐＯｕｔ信号に基づいて、増幅器１３１の出力電圧をスイッチングするスイッチング素子１３２と、増幅器１３１の出力電圧がスイッチング素子１３２を介して供給される積分器１３３とを有する。
【０２０７】
このような構成を有する駆動電流検出部８では、各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される駆動電流が、それぞれ電流検出抵抗ＲＳにより電圧のかたちで検出される。この電流検出抵抗ＲＳにより検出された駆動電圧は、増幅器１３１で増幅及びインピーダンス変換をされ、スイッチング素子１３２を介して、抵抗及びコンデンサからなる積分器１３３に供給される。
【０２０８】
このとき、電流検出抵抗ＲＳには、ＰＷＭ駆動された電流が間欠的に流れている。スイッチング素子１３２は、ＣｏｍｐＯｕｔ信号に基づき積分器１３３に供給する電圧をスイッチングしている。つまり、積分器１３３には、ドライバ７に供給されるＰＷＭ信号がＯＮになっているときに生じる電流検出抵抗ＲＳの電圧のみが供給される。そして、この積分器１３３から、駆動電流検出電圧（Current Sense）が出力される。
【０２０９】
また、積分器１３３は、ＣｏｍｐＯｕｔ信号がオフしたときに、サンプルホールド回路としての機能が働くため、実際に３相モータ１に電流が流れた場合の状態に近づけるため、所定の時定数をもってホールドした電圧の値を徐々に小さくする。
【０２１０】
すなわち、駆動電流検出部８では、ダイレクトＰＷＭ駆動をしている３相モータ１に流れる電流を検出するため、ドライバ７がＯＮしているときには通常の電流検出を行って駆動電流検出電圧（Current Sense）を出力する。そして、ＯＦＦしたときには、積分器１３３によりサンプリングを行い出力を保持し、ＯＮしているときと同様の値の駆動電流検出電圧（Current Sense）を出力する。
【０２１１】
このような駆動電流検出部８を用いることにより、回転サーボ信号が回転数を落とすためにマイナス入力となったときに、上述したアウトプットロジック２４において、上層，下層トランジスタの駆動の駆動論理を完全に反転して制御できる。そのため、駆動電流検出部８では、図３５に示すように、従来生じていたモータのトルクの正逆の切り換え時に生ずる不連続部分がなくなり、モータトルクのリニアリティーを確保することができる。
【０２１２】
また、積分器１３３が所定の時定数をもってサンプルホールドするので、正確な電流駆動ができる。
【０２１３】
最後に、上述の実施の形態の説明では、モータ駆動装置１０は３相モータ１を駆動制御するモータ駆動装置１０であることとしたが、これは、例えば２相モータ，４相モータ等、他の複数相のモータの回転駆動装置に適用可能である。また、メインクロックは５００ＫＨｚであり、これを１６カウントして各種のタイミング信号を生成する等のように、具体的な数値を掲げて説明したが、これは設計に応じて変更可能であり、この他、本発明に係る技術的思想を逸脱しない範囲であれば種々の変更が可能であることは勿論である。
【０２１４】
【発明の効果】
本発明に係るモータ駆動装置は、タイミングコントロール手段が、ＰＷＭ信号の切り替えがあった時点からＰＷＭ信号の周期の１／２の直前のタイミングで逆起電圧の検出を制御し、ＰＷＭ信号の周期の１／２直前のタイミングで逆起電圧を検出した後ＰＷＭ信号の切り替えがあるまではＰＷＭ信号の周期の１／２のタイミングで逆起電圧の検出を制御し、ドライブ手段が、モータの各相コイルにドライブ電流を供給して、モータをＰＷＭ信号に基づいて駆動する。このことにより、逆起電圧を検出する際のノイズを除去し、モータを安定的に駆動することができる。すなわち、ＰＷＭ信号がオン或いはオフになってすぐの不安定な出力状態では逆起電圧を検出せず、安定した状態で逆起電圧を検出できる。
【０２１５】
また、逆起電圧検出手段が２回以上連続して同一相コイルの逆起電圧の同一データを検出したときに、検出した逆起電圧に応じたＰＷＭコントロール信号を生成することにより、キックバックノイズを除去や、ＰＷＭの切り換えにおいて生じる切換ノイズを除去することができ、モータを安定的に駆動できる。
【０２１７】
また、本発明に係るモータ駆動装置は、各相コイルを駆動するＰＷＭコントロール信号を切り替える場合に、その切り替えエッジの前後のＰＷＭコントロール信号のデューティを滑らかに変化させることにより、音響ノイズやキックバックノイズを除去することができ、モータを安定的に駆動できる。
【図面の簡単な説明】
【図１】本発明の実施の形態のモータ駆動装置のブロック図である。
【図２】本発明の実施の形態のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。
【図３】本発明の実施の形態のモータ駆動装置の両波整流回路の回路図である。
【図４】本発明の実施の形態のモータ駆動装置のＰＷＭ信号生成部により生成されるＰＷＭ信号を説明するタイムチャートである。
【図５】本発明の実施の形態のモータ駆動装置の比較部の回路図である。
【図６】本発明の実施の形態のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。
【図７】本発明の実施の形態のモータ駆動装置のスイッチング検出部の回路図である。
【図８】本発明の実施の形態のモータ駆動装置の信号処理部のブロック図である。
【図９】上記信号処理部の逆起電圧検出ロジックのブロック図である。
【図１０】上記逆起電圧検出ロジックのタイミングコントローラの回路図である。
【図１１】上記タイミングコントローラにより生成されるタイミングクロックを説明するためのタイミングチャートである。
【図１２】上記逆起電圧検出ロジックの第１のノイズマスク回路の回路図である。
【図１３】上記逆起電圧検出ロジックの第２のノイズマスク回路の回路図である。
【図１４】上記信号処理部のエッジ検出ロジックのブロック図である。
【図１５】上記エッジ検出ロジックのＥＸ−ＯＲ回路の回路図である。
【図１６】上記エッジ検出ロジックの切替エッジ検出回路の回路図である。
【図１７】上記エッジ検出ロジックのタイムディレイ回路の回路図である。
【図１８】上記エッジ検出ロジックにより生成される信号を説明するためのタイムチャートである。
【図１９】上記信号処理部のスタートロジックの回路図である。
【図２０】上記信号処理部のアングル生成ロジックの回路図である。
【図２１】上記アングル生成ロジックにより生成されるアングル信号（ＡＮＧＬＥ）を説明するためのタイムチャートである。
【図２２】上記信号処理部のＰＬＬロジックのブロック図である。
【図２３】上記信号処理部の３フェーズロジックのブロック図である。
【図２４】上記３フェーズロジックのマスク回路の回路図である。
【図２５】上記３フェーズロジックのフェーズ生成回路の回路図である。
【図２６】上記３フェーズロジックのデコード回路の回路図である。
【図２７】上記３フェーズロジックのエッジマスク生成回路の回路図である。
【図２８】上記信号処理部のアウトプットロジックの反転回路のブロック図である。
【図２９】上記アウトプットロジックの反転回路の回路図である。
【図３０】上記アウトプットロジックのＰＷＭ合成回路の回路図である。
【図３１】上記ＰＷＭ合成回路により合成するＰＷＭ信号等を説明するためのタイムチャートである。
【図３２】上記アウトプットロジックの他の回路例を示すＰＷＭ合成回路の回路図である。
【図３３】本発明の実施の形態のモータ駆動装置のドライバの回路図である。
【図３４】本発明の実施の形態のモータ駆動装置の駆動電流検出部の回路図である。
【図３５】本発明の実施の形態のモータ駆動装置の回転サーボ信号とトルクの関係を説明するための特性図である。
【図３６】従来のモータ駆動装置のブロック図である。
【図３７】従来のモータ駆動装置に設けられているフィルタ及び比較部の回路図である。
【図３８】従来のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。
【図３９】従来のモータ駆動装置に設けられている電圧変換部の回路図である。
【図４０】従来のモータ駆動装置に設けられているドライバの回路図である。
【図４１】従来のモータ駆動装置においてダイレクトＰＷＭ駆動ができない理由を説明するためのタイムチャートである。
【符号の説明】
１ ３相モータ、２ 両波整流部、３ コンパレータ、４ ＰＷＭ信号生成部、５ 比較部、６ 信号処理部、７ ドライバ、８ 駆動電流検出部、９ スイッチング検出部、１０ モータ駆動装置[0001]
BACKGROUND OF THE INVENTION
The present invention includes a recording device, a reproducing device, a recording / reproducing device, a video tape recorder device, a video camera device, a camera device, etc. for a disk-shaped recording medium such as a magnetic disk, a magneto-optical disk, and a digital audio disk. More particularly, the present invention relates to a motor drive device that enables direct pulse width modulation drive (direct PWM drive) in a so-called sensorless motor.
[0002]
[Prior art]
Conventionally, a sensorless drive type motor driving apparatus as shown in FIG. 36 is known. For example, when current is supplied to the U-phase coil 500U and the V-phase coil 500V of the three-phase motor 500, the U-phase coil 500U and the V-phase coil 500V operate to generate torque, and the motor is operated, but the remaining W-phase coil On the contrary, 500 W generates a counter electromotive voltage. The sensorless drive type motor drive device detects the rotational position of the rotor based on the back electromotive voltages generated in the respective phase coils 500U, 500V, and 500W in this way, and energizes the respective phase coils 500U, 500V, and 500W. The rotation is controlled by switching the state.
[0003]
That is, the back electromotive voltages Uin, Vin, and Win generated from the phase coils 500U, 500V, and 500W are supplied to the comparison unit 502 via the filter 501. Further, the common voltage COM of the common terminal 500 </ b> A that is a neutral point voltage of the three-phase motor 500 is supplied to the comparison unit 502 via the filter 501.
[0004]
The filter 501 has a configuration as shown in FIG. 37, and the back electromotive voltage Uin from the U-phase coil 500U is supplied to a low-pass filter 515 including a resistor 515a and a capacitor 515b. Further, the back electromotive voltage Vin from the V phase coil 500V is supplied to a low pass filter 516 composed of a resistor 516a and a capacitor 516b, and the back electromotive voltage Win from the W phase coil 500W is composed of a resistor 517a and a capacitor 517b. Is supplied to a low-pass filter 517. Further, the common voltage COM from the common terminal 500A is supplied to a low-pass filter 518 composed of a resistor 518a and a capacitor 518b.
[0005]
Here, this sensorless drive type motor drive device detects the rotational position of the rotor based on the back electromotive voltages Uin, Vin, Win from the respective phase coils 500U, 500V, 500W, and according to the rotational position detection result. The three-phase motor 500 is rotationally driven by switching and controlling the energization timing of each phase coil 500U, 500V, 500W. As shown in FIG. 38 (a), each phase coil 500U, 500V, 500W Kickback noise, which is noise, is generated at the off timing when the power is switched. The kickback noise is superimposed on the back electromotive voltages Uin, Vin, Win and the common voltage COM of the respective phase coils 500U, 500V, 500W, so that the subsequent signal processing is hindered. For this reason, each low-pass filter 515, 516, 517 removes kickback noise from each back electromotive voltage Uin, Vin, Win, and supplies it to each comparator 519, 520, 521 of the comparator 502. The low-pass filter 518 removes kickback noise from the common voltage COM, and supplies this to the comparators 519, 520, and 521 as a reference voltage.
[0006]
Each of the comparators 519, 520, and 521 compares the common voltage COM with each of the counter electromotive voltages Uin, Vin, and Win, and compares each of the comparison outputs U, V, and V as shown in FIGS. W is supplied to the signal processing unit 508.
[0007]
On the other hand, a rotation servo signal (Vcontrol) generated by a rotation servo system based on the rotation state of the three-phase motor 500 is supplied to the both-wave rectification unit 503. The both-wave rectification unit 503 rectifies both-waves the rotation servo signal that is input plus or minus around the reference voltage, and supplies this to the comparator 504 as the reference value Vrec. Further, for example, when the rotation speed of the three-phase motor 500 becomes faster than specified, the rotation servo signal becomes a negative input in order to decrease the rotation speed. For this reason, when the negative input rotation servo signal is supplied, the both-wave rectification unit 503 generates a reverse signal for applying the rotation brake, and supplies this to the signal processing unit 508.
[0008]
The current detection resistor 511 (Risense) detects an energization current supplied from the driver 510 described later to each phase coil 500U, 500V, 500W in the form of a voltage. This detected value (Current Sense) is integrated by the resistor 505a and the capacitor 505b and supplied to the comparator 504.
[0009]
The comparator 504 compares the reference value Vrec and the integrated value of the detection value (Current Sense) detected by the current detection resistor 511, and outputs the comparison output Verr to the pulse width modulation signal generation unit (PWM signal generation unit) 506. Supply.
[0010]
The PWM signal generation unit 506 generates a pulse width modulation signal (PWM Carrier) by performing pulse width modulation on the comparison output Verr, and supplies this to the voltage conversion unit 507. This indicates that current driving using pulse width modulation is performed. The voltage conversion unit 507 has a configuration as shown in FIG. 39, and the transistor 507a connected to the power supply voltage Vcc is switched and driven by the pulse width modulation signal, so that the pulse width modulation corresponding to the pulse width modulation signal is performed. A voltage is generated, converted into a supply voltage VS by the coil 507b and the smoothing capacitor 507c, and the supply voltage VS is supplied to the driver 510.
[0011]
Next, the signal processing unit 508 detects the exclusive OR (Exor) of the comparison outputs U, V, and W as shown in FIGS. 38B to 38D supplied from the comparison unit 502. Thus, an Exor signal as shown in FIG. As shown in FIGS. 38A and 38E, the rising edge and the falling edge of the Exor signal indicate zero cross points of the back electromotive voltages Uin, Vin, Win and the common voltage COM, respectively. Therefore, the signal processing unit 508 detects the rising edge and the falling edge of the Exor signal, and takes in each counter electromotive voltage Uin, Vin, Win at this detection timing. Based on the back electromotive voltages Uin, Vin, Win, the upper layer transistor control signal Uu and the lower layer transistor control signal Ul for the U-phase coil 500U as shown in FIGS. h), upper-layer transistor control signal Vu and lower-layer transistor control signal Vl for V-phase coil 500V as shown in (i), and upper-layer transistor for W-phase coil 500W as shown in FIGS. A control signal Wu and a lower layer transistor control signal Wl are generated and supplied to the driver 510.
[0012]
Further, when a reverse signal is supplied from the both-wave rectifying unit 503, the signal processing unit 508 inverts the polarity of each control signal Uu, Ul, Vu, Vl, Wu, Wl and supplies the inverted signal to the driver 510.
[0013]
As shown in FIG. 40, driver 510 includes upper and lower transistors 521 and 522 for U-phase coil 500U, upper and lower transistors 523 and 524 for V-phase coil 500V, and upper and lower-layer transistors for W-phase coil 500W. 525, 526, and buffer amplifiers and resistors connected to the bases of the transistors 521 to 526, respectively.
[0014]
The collectors of the upper-layer transistors 521, 523, and 525 are connected to the input terminal of the supply voltage VS from the voltage conversion unit 507, respectively. Each emitter of each lower layer transistor 522, 524, 526 is connected to a current detection resistor 511, respectively. The emitters of the upper-layer transistors 521, 523, and 525 are connected to the collectors of the lower-layer transistors 522, 524, and 526, and the driving voltages supplied to the phase coils 500U, 500V, and 500W from the connection points. Is supposed to be taken out.
[0015]
In the driver 510 having such a configuration, the control signals Uu, Ul, Vu, Vl, Wu, and Wl from the signal processing unit 508 are supplied to the bases of the upper and lower transistors 521 to 526, respectively. Therefore, the upper and lower transistors 521 to 526 are on / off controlled in response to the control signals Uu, Ul, Vu, Vl, Wu, and Wl, respectively, and the supply power VS corresponding to the on / off control is taken out from each connection point. It is. The supply power VS taken out from each connection point is supplied as drive voltages U, V, W to the phase coils 500U, 500V, 500W of the three-phase motor 500, respectively.
[0016]
Note that the value of the power supply VS supplied to each phase coil 500U, 500V, 500W is detected by the current detection resistor 511 as described above. Then, it is compared with the reference value Vrec in the comparator 504, and indirect PWM driving is performed based on this comparison output Verr. Thereby, the energization state of each phase coil 500U, 500V, 500W can be kept constant.
[0017]
As described above, the sensorless drive type motor driving device detects the rotational position of the rotor based on the back electromotive force generated by each phase coil 500U, 500V, 500W, and energizes each phase coil 500U, 500V, 500W. Therefore, it is possible to control the rotation of the three-phase motor 500 without providing rotational position detection means such as a Hall element.
[0018]
[Problems to be solved by the invention]
Here, in the above-described sensorless motor driving device, the voltage converter 507 is removed and the three-phase motor 500 is directly PWM driven (hereinafter, the PWM signal is not converted into a voltage value, and the current is directly switched by PWM. Is referred to as direct PWM driving), the voltages to the respective phase coils 500U, 500V, 500W are expressed as shown in FIGS. 41 (a) to 41 (c). At each turn-off timing, each phase terminal voltage drops to the ground level, and the common voltage COM drops to the ground level. At this time, it becomes difficult to detect the back electromotive voltage. In particular, since pulse width modulation driving is performed, the on / off widths are naturally different, and it becomes difficult to detect the back electromotive voltage when the voltage is off. For this reason, when the three-phase motor 500 is driven, jitter and acoustic noise are deteriorated.
[0019]
In direct PWM driving, it is conceivable to strengthen the filter when detecting the back electromotive voltage. However, a very strong filter is required, and the output waveform is also affected, resulting in poor driving efficiency.
[0020]
In direct PWM driving, since the current flowing through the current detection resistor 511 is intermittent, the value of the current flowing through the current detection resistor 511 cannot be easily detected.
[0021]
The present invention has been made in view of the above-mentioned problems, enables PWM driving in a sensorless system without providing a voltage conversion circuit, prevents malfunction due to kickback noise without providing a filter circuit, and An object of the present invention is to provide a motor driving device that can improve the start-up characteristics of a motor by improving the uptake of back electromotive voltage to prevent energization of a wrong phase.
[0022]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention provides a motor driving apparatus for driving a motor by directly supplying a drive current switched based on a pulse width modulation (PWM) signal to each phase coil of the motor. Based on the rotation control signal of the motor for controlling the rotation, the PWM signal generating means for generating the PWM signal, the counter electromotive voltage detecting means for detecting the counter electromotive voltage generated in each phase coil of the motor, and detecting the counter electromotive voltage. Timing control means for controlling the timing to perform, PWM output means for generating a PWM control signal for driving each phase coil according to the back electromotive voltage detected by the back electromotive voltage detection means and the PWM signal, and the PWM control Drive means for generating a drive current based on the signal and supplying the drive current to each phase coil of the motor And an edge detecting means for detecting a switching edge of the counter electromotive voltage generated in each phase coil based on the counter electromotive voltage detected by the counter electromotive voltage detecting means, wherein the timing control means is a point in time when the PWM signal is switched. To control the detection of the back electromotive force at a timing immediately before half of the cycle of the PWM signal. Cycle After detecting the back electromotive voltage at the timing just before 1/2 of the PWM signal until the PWM signal is switched Cycle The detection of the counter electromotive voltage is controlled at a half of the timing, and the PWM output means detects the counter electromotive voltage of the same phase coil continuously by the counter electromotive voltage detecting means twice or more. The same data When detected, a PWM control signal corresponding to the detected back electromotive voltage is generated, and the PWM output means switches the PWM control signal before and after the switching edge when switching the PWM control signal for driving each phase coil. The duty is smoothly changed.
[0026]
In the motor drive device according to the present invention, when the PWM output means switches the PWM control signal for driving each phase coil, the PWM control signal before and after the switching edge is changed. period The drive means supplies a drive current to each phase coil of the motor to drive the motor based on the PWM signal.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a motor drive device according to the present invention will be described below in detail with reference to the drawings.
[0032]
FIG. 1 shows a block diagram of a motor drive device according to an embodiment to which the present invention is applied.
[0033]
The motor drive device 10 is a so-called sensorless motor drive circuit, and in particular, is a motor drive circuit that performs direct PWM drive that supplies a drive current switched by a PWM signal directly to each phase coil of the motor. The motor driving device 10 rectifies both waves of the rotation servo signal (Vcontrol) of the three-phase motor 1 and outputs it as a reference signal Vrec, and rotates to the three-phase motor 1 when the rotation servo signal (Vcontrol) is negatively input. A double-wave rectification unit 2 that outputs a reverse signal (Reverse) to apply a brake, a reference signal Vrec, and a drive current detection voltage (Current Sense) that detects a drive current of a three-phase motor 1 to be described later, a resistor 3a and a capacitor The comparator 3 that compares the value integrated in 3b and the PWM signal generation unit 4 that outputs a pulse width modulation signal (PWM Carrier) based on the comparison output Verr from the comparator 3 are provided.
[0034]
Further, the motor drive device 10 uses the common voltage COM that is a voltage generated at the neutral point of the three-phase motor 1 as a reference, and the respective phase voltages Uin generated in the U-phase coil 1U, the V-phase coil 1V, and the W-phase coil 1W, A comparison unit 5 that compares Vin and Win to generate comparison signals Uin1, Vin1, and Win1, respectively, a pulse width modulation signal (PWM Carrier) from the PWM signal generation unit 4, and each comparison signal Uin1, Vin1 from the comparison unit 5 , Win1 and a signal processing unit 6 for generating and outputting control signals Uu, Ul, Vu, Vl, Wu, Wl for driving the driver 7 based on the reverse signal (Reverse) from the both-wave rectification unit 2; have.
[0035]
Further, the motor drive device 10 is configured to drive the driver 7 for driving the three-phase motor 1 in response to the control signals Uu, Ul, Vu, Vl, Wu, Wl from the signal processing unit 6 and the drive current of the three-phase motor 1 as a voltage. Drive current detection unit 8 that detects and supplies the comparator 3 with an integration circuit including a resistor 3a and a capacitor 3b, and a switching detection unit that detects the timing when the driver 7 supplies the drive current to the three-phase motor 1. 9.
[0036]
In the motor drive device 10 having such a configuration, when current is supplied to, for example, the U-phase coil 1U and the V-phase coil 1V of the three-phase motor 1, the U-phase coil 1U and the V-phase coil 1V generate torque. In order to work, the three-phase motor 1 is rotationally driven. At this time, in the three-phase motor 1, the remaining W-phase coil 1W that is not energized generates an electromotive voltage. The motor driving device 10 detects the rotational position of the rotor based on the back electromotive voltage generated in each of the phase coils 1U, 1V, 1W, and switches the energization state according to the detection result to control the three-phase motor 1. It is driven to rotate.
[0037]
Specifically, counter electromotive voltages (Win) Uin and Vin as shown in FIG. 2A are generated from the respective phase coils 1U, 1V and 1W. The back electromotive force (Win) Uin, Vin generated in each phase coil varies in level according to the PWM signal because the drive current switched by the PWM signal is directly supplied to each phase coil of the motor. That is, as shown in FIG. 2B, the common voltage COM, which is the voltage at the midpoint of each phase coil, is a voltage level that is ½ of VCC when the PWM signal is on, and when the PWM signal is off. Becomes a voltage level from VCC to VCC + Vf / 2 (Vf is a forward voltage of the diode). Therefore, since the back electromotive voltages (Win) Uin and Vin are generated with reference to the common voltage COM, the voltage level fluctuates in accordance with the PWM. Therefore, a large noise is generated at the on / off switching edge. ing. The reason why the common voltage COM changes from VCC to VCC + Vf / 2 level when the PWM signal is off is because the lower layer transistor of the driver 7 is switched, that is, the ground side is turned on / off. Details will be described later. The phase voltages Uin, Vin, Win and the common voltage COM of the common terminal 1a, which is the neutral voltage of the three-phase motor 1, are supplied to the comparison unit 5 and the switching detection unit 9, respectively.
[0038]
In addition, the voltage generated in the coils of the respective phases of the three-phase motor 1 naturally generates not only the counter electromotive voltage but also the drive voltage from the driver 7 (for example, Uin signal in FIG. 2B). Hereinafter, the voltages supplied to the comparison unit 5 and the switching detection unit 9 will be collectively described as phase voltages Uin, Vin, Win.
[0039]
The rotation of the three-phase motor 1 is servo-controlled by, for example, a rotary servo system or a digital signal processor (DSP).
[0040]
The both-wave rectification unit 2 is configured as shown in FIG. The two-wave rectification unit 2 includes a first servo amplifier 2a, a second amplifier 2c, each rectifier element and the like, and a rotation servo signal (rotation servo signal (DSP) generated by a rotation servo system or a DSP based on the rotation state of the three-phase motor 1). Vcontrol) and the reference voltage from the reference power supply 2b are detected, and this difference is subjected to both-wave rectification. Then, the rotation servo signal (Vcontrol) subjected to both-wave rectification is output as a reference signal Vrec. The both-wave rectification unit 2 supplies the reference signal Vrec to the comparator 3.
[0041]
Here, when the rotation speed of the three-phase motor 1 becomes faster than a specified value, the rotation servo signal (Vcontrol) becomes a negative signal compared to the reference voltage in order to reduce the rotation speed. For this reason, in the two-wave rectification unit 2, the comparator 2d compares the reference voltage with the rotation servo signal (Vcontrol), and rotates to the three-phase motor 1 when a negative input rotation servo signal (Vcontrol) is supplied. A reverse signal (Reverse) for applying the brake is generated and supplied to the signal processing unit 6 described later.
[0042]
The drive current detection unit 8 detects the drive current supplied from the driver 7 described later to each phase coil 1U, 1V, 1W in the form of voltage. This drive current detection voltage (Current Sense) is integrated by an integrating circuit comprising a resistor 3a and a capacitor 3b and supplied to the comparator 3. Details of the drive current detector 8 will be described later.
[0043]
The comparator 3 compares the reference signal Vrec from the both-wave rectification unit 2 with the integration signal of the drive current detection voltage (Current Sense) detected by the drive current detection unit 8, and uses this comparison output Verr as a pulse width modulation circuit. (PWM circuit) 4 is supplied.
[0044]
The PWM signal generation unit 4 performs pulse width modulation on the comparison output Verr to generate a pulse width modulation signal (PWM Carrier), and supplies this to the signal processing unit 6. Here, the pulse width modulation signal (PWM Carrier) generated by the PWM signal generation unit 4 is a signal whose cycle is constant with respect to the main clock (Main Clock) and whose high (on) region varies. The pulse width modulation signal (PWM Carrier) described in this embodiment has a fixed period of 16 clocks with respect to the main clock as shown in FIG. 4, for example, and the ON region varies from 0 clock to 16 clocks. Signal. This main clock is a main synchronization signal of this apparatus that is also used for processing of the other both-wave rectification unit 2 and signal processing unit 6. Note that the pulse width modulation signal (PWM carrier) generated by the PWM signal generation unit 4 may be, for example, another PWM type signal as long as consistency with the signal processing unit 6 and the like described later can be obtained. .
[0045]
On the other hand, as shown in FIG. 5, the comparison unit 5 includes three comparators 5 a to 5 c for U phase, V phase, and W phase, and resistors 5 d to 5 k that divide each phase voltage. . The comparison unit 5 is supplied with the phase voltages Uin, Vin, Win and the common voltage COM shown in FIG. A common voltage COM from the three-phase motor 1 is supplied as a reference voltage to each of the comparators 5a to 5c via resistors 5j and 5k. The U-phase phase voltage Uin is supplied to the U-phase comparator 5a via the resistors 5d and 5e, and the V-phase phase voltage Vin is supplied to the V-phase comparator 5b via the resistors 5f and 5g. The W-phase phase voltage Win is supplied to the W-phase comparator 5c via the resistors 5h and 5i. As described with reference to FIG. 2B, when the PWM signal is OFF, a back electromotive voltage is generated around the VCC level. For this reason, the back electromotive voltage may be higher than the VCC level. However, no particular problem occurs when the voltage is divided by the resistors 5d to 5k.
[0046]
Each comparator 5a-5c compares each phase voltage Uin, Vin, Win shown in FIG. 6 (a) with the common voltage COM, and each comparison signal Uin1, Vin1 as shown in FIG. 6 (b)-(d). , Win1 are generated and supplied to the signal processing unit 6.
[0047]
Each comparison signal Uin1, Vin1, Win1 is not shown in FIG. 6, but is turned on / off according to the PWM signal, and at the timing of switching the energization to each phase coil 1U, 1V, 1W. Kickback noise generated in the back electromotive voltage is superimposed.
[0048]
The switching detection unit 9 is configured as shown in FIG. 7, and compares each phase voltage Uin, Vin, Win detected via the rectifying elements 9b to 9d with a predetermined reference voltage V by a comparator 9a, and CompOut Generate a signal. Here, the reference voltage supplied to the comparator 9a is set to a value smaller than the drive voltage driven by the driver 7 but larger than the back electromotive voltage generated in the phase coil in which the drive current from the driver 7 does not flow. Has been. That is, this reference voltage is a value larger than the peak value of Win in the case shown in FIG. 2B, but a value smaller than Uin.
[0049]
By setting the reference voltage V in this way, the comparator 9a generates a CompOut signal indicating ON / OFF of the drive voltage from the driver 7. That is, the switching detection unit 9 detects the timing of PWM drive switching that drives the three-phase motor 1. The CompOut signal generated by the switching detection unit 9 is supplied to the signal processing unit 6 and the drive current detection unit 8.
[0050]
The signal processing unit 6 includes a reverse signal (Reverse) from the two-wave rectification unit 2, a pulse width modulation signal (PWM Carrier) from the PWM signal generation unit 4, a comparison signal Uin1, Vin1, Win1 from the comparison unit 5, and switching A CompOut signal is supplied from the detection unit 9. Based on these signals, the signal processor 6 generates control signals Uu, Ul, Vu, Vl, Wu, Wl for the driver 7. That is, the signal processing unit 6 detects the counter electromotive voltage of the three-phase motor 1 to detect the rotational position of the rotor, and controls the switching of the energized state of the three-phase motor 1 in accordance with this detection.
[0051]
Next, a specific circuit configuration of the signal processing unit 6 will be described.
[0052]
As shown in FIG. 8, the signal processing unit 6 includes a back electromotive voltage detection logic 21, an edge detection logic 22, a three-phase logic 23, an output logic 24, a start logic 25, an angle generation logic 26, A PLL logic 27 and an oscillation logic 28 are provided.
[0053]
As shown in FIG. 9, the back electromotive voltage detection logic 21 includes a timing controller 51, a first noise mask circuit 52, and a second noise mask circuit 53. The timing controller 51 receives the CompOut signal and the main clock from the switching detection unit 9. The timing controller 51 generates a timing clock based on the CompOut signal and the main clock, and supplies the timing clock to the first noise mask circuit 52.
[0054]
Specifically, as shown in FIG. 10, the timing controller 51 includes first and second counters 54 and 55, an OR gate 56, and an inverter 57 that inverts the CompOut signal.
[0055]
The first counter 54 is a logical product of outputs from the first to third T flip-flops 54a to 54c that are reset by the CompOut signal and count the main clock, and the outputs from the first and second T flip-flops 54a and 54b. The first AND gate 54d to be supplied to the third T flip-flop 54c and the outputs from the first to third T flip-flops 54a to 54c are ANDed and supplied to the OR gate 56. 2 AND gate 54e.
[0056]
The second counter 55 includes first to third T flip-flops 55a to 55c that are reset by the CompOut signal inverted by the inverter 57 and count the main clock, and first and second T flip-flops 55a and 55b. The first AND gate 55d that takes the logical product of the outputs of the first and third T flip-flops 55c and supplies the output to the third T flip-flop 55c, and ORs the outputs of the first and third T flip-flops 55a to 55c. And a second AND gate 55e that supplies the gate 56.
[0057]
The first counter 54 of the timing controller 51 starts counting the main clock when the CompOut signal becomes high. The second counter 55 starts counting the main clock when the CompOut signal goes low. When the first and second counters 54 and 55 start counting, the output goes high when the main clock is counted 7 times, and then the output goes high every 8 counts. Each time the CompOut signal is switched to high or low, the counter that counts the main clock is switched. That is, when the CompOut signal is high, the first counter 54 operates and the second counter 55 does not operate. Further, when the CompOut signal is low, the second counter 55 operates and the first counter 54 does not operate. The outputs of the first and second counters are supplied to an OR gate 56.
[0058]
The OR gate 56 calculates the logical sum of the outputs of the first and second counters 54 and 55 and outputs a timing clock as shown in FIG. This timing clock is supplied to the first noise mask circuit 52.
[0059]
As shown in FIG. 12, the first noise mask circuit 52 includes a first U-phase noise mask circuit 58, a first V-phase noise mask circuit 59, and a first W-phase noise mask circuit 60. Is done.
[0060]
The first U-phase noise mask circuit 58 includes a first D flip-flop 58a that synchronizes the comparison signal Uin1 supplied from the comparator 5a of the comparator 5 with the inverted signal of the main clock, and a first D flip-flop. And a second D flip-flop 58b for synchronizing the output of 58a with the timing clock generated by the timing controller 51.
[0061]
The first U-phase noise mask circuit 58 includes an EX-OR inversion gate 58c that inverts EXOR between the input and output of the second D flip-flop 58b, and an EX-OR inversion gate 58c through an inverter 58d. A first AND gate 58e to which an output and an output of a third D flip-flop 58h described later are supplied, and a second AND to which an output of the EX-OR inversion gate 58c and the second D flip-flop 58b is supplied. A gate 58f.
[0062]
The first U-phase noise mask circuit 58 compares the OR gate 58g supplied with the outputs of the first and second AND gates 58e and 58f with the output of the OR gate 58g synchronized with the timing clock. And a third D flip-flop 58h that outputs a signal Uin1 '.
[0063]
The first V-phase noise mask circuit 59 includes a first D flip-flop 59a that synchronizes the comparison signal Vin1 supplied from the comparator 5b of the comparator 5 with the inverted signal of the main clock, and a first D flip-flop. And a second D flip-flop 59b for synchronizing the output of 59a with the timing clock generated by the timing controller 51.
[0064]
The first V-phase noise mask circuit 59 includes an EX-OR inversion gate 59c that inverts EXOR between the input and output of the second D flip-flop 59b, and an EX-OR inversion gate 59c via an inverter 59d. A first AND gate 59e to which an output and an output of a third D flip-flop 59h to be described later are supplied, and a second AND to which an output of the EX-OR inversion gate 59c and the second D flip-flop 59b is supplied. A gate 59f.
[0065]
The first V-phase noise mask circuit 59 compares the OR gate 59g supplied with the outputs of the first and second AND gates 59e and 59f with the output of the OR gate 59g synchronized with the timing clock. And a third D flip-flop 59h for outputting the signal Vin1 ′.
[0066]
The first W-phase noise mask circuit 60 includes a first D flip-flop 60a that synchronizes the comparison signal Win1 supplied from the comparator 5c of the comparison unit 5 with an inverted signal of the main clock, and a first D flip-flop. And a second D flip-flop 60b that synchronizes the output of 60a with the timing clock generated by the timing controller 51.
[0067]
The first W-phase noise mask circuit 60 includes an EX-OR inversion gate 60c that inverts EXOR between the input and output of the second D flip-flop 60b, and an EX-OR inversion gate 60c through the inverter 60d. A first AND gate 60e to which an output and an output of a third D flip-flop 60h described later are supplied, and a second AND to which an output of the EX-OR inversion gate 60c and the second D flip-flop 60b is supplied. And a gate 60f.
[0068]
The first W-phase noise mask circuit 60 compares the OR gate 60g supplied with the outputs of the first and second AND gates 60e and 60f with the output of the OR gate 60g synchronized with the timing clock. And a third D flip-flop 60h that outputs a signal Win1 '.
[0069]
In the first noise mask circuit 52 having such a configuration, the second D flip-flops 58b, 59b, and 60b synchronize the comparison signals Uin1, Vin1, and Win1 with the timing clock generated by the timing controller 51. The first noise mask circuit 52 does not update the output from the third D flip-flops 58h, 59h, and 60h unless the same data is input twice in synchronization with the timing clock. Otherwise, the previous data is retained.
[0070]
The first noise mask circuit 52 outputs the comparison signals Uin1 ′, Vin1 ′, and Win1 ′ output from the first noise mask circuits 58, 59, and 60 of the U phase, V phase, and W phase to the second phase. To the noise mask circuit 53.
[0071]
The second noise mask circuit 53 is supplied with comparison signals Uin1 ′, Vin1 ′, and Win1 ′. The second noise mask circuit 53 is fed back and supplied with phase output signals Uuout, Ulout, Vuout, Vlout, Wuout, Wlout output from a three-phase logic 23 described later.
[0072]
These phase output signals Uuout, Ulout, Vuout, Vlout, Wuout, Wlout are used to control the phase switching timing of the upper and lower transistors that drive the respective phase coils of the three-phase motor 1 provided in the driver 7. Signal. The phase output signal Uuout is a signal for controlling the phase switching timing of the upper layer transistor for the U phase coil, and the phase output signal Ulout is a signal for controlling the timing of phase switching for the lower layer transistor for the U phase coil. is there. The phase output signal Vuout is a signal for controlling the phase switching timing of the upper-layer transistor for the V-phase coil, and the phase output signal Vlout is for controlling the phase switching timing of the lower-layer transistor for the V-phase coil. Signal. The phase output signal Wuout is a signal for controlling the phase switching timing of the upper layer transistor for the W phase coil, and the phase output signal Wout is for controlling the phase switching timing of the lower layer transistor for the W phase coil. Signal. The details of the three-phase logic 23 and the phase output signals Uuout, Ulout, Vuout, Vlout, Wuout, and Wlout, which are the outputs, will be described later.
[0073]
As shown in FIG. 13, the second noise mask circuit 53 includes an OR gate 61a to which the comparison signal Uin1 ′ and the phase output signal Uuout from the first U-phase noise mask circuit 58 are supplied, and a phase output signal Ulout. And a second U-phase noise mask circuit 61 composed of an AND gate 61c that outputs the OR gate 61a and the output of the inverter 61b and outputs the counter electromotive voltage signal Uin2.
[0074]
The second noise mask circuit 53 includes an OR gate 62a to which the comparison signal Vin1 ′ and the phase output signal Vuout from the first V-phase noise mask circuit 59 are supplied, and an inverter to which the phase output signal Vlout is supplied. The second V-phase noise masking circuit 62 includes an AND gate 62c that is supplied with the output of the OR gate 62a and the inverter 62b and outputs a back electromotive voltage signal Vin2.
[0075]
The second noise mask circuit 53 includes an OR gate 63a to which the comparison signal Win1 ′ and the phase output signal Wuout from the first W phase noise mask circuit 60 are supplied, and an inverter to which the phase output signal Wlout is supplied. A second W-phase noise masking circuit 63 comprising an AND gate 63c, which is supplied with the output of 63b and the output of the OR gate 63a and the inverter 63b and outputs the counter electromotive voltage signal Win2 is provided.
[0076]
The second U-phase noise mask circuit 61 outputs a signal corresponding to the comparison signal Uin1 ′ when the phase output signals Uuout and Ulout are both low. That is, when both the phase output signals Uuout and Ulout are low, no drive current is supplied to the U-phase coil 1U of the three-phase motor 1, so that a counter electromotive voltage is generated. Therefore, a signal corresponding to the comparison signal Uin1 ′ is output as the back electromotive voltage signal Uin2 in order to detect the back electromotive voltage.
[0077]
Further, the second U-phase noise mask circuit 61 outputs the back electromotive voltage signal Uin2 as high when the phase output signal Uuout is high (in this case, the phase output signal Ulout is always low). To do. That is, when the phase output signal Uuout is high, the drive current is supplied from the U-phase coil 1U to the V-phase coil 1V or the W-phase coil 1W, so the back electromotive voltage signal Uin2 is set to the high level as the voltage of the U-phase coil 1U. And output.
[0078]
Further, the second U-phase noise mask circuit 61 outputs the back electromotive voltage signal Uin2 as low when the phase output signal Ulout is high. That is, when the phase output signal Ulout is high, a drive current is supplied from the V-phase coil 1V or the W-phase coil 1W to the U-phase coil 1U, so that the back electromotive voltage signal Uin2 is set to a low voltage as the voltage of the U-phase coil 1U. And output.
[0079]
Note that the second V-phase noise mask circuit 62 and the second W-phase noise mask circuit 63 also perform the same operation as the second U-phase noise mask circuit 61 described above.
[0080]
As described above, the back electromotive voltage detection logic 21 can remove noise when each circuit detects the back electromotive voltage.
[0081]
In the timing controller 51, after the CompOut signal is switched, the main clock is counted 7 times to generate the timing clock. Therefore, the counter electromotive voltage is detected in an unstable output state immediately after the PWM signal is turned on or off. The back electromotive voltage can be detected in a stable state. Further, after 7 counts, if the CompOut signal is not switched, that is, if the PWM signal is not switched, a timing clock is generated every 8 counts to detect the back electromotive voltage. In particular, the PWM signal generated by the PWM signal generation unit 4 varies the ON region of 16 clocks of the main clock from 0 to 16 clocks, so that the back electromotive voltage can be detected at least once in one PWM cycle. . For example, the back electromotive voltage can be detected even when the ON region and the OFF region are ½ each (8 clocks). Therefore, the timing controller 51 can generate a timing clock for stably detecting the back electromotive voltage.
[0082]
In the first noise mask circuit 52, if the same information does not enter twice consecutively by the inverting gates 58c, 59c, 60c of each EXOR, the data is not sufficient and the previous data is held. As a result, for example, kickback noise generated in the comparison signals Uin1, Vin1, and Win1 shown in FIGS. 6B to 6D can be removed, and switching noise generated in PWM switching can be removed. For example, as shown in FIGS. 6E to 6G, back electromotive voltage signals Uin2, Vin2, and Win2 from which kickback noise is removed can be output.
[0083]
Since the second noise mask circuit 53 feeds back the energization pattern of each phase coil of the three-phase motor 1 generated by the three-phase logic 23 and detects only the phase voltage of the phase coil that can detect the back electromotive force. In other words, since the phase voltage of the phase is detected only in the part where the upper layer coil and the lower layer coil are off, it is possible to further strengthen against noise.
[0084]
The count number of the main clock by the timing controller 51 (in this case, 7 counts or 8 counts) is set according to the PWM signal generation method and the pulse width. For this reason, what is necessary is just to set the arbitrary values according to design, without being limited to this numerical value. That is, it is only necessary to set the timing at which the high region and low voltage can be detected in the vicinity of an edge having a duty less than 1/2 defined by the PWM signal and to detect the back electromotive voltage at least once in one PWM cycle. As a result, the back electromotive voltage can be detected stably.
[0085]
The first noise mask circuit 52 has a configuration in which data is not updated unless the same data is input twice in succession. For example, a plurality of D flip-flops are connected in succession for three or more. If the same data is not inputted, the data may not be updated. This can further increase the accuracy.
[0086]
The back electromotive voltage signals Uin2, Vin2, and Win2 generated by the back electromotive voltage detection logic 21 are supplied to the edge detection logic 22 and the three-phase logic 23.
[0087]
Next, the edge detection logic 22 includes an EX-OR circuit 71, a switching edge detection circuit 72, a time delay circuit 73, and an OR gate circuit 74, as shown in FIG.
[0088]
The EX-OR circuit 31 is supplied with the back electromotive voltage signals Uin2, Vin2, and Win2 from the back electromotive voltage detection logic 21. The EX-OR circuit 31 calculates the exclusive OR of the back electromotive voltage signals Uin2, Vin2, and Win2 to generate a 3 (EXOR) signal as shown in FIG. Supply to circuit 72. The 3 (EXOR) signal generated by the EX-OR circuit 31 becomes low when any one of the back electromotive voltage signals Uin2, Vin2, and Win2 is switched from on to off, and at the timing when the signal is switched from off to on. Become high.
[0089]
Specifically, as shown in FIG. 15, the EX-OR circuit 31 includes a first AND gate 71a to which Uin2 inverted by the inverter 71f, Vin2 and Win2 inverted by the inverter 71g are supplied, and an inverter And a second AND gate 71b to which Uin2 and Vin2 inverted by 71h and Win2 inverted by the inverter 71i are supplied. The EX-OR circuit 31 is supplied with Uin2, a third AND gate 71c to which Vin2 inverted by the inverter 71j and Win2 inverted by the inverter 71k are supplied, and Uin2, Vin2 and Win2. And a fourth AND gate 71d.
[0090]
The EX-OR circuit 31 includes an OR gate 71e that is supplied with outputs of the first to fourth AND gates 71a to 71d and outputs a 3 (EXOR) signal.
[0091]
The switching edge detection circuit 72 is supplied with the 3 (EXOR) signal from the EX-OR circuit 71, the SDEXOR signal indicating the timing of the rising edge or the falling edge of the 3 (EXOR) signal, and the edge opposite to this SDEXOR An Iinvert signal is generated to detect. The switching edge detection circuit 72 includes an edge mask signal (EdgeMask) supplied from the three-phase logic 23 together with a 3 (EXOR) signal, and a first mask signal (Mask1) that is an output of the edge detection logic 22. A system clock (SyClock) is supplied.
[0092]
Specifically, as shown in FIG. 16, the switching edge detection circuit 72 is supplied with the 3 (EXOR) signal from the EX-OR circuit 71 and the first mask signal (Mask1) inverted by the inverter 72a. AND gate 72b, an output of a first D flip-flop 72e described later, a second AND gate 72c to which a first mask signal (Mask1) is supplied, and the first and second AND gates 72b and 72c. The OR gate 72d is supplied with the output.
[0093]
The switching edge detection circuit 72 is supplied with the output of the OR gate 72d, and synchronizes the output from the OR gate 72d with the system clock (SyClock), and the first D flip-flop. And a second D flip-flop 72f that synchronizes this output with the system clock. Details of the system clock (SyClock) will be described later.
[0094]
The switching edge detection circuit 72 includes a third AND gate 72g to which an edge mask signal (EdgeMask), the output of the first D flip-flop 72e, and the output of the second D flip-flop 72f inverted by the inverter 72k are supplied. A fourth AND gate 72h to which the edge mask signal (EdgeMask) inverted by the inverter 72l, the output of the first D flip-flop 72e inverted by the inverter 72m, and the output of the second D flip-flop 72f are supplied; A fifth AND gate 72i to which the edge mask signal (EdgeMask) inverted by the inverter 72n, the output of the first D flip-flop 72e, and the output of the second D flip-flop 72f inverted by the inverter 72o are supplied; Mask signal (EdgeM And a sixth AND gate 72j for sk) and a first output of the D flip-flop 72e and the output of the second D flip-flop 72f inverted by the inverter 72p is supplied.
[0095]
The switching edge detection circuit 72 is supplied with outputs of the third and fourth AND gates 72g and 72h, and outputs a second OR gate 72q that outputs SDExor, and fifth and sixth AND gates 72i and 72j. A third OR gate 72r which is supplied with an output and outputs Iinvert.
[0096]
SDExor and Iinvert, which are the outputs of the switching edge detection circuit 72, are supplied to the time delay circuit 73.
[0097]
The time delay circuit 73 delays SDExor and Iinvert supplied from the switching edge detection circuit 72 for a predetermined time. Further, the time delay circuit 73 generates a slope signal (Slope), which will be described in detail later, and a start flag (Startflag) based on Iinvert.
[0098]
Specifically, as shown in FIG. 17, the time delay circuit 73 includes first and second D flip-flops 73a and 73b to which the SDExor from the switching edge detection circuit 72 is supplied. SDEXOR delayed by 2 counts with the system clock is output from the second D flip-flop 73b.
[0099]
The time delay circuit 73 includes a third D flip-flop 73c to which Iinvert from the switching edge detection circuit 72 is supplied. The third D flip-flop 73c outputs Iinvert delayed by one count with the system clock.
[0100]
Further, the output of the third D flip-flop 73c is supplied to the time delay circuit 73, and a fourth D flip-flop 73d that delays this output by one system clock and an output of the fourth D flip-flop 73d And fifth to seventh D flip-flops 73f to 73h which are inverted by the inverter 73e and supplied to the reset.
[0101]
When the reset is released, the fifth to seventh D flip-flops 73f, 73g, 73h count the system clock by 3 and generate a start flag (Startflag). The output of the sixth D flip-flop 73g is output as a slope signal (Slope) via the inverter 73i.
[0102]
The OR gate circuit 74 is supplied with the SDEXOR, Iinvert, slope signal (Slope) from the time delay circuit 73 and the slope signal (Slope) output from the switching edge detection circuit 72, and the logical sum of these signals is obtained. Calculation is performed to generate a first mask signal (Mask1). The first mask signal (Mask1) is fed back to the switching edge detection circuit 72.
[0103]
The edge detection logic 22 having such a configuration generates a first mask signal (Mask1), a slope signal (Slope), a start flag (Startflag), and a latch (Latch) signal. Here, the latch signal and Iinvert are the same signal.
[0104]
When the edge detection logic 22 receives the system clock (SYClock), the back electromotive voltage signals Uin2, Vin2, and Win2, and the edge mask (EdgeMask) signal at timings as shown in FIGS. The slope signal (Slope) is output low for a certain period across the timing of switching of the back electromotive voltage signal, as shown in FIG. The edge detection logic 22 generates a first mask signal (Mask1) that goes high at the timing of switching of the back electromotive voltage signals Uin2, Vin2, and Win2, and goes low at the same time that the slope signal (Slope) goes low. To do.
[0105]
From the edge detection logic 22, the first mask signal (Mask1) and the latch (Latch) signal are supplied to the three-phase logic 23, the start flag (Startflag) and the latch (Latch) signal are supplied to the start logic 25, and the slope signal. (Slope) is supplied to the angle generation logic 26, and a latch signal is supplied to the PLL logic 27.
[0106]
Next, as shown in FIG. 19, the start logic 25 is reset by a latch signal and resets the first to fifth T flip-flops 25a to 25e for counting the system clock (SYClock). The first AND gate 25f that takes the logical product of the outputs from the T flip-flops 25a and 25b and supplies the logical product to the third T flip-flop 25c, and the outputs from the first to third T flip-flops 25a to 25c. And a second AND gate 25g supplied to the fourth T flip-flop 25d. A third AND gate 25h that takes the logical product of the outputs from the first to fourth T flip-flops 25a to 25d and supplies the logical product to the fifth T flip-flop 25e, and the first to fifth T flip-flops. The fourth AND gate 25i that outputs the logical product of the outputs from the outputs 25a to 25e and the output from the fourth AND gate 25i are synchronized based on the system clock (SYClock), and the energization pattern is changed. And a D flip-flop 25j that outputs a Step signal for switching.
[0107]
When the three-phase motor 1 is rotating, the start flag (Startflag) should be periodically supplied to the start logic 25. However, for example, when the wrong phase coil is energized or in a state where the rotation is stopped, the start flag (Startflag) is not supplied to the start logic 25. In such a state, since the same phase coil is continuously energized, it is not activated indefinitely and the energized phase coil is damaged. For this reason, the start logic 25 starts from the timing when the high level start flag is supplied, that is, immediately after sampling the back electromotive voltage and switching the energization, and the T flip-flops 25a to 25e generate the system clock (SYClock). For example, count 32. If the latch signal is not supplied until the system clock (SYClock) counts 32 times, it is assumed that the three-phase motor 1 is stopped, and a step signal for setting the next energization pattern is output. . This step signal is supplied to the three-phase logic 22.
[0108]
The start logic 25 is stopped when a zero cross point of the back electromotive voltage is detected and the T flip-flops 25a to 25e are reset by a latch signal.
[0109]
Note that the count number (32 counts in this case) of the system clock (SYClock) is set according to the torque constant of the three-phase motor 1 and the inertia that becomes the load. For this reason, what is necessary is just to set the arbitrary values according to design, without being limited to this numerical value.
[0110]
Next, as shown in FIG. 20, the angle generation logic 26 includes a constant current source 82 composed of a current mirror circuit, a capacitor 83 connected to the constant current source 82, and a switch connected in parallel to the capacitor 83. A slope circuit 81 including a working transistor 84 is included.
[0111]
The transistor 84 of the slope circuit 81 is switched by a slope signal (Slope) from the edge detection logic 22. When the slope signal (Slope) is high, the capacitor 83 is discharged. When the slope signal (Slope) is low, the capacitor 83 is charged. The current i flowing through the constant current source 82 1 Is the current i flowing through transistor 84 2 Is set to a sufficiently small current compared to. As a result, a charge is instantaneously charged in the capacitor 83 during charging, and a voltage is gradually output from the capacitor 83 during discharging. That is, a trapezoidal wave that rises instantaneously and gently falls from the slope circuit 81 is output. Note that the slope of the falling of the output trapezoidal wave can be adjusted by varying the current flowing through the constant current source 82.
[0112]
The angle generation logic 26 includes a comparator 85 that is supplied with the trapezoidal wave output from the slope circuit 81 and the PWM sawtooth wave used by the PWM signal generation unit 4 and generates an angle signal (ANGLE). The comparator 85 generates an angle signal (ANGLE) signal that goes high when the sawtooth wave for PWM is larger than the trapezoidal wave output from the slope circuit 81. Note that an angle signal (ANGLE) signal with gradually increasing duty can be generated by making the falling time of the trapezoidal wave sufficiently longer than the period of the PWM sawtooth wave.
[0113]
FIG. 21 is a time chart and waveform diagram showing a sawtooth wave for PWM, an angle signal (ANGLE) signal, and the like.
[0114]
FIG. 21A is a waveform diagram of the PWM sawtooth wave input to the comparator 85 and the falling portion of the trapezoidal wave that is the output of the slope circuit 81. As shown in FIG. 21B, the duty of the angle signal (ANGLE) generated by the comparator 85 increases as the trapezoidal wave decreases.
[0115]
Unlike the other blocks of the signal processing unit 6, the angle generation logic 26 is composed of an analog circuit. Therefore, for example, when the signal processing unit 6 is implemented by a semiconductor or the like, this block may be separately configured by another semiconductor or the like.
[0116]
The angle signal (ANGLE) generated by the angle generation logic 26 is supplied to the output logic 24.
[0117]
Next, the PLL logic 27 has a configuration as shown in FIG. 22. In the phase comparator 86, the phase of the latch (Latch) signal supplied from the edge detection logic 22 and the voltage variable oscillator (VCO) ) The PLLOUT signal output from 88 is compared with the phase of the divided signal (Fin) obtained by dividing the PLLOUT signal, for example, by 8 or 16 by the 1 / N counter 58. Then, this phase comparison output is supplied to the VCO 88 via the low-pass filter 87 to drive the VCO 88 in oscillation. As a result, a PLLOUT signal synchronized with the latch signal is generated and supplied to the oscillation logic 28.
[0118]
Note that the latch signal supplied from the edge detection logic 22 may be supplied to the PLL logic 27 after being synchronized with the system clock in order to stabilize the signal. The PLL logic 27 is configured by an analog circuit, like the angle generation logic 26. Therefore, for example, when the signal processing unit 6 is implemented by a semiconductor or the like, this block may be separately configured by another semiconductor or the like.
[0119]
Next, the oscillation logic 28 includes a reverse signal (Reverse) from the both-wave rectification unit 2, a motor on / off control signal (MON / OFF) for controlling on / off of the motor generated by the central processing unit (CPU), PLL, and the like. Various timing signals are generated based on a PLLOUT signal from the circuit 25, for example, a main clock (Main Clock) of 500 KHz and a PWM signal (PWM in) from the PWM signal generation unit 4.
[0120]
The oscillation logic 28 generates a system clock (SyClock) in which the PLLOUT signal is synchronized with the main clock. This system clock is supplied to the edge detection logic 22, the 3-phase logic 23, the start logic 25, and the like.
[0121]
The oscillation logic 28 generates a signal obtained by synchronizing the motor on / off control signal (MON / OFF) with the system clock (SyClock) and supplies the signal to the output logic 24.
[0122]
The oscillation logic 28 generates a system reverse signal (Reverse) in which the reverse signal (Reverse) is synchronized with the system clock (SyClock), and supplies the generated system reverse signal (Reverse) to the output logic 24.
[0123]
Next, the three-phase logic 23 will be described.
[0124]
As shown in FIG. 23, the three-phase logic 23 includes counter electromotive voltage signals Uin2, Vin2, Win2 from the counter electromotive voltage detection logic 21, a first mask signal (Mask1) from the three phase logic 23, a system, A clock circuit (SyClock) is supplied and a mask circuit 31 is provided for generating counter electromotive voltage signals Uin2 ′, Vin2 ′, and Win2 ′.
[0125]
The three-phase logic 23 receives back electromotive voltage signals Uin2 ′, Vin2 ′, Win2 ′ from the mask circuit 31, a system clock (SyClock), and a second mask signal (Mask2) from the decode circuit 33 described later. A phase generation circuit 32 is provided to generate the counter electromotive voltage signals Ures, Vres, Wres.
[0126]
The three-phase logic 23 is supplied with the back electromotive voltage signals Ures, Vres, Wres from the phase generation circuit 32, and outputs the phase output signals Uuout, Ulout, Vuout, Vlout, Wout, Wlout, and the second mask signal (Mask2). And a decoding circuit 33 for generating a third mask signal (Mask3).
[0127]
Further, the three-phase logic 23 is supplied with the back electromotive voltage signals Ures, Vres, Wres from the phase generation circuit 32 and generates an edge mask signal (EdgeMask) signal to be supplied to the switching edge detection circuit 72 of the edge detection logic 22. An edge mask generation circuit 34 is provided.
[0128]
In the mask circuit 31, as shown in FIG. 18 (g), the timing at which the back electromotive voltage signals Uin2, Vin2, and Win2 are switched, that is, high at the switching edge and before the timing at which the next edge will come. A first mask signal (Mask1) that goes low is supplied. The mask circuit 31 is a circuit that masks the back electromotive voltage signals Uin2, Vin2, and Win2 when the first mask signal (Mask1) is high. Therefore, in this mask circuit 31, for example, even when the output of the back electromotive voltage detection logic 21 is hunted, the driving of the three-phase motor 1 is not affected.
[0129]
Specifically, as shown in FIG. 24, the mask circuit 31 includes a first AND gate 35a to which a back electromotive voltage signal Uin2 and a first mask signal (Mask1) inverted by an inverter 35c are supplied, and will be described later. A second AND gate 35b to which the output of the D flip-flop 35e and the first mask signal (Mask1) are supplied; an OR gate 35d to which the outputs of the first and second AND gates 35a and 35b are supplied; It has a U-phase mask circuit 35 comprising a D flip-flop 35e for synchronizing the output of the OR gate 35d with the system clock (SyClock).
[0130]
The U-phase mask circuit 35 outputs a back electromotive voltage signal Uin2 'masked by the first mask signal (Mask1) from the D flip-flop 35e.
[0131]
The mask circuit 31 includes a first AND gate 36a to which a back electromotive voltage signal Vin2 and a first mask signal (Mask1) inverted by the inverter 36c are supplied, an output of a D flip-flop 36e described later, and a first The second AND gate 36b to which the mask signal (Mask1) is supplied, the OR gate 36d to which the outputs of the first and second AND gates 36a and 36b are supplied, and the output of the OR gate 36d to the system clock A V-phase mask circuit 36 including a D flip-flop 36e synchronized with (SyClock) is included.
[0132]
The V-phase mask circuit 36 outputs a back electromotive voltage signal Vin2 'masked by the first mask signal (Mask1) from the D flip-flop 36e.
[0133]
The mask circuit 31 includes a first AND gate 37a to which a back electromotive voltage signal Win2 and a first mask signal (Mask1) inverted by the inverter 37c are supplied, an output of a D flip-flop 37e described later, and a first The second AND gate 37b to which the mask signal (Mask1) is supplied, the OR gate 37d to which the outputs of the first and second AND gates 37a and 37b are supplied, and the output of the OR gate 37d to the system clock A W-phase mask circuit 37 including a D flip-flop 37e synchronized with (SyClock) is included.
[0134]
The W-phase mask circuit 37 outputs a back electromotive voltage signal Win2 ′ masked by the first mask signal (Mask1) from the D flip-flop 37e.
[0135]
As described above, the mask circuit 31 generates the back electromotive voltage signals Uin2 ′, Vin2 ′, and Win2 ′ based on the first mask signal (Mask1), and supplies it to the phase generation circuit 32.
[0136]
The phase generation circuit 32 samples the back electromotive voltage signals Uin2 ′, Vin2 ′, and Win2 ′ based on the Step signal, generates back electromotive voltage signals Ures, Vres, and Wres that are the sample outputs, and decodes them. To the unit 29. At this time, a second mask signal (Mask2-U, Mask2-V, Mask2-W) from a decoding circuit 33 described later is fed back and supplied. This second mask signal (Mask2-U, Mask2-V, Mask2-W) is based on the energization pattern of the three-phase motor 1 and the pattern of the back electromotive voltage signals Ures, Vres, Wres to be generated next is. This is the expected signal. That is, the second mask signal (Mask2-U, Mask2-V, Mask2-W) prevents a signal other than the expected pattern from being generated.
[0137]
Specifically, the phase generation circuit 32, as shown in FIG. 25, samples a back electromotive voltage signal Uin2 'out of the back electromotive voltage signals Uin2', Vin2 ', Win2' from the mask circuit 31. When the U D flip-flop 32e that holds the back electromotive voltage Uin2 'sampled by the U sampling circuit 38 and the rotor of the three-phase motor 1 does not rotate, the D signal for U is generated by the Step signal from the start logic 25. It has a U register control circuit 39 which makes the energization pattern of the flip-flop 32e the next energization pattern (step feed).
[0138]
The phase generation circuit 32 includes a V sampling circuit 40 that samples the counter electromotive voltage Vin2 ′, a V D flip-flop 32f that holds the counter electromotive voltage V sampled by the V sampling circuit 40, and the three-phase motor 1. And the V register control circuit 41 which sets the energization pattern of the V D flip-flop 32f to the next energization pattern (step feed) when the rotor does not rotate.
[0139]
The phase generation circuit 32 also includes a W sampling circuit 42 that samples the counter electromotive voltage Win2 ', a W D flip-flop 32g that holds the counter electromotive voltage W sampled by the W sampling circuit 42, and the three-phase motor 1 And the W register control circuit 43 which makes the energization pattern of the W D flip-flop 32g the next energization pattern (step feed) when the rotor does not rotate.
[0140]
The U sampling circuit 38 includes an AND gate 38a to which a back electromotive voltage Uin2 ', a second U-phase mask signal (Mask2-U), and an inverted output of the Step signal via the inverter 38b are supplied, and an inverter 38c 2 U-phase mask signal (Mask2-U), an inverted output of the Step signal via the inverter 38e, and an AND gate 38d to which an output from the U D flip-flop 32e is supplied.
[0141]
The U register control circuit 39 has an output from the V D flip-flop 32f inverted by the inverter 39c, an AND gate 39a to which a step signal is supplied, and an output of the U signal flip-flop 32e inverted by the step signal and inverter 39d. And an AND gate 39b.
[0142]
The V sampling circuit 40 includes an AND gate 40a to which a back electromotive voltage Vin2 ', a second V-phase mask signal (Mask2-V), an output of the Step signal inverted by the inverter 40b are supplied, and a second inverted by the inverter 40c. The V-phase mask signal (Mask2-V), the inverted output of the Step signal via the inverter 40e, and the AND gate 40d to which the output from the V D flip-flop 32f is supplied.
[0143]
The V register control circuit 41 has an output from the W D flip-flop 32g inverted by the inverter 41c, an AND gate 41a to which a step signal is supplied, and an output of the V signal D flip-flop 32f inverted by the step signal and inverter 41d. And an AND gate 41b.
[0144]
The W sampling circuit 42 includes an AND gate 42a to which a back electromotive voltage Win2 ', a second W phase mask signal (Mask2-W), and an inverted output of the Step signal via the inverter 42b are supplied, and an inverter 42c 2 W-phase mask signal (Mask2-W), an inverted output of the Step signal via the inverter 42e, and an AND gate 42d to which the output from the W D flip-flop 32g is supplied.
[0145]
The W register control circuit 43 includes an AND gate 43a supplied with an inverted output and a step signal from the U D flip-flop 32e inverted by the inverter 43c, and a W signal D flip-flop 32g inverted by the step signal and the inverter 43d. It is composed of an AND gate 43b to which an inverted output is supplied.
[0146]
Further, the phase generation circuit 32 outputs the output from the U-phase D flip-flop 32e inverted by the inverter 32h, the output from the V-phase D flip-flop 32f inverted by the inverter 32i, and the W-phase D flip-flop 32g inverted by the inverter 32j. The first AND gate 32k to which the output of the U-phase D flip-flop 32e, the output of the V-phase D flip-flop 32f, and the output of the W-phase D flip-flop 32g are supplied. And have.
[0147]
The phase generation circuit 32 calculates the logical sum of the outputs of the AND gates 38a and 38d of the U sampling circuit 38 and the AND gates 39a and 39b of the U register control circuit 39, and supplies the logical sum to the U D flip-flop 32e. The second OR gate 32a, the AND gates 40a and 40d of the V sampling circuit 40 and the AND gates 41a and 41b of the V register control circuit 41 are logically summed and supplied to the V D flip-flop 32f. OR gate 32b, AND gates 42a and 42d of W sampling circuit 42, AND gates 43a and 43b of W register control circuit 43, and second AND gate 32l are ORed to obtain a third OR. The output theory of the gate 32c and the third OR gate 32c and the second AND gate 32k Has third and AND gate 32d is supplied to the W for D flip-flop 32g taking the product.
[0148]
In the phase generation circuit 32 having such a configuration, each of the back electromotive voltage signals Uin2 ′, Vin2 ′, and Win2 ′ is converted into each of the second mask signals (Mask2-U, Mask2-V, Mask2-W) by each sampling circuit 42. ) Are sampled at a timing that coincides with the timing at which they are supplied, and these are supplied to the D flip-flops 32e to 32g via the OR gates 32a to 32c. Thereby, only the counter electromotive voltage of the phase coil in which the change appears can be sampled, and the counter electromotive voltages of the other phase coils are held by the D flip-flops 32e to 32g. Therefore, the D flip-flops 32e to 32g are respectively held unless the Step signal is supplied, and the back electromotive voltage signals Ures, Vres, Wres which are sample outputs of the back electromotive voltage signals Uin2 ′, Vin2 ′, Win2 ′. Will be output as is.
[0149]
In addition, when the wrong phase coil is energized or in a state where the rotation is stopped, the start flag (Startflag) is not supplied to the start logic 25 as described above, so that each of the flip-flops 25a to 25e of the start logic 25 performs system operation. The clock (SyClock) is counted 32, and a Step signal for setting the next energization pattern is output.
[0150]
When this Step signal is supplied to the phase generation circuit 32, each of the register control circuits 39, 41, 43 is in an operating state, and the inverted output from the W D flip-flop 32g via the inverter 39c is the U register control. The circuit 39 is supplied to the U D flip-flop 32e, and the inverted output from the U D flip-flop 32e via the inverter 41c is supplied from the V register control circuit 41 to the V D flip-flop 32f via the inverter 43c. The inverted output from the V D flip-flop 32f is supplied from the W register control circuit 43 to the W D flip-flop 32g.
[0151]
Thereby, the output from each D flip-flop 32e-32g can be made into the output of the following electricity supply pattern (step feed). Such step feed is continued until the three-phase motor 1 is started and the Step signal is not supplied. And rotation can be started reliably at the time of starting, and starting characteristics can be improved.
[0152]
The counter electromotive voltage signals Ures, Vres, and Wres generated by the phase generation circuit 32 are supplied to the decode circuit 33 and the edge mask generation circuit 34, respectively.
[0153]
The decode circuit 33 includes back electromotive voltage signals Ures, Vres, Wres supplied from the phase generation circuit 32, a slope signal (Slope) supplied from the angle generation logic 26, and a latch (Latch) supplied from the edge detection logic 22. ) Based on the signals, first to sixth phase output signals for on / off control of the upper and lower transistors of the driver 7 that drives the three-phase motor 1 are generated.
[0154]
The decode circuit 33 generates the above-described second mask signal (Mask2) and third mask signal (Mask3).
[0155]
Specifically, the decode circuit 33 has a configuration as shown in FIG. 26, and a first phase output for on / off control of the transistor for the U-phase coil provided in the driver 7 shown in FIG. A U-phase output circuit 44 for generating the signal Uuout and the second phase output signal Ulout, and a third phase output signal Vuout and a fourth phase output signal Vlout for controlling on / off of the transistor for the V-phase coil are generated. And a U-phase output circuit 46 for generating a fifth phase output signal Wuout and a sixth phase output signal Wlout for controlling on / off of the transistor for the W-phase coil. Yes.
[0156]
The U-phase output circuit 44 is supplied with the counter electromotive voltage signal Ures and the counter electromotive voltage signal Vres inverted through the second inverter 33b, and outputs a first phase output signal Uuout. And an AND gate 44b that receives the inverted electromotive voltage signal Ures and the counter electromotive voltage signal Vres that are inverted via the first inverter 33a and outputs the second phase output signal Ulout.
[0157]
The V-phase output circuit 45 is supplied with the counter electromotive voltage signal Vres and the counter electromotive voltage signal Wres inverted through the third inverter 33c, and outputs a third phase output signal Vuout. , The counter electromotive voltage signal Vres and the counter electromotive voltage signal Wres which are inverted through the second inverter 33b are supplied to the AND gate 45b which outputs the fourth phase output signal Vlout.
[0158]
The W-phase output circuit 46 is supplied with the counter electromotive voltage signal Wres, the counter electromotive voltage signal Ures inverted through the first inverter 33a, and the fifth phase output signal Wuout first AND gate 46a. The back electromotive voltage signal Wres and the back electromotive voltage signal Ures which are inverted through the inverter 33c are supplied to the AND gate 46b which outputs the sixth phase output signal Wlout.
[0159]
The decode circuit 33 also outputs a second mask signal (Mask2) for U-phase, V-phase, and W-phase that is at a high level for a predetermined period at a timing when a change in the back electromotive voltage of each phase coil 1U, 1V, 1W appears. -U, Mask2-V, Mask2-W) and a third mask signal (Mask3-U, Mask3-V, Mask3-W), a U-phase mask generation circuit 47, and a V-phase mask generation circuit 48 And a W-phase mask generation circuit 49.
[0160]
The U-phase mask generation circuit 47 includes a first AND gate 47a to which the counter electromotive voltage signal Ures, the counter electromotive voltage signal Vres, and the counter electromotive voltage signal Wres inverted by the third inverter 33c are supplied, and a first inverter. A second AND gate 47b to which the counter electromotive voltage signal Ures inverted by 33a, the counter electromotive voltage signal Vres inverted by the second inverter 33b and the counter electromotive voltage signal Wres are supplied, and the first and second An OR gate 47c that outputs a logical sum of the outputs of the AND gates 47a and 47b.
[0161]
The first AND gate 33d outputs a logical product of the output of the U-phase mask generation circuit 47 and the latch (Latch) signal as a second U-phase mask signal (Mask2-U). The second AND gate 33g outputs a logical product of the output of the U-phase mask generation circuit 47 and the slope signal (Slope) as a third U-phase mask signal (Mask3-U).
[0162]
The V-phase mask generation circuit 48 is supplied with the back electromotive voltage signal Ures, the back electromotive voltage signal Vres inverted by the second inverter 33b, and the back electromotive voltage signal Wres inverted by the third inverter 33c. The AND gate 48a, the second AND gate 48b to which the back electromotive voltage signal Ures, the back electromotive voltage signal Vres and the back electromotive voltage signal Wres which are inverted by the first inverter 33a are supplied, and the first and second An OR gate 48c that outputs a logical sum of outputs from the AND gates 48a and 48b.
[0163]
The third AND gate 33e outputs a logical product of the output of the U-phase mask generation circuit 48 and the latch (Latch) signal as a second V-phase mask signal (Mask2-V). The fourth AND gate 33h outputs the logical product of the output of the V-phase mask generation circuit 48 and the slope signal (Slope) as a third V-phase mask signal (Mask3-V).
[0164]
The W-phase mask generation circuit 49 is supplied with the back electromotive voltage signal Ures inverted by the first inverter, the back electromotive voltage signal Vres, and the back electromotive voltage signal Wres inverted by the third inverter 33c. The gate 49a, the back electromotive voltage signal Ures, the second AND gate 49b supplied with the back electromotive voltage signal Vres and the back electromotive voltage signal Wres inverted by the second inverter 33b, and the first and second ANDs. An OR gate 49c that outputs a logical sum of the outputs of the gates 49a and 49b.
[0165]
The fourth AND gate 33f outputs the logical product of the output of the W-phase mask generation circuit 48 and the latch (Latch) signal as a second W-phase mask signal (Mask2-W). The sixth AND gate 33i outputs the logical product of the output of the W-phase mask generation circuit 48 and the slope signal (Slope) as a third W-phase mask signal (Mask3-W).
[0166]
The decoding circuit 33 having such a configuration performs on / off control of the upper layer transistor and the lower layer transistor of each phase based on the above-described first to sixth energization patterns constituted by the back electromotive voltage signals Ures, Vres, Wres. First to sixth control signals Uu to Wl are generated.
[0167]
That is, the counter electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 are converted into the first energization patterns (H, L, H) and the second energization patterns (H, L, H) shown in FIGS. In the case of (H, L, L), the first phase output signal Uuout as shown in FIG. Similarly, the back electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 are the fourth energization patterns (L, H, L) and the fifth energization patterns (L, H, L) shown in FIGS. L, H, H), the second phase output signal Ulout is output from the decode circuit 33 as shown in FIG.
[0168]
Further, the counter electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 are converted into the third energization patterns (H, H, L) and the fourth energization patterns (H) shown in FIGS. (L, H, L), the third phase output signal Vuout as shown in (q) of FIG. Similarly, the back electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 are the first energization patterns (H, L, H) and the sixth energization patterns (FIG. 6 (i) to (k)). In the case of (L, L, H), a fourth phase output signal Vlout as shown in (r) of FIG.
[0169]
Further, the back electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 correspond to the fifth energization patterns (L, H, H) and the sixth energization patterns (L, H, H) shown in FIGS. In the case of (L, L, H), the fifth phase output signal Wuout as shown in FIG. Similarly, the counter electromotive voltage signals Ures, Vres, Wres supplied to the decoding circuit 33 are converted into the second energization patterns (H, L, L) and the third energization patterns (FIG. 6 (i) to (k)). In the case of (H, H, L), the decode circuit 33 outputs a sixth phase output signal Wlout as shown in FIG.
[0170]
The phase output signals Uuout to Wlout generated in this way are supplied to the output controller 30, respectively.
[0171]
Further, the decoding circuit 33 predicts which edge of the back electromotive voltage signals Ures, Vres, Wres will come next based on each energization pattern, and as shown in FIGS. Each second mask signal (Mask2-U, Mask2-V, Mask2-W) is supplied to the phase generation circuit 32.
[0172]
The edge mask generation circuit 34 is supplied with the back electromotive voltage signals Ures, Vres, Wres from the phase generation circuit 32 and generates an edge mask signal (EdgeMask) to be supplied to the edge detection logic 22.
[0173]
Specifically, as shown in FIG. 27, the edge mask generation circuit 34 includes the back electromotive voltage signal Ures inverted by the first inverter 34a, the back electromotive voltage signal Vres inverted by the second inverter 34b, and the inverse. The first AND gate 34d to which the electromotive voltage signal Wres is supplied, the counter electromotive voltage signal Ures inverted by the first inverter 34a, the counter electromotive voltage signal Vres, and the counter electromotive voltage signal inverted by the third inverter 34c. The second AND gate 34e supplied with Wres, the back electromotive voltage signal Ures, the back electromotive voltage signal Vres inverted by the second inverter 34b, and the back electromotive voltage signal Wres inverted by the third inverter 34c are supplied. A third AND gate 34f, a back electromotive voltage signal Ures, a back electromotive voltage signal Vres, and a back electromotive voltage signal W es has a fourth AND gate 34g is supplied, and an OR gate 34h for outputting a logical sum of the outputs of the first to fourth AND gates 34D～34g.
[0174]
With such a configuration, the edge mask generation circuit 34 generates signals representing the edge portions of the back electromotive voltage signals Ures, Vres, and Wres as shown in FIG. Supply.
[0175]
Next, as shown in FIG. 28, the output logic 24 includes an inverting circuit 91 that switches control of the upper and lower transistors by the phase output signals Uuout, Ulout, Vuout, Vlout, Wuout, and Wlout from the three-phase logic 23; PWM synthesis that generates a control signal Uu, Ul, Vu, Vl, Wu, Wl by synthesizing a pulse width modulation signal (PWM Carrier) from the PWM signal generation unit 4 with a phase output signal supplied via the inverting circuit 91 Circuit 92.
[0176]
When the rotation speed of the three-phase motor 1 becomes faster than specified, for example, when a rotation servo signal supplied from a servo control system or the like becomes a negative input to reduce the rotation speed, the reverse signal (Reverse) ) Is output. This reverse signal is used to reverse the drive logic of the upper and lower transistors of the driver 7 (to be described later) and apply reverse power to brake the three-phase motor 1 when the brake mode is to reduce the rotational speed. Signal. The reverse signal (Reverse) is supplied to the output logic 24 through the oscillation logic 28.
[0177]
The reverse circuit 91 is supplied with the reverse signal (Reverse) and the phase output signals Uuout, Ulout, Vuout, Vlout, Wuout, Wlout. When the reverse signal (Reverse) is high, the inverting circuit 91 interchanges the drive logic of the control signal of the upper layer transistor and the lower layer transistor and outputs the result to the PWM synthesis circuit 92. When the reverse signal (Reverse) is low, the control signals of the upper layer transistor and the lower layer transistor are output to the PWM synthesis circuit 92 as they are.
[0178]
Specifically, as shown in FIG. 29, the inverting circuit 91 includes a reverse signal (Reverse) inverted by an inverter 93c, a first AND gate 93a to which a phase output signal Uuout is supplied, and a reverse signal (Reverse). , A second AND gate 93b to which the phase output signal Ulout is supplied, and an OR gate 93d for outputting the logical sum of the first and second AND gates 93a and 93b as the phase output signal Uuout ′. .
[0179]
Further, the inverting circuit 91 is supplied with a first AND gate 94a to which a reverse signal (Reverse) and a phase output signal Uuout are supplied, and a reverse signal (Reverse) and a phase output signal Ulout inverted by an inverter 94c. 2 AND gate 94b, and OR gate 94d for outputting the logical sum of the first and second AND gates 94a and 94b as phase output signal Ulout '.
[0180]
The inverting circuit 91 includes a first AND gate 95a to which a reverse signal (Reverse) inverted by the inverter 95c and a phase output signal Vuout are supplied, and a second AND gate 95a to which a reverse signal (Reverse) and a phase output signal Vlout are supplied. An AND gate 95b and an OR gate 95d that outputs a logical sum of the first and second AND gates 95a and 95b as a phase output signal Vuout ′ are provided.
[0181]
The inverting circuit 91 is supplied with a first AND gate 96a to which a reverse signal (Reverse) and a phase output signal Vuout are supplied, and a reverse signal (Reverse) and a phase output signal Vlout that are inverted by an inverter 96c. 2 AND gate 96b, and an OR gate 96d for outputting the logical sum of the first and second AND gates 96a and 96b as a phase output signal Vlout ′.
[0182]
The inverting circuit 91 includes a first AND gate 97a to which the reverse signal (Reverse) inverted by the inverter 97c and the phase output signal Wuout are supplied, and a second AND gate 97a to which the reverse signal (Reverse) and the phase output signal Wlout are supplied. An AND gate 97b and an OR gate 97d that outputs a logical sum of the first and second AND gates 97a and 97b as a phase output signal Wuout ′ are provided.
[0183]
The inverting circuit 91 is supplied with a first AND gate 98a to which a reverse signal (Reverse) and a phase output signal Wuout are supplied, and a reverse signal (Reverse) and a phase output signal Wlout that are inverted by an inverter 98c. 2 AND gate 98b and an OR gate 98d for outputting the logical sum of the first and second AND gates 98a and 98b as a phase output signal Wlout '.
[0184]
The inverting circuit 91 having such a configuration supplies the phase output signals Uuout ′, Ulout ′, Vuout ′, Vlout ′, Wuout ′, Wlout ′ to the PWM synthesis circuit 92.
[0185]
The PWM synthesizing circuit 92 synthesizes a pulse width modulation signal (PWM Carrier) with the phase output signals Uuout ′, Ulout ′, Vuout ′, Vlout ′, Wuout ′, Wlout ′ supplied from the inverting circuit 91. The PWM synthesis circuit 92 synthesizes an angle signal (ANGLE) with the phase output signals Uuout ′, Uout ′, Vuout ′, Vlout ′, Wuout ′, Wlout ′ supplied from the inverting circuit 91.
[0186]
That is, the PWM synthesis circuit 92 adds a PWM signal for controlling the drive power and switching speed to the phase output signal indicating the phase switching timing of the upper and lower transistors constituting the driver 7 that drives the three-phase motor 1. Synthesizing. In addition, the PWM synthesis circuit 92 synthesizes an angle signal (ANGLE) signal to perform smooth switching at the switching timing of each phase of the three-phase motor 1, so that the pulse width modulation signal (PWM Carrier) at the time of phase switching Is changing.
[0187]
Specifically, as shown in FIG. 30, the PWM synthesizing circuit 92 has a third W-phase mask signal (Mask3-W) output from the three-phase logic 23 and an angle signal (ANGLE) inverted by the inverter 101. The AND gate 102 supplied, the third U-phase mask signal (Mask3-U), the AND gate 103 supplied with the angle signal (ANGLE) inverted by the inverter 101, and the third V-phase mask signal (Mask3) -V), and an AND gate 104 to which an angle signal (ANGLE) inverted by the inverter 101 is supplied.
[0188]
The PWM synthesis circuit 92 is supplied with the phase output signal Uuout ′, the first AND gate 105a to which the output of the AND gate 102 inverted by the inverter 105c is supplied, and the phase output signal Vuout ′ and the output of the AND gate 103. A second AND gate 105b, and a first OR gate 105d for outputting a logical sum of the first and second AND gates 105a and 105b. The PWM synthesis circuit 92 is supplied with the phase output signal Ulout ′, the first AND gate 106a to which the output of the AND gate 103 inverted by the inverter 106c is supplied, and the phase output signal Vlout ′ and the output of the AND gate 103. It has a second AND gate 106b and a second OR gate 106d for outputting the logical sum of the first and second AND gates 106a and 106b.
[0189]
The PWM synthesis circuit 92 is supplied with the phase output signal Vuout ′, the first AND gate 107a to which the output of the AND gate 103 inverted by the inverter 107c is supplied, and the phase output signal Wuout ′ and the output of the AND gate 104. A second AND gate 107b and a third OR gate 107d for outputting a logical sum of the first and second AND gates 107a and 107b are provided.
[0190]
The PWM synthesis circuit 92 is supplied with the phase output signal Vlout ′, the first AND gate 108a to which the output of the AND gate 103 inverted by the inverter 108c is supplied, and the phase output signal Wlout ′ and the output of the AND gate 104. A second AND gate 108b and a fourth OR gate 108d for outputting a logical sum of the first and second AND gates 108a and 108b are provided.
[0191]
The PWM synthesis circuit 92 is supplied with the phase output signal Wuout ′, the first AND gate 109a to which the output of the AND gate 104 inverted by the inverter 109c is supplied, and the phase output signal Uuout ′ and the output of the AND gate 102. It has a second AND gate 109b and a fifth OR gate 109d for outputting the logical sum of the first and second AND gates 109a and 109b.
[0192]
The PWM synthesis circuit 92 is supplied with the phase output signal Wlout ′, the first AND gate 110a to which the output of the AND gate 104 inverted by the inverter 110c is supplied, and the phase output signal Ulout ′ and the output of the AND gate 102. It has a second AND gate 110b and a sixth OR gate 110d that outputs the logical sum of the first and second AND gates 110a and 110b.
[0193]
Further, the PWM synthesis circuit 92 is supplied with an OUT-ON / OFF signal for switching the switch of the three-phase motor 1, an output of the first OR gate 105d, an AND gate 111 that outputs a control signal Uu, and an OUT- The ON / OFF signal, the output of the second OR gate 106d, the pulse width modulation signal (PWM Carrier) is supplied, the AND gate 112 that outputs the control signal Ul, the OUT-ON / OFF signal, the third OR gate 107d Is supplied, and the AND gate 113 that outputs the control signal Vu, the OUT-ON / OFF signal, the output of the fourth OR gate 108d, and the pulse width modulation signal (PWM Carrier) are supplied and the control signal Vl is output. AND gate 114, OUT-ON / OFF signal, output of the fifth OR gate 109d AND gate 115 that outputs the control signal Wu, the OUT-ON / OFF signal, the output of the sixth OR gate 110d, and the pulse width modulation signal (PWM Carrier) are supplied to output the control signal Wl. And an AND gate 116.
[0194]
The PWM synthesis circuit 92 configured as described above synthesizes a pulse width modulation signal (PWM Carrier) as shown in FIGS. 31A and 31B with the phase output signal and supplies it to the driver 7. Further, the PWM synthesis circuit 92 synthesizes a pulse width modulation signal (PWM Carrier) and, at the switching edge, synthesizes an angle signal (ANGLE) signal as shown in FIG. When the edge rises, control signals Uu, Ul, Vu, Vl, Wu, and Wl with rising slopes are generated as shown in FIG. Further, when the edge falls, control signals Uu, Ul, Vu, Vl, Wu, Wl having a falling slope as shown in FIG. 31 (e) are generated.
[0195]
As described above, the PWM synthesis circuit 92 can remove acoustic noise and kickback noise by smoothly switching the phase coils of the three-phase motor 1.
[0196]
In the configuration of the PWM synthesizing circuit 92 shown in FIG. 30, a case is shown in which both the rising edge and the falling edge of the switching of the coil phase are inclined. For example, the purpose of removing kickback noise 32, the inverters 105c, 106c, 107c, 108c, 109c, 110c and the AND gates 105a, 106a, 107a, 108a, 109a, 110a are removed and the OR gates 105d, 106d, 107d are directly connected as shown in FIG. , 108d, 109d, and 110d may be supplied with phase output signals Uuout ′, Ulout ′, Vuout ′, Vlout ′, Wuout ′, and Wlout ′ so that only the falling edges are inclined.
[0197]
As described above, in the signal processing unit 6, after the counter electromotive voltage detection logic 21 detects the CompOut signal, the main clock is counted 7 times to generate the timing clock, so that the PWM signal is immediately turned on or off. In the unstable output state, the counter electromotive voltage is not detected, and the counter electromotive voltage is detected in a stable state.
[0198]
In particular, the PWM signal generated by the PWM signal generation unit 4 varies the ON region for 16 clocks of the main clock from 0 to 16 clocks, so that it can be detected at least once in one cycle of the PWM signal. If there is no switching of the PWM signal, the back electromotive voltage can be detected every 8 clocks thereafter.
[0199]
In the signal processing unit 6, if the back electromotive voltage detection logic 21 does not receive the same information twice in succession, the data is not sufficient and the previous data is retained. As a result, the signal processing unit 6 can remove kickback noise and switching noise generated in PWM switching.
[0200]
In the signal processing unit 6, the counter electromotive voltage detection logic 21 feeds back the energization pattern of each phase coil of the three-phase motor 1 and detects only the phase voltage of the phase coil that can detect the counter electromotive force. Since the phase voltage of the phase is detected only in the portion where the upper layer coil and the lower layer coil are off, it can be made strong against noise.
[0201]
In the signal processing unit 6, the phase coil switching edge detected by the edge detection logic 22 is detected, and the angle generation logic 26 generates an angle signal (ANGLE) signal based on the detected edge. ) The PWM synthesis circuit 92 smoothly switches the phase coil of the three-phase motor 1 based on the signal, so that acoustic noise and kickback noise can be removed.
[0202]
Next, the driver 7 shown in FIG. 1 will be described. As shown in FIG. 33, the driver 7 includes buffer amplifiers 121a to 121f for amplifying the first to sixth control signals Uu to Wl from the output controller 30 of the signal processing unit 6 with predetermined gains, and each buffer. And resistors 122a to 122f provided at output stages of the amplifiers 121a to 121f.
[0203]
The driver 7 also includes an upper layer transistor 123a for the first control signal Uu having a base connected to the resistor 122a, a lower layer transistor 123b for the second control signal Ul having a base connected to the resistor 122b, and a resistor 122c. The base layer is connected to the upper layer transistor 124a for the third control signal Vu, the base layer is connected to the resistor 122d, and the base layer is connected to the resistor 122e. The upper layer transistor 125a for the control signal Wu and the lower layer transistor 125b for the sixth control signal Wl whose base is connected to the resistor 122f.
[0204]
The collectors of the upper-layer transistors 123a, 124a, and 125a are connected to the power supply voltage VCC, and the lower-layer transistors 123b, 124b, and 125b are supplied to the phase coils 1U, 1V, and 1W of the three-phase motor 1, respectively. Each is connected to a current detection resistor RS of the drive current detector 8 for detecting a value. Each emitter of each upper layer transistor 123a, 124a, 125a is connected to the collector of each lower layer transistor 123b, 124b, 125b, and each emitter of each upper layer transistor 123a, 124a, 125a, and each lower layer transistor 123b, Drive voltages supplied to the respective phase coils 1U, 1V, 1W of the three-phase motor 1 are taken out from the connection points of the collectors 124b, 125b.
[0205]
When the first to sixth control signals Uu, Ul, Vu, Vl, Wu, Wl are supplied to the driver 7 having such a configuration, the upper layer transistors 123a, 124a, 125a and the lower layers are correspondingly supplied. The transistors 123b, 124b, and 125b are on / off controlled, respectively. The power supply voltage VCC corresponding to the on / off control of each upper layer transistor 123a, 124a, 125a and each lower layer transistor 123b, 124b, 125b is taken out from each connection point, and these are shown as drive voltages U, V, W in FIG. Are supplied to the respective phase coils 1U, 1V, 1W of the three-phase motor 1 shown in FIG.
[0206]
Next, as shown in FIG. 34, the drive current detection unit 8 includes a current detection resistor RS to which the drive current of the driver 7 is supplied, and an amplifier 131 that detects a voltage across the current detection resistor RS. Further, the drive current detection unit 8 is based on the CompOut signal from the switching detection unit 9, the switching element 132 that switches the output voltage of the amplifier 131, and the integration in which the output voltage of the amplifier 131 is supplied via the switching element 132. And the device 133.
[0207]
In the drive current detector 8 having such a configuration, the drive currents respectively supplied to the phase coils 1U, 1V, and 1W are detected in the form of voltages by the current detection resistors RS. The drive voltage detected by the current detection resistor RS is amplified and impedance-converted by the amplifier 131, and is supplied to the integrator 133 composed of a resistor and a capacitor via the switching element 132.
[0208]
At this time, PWM-driven current flows intermittently through the current detection resistor RS. The switching element 132 switches the voltage supplied to the integrator 133 based on the CompOut signal. That is, only the voltage of the current detection resistor RS generated when the PWM signal supplied to the driver 7 is ON is supplied to the integrator 133. The integrator 133 outputs a driving current detection voltage (Current Sense).
[0209]
Further, since the integrator 133 functions as a sample hold circuit when the CompOut signal is turned off, the integrator 133 is held with a predetermined time constant in order to approach the state where the current actually flows through the three-phase motor 1. Decrease the voltage value gradually.
[0210]
That is, since the drive current detection unit 8 detects the current flowing through the three-phase motor 1 that is performing direct PWM drive, when the driver 7 is ON, the drive current detection unit 8 performs normal current detection to detect the drive current detection voltage (Current Sense). ) Is output. When the signal is turned off, sampling is performed by the integrator 133 to hold the output, and a drive current detection voltage (Current Sense) having the same value as that when the signal is turned on is output.
[0211]
By using such a drive current detection unit 8, when the rotation servo signal becomes a negative input in order to reduce the rotation speed, the drive logic for driving the upper layer and lower layer transistors is completely set in the output logic 24 described above. It can be reversed and controlled. Therefore, as shown in FIG. 35, the drive current detector 8 eliminates the discontinuous portion that occurs when the motor torque is switched between normal and reverse, and can ensure the linearity of the motor torque.
[0212]
Further, since the integrator 133 samples and holds with a predetermined time constant, accurate current driving can be performed.
[0213]
Finally, in the description of the above-described embodiment, the motor drive device 10 is the motor drive device 10 that drives and controls the three-phase motor 1, but this may be, for example, a two-phase motor, a four-phase motor, or the like. The present invention can be applied to a multi-phase motor rotational drive device. The main clock is 500 KHz, and it has been described with specific numerical values such as 16 counts to generate various timing signals. However, this can be changed according to the design. Of course, various modifications can be made without departing from the technical idea of the present invention.
[0214]
【The invention's effect】
In the motor drive device according to the present invention, the timing control means controls the detection of the back electromotive voltage at a timing immediately before ½ of the period of the PWM signal from the time when the PWM signal is switched, and the PWM signal Cycle After detecting the back electromotive voltage at the timing just before 1/2 of the PWM signal until the PWM signal is switched Cycle The drive means controls the detection of the counter electromotive voltage at 1/2 of the timing, and drives the motor based on the PWM signal by supplying drive current to each phase coil of the motor. As a result, noise when detecting the back electromotive voltage can be removed, and the motor can be driven stably. That is, the counter electromotive voltage is not detected in an unstable output state immediately after the PWM signal is turned on or off, and the counter electromotive voltage can be detected in a stable state.
[0215]
Also, Back electromotive voltage detection means The back electromotive force of the same phase coil The same data When detected According to the detected back electromotive force By generating the PWM control signal, it is possible to remove kickback noise and switching noise generated in PWM switching, and the motor can be driven stably.
[0217]
In addition, when switching the PWM control signal for driving each phase coil, the motor driving device according to the present invention smoothly changes the duty of the PWM control signal before and after the switching edge, thereby changing acoustic noise and kickback noise. The motor can be driven stably.
[Brief description of the drawings]
FIG. 1 is a block diagram of a motor drive device according to an embodiment of the present invention.
FIG. 2 is a time chart for explaining operations during normal rotation of the motor drive device according to the embodiment of the present invention;
FIG. 3 is a circuit diagram of a double-wave rectifier circuit of the motor drive device according to the embodiment of the present invention.
FIG. 4 is a time chart illustrating a PWM signal generated by a PWM signal generation unit of the motor drive device according to the embodiment of the present invention.
FIG. 5 is a circuit diagram of a comparison unit of the motor drive device according to the embodiment of the present invention.
FIG. 6 is a time chart for explaining operations during normal rotation of the motor drive device according to the embodiment of the present invention;
FIG. 7 is a circuit diagram of a switching detection unit of the motor drive device according to the embodiment of the present invention.
FIG. 8 is a block diagram of a signal processing unit of the motor drive device according to the embodiment of the present invention.
FIG. 9 is a block diagram of back electromotive voltage detection logic of the signal processing unit.
FIG. 10 is a circuit diagram of a timing controller of the back electromotive voltage detection logic.
FIG. 11 is a timing chart for explaining a timing clock generated by the timing controller;
FIG. 12 is a circuit diagram of a first noise mask circuit of the back electromotive voltage detection logic;
FIG. 13 is a circuit diagram of a second noise mask circuit of the back electromotive voltage detection logic;
FIG. 14 is a block diagram of edge detection logic of the signal processing unit.
FIG. 15 is a circuit diagram of an EX-OR circuit of the edge detection logic.
FIG. 16 is a circuit diagram of a switching edge detection circuit of the edge detection logic.
FIG. 17 is a circuit diagram of a time delay circuit of the edge detection logic.
FIG. 18 is a time chart for explaining signals generated by the edge detection logic.
FIG. 19 is a circuit diagram of a start logic of the signal processing unit.
FIG. 20 is a circuit diagram of an angle generation logic of the signal processing unit.
FIG. 21 is a time chart for explaining an angle signal (ANGLE) generated by the angle generation logic;
FIG. 22 is a block diagram of a PLL logic of the signal processing unit.
FIG. 23 is a block diagram of three-phase logic of the signal processing unit.
FIG. 24 is a circuit diagram of the mask circuit of the three-phase logic.
FIG. 25 is a circuit diagram of the phase generation circuit of the three-phase logic.
FIG. 26 is a circuit diagram of the decoding circuit of the three-phase logic.
FIG. 27 is a circuit diagram of the edge mask generation circuit of the three-phase logic.
FIG. 28 is a block diagram of an inverting circuit of output logic of the signal processing unit.
FIG. 29 is a circuit diagram of an inversion circuit of the output logic.
FIG. 30 is a circuit diagram of a PWM synthesis circuit of the output logic.
FIG. 31 is a time chart for explaining PWM signals and the like synthesized by the PWM synthesis circuit;
FIG. 32 is a circuit diagram of a PWM synthesis circuit showing another circuit example of the output logic.
FIG. 33 is a circuit diagram of a driver of the motor drive device according to the embodiment of the present invention.
FIG. 34 is a circuit diagram of a drive current detection unit of the motor drive device according to the embodiment of the present invention.
FIG. 35 is a characteristic diagram for explaining a relationship between a rotation servo signal and torque of the motor drive device according to the embodiment of the present invention.
FIG. 36 is a block diagram of a conventional motor driving device.
FIG. 37 is a circuit diagram of a filter and a comparison unit provided in a conventional motor drive device.
FIG. 38 is a time chart for explaining the operation of the conventional motor drive device during normal rotation.
FIG. 39 is a circuit diagram of a voltage converter provided in a conventional motor drive device.
FIG. 40 is a circuit diagram of a driver provided in a conventional motor drive device.
FIG. 41 is a time chart for explaining the reason why direct PWM drive cannot be performed in a conventional motor drive device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 3 phase motor, 2 double wave rectification part, 3 comparator, 4 PWM signal generation part, 5 comparison part, 6 signal processing part, 7 driver, 8 drive current detection part, 9 switching detection part, 10 motor drive device

Claims (1)

パルス幅変調（ＰＷＭ）信号に基づきスイッチングしたドライブ電流を直接モータの各相コイルに供給して、このモータを駆動するモータの駆動装置において、
モータの回転を制御するモータの回転制御信号に基づいて、ＰＷＭ信号を生成するＰＷＭ信号生成手段と、
モータの各相コイルに生じる逆起電圧を検出する逆起電圧検出手段と、
上記逆起電圧を検出するタイミングを制御するタイミングコントロール手段と、
上記逆起電圧検出手段により検出した逆起電圧と上記ＰＷＭ信号に応じて、各相コイルを駆動するＰＷＭコントロール信号を生成するＰＷＭ出力手段と、
上記ＰＷＭコントロール信号に基づいてドライブ電流を生成し、上記モータの各相コイルにドライブ電流を供給するドライブ手段と、
上記逆起電圧検出手段により検出した逆起電圧に基づき、各相コイルに生じる逆起電圧の切り替わりエッジを検出するエッジ検出手段を備え、
上記タイミングコントロール手段は、ＰＷＭ信号の切り替えがあった時点からＰＷＭ信号の周期の１／２の直前のタイミングで逆起電圧の検出を制御し、ＰＷＭ信号の周期の１／２直前のタイミングで逆起電圧を検出した後ＰＷＭ信号の切り替えがあるまではＰＷＭ信号の周期の１／２のタイミングで逆起電圧の検出を制御し、
上記ＰＷＭ出力手段は、上記逆起電圧検出手段が２回以上連続して同一相コイルの逆起電圧の同一データを検出したときに、検出した逆起電圧に応じたＰＷＭコントロール信号を生成し、
上記ＰＷＭ出力手段は、各相コイルを駆動するＰＷＭコントロール信号を切り替える場合に、その切り替えエッジの前後のＰＷＭコントロール信号のデューティを滑らかに変化させることを特徴とするモータ駆動装置。In a motor driving apparatus for driving a motor by supplying a drive current switched based on a pulse width modulation (PWM) signal directly to each phase coil of the motor,
PWM signal generation means for generating a PWM signal based on a motor rotation control signal for controlling the rotation of the motor;
Back electromotive force detection means for detecting back electromotive voltage generated in each phase coil of the motor;
Timing control means for controlling the timing of detecting the back electromotive voltage;
PWM output means for generating a PWM control signal for driving each phase coil according to the back electromotive voltage detected by the back electromotive voltage detection means and the PWM signal;
Drive means for generating a drive current based on the PWM control signal and supplying the drive current to each phase coil of the motor;
Based on the back electromotive voltage detected by the back electromotive voltage detection means, the edge detection means for detecting the switching edge of the back electromotive voltage generated in each phase coil,
The timing control means controls the detection of the back electromotive voltage at a timing immediately before ½ of the period of the PWM signal from the time when the PWM signal is switched, and reverses at the timing immediately before ½ of the period of the PWM signal. Until the PWM signal is switched after detecting the electromotive voltage, the detection of the counter electromotive voltage is controlled at a timing that is 1/2 of the cycle of the PWM signal.
The PWM output means generates a PWM control signal corresponding to the detected counter electromotive voltage when the counter electromotive voltage detection means detects the same data of the counter electromotive voltage of the same phase coil continuously twice or more,
When the PWM control signal for driving each phase coil is switched, the PWM output means smoothly changes the duty of the PWM control signal before and after the switching edge.
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