JP3899558B2

JP3899558B2 - LCD driver data driver

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Publication number: JP3899558B2
Application number: JP22901196A
Authority: JP
Inventors: 弘美榎本; 裕一三輪; 博之磯貝
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 2007-03-28
Anticipated expiration: 2016-08-29
Also published as: JPH1069257A

Description

【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配列された各画素に記憶動作を行わせることにより表示を行うアクティブマトリクス方式の液晶表示パネルの表示試験を行う場合に使用して好適な液晶表示パネルのデータドライバに関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の液晶表示パネルは、マトリクス状に画素電極を形成すると共に、データライン（信号電極）と、スキャンライン（走査電極）と、データラインと画素電極との間に接続され、スキャンラインを介して導通、非導通が制御されるスイッチング素子をなすＴＦＴ（薄膜トランジスタ）とを形成してなる画素電極基板（ＴＦＴ基板）と、全画素電極に共通の共通電極を形成してなる共通電極基板との間に液晶を封入して構成される。
【０００３】
このように構成されるアクティブマトリクス方式の液晶表示パネルを駆動する周辺回路は、データラインに画像表示に必要な階調電圧を印加するデータドライバと、スキャンラインを介してＴＦＴの導通、非導通を制御するスキャンドライバとから構成される。
【０００４】
そして、スキャンドライバにより各行のスキャンラインを介して各行のＴＦＴが順に導通とされ、データドライバからデータラインに印加された階調電圧が、導通とされたＴＦＴを介して各行の画素電極に書き込まれることにより表示が行われる。
【０００５】
ここに、データドライバは、表示データ供給源から表示データとして、アナログ信号が供給されるアナログ方式のデータドライバと、デジタル信号が供給されるデジタル方式のデータドライバとに大別することができるが、図５２は、デジタル方式の従来のデータドライバの一例の要部を示している。
【０００６】
図５２中、１は表示データ供給源から供給される６ビット構成Ｄ０〜Ｄ５の表示データＤＡＴＡの取り込みの開始を決定する１水平期間に１個の割合で供給されるスタートパルスＳＰをクロック信号ＣＬＫに同期させてシフトすることによりクロック信号ＣＬＫに同期した表示データ取り込み信号ＳＢ１、ＳＢ２・・・ＳＢ２４０を順に出力するシフトレジスタ部である。
【０００７】
また、２はシフトレジスタ部１から出力される表示データ取り込み信号ＳＢ１、ＳＢ２・・・ＳＢ２４０に制御されて２４０画素分の表示データＤＡＴＡを順に取り込むデータレジスタ部である。
【０００８】
また、３はデータレジスタ部２に取り込まれた２４０画素分の表示データＤＡＴＡをラッチパルスＬＰに制御されて同時にラッチするラッチ部、４はラッチ部３にラッチされた２４０画素分の表示データＤＡＴＡをデコードするデコーダ部である。
【０００９】
また、５は外部から供給される直流電圧ＶＡ８、ＶＡ７・・・ＶＡ０から６４階調表示を行うに必要な階調電圧ＶＢ６３、ＶＢ６２・・・ＶＢ０を生成する階調電圧生成部である。
【００１０】
また、６はデコーダ部４の出力に基づいて、階調電圧生成部５から出力される階調電圧ＶＢ６３、ＶＢ６２・・・ＶＢ０を選択して、表示データＤＡＴＡに対応する階調電圧をアクティブマトリクス方式の液晶表示パネルのデータラインＤＢ１、ＤＢ２・・・ＤＢ２４０に出力するセレクタ部である。
【００１１】
【発明が解決しようとする課題】
アクティブマトリクス方式の液晶表示パネルの表示品質を保証するためには、試験用パターンを表示することによる表示試験を行う必要があるが、従来、この表示試験は、試験用パターンを表示するに必要な試験用データを生成する表示試験器を用意して、この表示試験器で生成される試験用データをデータドライバに供給し、アクティブマトリクス方式の液晶表示パネルに試験用パターンを表示することにより行われていた。
【００１２】
ところが、動作周波数等の動作条件が異なるアクティブマトリクス方式の液晶表示パネルを作成する場合には、表示試験器は、それごとに作成しなければならず、また、表示試験器自体の試験が必要となることから、表示試験に多大な時間と費用を要してしまうという問題点があった。
【００１３】
本発明は、かかる点に鑑み、試験用パターンを表示するに必要な試験用データを発生する表示試験器を不要とし、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができるようにした液晶表示パネルのデータドライバを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部とを備える。
【００１５】
また、前記試験用データ発生部は、全面ベタ・パターン表示データを生成する全面ベタ・パターン表示データ生成部と、横グレースケール・パターン表示データ又は縦グレースケール・パターン表示データを生成するグレースケール・パターン表示データ生成部と、横縞パターン表示データを生成する横縞パターン表示データ生成部と、縦縞パターン表示データを生成する縦縞パターン表示データ生成部と、市松パターン表示データを生成する市松パターン表示データ生成部と、前記全面ベタ・パターン表示データ、前記グレースケール・パターン表示データ、前記横縞パターン表示データ、前記縦縞パターン表示データ及び前記市松パターン表示データのうち、いずれかを選択するセレクタを備える。
【００１６】
また、前記全面ベタ・パターン表示データ生成部は、被カウント信号入力端子に垂直同期信号が与えられ、７ビット目〜１２ビット目の出力端子に前記全面ベタ・パターン表示データを出力する１２ビット・カウンタを備え、前記グレースケール表示データ生成部は、被カウント信号入力端子に水平同期信号又はクロック信号が与えられ、アップ／ダウン制御信号入力端子に前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号が与えられ、出力端子に前記横グレースケール・パターン表示データ又は前記縦グレースケール・パターン表示データを出力する６ビット・アップ／ダウン・カウンタを備え、前記横縞パターン表示データ生成部は、前記水平同期信号を２分周して相補関係にある第１の２分周水平同期信号及び第２の２分周水平同期信号を出力する第１の２分周回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周水平同期信号とをＡＮＤ処理する第１のＡＮＤ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第１のＮＯＴ回路と、前記第２の２分周水平同期信号と前記第１のＮＯＴ回路の出力信号とをＡＮＤ処理する第２のＡＮＤ回路と、前記第１のＡＮＤ回路の出力信号と前記第２のＡＮＤ回路の出力信号とをＯＲ処理して前記横縞パターン表示データを出力する第１のＯＲ回路を備え、前記縦縞パターン表示データ生成部は、前記クロック信号を２分周して相補関係にある第１の２分周クロック信号及び第２の２分周クロック信号を出力する第２の２分周回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周クロック信号とをＡＮＤ処理する第３のＡＮＤ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第２のＮＯＴ回路と、前記第２の２分周クロック信号と前記第２のＮＯＴ回路の出力信号とをＡＮＤ処理する第４のＡＮＤ回路と、前記第３のＡＮＤ回路の出力信号と前記第４のＡＮＤ回路の出力信号とをＯＲ処理して前記縦縞パターン表示データを出力する第２のＯＲ回路を備え、前記市松パターン表示データ生成部は、前記第１の２分周水平同期信号と前記第１の２分周クロック信号とをＥＯＲ処理する第１のＥＯＲ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１のＥＯＲ回路の出力信号とをＥＯＲ処理して前記市松パターン表示データを出力する第２のＥＯＲ回路を備える。
【００１７】
第１の発明においては、液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えているので、データドライバのほかに、試験用パターンを表示するに必要な試験用データを生成する表示試験器が不要となる。
【００１８】
本発明中、第２の発明は、マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部を備え、前記試験用データ発生部は、横グレースケール・パターン、縦グレースケール・パターン、横縞パターン、縦縞パターン、市松パターン又は全面ベタ・パターンを表示するに必要な複数種類の試験用データを、それぞれ、出力すべきデータ単位ごとに連続するアドレスに記憶し、外部から供給される試験用パターン選択信号により、出力すべき試験用データが指定される試験用データ記憶部と、前記試験用パターン選択信号に基づいて、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を生成するアドレス信号生成部とを備える。
【００１９】
また、前記アドレス信号生成部は、クロック信号、水平同期信号、２分周水平同期信号、垂直同期信号及び６４分周垂直同期信号を出力するタイマ回路と、前記試験用パターン選択信号に基づいて、前記クロック信号、前記水平同期信号又は前記垂直同期信号を選択する第１のセレクタと、前記試験用パターン選択信号に基づいて、前記２分周水平同期信号又は前記６４分周垂直同期信号を選択する第２のセレクタと、被カウント信号入力端子に前記第１のセレクタの出力信号が与えられ、アップ／ダウン制御信号入力端子に前記第２のセレクタの出力信号が与えられ、出力端子に、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を出力するアップ／ダウン・カウンタを備える。
【００２０】
第２の発明においても、液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えているので、データドライバのほかに、試験用パターンを表示するに必要な試験用データを生成する表示試験器が不要となる。
【００２１】
【発明の実施の形態】
以下、図１〜図５１を参照して、本発明の実施の第１形態及び第２形態について説明する。
【００２２】
第１の形態・・図１〜図２７
図１は、本発明の実施の第１形態の要部を示す回路図である。本発明の実施の第１形態は、外部から供給される表示データＤＡＴＡをデータレジスタ部２に供給する代わりに、垂直同期信号ＶＳ、水平同期信号ＨＳ又はクロック信号ＣＬＫに基づいて、試験用パターンを表示するに必要な６ビット構成Ｄ０〜Ｄ５の試験用データＴＤＡＴＡを発生する試験用データ発生部９を設け、試験用データＴＤＡＴＡをデータレジスタ部２に供給するようにし、その他については、図５２に示す従来のデータドライバと同様に構成したものである。
【００２３】
図２は試験用データ発生部９の構成を示す回路図である。図２中、１０は垂直同期信号ＶＳ、水平同期信号ＨＳ又はクロック信号ＣＬＫに基づいて、試験用データＴＤＡＴＡとして、横縞パターン表示データ又は縦縞パターン表示データ、横グレースケール・パターン表示データ、縦グレースケール・パターン表示データ、市松パターン表示データ、全面ベタ・パターン表示データを生成する試験用データ生成部である。
【００２４】
また、試験用データ生成部１０において、１１は垂直同期信号ＶＳが被カウント信号として被カウント信号入力端子ＩＮに入力される１２ビット・カウンタであり、Ｑ０〜Ｑ１１は、それぞれ１ビット目から１２ビット目のカウント値が出力される出力端子である。なお、この例では、出力端子Ｑ０〜Ｑ５は使用されず、出力端子Ｑ６〜Ｑ１１のみが使用される。
【００２５】
図３は１２ビット・カウンタ１１の動作を示す波形図であり、図３（Ａ）は被カウント信号入力端子ＩＮに入力される垂直同期信号ＶＳ及び出力端子Ｑ０〜Ｑ６の論理レベルを示しており、図３（Ｂ）は出力端子Ｑ６〜Ｑ１１に出力される出力信号を時間軸を縮小して示している。
【００２６】
また、図２において、１２は水平同期信号ＨＳ又はクロック信号ＣＬＫが被カウント信号として被カウント信号入力端子ＩＮに入力され、１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号がアップ／ダウン制御信号としてアップ／ダウン制御信号入力端子Ｕ／Ｄに入力される６ビット・アップ／ダウン・カウンタであり、Ｑ０〜Ｑ５はそれぞれ１ビット目から６ビット目のカウント値が出力される出力端子である。
【００２７】
なお、６ビット・アップ／ダウン・カウンタ１２は、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベルを「０」とされる場合には、アップ・カウント動作を行い、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベルを「１」とされる場合には、ダウン・カウント動作を行うように構成されている。
【００２８】
図４は６ビット・アップ／ダウン・カウンタ１２の動作を示す波形図であり、図４（Ａ）は水平同期信号ＨＳについてアップ・カウントしている場合（Ｕ／Ｄ＝「０」の場合）における出力端子Ｑ０〜Ｑ６の論理レベル、図４（Ｂ）は水平同期信号ＨＳについてダウン・カウントしている場合（Ｕ／Ｄ＝「１」の場合）における出力端子Ｑ０〜Ｑ６の論理レベルを示している。
【００２９】
ここに、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮに水平同期信号ＨＳが入力される場合には、１２ビット・カウンタ１１と、６ビット・アップ／ダウン・カウンタ１２とで、横グレースケール・パターンを表示するに必要な横グレースケール・パターン表示データを生成する横グレースケール・パターン表示データ生成部を構成することになる。
【００３０】
これに対して、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮにクロック信号ＣＬＫが入力される場合には、１２ビット・カウンタ１１と、６ビット・アップ／ダウン・カウンタ１２とで、縦グレースケール・パターンを表示するに必要な縦グレースケール・パターン表示データを生成する縦グレースケール・パターン表示データ生成部を構成することになる。
【００３１】
また、図２において、１３は逆相出力端子／Ｑをデータ入力端子Ｄに接続され、水平同期信号ＨＳがクロック信号入力端子Ｃに入力される１／２分周器を構成するＤフリップフロップ回路である。
【００３２】
また、１４は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号とＤフリップフロップ回路１３の正相出力端子Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路である。
【００３３】
また、１５は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号を反転するＮＯＴ回路、１６はＮＯＴ回路１５の出力信号とＤフリップフロップ回路１３の逆相出力端子／Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路、１７はＡＮＤ回路１４の出力信号とＡＮＤ回路１６の出力信号とをＯＲ処理するＯＲ回路である。
【００３４】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１３と、ＡＮＤ回路１４、１６と、ＮＯＴ回路１５と、ＯＲ回路１７とで、横縞パターンを表示するに必要な横縞パターン表示データを生成する横縞パターン表示データ生成部が構成されている。
【００３５】
また、１８は逆相出力端子／Ｑをデータ入力端子Ｄに接続され、クロック信号ＣＬＫがクロック信号入力端子Ｃに入力される１／２分周器を構成するＤフリップフロップ回路である。
【００３６】
また、１９は１２ビット・カウンタ回路１１の出力端子Ｑ６に出力される出力信号とＤフリップフロップ回路１８の正相出力端子Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路である。
【００３７】
また、２０は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号を反転するＮＯＴ回路、２１はＮＯＴ回路２０の出力信号とＤフリップフロップ回路１８の逆相出力端子／Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路、２２はＡＮＤ回路１９の出力信号とＡＮＤ回路２１の出力信号とをＯＲ処理するＯＲ回路である。
【００３８】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１８と、ＡＮＤ回路１９、２１と、ＮＯＴ回路２０と、ＯＲ回路２２とで、縦縞パターンを表示するに必要な縦縞パターン表示データを生成する縦縞パターン表示データ生成部が構成されている。
【００３９】
また、２３はＤフリップフロップ回路１３の正相出力端子Ｑに出力される出力信号とＤフリップフロップ回路１８の正相出力端子Ｑに出力される出力信号とをＥＯＲ（排他的論理和）処理するＥＯＲ回路、２４は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号とＥＯＲ回路２３の出力信号とをＥＯＲ処理するＥＯＲ回路である。
【００４０】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１３、１８と、ＥＯＲ回路２３、２４とで、市松パターンを表示するに必要な市松パターン表示データを生成する市松パターン表示データ生成部が構成されている。
【００４１】
また、１２ビット・カウンタ１１により、全面ベタ・パターンを表示するに必要な全面ベタ・パターン表示データを生成する全面ベタ・パターン表示データ生成部が構成されている。
【００４２】
また、２５はセレクタであり、ＸＡ０〜ＸＡ５、ＸＢ０〜ＸＢ５、ＸＣ０〜ＸＣ５、ＸＤ０〜ＸＤ５、ＸＥ０〜ＸＥ５は入力端子、Ｑ０〜Ｑ５は出力端子、ＳＬ０、ＳＬ１、ＳＬ２はセレクト制御信号である。
【００４３】
なお、入力端子ＸＡ０〜ＸＡ５には６ビット・アップ／ダウン・カウンタ６の出力端子Ｑ０〜Ｑ５に出力される出力信号が入力され、入力端子ＸＢ０〜ＸＢ５にはＯＲ回路１７の出力信号が入力され、入力端子ＸＣ０〜ＸＣ５にはＯＲ回路２２の出力信号が入力され、入力端子ＸＤ０〜ＸＤ５にはＥＯＲ回路２４の出力信号が入力され、入力端子ＸＥ０〜ＸＥ５には１２ビット・カウンタ１１の出力端子Ｑ６〜Ｑ１１に出力される出力信号が入力される。
【００４４】
ここに、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」とされる場合には、入力端子ＸＡ０〜ＸＡ５が選択され、入力端子ＸＡ０〜ＸＡ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４５】
また、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「０」、ＳＬ２＝「０」とされる場合には、入力端子ＸＢ０〜ＸＢ５が選択され、入力端子ＸＢ０〜ＸＢ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４６】
また、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「１」、ＳＬ２＝「０」とされる場合には、入力端子ＸＣ０〜ＸＣ５が選択され、入力端子ＸＣ０〜ＸＣ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４７】
また、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「１」、ＳＬ２＝「０」とされる場合には、入力端子ＸＤ０〜ＸＤ５が選択され、入力端子ＸＤ０〜ＸＤ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４８】
また、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「１」とされる場合には、入力端子ＸＥ０〜ＸＥ５が選択され、入力端子ＸＥ０〜ＸＥ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４９】
このように構成された本発明の実施の第１形態を使用する場合には、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、横グレースケール・パターン、縦グレースケール・パターン、横縞パターン、縦縞パターン、市松パターン、全面ベタ・パターンの６種類のパターンを選択的に表示することができる。
【００５０】
ここに、試験用パターンとして、横グレースケール・パターンを表示する場合には、図５に示すように、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮに水平同期信号ＨＳを入力すると共に、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＡ０〜ＸＡ５を選択するようにする。
【００５１】
このようにすると、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、水平同期信号ＨＳをアップ・カウントすることになる。
【００５２】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１水平期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００５３】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００５４】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図６（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］、［００００００］、［１０００００］、［０１００００］・・・に対応する階調電圧を供給することができるので、図６（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に横グレースケール・パターンを表示することができる。
【００５５】
これに対して、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、水平同期信号ＨＳをダウン・カウントすることになる。
【００５６】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１水平期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００５７】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００５８】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図７（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［０１１１１１］、［１０１１１１］、［００１１１１］・・・［１０００００］、［００００００］、［１１１１１１］、［０１１１１１］、［１０１１１１］・・・に対応する階調電圧を供給することができるので、図７（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図６（Ｂ）に示す横グレースケール・パターンと表示極性を逆にする横グレースケール・パターンを表示することができる。
【００５９】
また、試験用パターンとして、縦グレースケール・パターンを表示する場合には、図８に示すように、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮにクロック信号ＣＬＫを入力すると共に、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＡ０〜ＸＡ５を選択するようにする。
【００６０】
このようにすると、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、クロック信号ＣＬＫをアップ・カウントすることになる。
【００６１】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、クロック信号ＣＬＫの一周期、いわゆる、１ドット期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００６２】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００６３】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図９（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］、［００００００］、［１０００００］、［０１００００］・・・に対応する階調電圧を供給することができるので、図９（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦グレースケール・パターンを表示することができる。
【００６４】
これに対して、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、クロック信号ＣＬＫをダウン・カウントすることになる。
【００６５】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１ドット期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００６６】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００６７】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図１０（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［０１１１１１］、［１０１１１１］、［００１１１１］・・・［１０００００］、［００００００］、［１１１１１１］、［０１１１１１］、［１０１１１１］・・・に対応する階調電圧を供給することができるので、図１０（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図９（Ｂ）に示す縦グレースケール・パターンと表示極性を逆にする縦グレースケール・パターンを表示することができる。
【００６８】
また、試験用パターンとして、横縞パターンを表示する場合には、図１１に示すように、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＢ０〜ＸＢ５を選択するようにする。
【００６９】
ここに、図１２は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図１２（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１２（Ｂ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図１２（Ｃ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図１２（Ｄ）はＤフリップフロップ１３の逆相出力端子／Ｑの論理レベル、図１２（Ｅ）はＡＮＤ回路１４の出力信号、図１２（Ｆ）はＡＮＤ回路１６の出力信号、図１２（Ｇ）はＯＲ回路１７の出力信号を示している。
【００７０】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間においては、ＯＲ回路１７の出力信号の論理レベルは、１水平期間ごとに、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、このような変化が繰り返されることになる。
【００７１】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００７２】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図１３（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、表示試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図１３（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に横縞パターンを表示することができる。
【００７３】
また、図１４は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図１４（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１４（Ｂ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図１４（Ｃ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図１４（Ｄ）はＤフリップフロップ１３の逆相出力端子／Ｑの論理レベル、図１４（Ｅ）はＡＮＤ回路１４の出力信号、図１４（Ｆ）はＡＮＤ回路１６の出力信号、図１４（Ｇ）はＯＲ回路１７の出力信号を示している。
【００７４】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間においては、ＯＲ回路１７の出力信号の論理レベルは、１水平期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００７５】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００７６】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図１５（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、表示試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、図１５（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１３（Ｂ）に示す横縞パターンと表示極性を逆とする横縞パターンを表示することができる。
【００７７】
また、試験用パターンとして、縦縞パターンを表示する場合には、図１６に示すように、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「１」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＣ０〜ＸＣ５を選択するようにする。
【００７８】
ここに、図１７は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図１７（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１７（Ｂ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図１７（Ｃ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図１７（Ｄ）はＤフリップフロップ１８の逆相出力端子／Ｑの論理レベル、図１７（Ｅ）はＡＮＤ回路１９の出力信号、図１７（Ｆ）はＡＮＤ回路２１の出力信号、図１７（Ｇ）はＯＲ回路２２の出力信号を示している。
【００７９】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間においては、ＯＲ回路２２の出力信号の論理レベルは、１ドット期間ごとに、「０」→「１」→「０」→［１］→・・・→［０］→［１］と変化し、このような変化が繰り返されることになる。
【００８０】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００８１】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図１８（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図１８（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦縞パターンを表示することができる。
【００８２】
また、図１９は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図１９（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１９（Ｂ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図１９（Ｃ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図１９（Ｄ）はＤフリップフロップ１８の逆相出力端子／Ｑの論理レベル、図１９（Ｅ）はＡＮＤ回路１９の出力信号、図１９（Ｆ）はＡＮＤ回路２１の出力信号、図１９（Ｇ）はＯＲ回路２２の出力信号を示している。
【００８３】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間においては、ＯＲ回路２２の出力信号の論理レベルは、１ドット期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００８４】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００８５】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図２０（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、アクティブマトリクス方式の液晶表示パネルの表示面２７には、図２０（Ｂ）に示すように、図１８（Ｂ）に示す縦縞パターンと表示極性を逆にする縦縞パターンを表示することができる。
【００８６】
また、試験用パターンとして、市松パターンを表示する場合には、図２１に示すように、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「１」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＤ０〜ＸＤ５を選択するようにする。
【００８７】
ここに、図２２は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図２２（Ａ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図２２（Ｂ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図２２（Ｃ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図２２（Ｄ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図２２（Ｅ）はＥＯＲ回路２３の出力信号、図２２（Ｆ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図２２（Ｇ）はＥＯＲ回路２４の出力信号を示している。
【００８８】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間における奇数水平期間においては、ＥＯＲ回路２４の出力信号の論理レベルは、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、偶数水平期間においては、ＥＯＲ回路２４の出力信号は、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００８９】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、奇数水平期間においては、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、偶数水平期間においては、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００９０】
したがって、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図２３（Ａ）に示すように、奇数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができ、偶数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、図２３（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に市松パターンを表示することができる。
【００９１】
また、図２４は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図２４（Ａ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図２４（Ｂ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図２４（Ｃ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図２４（Ｄ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図２４（Ｅ）はＥＯＲ回路２３の出力信号、図２４（Ｆ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図２４（Ｇ）はＥＯＲ回路２４の出力信号を示している。
【００９２】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間における奇数水平期間においては、ＥＯＲ回路２４の出力信号は、１ドット期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、偶数水平期間においては、ＥＯＲ回路２４の出力信号は、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、このような変化が繰り返されることになる。
【００９３】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、奇数水平期間においては、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→→［００００００］と変化し、偶数水平期間においては、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９４】
したがって、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図２５（Ａ）に示すように、奇数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができ、偶数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図２５（Ｂ）に示すように、アクティブマトリクス方式液晶表示パネルの表示面２７に、図２３（Ｂ）に示す市松パターンと表示極性を逆とする市松パターンを表示することができる。
【００９５】
また、試験用パターンとして、全面ベタ・パターンを表示する場合には、図２６に示すように、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「１」として、セレクタ２５においては、入力端子ＸＥ０〜ＸＥ５を選択するようにする。
【００９６】
ここに、１２ビット・カウンタ１１は、図３に示すように動作するので、この場合には、１２ビット・カウンタ１１の出力端子Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１の論理レベルは、６４垂直期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９７】
したがって、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、６４垂直期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９８】
この結果、図２７（Ａ）に示すように、第１〜第６４フレーム、第６５〜第１２８フレーム、第１２９〜第１９２フレーム、第１９３〜第２５６フレーム・・・第３９６９〜第４０３２フレーム、第４０３３〜第４０９６フレームにおいては、それぞれ、全画素電極に対して試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］に対応する階調電圧を供給することができるので、図２７（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、６４垂直期間ごとに階調を変化させて全面ベタ・パターンを表示することができる。
【００９９】
なお、１２ビット・カウンタ１１の出力端子Ｑ６〜Ｑ１１に出力される出力信号を反転する場合には、図２７（Ｂ）に示す全面ベタ・パターンと階調変化の方向を逆にする全面ベタ・パターンを表示することができる。
【０１００】
このように本発明の実施の第１形態によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、横縞パターン、縦縞パターン、横グレースケール・パターン、縦グレースケール・パターン、市松パターン及び全面ベタ・パターンを選択的に表示することができるので、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【０１０１】
第２形態・・図２８〜図５１
本発明の実施の第２形態は、図１に示す本発明の実施の第１形態が備える試験用データ発生部９の代わりに、図２８に示す試験用データ発生部を設け、その他については、本発明の実施の第１形態と同様に構成したものである。
【０１０２】
ここに、図２８に示す試験用データ発生部は、選択により、試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）として、縦縞パターン、横縞パターン、縦グレースケール・パターン、横グレースケール・パターン、全面ベタ・パターン、市松パターンを表示するための試験用データを発生するものである。
【０１０３】
図２８中、３０は試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）を記憶するＲＯＭであり、Ａ０〜Ａ８はアドレス信号入力端子、Ｑ０〜Ｑ５は試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）が出力されるデータ出力端子である。
【０１０４】
図２９はＲＯＭ３０が記憶する試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）の内容を示す図であり、この図では、アドレスＡ８〜Ａ０及び試験用データＤ５〜Ｄ０は、１６進数で示している。
【０１０５】
即ち、ＲＯＭ３０においては、アドレス０００ｈ〜０３Ｆｈは、試験用データとして縦縞パターン表示データを記憶する部分とされており、アドレス０００ｈ、００１ｈ、００２ｈ・・・、０３Ｅｈ、０３Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１０６】
また、アドレス０４０ｈ〜０７Ｆｈは、試験用データとして横縞パターン表示データを記憶する部分とされており、アドレス０４０ｈ、０４１ｈ、０４２ｈ・・・０７Ｅｈ、０７Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１０７】
また、アドレス０８０ｈ〜０ＢＦｈは、試験用データとして縦グレースケール・パターン表示データを記憶する部分とされており、アドレス０８０ｈ、０８１ｈ、０８２ｈ・・・０ＢＥｈ、０ＢＦｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１０８】
また、アドレス０Ｃ０ｈ〜０ＦＦｈは、試験用データとして横グレースケール・パターン表示データを記憶する部分とされており、アドレス０Ｃ０ｈ、０Ｃ１ｈ、０Ｃ２ｈ・・・０ＦＥｈ、０ＦＦｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１０９】
また、アドレス１００ｈ〜１３Ｆｈは、試験用データとして全面ベタ・パターン表示データを記憶する部分とされており、アドレス１００ｈ、１０１ｈ、１０２ｈ・・・１３Ｅｈ、１３Ｆｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１１０】
また、アドレス１４０ｈ〜１７Ｆｈは、試験用データとして市松パターン表示データを記憶する部分とされており、アドレス１４０ｈ、１４１ｈ、１４２ｈ・・・１７Ｅｈ、１７Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１１１】
また、図２８中、３１、３２、３３は外部から供給される試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５が入力される試験用パターン選択信号入力端子であり、図３０は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、選択される試験用パターンとの関係を示す図である。
【０１１２】
即ち、この例では、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」とされる場合には、試験用パターンとして縦縞パターンが選択されることになる。
【０１１３】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」とされる場合には、試験用パターンとして横縞パターンが選択されることになる。
【０１１４】
また、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」とされる場合には、試験用パターンとして縦グレースケール・パターンが選択されることになる。
【０１１５】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」とされる場合には、試験用パターンとして横グレースケール・パターンが選択されることになる。
【０１１６】
また、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」とされる場合には、試験用パターンとして全面ベタ・パターンが選択されることになる。
【０１１７】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」とされる場合には、試験用パターンとして市松パターンが選択されることになる。
【０１１８】
また、図２８において、３４はクロック信号ＣＬＫ、水平同期信号ＨＳ、水平同期信号ＨＳを１／２に分周した２分周水平同期信号２ＨＳ、垂直同期信号ＶＳ及び垂直同期信号ＶＳを１／６４に分周した６４分周垂直同期信号６４ＶＳを出力するタイマ回路である。
【０１１９】
ここに、図３１はタイマ回路３４が出力するクロック信号ＣＬＫ、水平同期信号ＨＳ、２分周水平同期信号２ＨＳ、垂直同期信号ＶＳ及び６４分周垂直同期信号６４ＶＳを示す波形図である。
【０１２０】
また、図２８において、３５は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５をセレクト制御信号として、タイマ回路３４から出力されるクロック信号ＣＬＫ、水平同期信号ＨＳ又は垂直同期信号ＶＳを選択して出力するセレクタであり、図３２は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、セレクタ３５から出力される信号との関係を示す図である。
【０１２１】
即ち、セレクタ３５は、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合にはクロック信号ＣＬＫを選択し、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」の場合には水平同期信号ＨＳを選択し、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には垂直同期信号ＶＳを選択するように構成されている。
【０１２２】
また、図２８において、３６は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５をセレクト制御信号として、タイマ回路３４から出力される２分周水平同期信号２ＨＳ又は６４分周垂直同期信号６４ＶＳを選択して出力するセレクタであり、図３３は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、セレクタ３５から出力される信号との関係を示す図である。
【０１２３】
即ち、セレクタ３６は、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には６４分周垂直同期信号６４ＶＳを選択し、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には２分周水平同期信号２ＨＳを選択するように構成されている。
【０１２４】
また、図２８において、３７はセレクタ３５から出力されるクロック信号ＣＬＫ、水平同期信号ＨＳ又は垂直同期信号ＶＳを被カウント信号として被カウント信号入力端子ＩＮに入力され、セレクタ３６から出力される２分周水平同期信号２ＨＳ又は６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号としてアップ／ダウン制御信号入力端子Ｕ／Ｄに入力される６ビット・アップ／ダウン・カウンタであり、Ｑ０〜Ｑ５は１ビット目から６ビット目のカウント値を出力する出力端子である。
【０１２５】
なお、この６ビット・アップ／ダウン・カウンタ３７は、図２に示す６ビット・アップ／ダウン・カウンタ１２と同様に構成されており、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベル＝「０」とされる場合にはアップ・カウント動作を行い、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベル＝「１」とされる場合にはダウン・カウント動作を行う。
【０１２６】
また、この例では、タイマ回路３４と、セレクタ３５と、セレクタ３６と、６ビット・アップ／ダウン・カウンタ３７とでアドレス信号生成部が構成されており、６ビット・アップ／ダウン・カウンタ３７の出力端子Ｑ０〜Ｑ５は、それぞれ、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ５に接続され、試験用パターン選択信号入力端子３１〜３３は、それぞれ、ＲＯＭ３０のアドレス信号入力端子Ａ６〜Ａ８に接続されている。
【０１２７】
このように構成された試験用データ発生部を備える本発明の実施の第２形態を使用する場合には、アクティブマトリクス方式の液晶表示パネルに、試験用パターンとして、縦縞パターン、横縞パターン、縦グレースケール・パターン、横グレースケール・パターン、全面ベタ・パターン又は市松パターンを選択的に表示することができる。
【０１２８】
ここに、試験用パターンとして、縦縞パターンを表示する場合には、図３４に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」とする。
【０１２９】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１３０】
図３５及び図３６は、この場合における動作を説明するための波形図であり、図３５は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図３６は６４分周垂直同期信号６４ＶＳの論理レベル＝「１」の場合を示している。
【０１３１】
ここに、図３５（Ａ）、図３６（Ａ）は６４分周垂直同期信号６４ＶＳ、図３５（Ｂ）、図３６（Ｂ）はクロック信号ＣＬＫ、図３５（Ｃ）、図３６（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図３５（Ｄ）、図３６（Ｄ）はアクセスされるアドレスＡＤＤ、図３５（Ｅ）、図３６（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１３２】
なお、図３５（Ｄ）、図３６（Ｄ）に示すアドレスＡＤＤ及び図３５（Ｅ）、図３６（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１３３】
即ち、図３５に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、１２ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３５（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３５（Ｄ）に示すように、１ドット期間ごとに、０００ｈ→００１ｈ→００２ｈ→・・・→０３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１３４】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１３５】
したがって、第１垂直ラインの画素電極に対して、アドレス０００ｈの試験用データに対応する階調電圧を供給するように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図１８に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、縦縞パターンを表示することができる。
【０１３６】
これに対して、図３６に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３６（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３６（Ｄ）に示すように、１ドット期間ごとに、０３Ｆｈ→０３Ｅｈ→０３Ｄｈ→・・・→０００ｈと変化し、このような変化が繰り返されることになる。
【０１３７】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１３８】
したがって、第１垂直ラインの画素電極に対して、アドレス０３Ｆｈの試験用データに対応する階調電圧を供給するように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図２０に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１８に示す縦縞パターンと表示極性を逆にする縦縞パターンを表示することができる。
【０１３９】
また、試験用パターンとして、横縞パターンを表示する場合には、図３７に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」とする。
【０１４０】
このようにすると、セレクタ３５は、水平同期信号ＨＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、水平同期信号ＨＳをカウントすることになる。
【０１４１】
図３８及び図３９は、この場合における動作を説明するための波形図であり、図３８は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図３９は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１４２】
ここに、図３８（Ａ）、図３９（Ａ）は６４分周垂直同期信号６４ＶＳ、図３８（Ｂ）、図３９（Ｂ）は水平同期信号ＨＳ、図３８（Ｃ）、図３９（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図３８（Ｄ）、図３９（Ｄ）はアクセスされるアドレスＡＤＤ、図３８（Ｅ）、図３９（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１４３】
なお、図３８（Ｄ）、図３９（Ｄ）に示すアドレスＡＤＤ及び図３８（Ｅ）、図３９（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１４４】
即ち、図３８に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３８（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３８（Ｄ）に示すように、１水平期間ごとに、０４０ｈ→０４１ｈ→０４２ｈ→・・・→０７Ｆｈと変化し、このような変化が繰り返されることになる。
【０１４５】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１４６】
したがって、第１水平ラインの画素電極に対して、アドレス０４０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図１３に示すと同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に横縞パターンを表示することができる。
【０１４７】
これに対して、図３９に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３９（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３９（Ｄ）に示すように、１水平期間ごとに、０７Ｆｈ→０７Ｅｈ→０７Ｄｈ→・・・→０４０ｈと変化し、このような変化が繰り返されることになる。
【０１４８】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１４９】
したがって、第１水平ラインの画素電極に対して、アドレス０７Ｆｈの試験用データが供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図１５に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１３に示す横縞パターンと表示極性を逆にする横縞パターンを表示することができる。
【０１５０】
また、試験用パターンとして、縦グレースケール・パターンを表示する場合には、図４０に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」とする。
【０１５１】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１５２】
図４１及び図４２は、この場合における動作を説明するための波形図であり、図４１は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４２は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１５３】
ここに、図４１（Ａ）、図４２（Ａ）は６４分周垂直同期信号６４ＶＳ、図４１（Ｂ）、図４２（Ｂ）はクロック信号ＣＬＫ、図４１（Ｃ）、図４２（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４１（Ｄ）、図４２（Ｄ）はアクセスされるアドレスＡＤＤ、図４１（Ｅ）、図４２（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１５４】
なお、図４１（Ｄ）、図４２（Ｄ）に示すアドレスＡＤＤ及び図４１（Ｅ）、図４２（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１５５】
即ち、図４１に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４１（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４１（Ｄ）に示すように、１ドット期間ごとに、０８０ｈ→０８１ｈ→０８２ｈ→・・・→０ＢＦｈと変化し、このような変化が繰り返されることになる。
【０１５６】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１５７】
したがって、第１垂直ラインの画素電極に対して、アドレス０８０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図９に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦グレースケール・パターンを表示することができる。
【０１５８】
これに対して、図４２に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４２（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４２（Ｄ）に示すように、１ドット期間ごとに、０ＢＦｈ→０ＢＥｈ→０ＢＤｈ→・・・→０８０ｈと変化し、このような変化が繰り返されることになる。
【０１５９】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１６０】
したがって、第１垂直ラインの画素電極に対して、アドレス０ＢＦｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図１０に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図９に示す縦グレースケール・パターンと表示極性を逆にする縦グレースケール・パターンを表示することができる。
【０１６１】
また、試験用パターンとして、横グレースケール・パターンを表示する場合には、図４３に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」とする。
【０１６２】
このようにすると、セレクタ３５は、水平同期信号ＨＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、水平同期信号ＣＬＫをカウントすることになる。
【０１６３】
図４４及び図４５は、この場合における動作を説明するための波形図であり、図４４は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４５は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１６４】
ここに、図４４（Ａ）、図４５（Ａ）は６４分周垂直同期信号６４ＶＳ、図４４（Ｂ）、図４５（Ｂ）は水平同期信号ＨＳ、図４４（Ｃ）、図４５（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４４（Ｄ）、図４５（Ｄ）はアクセスされるアドレスＡＤＤ、図４４（Ｅ）、図４５（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１６５】
なお、図４４（Ｄ）、図４５（Ｄ）に示すアドレスＡＤＤ及び図４４（Ｅ）、図４５（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１６６】
即ち、図４４に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになり、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４４（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４４（Ｄ）に示すように、１水平期間ごとに、０Ｃ０ｈ→０Ｃ１ｈ→０Ｃ２ｈ→・・・→０ＦＦｈと変化し、このような変化が繰り返されることになる。
【０１６７】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、この変化が繰り返されることになる。
【０１６８】
したがって、第１水平ラインの画素電極に対して、アドレス０Ｃ０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図６に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に横グレースケール・パターンを表示することができる。
【０１６９】
これに対して、図４５に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４５（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４５（Ｄ）に示すように、１水平期間ごとに、０ＦＦｈ→０ＦＥｈ→０ＦＤｈ→・・・→０Ｃ０ｈと変化し、このような変化が繰り返されることになる。
【０１７０】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、この変化が繰り返されることになる。
【０１７１】
したがって、第１水平ラインの画素電極に対して、アドレス０ＦＦｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図７に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図６に示す横グレースケールと表示極性を逆にする横グレースケールを表示することができる。
【０１７２】
試験用パターンとして、全面ベタ・パターンを表示する場合には、図４６に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」とする。
【０１７３】
このようにすると、セレクタ３５は、垂直同期信号ＶＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、垂直同期信号ＶＳをカウントすることになる。
【０１７４】
図４７及び図４８は、この場合における動作を説明するための波形図であり、図４７は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４８は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１７５】
ここに、図４７（Ａ）、図４８（Ａ）は６４分周垂直同期信号６４ＶＳ、図４７（Ｂ）、図４８（Ｂ）は垂直同期信号ＶＳ、図４７（Ｃ）、図４８（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４７（Ｄ）、図４８（Ｄ）はアクセスされるアドレスＡＤＤ、図４７（Ｅ）、図４８（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１７６】
なお、図４７（Ｄ）、図４８（Ｄ）に示すアドレスＡＤＤ及び図４７（Ｅ）、図４８（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で示している。
【０１７７】
即ち、図４７に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４７（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４７（Ｄ）に示すように、１垂直期間ごとに、１００ｈ→１０１ｈ→１０２ｈ→・・・→１３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１７８】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１垂直期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１７９】
したがって、６４分周垂直同期信号６４ＶＳが「０」の期間、図２７に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、６４垂直期間ごとに階調を変化させる全面ベタ・パターンを表示することができる。
【０１８０】
これに対して、図４８に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４８（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４８（Ｄ）に示すように、１垂直期間ごとに、１３Ｆｈ→１３Ｅｈ→１３Ｄｈ→・・・→１００ｈと変化し、このような変化が繰り返されることになる。
【０１８１】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１垂直期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１８２】
したがって、６４分周垂直同期信号６４ＶＳが「１」の期間、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図２７に示す全面ベタ・パターンと階調変化の方向を逆にする全面ベタ・パターンを表示することができる。
【０１８３】
また、試験用パターンとして、市松パターンを表示する場合には、図４９に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」とする。
【０１８４】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、２分周水平同期信号２ＨＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、２分周水平同期信号２ＨＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１８５】
図５０及び図５１は、この場合における動作を説明するための波形図であり、図５０は２分周水平同期信号２ＨＳ＝「０」の場合、図５１は２分周水平同期信号２ＨＳ＝「１」の場合を示している。
【０１８６】
ここに、図５０（Ａ）、図５１（Ａ）は２分周水平同期信号２ＨＳ、図５０（Ｂ）、図５１（Ｂ）はクロック信号ＣＬＫ、図５０（Ｃ）、図５１（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図５０（Ｄ）、図５１（Ｄ）はアクセスされるアドレスＡＤＤ、図５０（Ｅ）、図５１（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１８７】
なお、図５０（Ｄ）、図５１（Ｄ）に示すアドレスＡＤＤ及び図５０（Ｅ）、図５１（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１８８】
即ち、図５０に示すように、２分周水平同期信号２ＨＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図５０（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図５０（Ｄ）に示すように、１水平期間ごとに、１４０ｈ→１４１ｈ→１４２ｈ→・・・→１７Ｆｈと変化し、このような変化が繰り返されることになる。
【０１８９】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１９０】
これに対して、図５１に示すように、２分周水平同期信号２ＨＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図５１（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図５１（Ｄ）に示すように、１水平期間ごとに、１７Ｆｈ→１７Ｅｈ→１７Ｄｈ→・・・→１４０ｈと変化し、このような変化が繰り返されることになる。
【０１９１】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→０ｈと変化し、このような変化が繰り返されることになる。
【０１９２】
したがって、例えば、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）＝００ｈ、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）＝３Ｆｈとなるように制御する場合には、図２３に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に市松パターンを表示することができる。
【０１９３】
このように本発明の実施の第２形態によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、縦グレースケール・パターン、横グレースケール・パターン、縦縞パターン、横縞パターン、全面ベタ・パターン及び市松パターンを選択的に表示することができるので、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【０１９４】
【発明の効果】
以上のように、本発明によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えるとしたことにより、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態の要部を示す回路図である。
【図２】本発明の実施の第１形態が備える試験用データ発生部の構成を示す回路図である。
【図３】本発明の実施の第１形態が備える試験用データ発生部が備える１２ビット・カウンタの動作を示す波形図である。
【図４】本発明の実施の第１形態が備える試験用データ発生部が備える６ビット・アップ／ダウン・カウンタの動作を示す波形図である。
【図５】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための回路図である。
【図６】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための図である。
【図７】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための図である。
【図８】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための回路図である。
【図９】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための図である。
【図１０】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための図である。
【図１１】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための回路図である。
【図１２】本発明の実施の第１形態を使用して横縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図１３】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための図である。
【図１４】本発明の実施の第１形態を使用して横縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図１５】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための図である。
【図１６】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための回路図である。
【図１７】本発明の実施の第１形態を使用して縦縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図１８】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための図である。
【図１９】本発明の実施の第１形態を使用して縦縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図２０】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための図である。
【図２１】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための回路図である。
【図２２】本発明の実施の第１形態を使用して市松パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図２３】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための図である。
【図２４】本発明の実施の第１形態を使用して市松パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図２５】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための図である。
【図２６】本発明の実施の第１形態を使用して全面ベタ・パターンを表示する場合を説明するための回路図である。
【図２７】本発明の実施の第１形態を使用して全面ベタ・パターンを表示する場合を説明するための図である。
【図２８】本発明の実施の第２形態が備える試験用データ発生部を示す回路図である。
【図２９】本発明の実施の第２形態が備えるＲＯＭの記憶内容を示す図である。
【図３０】本発明の実施の第２形態において、試験用パターン選択信号と、選択される試験用パターンとの関係を示す図である。
【図３１】本発明の実施の第２形態が備えるタイマ回路が出力する信号を示す波形図である。
【図３２】本発明の実施の第２形態において、試験用パターン選択信号と被カウント信号を出力するセレクタから出力される信号との関係を示す図である。
【図３３】本発明の実施の第２形態において、試験用パターン選択信号とアップ／ダウン制御信号を出力するセレクタから出力される信号との関係を示す図である。
【図３４】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための回路図である。
【図３５】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための波形図である。
【図３６】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための波形図である。
【図３７】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための回路図である。
【図３８】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための波形図である。
【図３９】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための波形図である。
【図４０】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための回路図である。
【図４１】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための波形図である。
【図４２】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための波形図である。
【図４３】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための回路図である。
【図４４】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための波形図である。
【図４５】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための波形図である。
【図４６】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための回路図である。
【図４７】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための波形図である。
【図４８】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための波形図である。
【図４９】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための回路図である。
【図５０】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための波形図である。
【図５１】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための波形図である。
【図５２】デジタル方式の従来のデータドライバの一例の要部を示す回路図である。
【符号の説明】
１シフトレジスタ部
２データレジスタ部
３ラッチ部
４デコーダ部
５階調電圧生成部
６セレクタ部
９試験用データ発生部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data driver for a liquid crystal display panel suitable for use in a display test of an active matrix liquid crystal display panel that performs display by causing each pixel arranged in a matrix to perform a storage operation.
[0002]
[Prior art]
An active matrix type liquid crystal display panel forms pixel electrodes in a matrix and is connected between data lines (signal electrodes), scan lines (scan electrodes), and data lines and pixel electrodes. A pixel electrode substrate (TFT substrate) formed with a TFT (thin film transistor) that forms a switching element whose conduction and non-conduction are controlled, and a common electrode substrate formed with a common electrode common to all pixel electrodes, The liquid crystal is sealed between the two.
[0003]
The peripheral circuit for driving the active matrix type liquid crystal display panel configured in this way includes a data driver that applies a gradation voltage necessary for image display to the data line, and the conduction and non-conduction of the TFT through the scan line. And a scan driver to be controlled.
[0004]
Then, the TFTs in each row are sequentially turned on via the scan lines of each row by the scan driver, and the gradation voltage applied from the data driver to the data lines is written to the pixel electrodes of each row via the turned-on TFTs. Is displayed.
[0005]
Here, the data driver can be roughly divided into an analog data driver to which an analog signal is supplied as display data from a display data supply source and a digital data driver to which a digital signal is supplied. FIG. 52 shows a main part of an example of a conventional digital data driver.
[0006]
In FIG. 52, reference numeral 1 denotes a start pulse SP supplied at a rate of one in one horizontal period that determines the start of fetching of display data DATA of 6-bit configuration D0 to D5 supplied from the display data supply source. The shift register unit sequentially outputs the display data capture signals SB1, SB2,... SB240 synchronized with the clock signal CLK by shifting in synchronization with the clock signal CLK.
[0007]
Reference numeral 2 denotes a data register section which is controlled by display data fetch signals SB1, SB2,... SB240 output from the shift register section 1 and sequentially fetches display data DATA for 240 pixels.
[0008]
Reference numeral 3 denotes a latch unit that latches display data DATA for 240 pixels fetched into the data register unit 2 under the control of the latch pulse LP, and reference numeral 4 denotes display data DATA for 240 pixels latched by the latch unit 3. A decoder unit for decoding.
[0009]
Reference numeral 5 denotes a gradation voltage generator for generating gradation voltages VB63, VB62... VB0 necessary for performing 64 gradation display from externally supplied DC voltages VA8, VA7.
[0010]
6 selects the grayscale voltages VB63, VB62... VB0 output from the grayscale voltage generator 5 based on the output of the decoder unit 4, and applies the grayscale voltage corresponding to the display data DATA to the active matrix. This is a selector unit that outputs the data lines DB1, DB2,.
[0011]
[Problems to be solved by the invention]
In order to guarantee the display quality of an active matrix liquid crystal display panel, it is necessary to perform a display test by displaying a test pattern. Conventionally, this display test is necessary to display a test pattern. This is done by preparing a display tester that generates test data, supplying the test data generated by this display tester to the data driver, and displaying the test pattern on an active matrix liquid crystal display panel. It was.
[0012]
However, when creating an active matrix type liquid crystal display panel with different operating conditions such as operating frequency, a display tester must be prepared for each, and the display tester itself must be tested. As a result, there has been a problem that a large amount of time and cost are required for the display test.
[0013]
In view of the above, the present invention eliminates the need for a display tester that generates test data necessary for displaying a test pattern, and performs a display test of an active matrix type liquid crystal display panel easily and at low cost. An object of the present invention is to provide a data driver of a liquid crystal display panel that can be used.
[0014]
[Means for Solving the Problems]
  In the present invention, the first invention forms pixel electrodes in a matrix, a data line, a scan line,SaidData line andSaidA first substrate connected between the pixel electrodes and forming a switching element that is controlled to be conductive or non-conductive through the scan line, and a common electrode common to all the pixel electrodes Of a liquid crystal display panel configured by enclosing a liquid crystal with a second substrate.SaidIn the data driver of the liquid crystal display panel that applies gradation voltage to the data line,SaidA test data generator for generating test data necessary to display a test pattern on the liquid crystal display panel; a grayscale voltage generator for generating a plurality of grayscale voltages having different voltage values;SaidFrom multiple gradation voltagesSaidSelect the gradation voltage corresponding to the test dataSaidThe gradation voltage selection unit to be applied to the data linePrepare.
[0015]
  The test data generation unit includes a full-color pattern display data generation unit that generates full-color pattern display data, and a grayscale pattern data that generates horizontal grayscale pattern display data or vertical grayscale pattern display data. A pattern display data generation unit, a horizontal stripe pattern display data generation unit that generates horizontal stripe pattern display data, a vertical stripe pattern display data generation unit that generates vertical stripe pattern display data, and a checkered pattern display data generation unit that generates checkered pattern display data And a selector for selecting any one of the whole solid pattern display data, the gray scale pattern display data, the horizontal stripe pattern display data, the vertical stripe pattern display data, and the checkered pattern display data..
[0016]
  The full-surface solid pattern display data generating unit is supplied with a vertical synchronizing signal at the counted signal input terminal, and outputs the full-surface solid pattern display data to the output terminals of the 7th to 12th bits. The grayscale display data generation unit is provided with a horizontal synchronization signal or a clock signal at the counted signal input terminal, and at the up / down control signal input terminal at the seventh bit output terminal of the 12-bit counter. A horizontal-striped pattern display data generation unit including a 6-bit up / down counter that outputs an output signal to be output and outputs the horizontal grayscale pattern display data or the vertical grayscale pattern display data to an output terminal; The first horizontal divided horizontal synchronizing signal having a complementary relationship by dividing the horizontal synchronizing signal by two and A first divide-by-2 circuit for outputting a divide-by-2 horizontal synchronizing signal, an output signal output to the output terminal of the seventh bit of the 12-bit counter, and the first divide-by-2 horizontal sync signal A first AND circuit that performs an AND process, a first NOT circuit that inverts an output signal output to an output terminal of the seventh bit of the 12-bit counter, and the second half-divided horizontal synchronization signal; A second AND circuit that ANDs the output signal of the first NOT circuit, and an OR process of the output signal of the first AND circuit and the output signal of the second AND circuit to display the horizontal stripe pattern A first OR circuit that outputs data, wherein the vertical stripe pattern display data generation unit divides the clock signal by two to obtain a complementary first divided clock signal and a divided second clock signal Second 2 to output signal A third AND circuit that AND-processes the output signal output to the output terminal of the seventh bit of the 12-bit counter and the first divided clock signal, and the 12-bit counter. A second NOT circuit that inverts an output signal output to the output terminal of the seventh bit, and a fourth AND that performs an AND process on the second divided clock signal and the output signal of the second NOT circuit. A checker pattern display data generating circuit, comprising: a second OR circuit that ORs the output signal of the third AND circuit and the output signal of the fourth AND circuit to output the vertical stripe pattern display data; Is output to the first EOR circuit that performs EOR processing on the first ½ frequency-divided horizontal synchronization signal and the first ½ frequency-divided clock signal, and the output terminal of the 7th bit of the 12-bit counter. Out A second EOR circuit that performs EOR processing on the force signal and the output signal of the first EOR circuit and outputs the checkerboard pattern display data.
[0017]
  In the first aspect of the invention, since the test data generating unit for generating the test data necessary for displaying the test pattern on the liquid crystal display panel is provided, the test pattern is displayed in addition to the data driver. A display tester for generating necessary test data is not required.
[0018]
  In the present invention, the second invention forms pixel electrodes in a matrix and is connected between a data line, a scan line, and the data line and the pixel electrode, and is conducted through the scan line. Liquid crystal configured by sealing liquid crystal between a first substrate formed with a switching element whose non-conduction is controlled and a second substrate formed with a common electrode common to all pixel electrodes. In a data driver of a liquid crystal display panel that applies a gradation voltage to the data line of the display panel, a test data generation unit that generates test data necessary for displaying a test pattern on the liquid crystal display panel, and a voltage value A gradation voltage generator that generates a plurality of gradation voltages with different levels, and a gradation that selects a gradation voltage corresponding to the test data from the plurality of gradation voltages and applies it to the data line The test data generation unit includes a plurality of types of tests necessary for displaying a horizontal grayscale pattern, a vertical grayscale pattern, a horizontal stripe pattern, a vertical stripe pattern, a checkered pattern, or a full-color pattern. The test data storage unit stores the data in consecutive addresses for each data unit to be output, and specifies the test data to be output by the test pattern selection signal supplied from the outside, and the test For accessing an address area in which the test data corresponding to the test pattern specified by the test pattern selection signal is stored in the address area of the test data storage unit based on the test pattern selection signal And an address signal generator for generating an address signal.
[0019]
  In addition, the address signal generation unit, based on the test pattern selection signal, a timer circuit that outputs a clock signal, a horizontal synchronization signal, a divide-by-2 horizontal synchronization signal, a vertical synchronization signal, and a divided-64 vertical synchronization signal Based on the first selector that selects the clock signal, the horizontal synchronization signal, or the vertical synchronization signal, and the test pattern selection signal, the divided-by-2 horizontal synchronization signal or the divided-by-64 vertical synchronization signal is selected. The output signal of the first selector is applied to the second selector and the counted signal input terminal, the output signal of the second selector is applied to the up / down control signal input terminal, and the test is applied to the output terminal. Of the address areas of the test data storage unit, the address areas storing test data corresponding to the test patterns specified by the test pattern selection signal Comprising an up / down counter for outputting an address signal for accessing the.
[0020]
  Also in the second aspect of the invention, since the test data generating unit for generating the test data necessary for displaying the test pattern on the liquid crystal display panel is provided, in addition to the data driver, the test pattern is displayed. A display tester for generating necessary test data is not required.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
The first and second embodiments of the present invention will be described below with reference to FIGS.
[0022]
First Embodiment FIG. 1 to FIG. 27
FIG. 1 is a circuit diagram showing a main part of a first embodiment of the present invention. In the first embodiment of the present invention, instead of supplying display data DATA supplied from the outside to the data register unit 2, a test pattern is generated based on the vertical synchronization signal VS, the horizontal synchronization signal HS, or the clock signal CLK. A test data generation unit 9 for generating test data TDATA having a 6-bit configuration D0 to D5 necessary for display is provided, and the test data TDATA is supplied to the data register unit 2, and the others are shown in FIG. The configuration is similar to the conventional data driver shown.
[0023]
FIG. 2 is a circuit diagram showing a configuration of the test data generation unit 9. In FIG. 2, reference numeral 10 denotes horizontal stripe pattern display data or vertical stripe pattern display data, horizontal gray scale pattern display data, vertical gray scale as test data TDATA based on the vertical synchronization signal VS, horizontal synchronization signal HS, or clock signal CLK. A test data generation unit that generates pattern display data, checkered pattern display data, and full-color pattern display data.
[0024]
In the test data generation unit 10, 11 is a 12-bit counter in which the vertical synchronizing signal VS is input as a counted signal to the counted signal input terminal IN, and Q0 to Q11 are 12 bits from the first bit, respectively. This is an output terminal for outputting the count value of the eye. In this example, the output terminals Q0 to Q5 are not used, and only the output terminals Q6 to Q11 are used.
[0025]
FIG. 3 is a waveform diagram showing the operation of the 12-bit counter 11, and FIG. 3A shows the vertical synchronization signal VS inputted to the counted signal input terminal IN and the logic levels of the output terminals Q0 to Q6. FIG. 3B shows the output signals output to the output terminals Q6 to Q11 with the time axis reduced.
[0026]
In FIG. 2, the horizontal synchronization signal HS or the clock signal CLK is input to the counted signal input terminal IN as the counted signal, and the output signal output to the output terminal Q6 of the 12-bit counter 11 is up / down. This is a 6-bit up / down counter input to the up / down control signal input terminal U / D as a control signal, and Q0 to Q5 are output terminals from which the count values of the first to sixth bits are output, respectively. is there.
[0027]
The 6-bit up / down counter 12 performs an up-count operation when the logic level of the up / down control signal input terminal U / D is set to “0”, and inputs the up / down control signal. When the logic level of the terminal U / D is set to “1”, a down count operation is performed.
[0028]
FIG. 4 is a waveform diagram showing the operation of the 6-bit up / down counter 12. FIG. 4A shows a case where the horizontal synchronization signal HS is counted up (when U / D = “0”). FIG. 4B shows the logic levels of the output terminals Q0 to Q6 when the horizontal synchronization signal HS is counted down (when U / D = “1”). ing.
[0029]
  Here, when the horizontal synchronizing signal HS is input to the counted signal input terminal IN of the 6-bit up / down counter 12, the 12-bit counter 11 and the 6-bit up / down counter 12 ,sidegrayscale·Next to display the patterngrayscale·Horizontal to generate pattern display datagrayscale·A pattern display data generation unit is configured.
[0030]
  On the other hand, when the clock signal CLK is input to the counted signal input terminal IN of the 6-bit up / down counter 12, the 12-bit counter 11, the 6-bit up / down counter 12, And verticalgrayscale·Vertical required to display the patterngrayscale·Vertical to generate pattern display datagrayscale·A pattern display data generation unit is configured.
[0031]
In FIG. 2, reference numeral 13 denotes a D flip-flop circuit that constitutes a 1/2 frequency divider in which the negative phase output terminal / Q is connected to the data input terminal D, and the horizontal synchronizing signal HS is input to the clock signal input terminal C. It is.
[0032]
An AND circuit 14 AND-processes the output signal output to the output terminal Q6 of the 12-bit counter 11 and the output signal output to the positive phase output terminal Q of the D flip-flop circuit 13.
[0033]
15 is a NOT circuit that inverts the output signal output to the output terminal Q6 of the 12-bit counter 11, and 16 is output to the output signal of the NOT circuit 15 and the negative phase output terminal / Q of the D flip-flop circuit 13. An AND circuit that AND-processes the output signal, and 17 is an OR circuit that OR-processes the output signal of the AND circuit 14 and the output signal of the AND circuit 16.
[0034]
  Here, a 12-bit counter 11, a D flip-flop circuit 13, AND circuits 14 and 16, a NOT circuit 15, and an OR circuit 17StreaksNext to display the patternStreaksHorizontal to generate pattern display dataStreaksA pattern display data generation unit is configured.
[0035]
Reference numeral 18 denotes a D flip-flop circuit that constitutes a 1/2 frequency divider in which the anti-phase output terminal / Q is connected to the data input terminal D and the clock signal CLK is input to the clock signal input terminal C.
[0036]
Reference numeral 19 denotes an AND circuit that AND-processes the output signal output to the output terminal Q6 of the 12-bit counter circuit 11 and the output signal output to the positive phase output terminal Q of the D flip-flop circuit 18.
[0037]
Reference numeral 20 denotes a NOT circuit for inverting the output signal output to the output terminal Q6 of the 12-bit counter 11. Reference numeral 21 denotes an output signal of the NOT circuit 20 and the reverse-phase output terminal / Q of the D flip-flop circuit 18. An AND circuit that AND-processes the output signal, and 22 is an OR circuit that OR-processes the output signal of the AND circuit 19 and the output signal of the AND circuit 21.
[0038]
  Here, a 12-bit counter 11, a D flip-flop circuit 18, AND circuits 19 and 21, a NOT circuit 20, and an OR circuit 22StreaksVertical required to display the patternStreaksVertical to generate pattern display dataStreaksA pattern display data generation unit is configured.
[0039]
Reference numeral 23 denotes an EOR (exclusive OR) process between the output signal output to the positive phase output terminal Q of the D flip-flop circuit 13 and the output signal output to the positive phase output terminal Q of the D flip-flop circuit 18. An EOR circuit 24 is an EOR circuit that EOR-processes the output signal output to the output terminal Q6 of the 12-bit counter 11 and the output signal of the EOR circuit 23.
[0040]
Here, the 12-bit counter 11, the D flip-flop circuits 13 and 18, and the EOR circuits 23 and 24 constitute a checkered pattern display data generation unit that generates checkered pattern display data necessary for displaying the checkered pattern. Has been.
[0041]
Further, the 12-bit counter 11 constitutes a full solid pattern display data generation unit that generates full solid pattern display data necessary for displaying a full solid pattern.
[0042]
Reference numeral 25 denotes a selector. XA0 to XA5, XB0 to XB5, XC0 to XC5, XD0 to XD5, XE0 to XE5 are input terminals, Q0 to Q5 are output terminals, and SL0, SL1, and SL2 are select control signals.
[0043]
The output signals output to the output terminals Q0 to Q5 of the 6-bit up / down counter 6 are input to the input terminals XA0 to XA5, and the output signal of the OR circuit 17 is input to the input terminals XB0 to XB5. The output signal of the OR circuit 22 is input to the input terminals XC0 to XC5, the output signal of the EOR circuit 24 is input to the input terminals XD0 to XD5, and the output terminal of the 12-bit counter 11 is input to the input terminals XE0 to XE5. An output signal output to Q6 to Q11 is input.
[0044]
Here, when the select control signals SL0 = “0”, SL1 = “0”, and SL2 = “0”, the input terminals XA0 to XA5 are selected, and the input terminals XA0 to XA5 and the output terminals Q0 to Q5 are selected. And are connected.
[0045]
When the select control signal SL0 = "1", SL1 = "0", and SL2 = "0", the input terminals XB0 to XB5 are selected, and the input terminals XB0 to XB5 and the output terminals Q0 to Q5 Is connected.
[0046]
When the select control signals SL0 = "0", SL1 = "1", and SL2 = "0", the input terminals XC0 to XC5 are selected, and the input terminals XC0 to XC5 and the output terminals Q0 to Q5 Is connected.
[0047]
When the select control signals SL0 = “1”, SL1 = “1”, and SL2 = “0”, the input terminals XD0 to XD5 are selected, and the input terminals XD0 to XD5 and the output terminals Q0 to Q5 Is connected.
[0048]
When the select control signal SL0 = "0", SL1 = "0", and SL2 = "1", the input terminals XE0 to XE5 are selected, and the input terminals XE0 to XE5 and the output terminals Q0 to Q5 Is connected.
[0049]
When the first embodiment of the present invention configured as described above is used, a horizontal gray scale pattern, a vertical gray scale pattern, a horizontal stripe pattern, a vertical stripe are used as test patterns on the active matrix type liquid crystal display panel. Six types of patterns can be selectively displayed: a pattern, a checkerboard pattern, and a full pattern.
[0050]
Here, when a horizontal gray scale pattern is displayed as a test pattern, the horizontal synchronizing signal HS is input to the counted signal input terminal IN of the 6-bit up / down counter 12, as shown in FIG. At the same time, the selector 25 selects the input terminals XA0 to XA5 with the select control signal SL0 = “0”, SL1 = “0”, and SL2 = “0”.
[0051]
In this way, during the period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as the first to 64th vertical periods, the 6-bit up / down counter 12 generates the horizontal synchronization signal HS. Will be counted up.
[0052]
That is, the logic levels of the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the 6-bit up / down counter 12 are [000000] → [100000] → [010000] → [110000] for each horizontal period. ] →... → [011111] → [111111], and such changes are repeated.
[0053]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is [000000] for each horizontal period. ] → [100000] → [010000] → [110000] →... → [011111] → [111111], and such changes are repeated.
[0054]
Therefore, when controlling so that the test data TDATA (D0, D1, D2, D3, D4, D5) of the first horizontal line = [000000], the first to 64th vertical periods, etc. In the period when the logic level of the output terminal Q6 of the counter 11 is “0”, as shown in FIG. 6A, the first, second, third, fourth... 63th, 64th, Test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [100000], [5] for each pixel electrode of the 65th, 66th, 67th horizontal lines. The gray scale voltages corresponding to 010000], [110000]... [011111], [111111], [000000], [100000], [010000]. As shown in), it can be displayed next to the gray-scale pattern on the display surface 27 of the liquid crystal display panel of active matrix type.
[0055]
On the other hand, during the period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as the 65th to 128th vertical periods, the 6-bit up / down counter 12 generates the horizontal synchronization signal HS. Will be counted down.
[0056]
That is, the logic levels of the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the 6-bit up / down counter 12 are [111111] → [011111] → [101111] → [001111] for each horizontal period. ] →... → [100000] → [000000], and such a change is repeated.
[0057]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the selector 25 is [111111] for each horizontal period. ] → [011111] → [101111] → [001111] →... → [100000] → [000000], and such changes are repeated.
[0058]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first horizontal line is controlled to be [111111], the 12th bit- In the period when the logic level of the output terminal Q6 of the counter 11 is “1”, as shown in FIG. 7A, the first, second, third, fourth... 63th, 64th, Test data TDATA (D0, D1, D2, D3, D4, D5) = [111111], [011111], [5] for each pixel electrode of the 65th, 66th, 67th horizontal lines,. 101111], [001111]... [100000], [000000], [111111], [011111], [101111]... As shown in FIG. 6B, a horizontal gray scale pattern having a display polarity opposite to that shown in FIG. 6B can be displayed on the display surface 27 of the active matrix liquid crystal display panel. it can.
[0059]
When a vertical gray scale pattern is displayed as a test pattern, the clock signal CLK is input to the counted signal input terminal IN of the 6-bit up / down counter 12, as shown in FIG. The selector 25 selects the input terminals XA0 to XA5 with the select control signal SL0 = "0", SL1 = "0", and SL2 = "0".
[0060]
In this way, during the period when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as the first to 64th vertical periods, the 6-bit up / down counter 12 receives the clock signal CLK. It will count up.
[0061]
That is, the logic levels of the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the 6-bit up / down counter 12 are [000000] → [ 100000] → [010000] → [110000] →... → [011111] → [111111], and such a change is repeated.
[0062]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is [000000] for each dot period. ] → [100000] → [010000] → [110000] →... → [011111] → [111111], and such changes are repeated.
[0063]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first vertical line is controlled to be [000000], the 12th bit- In the period when the logic level of the output terminal Q6 of the counter 11 is “0”, as shown in FIG. 9A, the first, second, third, fourth... 63th, 64th, The test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [100000], [5] for each pixel electrode of the 65th, 66th, 67th vertical lines,. 90000], [110000]... [011111], [111111], [000000], [100000], [010000]... Can be supplied. As shown in), it can be displayed vertically grayscale pattern on the display surface 27 of the liquid crystal display panel of active matrix type.
[0064]
On the other hand, during the period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as the 65th to 128th vertical periods, the 6-bit up / down counter 12 receives the clock signal CLK. It will count down.
[0065]
That is, the logic levels of the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the 6-bit up / down counter 12 are [111111] → [011111] → [101111] → [001111] for each dot period. ] →... → [100000] → [000000], and such a change is repeated.
[0066]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the selector 25 is [111111] for each dot period. ] → [011111] → [101111] → [001111] →... → [100000] → [000000], and such changes are repeated.
[0067]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first vertical line is controlled to be [111111], the 12th bit- In the period in which the logic level of the output terminal Q6 of the counter 11 is “1”, as shown in FIG. 10A, the first, second, third, fourth... 63th, 64th, The test data TDATA (D0, D1, D2, D3, D4, D5) = [111111], [011111], [5] for each pixel electrode of the 65th, 66th, 67th vertical lines,. 101111], [001111]... [100000], [000000], [111111], [011111], [101111]. As shown in FIG. 10B, a vertical grayscale pattern having a display polarity opposite to that of the vertical grayscale pattern shown in FIG. 9B is displayed on the display surface 27 of the active matrix type liquid crystal display panel. Can do.
[0068]
Further, when a horizontal stripe pattern is displayed as a test pattern, as shown in FIG. 11, the selector 25 has a select control signal SL0 = “1”, SL1 = “0”, and SL2 = “0”. The input terminals XB0 to XB5 are selected.
[0069]
FIG. 12 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as in the first to 64th vertical periods. ) Is the logic level of the output terminal Q6 of the 12-bit counter 11, FIG. 12B is the horizontal synchronization signal HS input to the clock signal input terminal C of the D flip-flop 13, and FIG. 12D shows the logic level of the positive phase output terminal Q, FIG. 12D shows the logic level of the negative phase output terminal / Q of the D flip-flop 13, FIG. 12E shows the output signal of the AND circuit 14, and FIG. The output signal of the AND circuit 16 and FIG. 12G show the output signal of the OR circuit 17.
[0070]
That is, during the period when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as the first to 64th vertical periods, the logic level of the output signal of the OR circuit 17 is “ “0” → “1” → “0” → “1” →... → “0” → “1”, and such a change is repeated.
[0071]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is [000000] for each horizontal period. ] → [111111] → [000000] → [111111] →... → [000000] → [111111], and such a change is repeated.
[0072]
Therefore, when controlling so that the test data TDATA (D0, D1, D2, D3, D4, D5) of the first horizontal line = [000000], the first to 64th vertical periods, etc. In the period when the logic level of the output terminal Q6 of the counter 11 is “0”, as shown in FIG. 13A, the first, second, third, fourth... 63th, 64th, Display test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [111111], for each pixel electrode of the 65th, 66th, 67th horizontal lines,. The gradation voltages corresponding to [000000], [111111]... [000000], [111111], [000000], [111111], [000000]. As shown in 13 (B), it is possible to display the horizontal stripe pattern on the display surface 27 of the liquid crystal display panel of active matrix type.
[0073]
FIG. 14 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as in the 65th to 128th vertical periods. Is the logic level of the output terminal Q6 of the 12-bit counter 11, FIG. 14B is the horizontal synchronization signal HS input to the clock signal input terminal C of the D flip-flop 13, and FIG. The logic level of the positive phase output terminal Q, FIG. 14D shows the logic level of the negative phase output terminal / Q of the D flip-flop 13, FIG. 14E shows the output signal of the AND circuit 14, and FIG. The output signal of the circuit 16 and FIG. 14G show the output signal of the OR circuit 17.
[0074]
That is, during the period when the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as the 65th to 128th vertical periods, the logic level of the output signal of the OR circuit 17 is “ 1 ”→“ 0 ”→“ 1 ”→“ 0 ”→... →“ 1 ”→“ 0 ”, and such a change is repeated.
[0075]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the selector 25 is [111111] for each horizontal period. ] → [000000] → [111111] → [000000] →... → [111111] → [000000], and such changes are repeated.
[0076]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first horizontal line is controlled to be [111111], the 12th bit- In the period when the logic level of the output terminal Q6 of the counter 11 is “1”, as shown in FIG. 15A, the first, second, third, fourth... 63th, 64th, Display test data TDATA (D0, D1, D2, D3, D4, D5) = [111111], [000000], for the pixel electrodes of the 65th, 66th, 67th horizontal lines, respectively. [111111] [000000]... [111111], [000000], [111111], [000000], [111111]. As shown in FIG. 15 (B), it can be the display surface 27 of the liquid crystal display panel of active matrix type, and displays a horizontal stripe pattern to reverse the display polarity horizontal stripe pattern shown in FIG. 13 (B).
[0077]
Further, when a vertical stripe pattern is displayed as a test pattern, as shown in FIG. 16, the selector 25 has a select control signal SL0 = “0”, SL1 = “1”, and SL2 = “0”. The input terminals XC0 to XC5 are selected.
[0078]
FIG. 17 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as in the first to 64th vertical periods. ) Is the logic level of the output terminal Q6 of the 12-bit counter 11, FIG. 17B is the clock signal CLK input to the clock signal input terminal C of the D flip-flop 18, and FIG. The logic level of the positive phase output terminal Q, FIG. 17D is the logic level of the negative phase output terminal / Q of the D flip-flop 18, FIG. 17E is the output signal of the AND circuit 19, and FIG. The output signal of the circuit 21 and FIG. 17G show the output signal of the OR circuit 22.
[0079]
That is, during the period when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as the first to 64th vertical periods, the logic level of the output signal of the OR circuit 22 is “ “0” → “1” → “0” → [1] →... → [0] → [1], and such changes are repeated.
[0080]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is [000000] for each dot period. ] → [111111] → [000000] → [111111] →... → [000000] → [111111], and such a change is repeated.
[0081]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first vertical line is controlled to be [000000], the 12th bit- In the period when the logic level of the output terminal Q6 of the counter 11 is “0”, as shown in FIG. 18A, the first, second, third, fourth... 63th, 64th, Test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [111111], [5] for each pixel electrode of the 65th, 66th, 67th vertical lines. 1], [111111]... [000000], [111111], [000000], [111111], [000000]... Can be supplied. As shown in (B), it is possible to display the vertical patterns on the display surface 27 of the liquid crystal display panel of active matrix type.
[0082]
FIG. 19 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as in the 65th to 128th vertical periods. Is the logic level of the output terminal Q6 of the 12-bit counter 11, FIG. 19B is the clock signal CLK input to the clock signal input terminal C of the D flip-flop 18, and FIG. 19D shows the logic level of the phase output terminal Q, FIG. 19D shows the logic level of the negative phase output terminal / Q of the D flip-flop 18, FIG. 19E shows the output signal of the AND circuit 19, and FIG. 19F shows the AND circuit. FIG. 19G shows the output signal of the OR circuit 22.
[0083]
That is, during the period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as the 65th to 128th vertical periods, the logic level of the output signal of the OR circuit 22 is “ 1 ”→“ 0 ”→“ 1 ”→“ 0 ”→... →“ 1 ”→“ 0 ”, and such a change is repeated.
[0084]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, and Q5 of the selector 25 is [111111] for each dot period. ] → [000000] → [111111] → [000000] →... → [111111] → [000000], and such changes are repeated.
[0085]
Therefore, when the test data TDATA (D0, D1, D2, D3, D4, D5) of the first vertical line is controlled to be [111111], the 12th bit- In the period in which the logic level of the output terminal Q6 of the counter 11 is “1”, as shown in FIG. 20A, the first, second, third, fourth... 63th, 64th, Test data TDATA (D0, D1, D2, D3, D4, D5) = [111111], [000000], [5] for each pixel electrode of the 65th, 66th, 67th vertical lines. 111111], [000000]... [111111], [000000], [111111], [000000], [111111]... Can be supplied. The active matrix type display surface 27 of the liquid crystal display panel, as shown in FIG. 20 (B), it is possible to display the vertical patterns to reverse the display polarity vertical stripe pattern shown in FIG. 18 (B).
[0086]
When the checkered pattern is displayed as the test pattern, as shown in FIG. 21, the selector 25 has the select control signals SL0 = “1”, SL1 = “1”, and SL2 = “0”. The input terminals XD0 to XD5 are selected.
[0087]
FIG. 22 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “0”, such as in the first to 64th vertical periods. ) Is a horizontal synchronizing signal HS inputted to the clock signal input terminal C of the D flip-flop 13, FIG. 22B is a logic level of the positive phase output terminal Q of the D flip-flop 13, and FIG. 22C is a D flip-flop. FIG. 22D shows the logic level of the positive phase output terminal Q of the D flip-flop 18, FIG. 22E shows the output signal of the EOR circuit 23, and FIG. (F) shows the logic level of the output terminal Q6 of the 12-bit counter 11, and FIG. 22 (G) shows the output signal of the EOR circuit 24.
[0088]
That is, during the odd horizontal period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “0” such as the first to 64th vertical periods, the logic level of the output signal of the EOR circuit 24 is “0”. → “1” → “0” → “1” →... → “0” → “1” In the even horizontal period, the output signal of the EOR circuit 24 is “1” → “0” → “1” → “0” →... → “1” → “0”, and such a change is repeated.
[0089]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is 1 dot in the odd horizontal period. [000000] → [111111] → [000000] → [111111] →... → [000000] → [111111], and [111111] for each dot period in the even horizontal period. → [000000] → [111111] → [000000] →... → [111111] → [000000], and such changes are repeated.
[0090]
Therefore, test data TDATA (D0, D1, D2, D3, D4, D5) for the first vertical line in the odd horizontal period = [000000], test data TDATA for the first vertical line in the even horizontal period (D0, D1) , D2, D3, D4, D5) = [111111], the logic level of the output terminal Q6 of the 12-bit counter 11 is set to “0” such as in the first to 64th vertical periods. 23A, the first, second, third, fourth... 63th, 64th, 65th, 66th, and 67th verticals in the odd horizontal lines. Test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [111111], [000000], [1] for each pixel electrode in the line. 1111]... [000000], [111111], [000000], [111111], [000000]... Can be supplied. Test data TDATA (D0, D1, D2, D2, D3, D4,..., 63, 64, 65, 66, 67, vertical lines,. D3, D4, D5) = [111111], [000000], [111111], [000000]... [111111], [000000], [111111], [000000], [111111]. Since gray scale voltages can be supplied, a checkered pattern is displayed on the display surface 27 of the active matrix liquid crystal display panel as shown in FIG. It can be.
[0091]
FIG. 24 is a waveform diagram for explaining the operation when the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as in the 65th to 128th vertical periods, and FIG. Is the horizontal synchronizing signal HS input to the clock signal input terminal C of the D flip-flop 13, FIG. 24B is the logic level of the positive phase output terminal Q of the D flip-flop 13, and FIG. FIG. 24D shows the logic level of the positive phase output terminal Q of the D flip-flop 18, FIG. 24E shows the output signal of the EOR circuit 23, and FIG. F) shows the logic level of the output terminal Q6 of the 12-bit counter 11, and FIG. 24 (G) shows the output signal of the EOR circuit 24.
[0092]
That is, in the odd horizontal period in which the logic level of the output terminal Q6 of the 12-bit counter 11 is “1”, such as the 65th to 128th vertical periods, the output signal of the EOR circuit 24 is “1” → “0” → “1” → “0” →... → “1” → “0”. In an even horizontal period, the output signal of the EOR circuit 24 is “0” → “ 1 ”→“ 0 ”→“ 1 ”→... →“ 0 ”→“ 1 ”, and such a change is repeated.
[0093]
As a result, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is 1 dot in the odd horizontal period. [111111] → [000000] → [111111] → [000000] →... → [111111] →→ [000000], and [000000] for every dot period in the even horizontal period. ] → [111111] → [000000] → [111111] →... → [000000] → [111111], and such a change is repeated.
[0094]
Therefore, test data TDATA (D0, D1, D2, D3, D4, D5) for the first vertical line in the odd horizontal period = [111111], test data TDATA (D0, D1 for the first vertical line in the even horizontal period , D2, D3, D4, D5) = [000000], the logic level of the output terminal Q6 of the 12-bit counter 11 is set to “1” in the 65th to 128th vertical periods. 25A, the first, second, third, fourth... 63th, 64th, 65th, 66th, and 67th verticals in the odd horizontal lines. Test data TDATA (D0, D1, D2, D3, D4, D5) = [111111], [000000], [111111], for each pixel electrode in the line. 000000]... [111111], [000000], [111111], [000000], [111111]... Can be supplied. Test data TDATA (D0, D1, D2, D2, D3, D4,..., 63, 64, 65, 66, 67, vertical lines,. D3, D4, D5) = [000000], [111111], [000000], [111111]... [000000], [111111], [000000], [111111], [000000]. Since gradation voltage can be supplied, as shown in FIG. 25B, the display surface 27 of the active matrix liquid crystal display panel is connected to the display surface 27 of FIG. Checkered pattern to reverse the display polarity checkerboard pattern shown can be displayed.
[0095]
Further, in the case of displaying a full pattern as the test pattern, as shown in FIG. 26, the selector 25 sets the select control signals SL0 = “0”, SL1 = “0”, and SL2 = “1”. Selects the input terminals XE0 to XE5.
[0096]
Here, since the 12-bit counter 11 operates as shown in FIG. 3, in this case, the logic levels of the output terminals Q6, Q7, Q8, Q9, Q10, and Q11 of the 12-bit counter 11 are 64 [000000] → [100000] → [010000] → [110000] →... → [011111] → [111111], and such a change is repeated.
[0097]
Therefore, the test data TDATA (D0, D1, D2, D3, D4, D5) output from the output terminals Q0, Q1, Q2, Q3, Q4, Q5 of the selector 25 is [000000] every 64 vertical periods. → [100000] → [010000] → [110000] →... → [011111] → [111111], and such changes are repeated.
[0098]
As a result, as shown in FIG. 27A, the first to 64th frame, the 65th to 128th frame, the 129th to 192th frame, the 193rd to 256th frame, ... the 3969th to 4032th frame, In frames 4033 to 4096, test data TDATA (D0, D1, D2, D3, D4, D5) = [000000], [100000], [010000], [110000] for all pixel electrodes, respectively. ... because gradation voltages corresponding to [011111] and [111111] can be supplied, as shown in FIG. 27B, the display surface 27 of the active matrix liquid crystal display panel has 64 vertical periods. The whole solid pattern can be displayed by changing the gradation every time.
[0099]
When the output signals output to the output terminals Q6 to Q11 of the 12-bit counter 11 are inverted, the entire solid pattern that reverses the direction of gradation change from the entire solid pattern shown in FIG. A pattern can be displayed.
[0100]
As described above, according to the first embodiment of the present invention, as a test pattern for an active matrix liquid crystal display panel, a horizontal stripe pattern, a vertical stripe pattern, a horizontal gray scale pattern, a vertical gray scale pattern, a checkered pattern, and an entire surface are used. The solid pattern can be selectively displayed, eliminating the need for a display tester that generates the test data required to display the test pattern, and the active matrix system that is easy and inexpensive. A liquid crystal display panel display test can be performed.
[0101]
Second embodiment FIG. 28 to FIG. 51
In the second embodiment of the present invention, instead of the test data generating section 9 provided in the first embodiment of the present invention shown in FIG. 1, a test data generating section shown in FIG. 28 is provided. The configuration is the same as in the first embodiment of the present invention.
[0102]
Here, the test data generator shown in FIG. 28 selects, as the test data TDATA (D0 to D5), a vertical stripe pattern, a horizontal stripe pattern, a vertical grayscale pattern, a horizontal grayscale pattern, and a full-color pattern. The test data for displaying the checkered pattern is generated.
[0103]
In FIG. 28, 30 is a ROM for storing test data TDATA (D0 to D5), A0 to A8 are address signal input terminals, and Q0 to Q5 are data outputs for outputting test data TDATA (D0 to D5). Terminal.
[0104]
FIG. 29 is a diagram showing the contents of the test data TDATA (D5 to D0) stored in the ROM 30. In this figure, the addresses A8 to A0 and the test data D5 to D0 are shown in hexadecimal numbers.
[0105]
That is, in the ROM 30, addresses 000h to 03Fh are portions for storing vertical stripe pattern display data as test data, and addresses 000h, 001h, 002h..., 03Eh and 03Fh are 00h and 3Fh, respectively. , 00h... 00h, 3Fh are stored.
[0106]
Addresses 040h to 07Fh are used to store horizontal stripe pattern display data as test data. Addresses 040h, 041h, 042h,... 07Eh, 07Fh are 00h, 3Fh, 00h,. 00h and 3Fh are stored.
[0107]
Addresses 080h to 0BFh store vertical grayscale pattern display data as test data. Addresses 080h, 081h, 082h,... 0BEh and 0BFh are 00h, 01h and 02h, respectively. ... 3Eh and 3Fh are stored.
[0108]
Addresses 0C0h to 0FFh are used to store horizontal grayscale pattern display data as test data. Addresses 0C0h, 0C1h, 0C2h... 0FEh and 0FFh have 00h, 01h, and 02h, respectively. ... 3Eh and 3Fh are stored.
[0109]
Addresses 100h to 13Fh are used for storing full-color pattern display data as test data. Addresses 100h, 101h, 102h... 13Eh and 13Fh are respectively 00h, 01h, 02h, .. 3Eh and 3Fh are stored.
[0110]
Addresses 140h to 17Fh are portions for storing checkerboard pattern display data as test data. Addresses 140h, 141h, 142h,... 17Eh, 17Fh are 00h, 3Fh, 00h,. 00h and 3Fh are stored.
[0111]
In FIG. 28, reference numerals 31, 32, and 33 denote test pattern selection signal input terminals to which test pattern selection signals SL3, SL4, and SL5 supplied from the outside are input, and FIG. 30 shows a test pattern selection signal SL3. , SL4, SL5, and a selected test pattern.
[0112]
That is, in this example, when the test pattern selection signal SL3 = “0”, SL4 = “0”, and SL5 = “0”, the vertical stripe pattern is selected as the test pattern.
[0113]
When the test pattern selection signal SL3 = “1”, SL4 = “0”, and SL5 = “0”, the horizontal stripe pattern is selected as the test pattern.
[0114]
When the test pattern selection signal SL3 = "0", SL4 = "1", and SL5 = "0", the vertical gray scale pattern is selected as the test pattern.
[0115]
When the test pattern selection signal SL3 = "1", SL4 = "1", and SL5 = "0", the horizontal grayscale pattern is selected as the test pattern.
[0116]
Further, when the test pattern selection signal SL3 = “0”, SL4 = “0”, and SL5 = “1”, the entire solid pattern is selected as the test pattern.
[0117]
Further, when the test pattern selection signal SL3 = “1”, SL4 = “0”, and SL5 = “1”, the checkered pattern is selected as the test pattern.
[0118]
In FIG. 28, reference numeral 34 denotes a clock signal CLK, a horizontal synchronizing signal HS, a half-divided horizontal synchronizing signal 2HS obtained by dividing the horizontal synchronizing signal HS by 1/2, a vertical synchronizing signal VS and a vertical synchronizing signal VS to 1/64. This is a timer circuit that outputs a divided by 64 vertical synchronizing signal 64VS.
[0119]
FIG. 31 is a waveform diagram showing the clock signal CLK, the horizontal synchronizing signal HS, the divided by 2 horizontal synchronizing signal 2HS, the vertical synchronizing signal VS and the divided by 64 vertical synchronizing signal 64VS output from the timer circuit.
[0120]
In FIG. 28, 35 selects and outputs the clock signal CLK, horizontal synchronizing signal HS or vertical synchronizing signal VS output from the timer circuit 34, using the test pattern selection signals SL3, SL4, SL5 as select control signals. FIG. 32 is a diagram showing the relationship between the test pattern selection signals SL3, SL4, and SL5 and the signal output from the selector 35.
[0121]
That is, the selector 35 selects the test pattern selection signal SL3 = “0”, SL4 = “0”, SL5 = “0” or SL3 = “0”, SL4 = “1”, SL5 = “0”, or SL3 = “ When 1 ”, SL4 =“ 0 ”, and SL5 =“ 1 ”, the clock signal CLK is selected, and the test pattern selection signal SL3 =“ 1 ”, SL4 =“ 0 ”, SL5 =“ 0 ”, or SL3 = When “1”, SL4 = “1”, and SL5 = “0”, the horizontal synchronization signal HS is selected, and the test pattern selection signal SL3 = “0”, SL4 = “0”, and SL5 = “1”. In this case, the vertical synchronization signal VS is selected.
[0122]
In FIG. 28, 36 selects the divide-by-2 horizontal synchronization signal 2HS or the divide-by-64 vertical synchronization signal 64VS output from the timer circuit 34 using the test pattern selection signals SL3, SL4, SL5 as select control signals. FIG. 33 is a diagram showing the relationship between the test pattern selection signals SL3, SL4, SL5 and the signal output from the selector 35.
[0123]
That is, the selector 36 selects the test pattern selection signal SL3 = “0”, SL4 = “0”, SL5 = “0” or SL3 = “1”, SL4 = “0”, SL5 = “0”, or SL3 = “ 0 ", SL4 =" 1 ", SL5 =" 0 "or SL3 =" 1 ", SL4 =" 1 ", SL5 =" 0 "or SL3 =" 0 ", SL4 =" 0 ", SL5 =" 1 " In this case, the 64 divided vertical synchronizing signal 64VS is selected, and when the test pattern selection signal SL3 = "1", SL4 = "0", and SL5 = "1", the divided horizontal synchronizing signal 2HS is selected. Is configured to do.
[0124]
In FIG. 28, reference numeral 37 designates the clock signal CLK, horizontal synchronizing signal HS or vertical synchronizing signal VS output from the selector 35 as a counted signal, which is input to the counted signal input terminal IN, and is output from the selector 36. This is a 6-bit up / down counter that is input to the up / down control signal input terminal U / D using the circumferential horizontal synchronizing signal 2HS or the 64 divided vertical synchronizing signal 64VS as an up / down control signal. This is an output terminal for outputting the count value from the 6th bit to the 6th bit.
[0125]
The 6-bit up / down counter 37 is configured in the same manner as the 6-bit up / down counter 12 shown in FIG. 2, and the logic level of the up / down control signal input terminal U / D = “ When “0” is set, an up-count operation is performed, and when the logic level of the up / down control signal input terminal U / D is “1”, a down-count operation is performed.
[0126]
In this example, the timer circuit 34, the selector 35, the selector 36, and the 6-bit up / down counter 37 constitute an address signal generator, and the 6-bit up / down counter 37 The output terminals Q0 to Q5 are respectively connected to address signal input terminals A0 to A5 of the ROM 30, and the test pattern selection signal input terminals 31 to 33 are respectively connected to address signal input terminals A6 to A8 of the ROM 30. .
[0127]
When the second embodiment of the present invention having the test data generator configured as described above is used, a vertical stripe pattern, a horizontal stripe pattern, a vertical gray pattern are used as test patterns on an active matrix type liquid crystal display panel. A scale pattern, a horizontal gray scale pattern, a full solid pattern, or a checkered pattern can be selectively displayed.
[0128]
When a vertical stripe pattern is displayed as the test pattern, the test pattern selection signal SL3 = “0”, SL4 = “0”, and SL5 = “0” are set as shown in FIG.
[0129]
In this way, the selector 35 selects and outputs the clock signal CLK, and the selector 36 selects and outputs the divided-by-64 vertical synchronization signal 64VS, so that the 6-bit up / down counter 37 is selected. The clock signal CLK is counted using the 64 divided vertical synchronizing signal 64VS as the up / down control signal.
[0130]
FIGS. 35 and 36 are waveform diagrams for explaining the operation in this case. FIG. 35 shows the logic of the divided by 64 vertical synchronizing signal 64VS when the divided by 64 vertical synchronizing signal 64VS = “0”. The case where level = “1” is shown.
[0131]
Here, FIGS. 35A and 36A are the 64 divided vertical synchronizing signal 64VS, FIGS. 35B and 36B are the clock signal CLK, FIGS. 35C and 36C. Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 35 (D) and 36 (D) are addresses ADD to be accessed, and FIGS. 35 (E) and 36 (E) are tests output from the ROM 30. Data TDATA for use is shown.
[0132]
Note that the address ADD shown in FIGS. 35D and 36D and the test data TDATA shown in FIGS. 35E and 36E are displayed in hexadecimal.
[0133]
That is, as shown in FIG. 35, the 12-bit up / down counter 37 performs up-counting during the period when the divided by 64 vertical synchronization signal 64VS is “0”. The logic levels of A0 to A8 are as shown in FIG. 35C, and the address ADD to be accessed is 000h → 001h → 002h →... For each dot period as shown in FIG. → Changes to 03Fh, and such changes are repeated.
[0134]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 3Fh → 00h →... → 3Fh for each dot period, and such changes are repeated. .
[0135]
Therefore, when controlling the pixel electrode of the first vertical line to supply the gradation voltage corresponding to the test data of the address 000h, the period when the divided by 64 vertical synchronization signal 64VS is “0”, Similarly to the case shown in FIG. 18, a vertical stripe pattern can be displayed on the display surface 27 of the active matrix liquid crystal display panel.
[0136]
On the other hand, as shown in FIG. 36, the 6-bit up / down counter 37 counts down during the period in which the divided-by-64 vertical synchronization signal 64VS is “1”. The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 36C, and the address ADD to be accessed is 03Fh → 03Eh → 03Dh → for each dot period as shown in FIG. ... → 000h, and such a change is repeated.
[0137]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 00h → 3Fh →... → 00h every dot period, and such changes are repeated. .
[0138]
Therefore, when controlling the pixel electrode of the first vertical line to supply the gradation voltage corresponding to the test data of the address 03Fh, a period when the divided by 64 vertical synchronization signal 64VS is “1”, Similarly to the case shown in FIG. 20, a vertical stripe pattern having a display polarity opposite to that of the vertical stripe pattern shown in FIG. 18 can be displayed on the display surface 27 of the active matrix liquid crystal display panel.
[0139]
When a horizontal stripe pattern is displayed as the test pattern, as shown in FIG. 37, the test pattern selection signal SL3 = “1”, SL4 = “0”, and SL5 = “0”.
[0140]
In this way, the selector 35 selects and outputs the horizontal synchronizing signal HS, and the selector 36 selects and outputs the divided-by-64 vertical synchronizing signal 64VS, so that a 6-bit up / down counter is selected. 37 counts the horizontal synchronizing signal HS using the 64 divided vertical synchronizing signal 64VS as an up / down control signal.
[0141]
FIG. 38 and FIG. 39 are waveform diagrams for explaining the operation in this case. FIG. 38 shows a case where the divided by 64 vertical synchronizing signal 64VS = “0”, and FIG. 39 shows a divided by 64 vertical synchronizing signal 64VS = “ 1 "is shown.
[0142]
38 (A) and 39 (A) are the 64 divided vertical synchronizing signal 64VS, FIG. 38 (B) and FIG. 39 (B) are the horizontal synchronizing signal HS, FIG. 38 (C) and FIG. 39 (C). ) Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 38 (D) and 39 (D) are the addresses ADD to be accessed, and FIGS. 38 (E) and 39 (E) are output from the ROM 30. Test data TDATA is shown.
[0143]
Note that the address ADD shown in FIGS. 38D and 39D and the test data TDATA shown in FIGS. 38E and 39E are displayed in hexadecimal.
[0144]
That is, as shown in FIG. 38, the 6-bit up / down counter 37 counts up during the period when the divided-by-64 vertical synchronization signal 64VS is “0”. The logic levels of A0 to A8 are as shown in FIG. 38C, and the address ADD to be accessed is 040h → 041h → 042h →... Every horizontal period as shown in FIG. → 07Fh, and such a change is repeated.
[0145]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 3Fh → 00h →... → 3Fh every horizontal period, and such changes are repeated. .
[0146]
Therefore, when controlling the pixel electrode of the first horizontal line so that the gradation voltage corresponding to the test data at the address 040h is supplied, the period when the divided by 64 vertical synchronization signal 64VS is “0”. Similarly to FIG. 13, a horizontal stripe pattern can be displayed on the display surface 27 of the active matrix type liquid crystal display panel.
[0147]
On the other hand, as shown in FIG. 39, the 6-bit up / down counter 37 counts down during the period in which the divided-by-64 vertical synchronization signal 64VS is “1”. The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 39C, and the accessed address ADD is 07Fh → 07Eh → 07Dh → every horizontal period as shown in FIG. 39D. ... → 040h, and such a change is repeated.
[0148]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 00h → 3Fh →... → 00h every horizontal period, and such changes are repeated. .
[0149]
Therefore, when controlling the pixel electrode of the first horizontal line to be supplied with the test data at the address 07Fh, the period when the divided by 64 vertical synchronization signal 64VS is “1”, as shown in FIG. Similarly to the horizontal stripe pattern shown in FIG. 13, a horizontal stripe pattern having a display polarity opposite to that shown in FIG. 13 can be displayed on the display surface 27 of the active matrix liquid crystal display panel.
[0150]
When a vertical grayscale pattern is displayed as the test pattern, as shown in FIG. 40, the test pattern selection signal SL3 = “0”, SL4 = “1”, and SL5 = “0”. .
[0151]
In this way, the selector 35 selects and outputs the clock signal CLK, and the selector 36 selects and outputs the divided-by-64 vertical synchronization signal 64VS, so that the 6-bit up / down counter 37 is selected. The clock signal CLK is counted using the 64 divided vertical synchronizing signal 64VS as the up / down control signal.
[0152]
41 and 42 are waveform diagrams for explaining the operation in this case. FIG. 41 shows a case where the divided by 64 vertical synchronizing signal 64VS = “0” and FIG. 42 shows a divided by 64 vertical synchronizing signal 64VS = “ 1 "is shown.
[0153]
Here, FIGS. 41A and 42A are the 64 divided vertical synchronizing signal 64VS, FIGS. 41B and 42B are the clock signal CLK, FIGS. 41C and 42C. Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 41D and 42D are addresses ADD to be accessed, and FIGS. 41E and 42E are tests output from the ROM 30. FIG. Data TDATA for use is shown.
[0154]
Note that the address ADD shown in FIGS. 41D and 42D and the test data TDATA shown in FIGS. 41E and 42E are displayed in hexadecimal.
[0155]
That is, as shown in FIG. 41, since the 6-bit up / down counter 37 counts up during the period when the divided by 64 vertical synchronization signal 64VS is “0”, the address signal input terminal of the ROM 30 The logic levels of A0 to A8 are as shown in FIG. 41C, and the address ADD to be accessed is 080h → 081h → 082h →... For each dot period as shown in FIG. → Changes to 0BFh, and such changes are repeated.
[0156]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 01h → 02h →... → 3Fh every horizontal period, and such changes are repeated. .
[0157]
Therefore, when controlling the pixel electrode of the first vertical line so that the gradation voltage corresponding to the test data at the address 080h is supplied, the period when the divided by 64 vertical synchronization signal 64VS is “0”. Similarly to the case shown in FIG. 9, a vertical gray scale pattern can be displayed on the display surface 27 of the active matrix type liquid crystal display panel.
[0158]
On the other hand, as shown in FIG. 42, the 6-bit up / down counter 37 counts down during the period in which the divided-by-64 vertical synchronization signal 64VS is “1”. The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 42C, and the address ADD to be accessed is 0BFh → 0BEh → 0BDh → for each dot period as shown in FIG. ... → 080h, and such changes are repeated.
[0159]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 3Eh → 3Dh →... → 00h every dot period, and such changes are repeated. .
[0160]
Therefore, when controlling the pixel electrode of the first vertical line so that the gradation voltage corresponding to the test data of address 0BFh is supplied, the period when the divided by 64 vertical synchronization signal 64VS is “1”. Similarly to the case shown in FIG. 10, a vertical grayscale pattern having a display polarity opposite to that of the vertical grayscale pattern shown in FIG. 9 can be displayed on the display surface 27 of the active matrix type liquid crystal display panel. .
[0161]
When a horizontal grayscale pattern is displayed as the test pattern, as shown in FIG. 43, the test pattern selection signal SL3 = “1”, SL4 = “1”, and SL5 = “0”. .
[0162]
In this way, the selector 35 selects and outputs the horizontal synchronizing signal HS, and the selector 36 selects and outputs the divided-by-64 vertical synchronizing signal 64VS, so that a 6-bit up / down counter is selected. 37 counts the horizontal synchronizing signal CLK using the 64 divided vertical synchronizing signal 64VS as an up / down control signal.
[0163]
44 and 45 are waveform diagrams for explaining the operation in this case. FIG. 44 shows a case where the divided by 64 vertical synchronizing signal 64VS = “0” and FIG. 45 shows a divided by 64 vertical synchronizing signal 64VS = “ 1 "is shown.
[0164]
Here, FIGS. 44A and 45A are the 64 divided vertical synchronizing signal 64VS, FIGS. 44B and 45B are the horizontal synchronizing signal HS, FIGS. 44C and 45C. ) Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 44 (D) and 45 (D) are addresses ADD to be accessed, and FIGS. 44 (E) and 45 (E) are output from the ROM 30. Test data TDATA is shown.
[0165]
Note that the address ADD shown in FIGS. 44D and 45D and the test data TDATA shown in FIGS. 44E and 45E are displayed in hexadecimal.
[0166]
That is, as shown in FIG. 44, the 6-bit up / down counter 37 counts up during the period when the divided-by-64 vertical synchronization signal 64VS is “0”, and the address signal input terminal A0 of the ROM 30 The logic levels of .about.A8 are as shown in FIG. 44 (C). As shown in FIG. 44 (D), the address ADD to be accessed is 0C0h → 0C1h → 0C2h →. It changes to 0FFh, and such a change is repeated.
[0167]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 01h → 02h →... → 3Fh every horizontal period, and this change is repeated.
[0168]
Therefore, when controlling the pixel electrode of the first horizontal line so that the gradation voltage corresponding to the test data of the address 0C0h is supplied, the period when the divided by 64 vertical synchronization signal 64VS is “0”. Similarly to the case shown in FIG. 6, a horizontal gray scale pattern can be displayed on the display surface 27 of the active matrix type liquid crystal display panel.
[0169]
On the other hand, as shown in FIG. 45, the 6-bit up / down counter 37 counts down during the period in which the divided-by-64 vertical synchronization signal 64VS is “1”. The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 45C, and the address ADD to be accessed is 0FFh → 0FEh → 0FDh → for each horizontal period as shown in FIG. ... → 0C0h, and such changes are repeated.
[0170]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 3Eh → 3Dh →... → 00h every horizontal period, and this change is repeated.
[0171]
Therefore, when controlling the pixel electrode of the first horizontal line so that the gradation voltage corresponding to the test data of the address 0FFh is supplied, the period when the divided by 64 vertical synchronization signal 64VS is “1”. Similarly to the case shown in FIG. 7, the horizontal gray scale that reverses the display polarity to the horizontal gray scale shown in FIG. 6 can be displayed on the display surface 27 of the active matrix type liquid crystal display panel.
[0172]
In the case where a full pattern is displayed as the test pattern, as shown in FIG. 46, the test pattern selection signal SL3 = “0”, SL4 = “0”, and SL5 = “1”.
[0173]
In this way, the selector 35 selects and outputs the vertical synchronization signal VS, and the selector 36 selects and outputs the divided-by-64 vertical synchronization signal 64VS. Therefore, the 6-bit up / down counter is selected. 37 counts the vertical synchronizing signal VS by using the 64 divided vertical synchronizing signal 64VS as an up / down control signal.
[0174]
47 and 48 are waveform diagrams for explaining the operation in this case. FIG. 47 shows a case where the divided by 64 vertical synchronizing signal 64VS = “0”, and FIG. 48 shows a divided by 64 vertical synchronizing signal 64VS = “ 1 "is shown.
[0175]
47 (A) and FIG. 48 (A) are divided by 64 vertical synchronizing signal 64VS, FIG. 47 (B) and FIG. 48 (B) are vertical synchronizing signal VS, FIG. 47 (C) and FIG. 48 (C). ) Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 47 (D) and 48 (D) are addresses ADD to be accessed, and FIGS. 47 (E) and 48 (E) are output from the ROM 30. Test data TDATA is shown.
[0176]
The address ADD shown in FIGS. 47D and 48D and the test data TDATA shown in FIGS. 47E and 48E are expressed in hexadecimal numbers.
[0177]
That is, as shown in FIG. 47, since the 6-bit up / down counter 37 counts up during the period when the divided by 64 vertical synchronization signal 64VS is “0”, the address signal input terminal of the ROM 30 The logic levels of A0 to A8 are as shown in FIG. 47C, and the address ADD to be accessed is 100h → 101h → 102h →... Every vertical period as shown in FIG. → Changes to 13Fh, and such changes are repeated.
[0178]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 01h → 02h →... → 3Fh every vertical period, and such changes are repeated. .
[0179]
Therefore, as in the case shown in FIG. 27, during the period when the divided by 64 vertical synchronization signal 64VS is “0”, the entire surface of the display surface 27 of the active matrix liquid crystal display panel that changes the gradation every 64 vertical periods is displayed.・ Pattern can be displayed.
[0180]
On the other hand, as shown in FIG. 48, the 6-bit up / down counter 37 counts down during the period in which the divided-by-64 vertical synchronization signal 64VS is “1”. The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 48C, and the address ADD to be accessed is 13Fh → 13Eh → 13Dh → for each vertical period as shown in FIG. ... → 100h, and such a change is repeated.
[0181]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 3Eh → 3Dh →... → 00h every vertical period, and such changes are repeated. .
[0182]
Therefore, during the period when the divided by 64 vertical synchronizing signal 64VS is “1”, the entire surface of the active matrix type liquid crystal display panel 27 is displayed on the display surface 27 of the entire surface solid pattern which reverses the direction of gradation change from the entire surface solid pattern shown in FIG. A pattern can be displayed.
[0183]
When a checkerboard pattern is displayed as the test pattern, as shown in FIG. 49, the test pattern selection signal SL3 = “1”, SL4 = “0”, and SL5 = “1”.
[0184]
In this way, the selector 35 selects and outputs the clock signal CLK, and the selector 36 selects and outputs the divided-by-2 horizontal synchronization signal 2HS, so that the 6-bit up / down counter 37 is selected. Will count the clock signal CLK using the divided by 2 horizontal synchronization signal 2HS as an up / down control signal.
[0185]
FIG. 50 and FIG. 51 are waveform diagrams for explaining the operation in this case. FIG. 50 shows a case where the half-divided horizontal synchronizing signal 2HS = “0”, and FIG. 1 "is shown.
[0186]
Here, FIGS. 50 (A) and 51 (A) are divided by 2 horizontal synchronizing signal 2HS, FIGS. 50 (B) and 51 (B) are clock signals CLK, FIGS. 50 (C) and 51 (C). Is the logic level of the address signal input terminals A0 to A8 of the ROM 30, FIGS. 50D and 51D are the addresses ADD to be accessed, and FIGS. 50E and 51E are the tests output from the ROM 30. Data TDATA for use is shown.
[0187]
Note that the address ADD shown in FIGS. 50D and 51D and the test data TDATA shown in FIGS. 50E and 51E are displayed in hexadecimal.
[0188]
That is, as shown in FIG. 50, since the 6-bit up / down counter 37 counts up during the period when the divided-by-2 horizontal synchronizing signal 2HS is “0”, the address signal input terminal of the ROM 30 The logic levels of A0 to A8 are as shown in FIG. 50C, and the address ADD to be accessed is 140h → 141h → 142h →... Every horizontal period as shown in FIG. → It changes to 17Fh, and such a change is repeated.
[0189]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 00h → 3Fh → 00h →... → 3Fh every horizontal period, and such changes are repeated. .
[0190]
On the other hand, as shown in FIG. 51, since the 6-bit up / down counter 37 counts down during the period when the divided-by-2 horizontal synchronization signal 2HS is “1”, the address of the ROM 30 The logic levels of the signal input terminals A0 to A8 are as shown in FIG. 51C, and the address ADD to be accessed is 17Fh → 17Eh → 17Dh → every horizontal period as shown in FIG. 51 (D). ... → 140h, and such a change is repeated.
[0191]
As a result, the test data TDATA (D5 to D0) output from the ROM 30 changes from 3Fh → 00h → 3Fh →... → 0h every horizontal period, and such changes are repeated. .
[0192]
Therefore, for example, the test data TDATA (D5 to D0) for the first vertical line in the odd horizontal period = 00h, and the test data TDATA (D5 to D0) for the first vertical line in the even horizontal period = 3Fh. In this case, as in the case shown in FIG. 23, a checkered pattern can be displayed on the display surface 27 of the active matrix type liquid crystal display panel.
[0193]
As described above, according to the second embodiment of the present invention, a vertical gray scale pattern, a horizontal gray scale pattern, a vertical stripe pattern, a horizontal stripe pattern, and a full surface solid pattern are used as test patterns on an active matrix liquid crystal display panel. And a checkered pattern can be selectively displayed, so that a display tester for generating test data necessary for displaying the test pattern can be eliminated, and the active matrix system is easy and inexpensive. A liquid crystal display panel display test can be performed.
[0194]
【The invention's effect】
As described above, according to the present invention, the test pattern is generated by providing the test data generating unit that generates the test data necessary for displaying the test pattern on the active matrix type liquid crystal display panel. A display tester that generates test data necessary for display can be eliminated, and a display test of an active matrix liquid crystal display panel can be easily performed at a low cost.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a main part of a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a test data generation unit provided in the first embodiment of the present invention;
FIG. 3 is a waveform diagram showing an operation of a 12-bit counter provided in the test data generation unit provided in the first embodiment of the present invention.
FIG. 4 is a waveform diagram showing an operation of a 6-bit up / down counter provided in the test data generation unit provided in the first embodiment of the present invention.
FIG. 5 is a circuit diagram for explaining a case where a horizontal grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 6 is a diagram for explaining a case where a horizontal grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 7 is a diagram for explaining a case where a horizontal grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 8 is a circuit diagram for explaining a case where a vertical grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 9 is a diagram for explaining a case where a vertical grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 10 is a diagram for explaining a case where a vertical grayscale pattern is displayed using the first embodiment of the present invention.
FIG. 11 is a circuit diagram for explaining a case where a horizontal stripe pattern is displayed using the first embodiment of the present invention.
FIG. 12 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “0” when the horizontal stripe pattern is displayed using the first embodiment of the present invention. is there.
FIG. 13 is a diagram for explaining a case where a horizontal stripe pattern is displayed using the first embodiment of the present invention.
FIG. 14 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “1” when the horizontal stripe pattern is displayed using the first embodiment of the present invention. is there.
FIG. 15 is a diagram for explaining a case where a horizontal stripe pattern is displayed using the first embodiment of the present invention.
FIG. 16 is a circuit diagram for explaining a case where a vertical stripe pattern is displayed using the first embodiment of the present invention.
FIG. 17 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “0” when the vertical stripe pattern is displayed using the first embodiment of the present invention. is there.
FIG. 18 is a diagram for explaining a case where a vertical stripe pattern is displayed using the first embodiment of the present invention.
FIG. 19 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “1” when the vertical stripe pattern is displayed using the first embodiment of the present invention. is there.
FIG. 20 is a diagram for explaining a case where a vertical stripe pattern is displayed using the first embodiment of the present invention.
FIG. 21 is a circuit diagram for explaining a case where a checkered pattern is displayed using the first embodiment of the present invention.
FIG. 22 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “0” when the checkered pattern is displayed using the first embodiment of the present invention. is there.
FIG. 23 is a diagram for explaining a case where a checkered pattern is displayed using the first embodiment of the present invention.
FIG. 24 is a waveform diagram for explaining the operation when the logical level of the output terminal Q6 of the 12-bit counter is “1” when the checkered pattern is displayed using the first embodiment of the present invention. is there.
FIG. 25 is a diagram for explaining a case where a checkered pattern is displayed using the first embodiment of the present invention.
FIG. 26 is a circuit diagram for explaining a case where a full-color pattern is displayed using the first embodiment of the present invention.
FIG. 27 is a diagram for explaining a case where a full solid pattern is displayed using the first embodiment of the present invention.
FIG. 28 is a circuit diagram showing a test data generation unit provided in the second embodiment of the present invention;
FIG. 29 is a diagram showing stored contents of a ROM provided in the second embodiment of the present invention;
FIG. 30 is a diagram showing a relationship between a test pattern selection signal and a selected test pattern in the second embodiment of the present invention.
FIG. 31 is a waveform diagram showing signals output from a timer circuit provided in the second embodiment of the present invention;
FIG. 32 is a diagram showing a relationship between a test pattern selection signal and a signal output from a selector that outputs a counted signal in the second embodiment of the present invention.
FIG. 33 is a diagram showing a relationship between a test pattern selection signal and a signal output from a selector that outputs an up / down control signal in the second embodiment of the present invention.
FIG. 34 is a circuit diagram for explaining a case where a vertical stripe pattern is displayed using the second embodiment of the present invention.
FIG. 35 is a waveform diagram for explaining a case where a vertical stripe pattern is displayed using the second embodiment of the present invention.
FIG. 36 is a waveform diagram for explaining a case where a vertical stripe pattern is displayed using the second embodiment of the present invention.
FIG. 37 is a circuit diagram for explaining a case where a horizontal stripe pattern is displayed using the second embodiment of the present invention.
FIG. 38 is a waveform diagram for explaining a case where a horizontal stripe pattern is displayed using the second embodiment of the present invention.
FIG. 39 is a waveform diagram for explaining a case where a horizontal stripe pattern is displayed using the second embodiment of the present invention.
FIG. 40 is a circuit diagram for explaining a case where a vertical grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 41 is a waveform diagram for explaining a case where a vertical grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 42 is a waveform diagram for explaining a case where a vertical grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 43 is a circuit diagram for explaining a case where a horizontal grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 44 is a waveform diagram for explaining a case where a horizontal grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 45 is a waveform diagram for explaining a case where a horizontal grayscale pattern is displayed using the second embodiment of the present invention.
FIG. 46 is a circuit diagram for explaining a case where a full-color pattern is displayed using the second embodiment of the present invention.
FIG. 47 is a waveform diagram for explaining a case where a full-color pattern is displayed using the second embodiment of the present invention.
FIG. 48 is a waveform diagram for explaining a case where a full solid pattern is displayed using the second embodiment of the present invention.
FIG. 49 is a circuit diagram for explaining a case where a checkered pattern is displayed using the second embodiment of the present invention.
FIG. 50 is a waveform diagram for explaining a case where a checkered pattern is displayed using the second embodiment of the present invention.
FIG. 51 is a waveform diagram for explaining a case where a checkered pattern is displayed using the second embodiment of the present invention.
FIG. 52 is a circuit diagram showing a main part of an example of a conventional digital data driver.
[Explanation of symbols]
1 Shift register section
2 Data register section
3 Latch part
4 Decoder part
5 gradation voltage generator
6 Selector section
9 Test data generator

Claims

A pixel electrode is formed in a matrix, and a data line, a scan line, and a switching element connected between the data line and the pixel electrode and controlled to be conductive and non-conductive through the scan line. A gradation voltage is applied to the data line of a liquid crystal display panel formed by sealing liquid crystal between a first substrate formed and a second substrate formed with a common electrode common to all pixel electrodes. In the data driver of the liquid crystal display panel that applies
A test data generator for generating test data necessary to display a test pattern on the liquid crystal display panel;
A gradation voltage generator that generates a plurality of gradation voltages having different voltage values;
A gradation voltage selection unit that selects a gradation voltage corresponding to the test data from the plurality of gradation voltages and applies the gradation voltage to the data line;
The test data generator is
A full solid pattern display data generation unit for generating full solid pattern display data ;
A grayscale pattern display data generation unit for generating horizontal grayscale pattern display data or vertical grayscale pattern display data ;
A horizontal stripe pattern display data generation unit for generating horizontal stripe pattern display data ;
A vertical stripe pattern display data generating unit for generating vertical stripe pattern display data ;
A checkered pattern display data generating unit for generating a checkerboard pattern display data,
A selector for selecting any one of the whole-surface solid pattern display data, the grayscale pattern display data, the horizontal stripe pattern display data, the vertical stripe pattern display data, and the checkered pattern display data ;
The full-surface solid pattern display data generation unit is provided with a 12-bit counter that outputs a full-color solid pattern display data to the output terminals of the 7th to 12th bits when a vertical synchronization signal is given to the counted signal input terminal. Prepared,
The grayscale display data generation unit is supplied with a horizontal synchronizing signal or a clock signal at the counted signal input terminal, and is output to the up / down control signal input terminal to the 7th bit output terminal of the 12-bit counter. A 6-bit up / down counter for receiving a signal and outputting the horizontal grayscale pattern display data or the vertical grayscale pattern display data to an output terminal;
The horizontal stripe pattern display data generation unit
A first divide-by-2 circuit that divides the horizontal sync signal by 2 and outputs a first divide-by-2 horizontal sync signal and a second divide-by-2 horizontal sync signal that are complementary to each other;
A first AND circuit that performs an AND process on an output signal output to an output terminal of a seventh bit of the 12-bit counter and the first divide-by-2 horizontal synchronization signal;
A first NOT circuit for inverting an output signal output to an output terminal of the seventh bit of the 12-bit counter;
A second AND circuit that AND-processes the second half-divided horizontal synchronizing signal and the output signal of the first NOT circuit;
A first OR circuit that ORs the output signal of the first AND circuit and the output signal of the second AND circuit to output the horizontal stripe pattern display data;
The vertical stripe pattern display data generation unit
A second divide-by-2 circuit that divides the clock signal by two and outputs a first divide-by-2 clock signal and a second divide-by-2 clock signal that are complementary to each other;
A third AND circuit that performs an AND process on the output signal output to the seventh bit output terminal of the 12-bit counter and the first divide-by-2 clock signal;
A second NOT circuit for inverting an output signal output to the output terminal of the seventh bit of the 12-bit counter;
A fourth AND circuit that AND-processes the second ½ clock signal and the output signal of the second NOT circuit;
A second OR circuit that ORs the output signal of the third AND circuit and the output signal of the fourth AND circuit to output the vertical stripe pattern display data;
The checkerboard pattern display data generation unit
A first EOR circuit that performs an EOR process on the first half-divided horizontal synchronization signal and the first half-divided clock signal;
A second EOR circuit that performs EOR processing on an output signal output to a seventh bit output terminal of the 12-bit counter and an output signal of the first EOR circuit and outputs the checkerboard pattern display data; A data display panel data driver.

A pixel electrode is formed in a matrix, and a data line, a scan line, and a switching element connected between the data line and the pixel electrode and controlled to be conductive and non-conductive through the scan line. A gradation voltage is applied to the data line of a liquid crystal display panel formed by sealing liquid crystal between a first substrate formed and a second substrate formed with a common electrode common to all pixel electrodes. In the data driver of the liquid crystal display panel that applies
A test data generator for generating test data necessary to display a test pattern on the liquid crystal display panel;
A gradation voltage generator that generates a plurality of gradation voltages having different voltage values;
A gradation voltage selection unit that selects a gradation voltage corresponding to the test data from the plurality of gradation voltages and applies the gradation voltage to the data line;
The test data generator is
Multiple types of test data necessary to display a horizontal grayscale pattern, vertical grayscale pattern, horizontal stripe pattern, vertical stripe pattern, checkered pattern or full-color solid pattern are displayed for each data unit to be output. A test data storage unit for storing test data to be output by a test pattern selection signal stored in an address and supplied from the outside;
Based on the test pattern selection signal, access is made to an address area in which test data corresponding to the test pattern specified by the test pattern selection signal is stored in the address area of the test data storage unit. An address signal generator for generating an address signal for
The address signal generator is
A timer circuit for outputting a clock signal, a horizontal synchronizing signal, a divided by two horizontal synchronizing signal, a vertical synchronizing signal, and a divided by 64 vertical synchronizing signal;
A first selector that selects the clock signal, the horizontal synchronization signal, or the vertical synchronization signal based on the test pattern selection signal;
A second selector for selecting the divided by 2 horizontal synchronizing signal or the divided by 64 vertical synchronizing signal based on the test pattern selection signal;
The output signal of the first selector is applied to the counted signal input terminal, the output signal of the second selector is applied to the up / down control signal input terminal, and the address of the test data storage unit is applied to the output terminal. And an up / down counter that outputs an address signal for accessing an address area in which test data corresponding to a test pattern specified by the test pattern selection signal is stored. LCD panel data driver.