JP3920564B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアタセスメモリに関し、特に、ライト（write）時に大電流が流れる配線の信頼性を向上させる手法に関する。
【０００２】
【従来の技術】
近年、強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）が室温で大きな磁気抵抗比（ＭＲ比）を持ち得ることが報告され、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｇｉｓｔｉｖｅ：ＴＭＲ〕効果をＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）に応用する研究がなされている。
【０００３】
このＴＭＲ効果を応用したＭＲＡＭの研究以前にも、巨大磁気抵抗（Ｇａｉｎｔ Ｍａｇｎｅｔｏ−Ｒｅｇｉｓｔａｎｃｅ：ＧＭＲ）効果を応用したＭＲＡＭの研究がなされていたが、ＧＭＲ効果によるＭＲ比は、数％から約１０％の程度でしかないうえ、金属薄膜内に電流が流れることから、例えば、リード（read)時の信号(データ）量が数ｍＶと極めて小さくなる。
【０００４】
このように、ＧＭＲ効果を応用したＭＲＡＭでは、リード時の信号量が極めて小さくなるため、例えば、同じメモリセルのデータを２回読み出し、素子間におけるリード時の信号量のバラツキの影響を少なくするなどの工夫が必要であった。つまり、ＧＭＲ効果を応用したＭＲＡＭでは、１つのメモリセルのデータを読み出すために、２回のリード動作が必要であり、高速化が困難であった。
【０００５】
また、メモリセルをＧＭＲ素子とスイッチとしてのＭＯＳトランジスタとから構成する場合、このＭＯＳトランジスタのオン抵抗を十分に小さくしないと、ＭＯＳトランジスタの特性のバラツキの影響により、メモリセルから読み出される信号（セルデータ）が消滅してしまう場合がある。
【０００６】
一方、このような現象を防止するためには、メモリセル内のＭＯＳトランジスタのオン抵抗をＧＭＲ素子並みに小さくすればよい。しかし、メモリセル内のＭＯＳトランジスタのオン抵抗をＧＭＲ素子並みに小さくするためには、そのＭＯＳトランジスタのサイズをかなり大きなものにしなければならず、結果として、メモリセルの微細化によるメモリ容量の大容量化が困難になる問題があった。
【０００７】
このようにＧＭＲ ＭＲＡＭでは、メモリ動作の高速化や、メモリ容量の大容量化などを実現することが非常に困難となっている。このため、ＧＭＲ ＭＲＡＭは、高放射線耐性という特徴を生かして、宇宙などの特殊な環境下でのみ使用され、一般には、あまり普及していない。
【０００８】
ＴＭＲ素子の基本構造は、２つの強磁性層により絶縁膜を挟んだＭＴＪ構造である。磁性体には、磁化が向きやすい方向、即ち、磁化容易軸がある。強磁性層の成膜時に、特定方向の磁場を印加することにより、メモリセルの磁化容易軸をその特定方向に設定できる。
【０００９】
磁化容易軸方向とは、その方向に磁化が向いている場合に磁性層の内部エネルギーが極小になるような方向のことである。従って、外部磁場が印加されていない状態では、ＴＭＲ素子の強磁性層の磁化は、磁化容易軸方向を向いており、２つの強磁性層の磁化の相対的な方向は、平行、反平行の２種類の状態のどちらかとなる。
【００１０】
なお、ＴＭＲ素子は、２つの強磁性層の磁化の方向が、平行か、又は反平行かによって、抵抗が変化する。これは、トンネル確率のスピン依存性によるものとされている。
【００１１】
このように、ＴＭＲ素子における強磁性層の磁化の平行、反平行の状態により２値の情報を記憶することができ、また、磁化の状態によるＴＭＲ素子の抵抗の変化を利用して、セルデータを読み出すことができる。
【００１２】
ＴＭＲ効果におけるＭＲ比は、数十％に達し、また、ＴＭＲ素子の抵抗も、トンネル絶縁膜の膜厚を変えることによって広範囲に設定できるため、リード時の読み出し信号量は、ＤＲＡＭにおける読み出し信号量と同じ程度、又は、それ以上にできる。
【００１３】
書き込みは、配線に流れる電流により発生する磁場を用いて、強磁性層の磁化の向きを反転することによって行なわれる。
【００１４】
具体的には、２つの強磁性層の厚さを異ならしめ、両磁性層に保磁力の差を設ければ、厚さの薄い磁性層（保磁力の弱い磁性層）の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。また、２つの強磁性層のうちの１つに反磁性層を付加し、交換結合により反磁性層が付加された磁性層の磁化の向きを固定すれば、反磁性層が付加されていない磁性層の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。
【００１５】
ところで、磁性層は、磁性層の磁化方向に対して反対方向の磁場を印加して磁性層の磁化を反転させようとする場合、予め、磁化に直交する方向に磁場を印加しておくと、磁性層の磁化の反転に必要な磁場（反転磁場）の大きさを小さくできる、という性質を有している。
【００１６】
従って、互いに直交する２本の配線を使い、互いに直交する２方向の磁場を印加することにより、その配線の交点にあるメモリセルの磁化だけを選択的に反転させることができる。
【００１７】
図１１は、アステロイド曲線として知られる磁化容易軸方向に平行な磁場と磁化容易軸方向に垂直な磁場とを同時に印加した場合に、磁化が反転する時のしきい磁場のベクトルの軌跡を示したものである。
【００１８】
ここでは、磁化容易軸方向を、ｘ方向としている。
【００１９】
磁化の反転は、磁場ベクトルの終点がアステロイド曲線を超えないと起こらない。図１１に示している３本のべクトルは、ライト電流が流れる２本の配線の交点に位置する一のメモリセル領域及びその一のメモリセル領域に隣接する他のメモリセル領域で発生する磁場のベクトルを表している。
【００２０】
電流の大きさを制御して、互いに隣接する２つのメモリセル領域で発生する磁場がアステロイド曲線内にあるようにすれば、ライト電流が流れる２本の配線の交点に位置する一のメモリセルだけに選択的にデータを書き込むことが可能となる。
【００２１】
【発明が解決しようとする課題】
反転磁場は、磁性体の幅に反比例して大きくなるという性質がある。
【００２２】
従って、メモリセルを微細化し、メモリ容量の大容量化を図ろうとすると、磁性体の幅が狭くなり、反転磁場を大きくしなければならない。その結果、反転磁場を作るために必要な電流も、大きくなる。一方、メモリセルの微細化により、配線幅は、狭くなるため、これに伴い、電流密度は、急激に大きくなる。
【００２３】
また、メモリセルの微細化を進めていくと、反転磁場を作るための大電流により、エレクトロマイグレーション（ＥＭ）現象が発生し易くなるため、配線の信頼性が低下する。
【００２４】
なお、電流密度を下げるために、例えば、配線溝のアスペクト比を高くし、配線の厚さを大きくするという対策を施すと、配線に流れる電流のうち磁性層から遠く離れた電流成分の割合が多くなるために、配線の直下又は直上における磁場が弱くなる。これを補うには、配線に、より大きな電流を流さなければならず、結局、この対策は、エレクトロマイグレーション現象の発生を防止する有効な手段とはならない。
【００２５】
また、配線を厚くすると、大電流を流す配線に隣接する配線において磁場の減衰の割合が小さくなる。これは、書き込み磁場の隣接セル（非選択セル）への干渉を増大させることを意味している。つまり、反転磁場は、メモリセルによってバラツキがあるため、配線を厚くすることにより、非選択セルに対する誤書き込みを引き起す確率が増大する。
【００２６】
以上のように、従来は、エレクトロマイグレーション現象の発生を防止し、配線の信頼性を向上させるために、例えば、配線を厚くする対策が考えられていたが、この対策は、配線の電流密度の減少には十分ではなく、また、非選択セルに対する誤書き込みを防止するには、配線の厚さをできるだけ薄くし、配線に流れる大電流により発生する磁場の強度分布を、できるだけ幅の狭い急峻な分布にしなければならなかった。
【００２７】
つまり、従来のＭＲＡＭにおいては、メモリセルの微細化によるメモリ容量の大容量化、配線の信頼性の向上及び誤書き込みの防止を、同時に達成することができなかった。
【００２８】
本発明は、このような問題を解決するためになされたもので、その目的は、ＭＲＡＭにおいて、メモリセルの微細化によるメモリ容量の大容量化を図っても、配線の信頼性の向上や、誤書き込みの防止などを同時に実現できる技術を提案することにある。
【００２９】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線の交点に１つずつ配置され、前記ライトワード線に流れる電流及び前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択されたビット線に第２方向に向かう電流を流して、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流し、前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間と前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流す期間は、時間的に重ならないと共に、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子に対しては、１回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、１回のライトサイクルごとに変化させる。
【００３０】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択された第１ビット線に電流を流して、前記ライトワード線と前記選択された第１ビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間に、前記選択された第１ビット線とは異なる第２ビット線に電流を流して、前記ライトワード線と前記第２ビット線に交点に配置される磁気抵抗素子にデータを記憶させる。
【００５２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００５３】
［第１実施の形態］
図１は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００５４】
メモリセルアレイ１１のロウ方向の端部には、ロウデコーダ１２が配置される。ロウアドレス信号ＲＡ０−ＲＡｎは、ロウデコーダ１２に入力される。ロウデコーダ１２は、ライトワード線イネーブル信号ＷＷＬＥＮ又はリードワード線イネーブル信号ＲＷＬＥＮがイネーブル状態になると、動作状態となる。
【００５５】
ライト時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のライトワード線（ロウ）ＷＷＬを選択する。ライトワード線ＷＷＬは、後述するビット線ＢＬと共に、メモリセルの２つの磁性層の磁化の方向を平行又は反平行にするためのものである。ＷＷＬドライバ１３は、選択されたライトワード線ＷＷＬをドライブする役割を有する。
【００５６】
コントローラ１７は、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態になると、動作状態となる。コントローラ１７は、例えば、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成され、反転出力を入力にフィードバックすることにより１ビットのカウンタとして機能する。
【００５７】
リセット付きダウントリガＤ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウントリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００５８】
リセット付きダウントリガＤ−ＦＦ回路の出力信号は、ＷＷＬドライバ１３に与えられる。
【００５９】
リード時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のリードワード線（ロウ）ＲＷＬを選択する。リードワード線ＲＷＬは、リード時に、選択されたメモリセルを構成するＭＯＳトランジスタ（スイッチ）をオン状態にするためのものである。
【００６０】
カラムアドレス信号ＣＡ０−ＣＡｍは、カラムデコーダ１４に入力される。カラムデコーダ１４は、カラムアドレス信号ＣＡ０−ＣＡｍをデコードし、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・を出力する。
【００６１】
カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・は、さらに、カラムデコーダ１９Ａ，１９Ｂに入力される。カラムデコーダ１９Ａ，１９Ｂには、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・の他に、ライトイネーブル信号ＷＥ及びロウアドレス信号ＲＡ０−ＲＡｎの最下位ビットＲＡ０が入力される。
【００６２】
カラムデコーダ１９Ａ，１９Ｂは、ライト時、即ち、ライトイネーブル信号ＷＥがイネーブル状態のときに、動作状態となる。
【００６３】
本例では、カラムデコーダ１９Ａ，１９Ｂは、ロウアドレス信号の最下位ビットＲＡ０に基づいて、ビット線（カラム）の選択を行っている。これは、メモリセルが市松模様となるようにレイアウトされていることに起因している。
【００６４】
カラムデコーダ１９Ａ，１９Ｂの出力信号は、ライト電流ドライバ１６Ａ，１６Ｂに入力される。ライト電流ドライバ１６Ａ，１６Ｂは、カラムデコーダ１９Ａ，１９Ｂの出力信号に基づいて、選択されたビット線ＢＬをドライブする。
【００６５】
ビット線ＢＬに流れる電流の向きは、コントローラ１８により制御される。コントローラ１８には、ライトワード線イネーブル信号ＷＷＬＥＮ及びライトデータＤＡＴＡが入力される。コントローラ１８は、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態のときに、ライトデータＤＡＴＡの値（２値）に基づいて、ビット線ＢＬに流れる電流の向きを制御する。
【００６６】
コントローラ１８は、コントローラ１７と同様に、例えば、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成され、反転出力を入力にフィードバックすることにより１ビットのカウンタとして機能させる。
【００６７】
リセット付きダウントリガＤ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウントリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００６８】
また、コントローラ１８は、マルチプレクサＭＵＸを有し、ライトデータＤＡＴＡの値に応じて、２つの出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる電流の向きを変える。
【００６９】
図２は、図１の磁気ランダムアクセスメモリの回路構成の具体例を示すものである。なお、同図においては、リードのためのセンスアンプ及びカラムデコーダを省略している。
【００７０】
メモリセルアレイ１１は、アレイ状に配置される複数のメモリセルＭＣから構成される。メモリセルＭＣは、絶縁層を２つの磁性層で挟んだ構造を有するＴＭＲ素子２１とＭＯＳトランジスタからなるスイッチ素子２２とから構成される。ＴＭＲ素子２１の一端は、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・・・に接続され、また、ＴＭＲ素子２１とスイッチ素子２２は、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・・・と接地点との間に直列接続される。
【００７１】
メモリセルアレイ１１のロウ方向の端部には、ロウデコーダ１２が配置される。ロウデコーダ１２は、１ロウごとに設けられ、例えば、図３に示すように、ロウアドレス信号ＲＡ０−ＲＡｎが入力されるＮＡＮＤ回路２３と、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮが入力されるＮＯＲ回路２４と、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮが入力されるＮＯＲ回路２５とから構成される。
【００７２】
ライト動作時には、選択されるロウ（ライトワード線）に対応するロウデコーダにおいて、ロウアドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。また、この時、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態（パルス信号を出力している状態）となるため、ＮＯＲ回路２５の出力信号ＲＳＬのレベルは、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮのレベルに応じて変化し、選択されたライトワード線ＷＷＬｉにライト電流を流す期間が決定される。
【００７３】
なお、ライト動作時においては、リードワード線イネーブル信号ＲＷＬＥＮは、常に、“Ｌ”レベル（例えば、接地電位）であり、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮは、常に、“Ｈ”レベルであるため、ＮＯＲ回路２４の出力信号ＲＷＬは、常に、“Ｌ”レベルである。
【００７４】
リード動作時には、選択されるロウ（リードワード線）に対応するロウデコーダにおいて、ロウアドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。また、この時、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮが“Ｌ”レベルとなるため、ＮＯＲ回路２４の出力信号ＲＷＬのレベルは、“Ｈ”となる。
【００７５】
なお、リード動作時においては、ライトワード線イネーブル信号ＷＷＬＥＮは、常に、“Ｌ”レベル（例えば、接地電位）であり、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮは、常に、“Ｈ”レベルであるため、ＮＯＲ回路２５の出力信号ＲＷＬは、常に、“Ｌ”レベルである。
【００７６】
ＷＷＬドライバ１３は、インバータ回路２６とトランスファゲートとして機能するＮチャネルＭＯＳトランジスタ２７とから構成される。インバータ回路２６は、コントローラ１７の出力信号に基づいて、ライトワード線ドライブ信号ＷＷＬＤＲＶを出力する。ライトワード線ドライブ信号ＷＷＬＤＲＶは、ＮチャネルＭＯＳトランジスタ２７を経由して、ライトワード線ＷＷＬ０，ＷＷＬ１，・・・に転送される。
【００７７】
トランスファゲートとして機能するＮチャネルＭＯＳトランジスタ２７のゲートには、ロウデコーダ（図３参照）１２の出力信号ＲＳＬ０，ＲＳＬ１，・・・が入力される。従って、ロウアドレス信号ＲＡ０−ＲＡｎにより選択されたロウのトランスファゲートのみがオン状態となるため、ＷＷＬドライバ１３は、選択されたライトワード線ＷＷＬのみをドライブする。
【００７８】
例えば、ロウアドレス信号ＲＡ０−ＲＡｎによりワード線ＷＷＬ１が選択される場合には、ロウデコーダ１２は、出力信号（デコード信号）ＲＳＬ１を“Ｈ”レベルにする。従って、ライト動作時には、ＷＷＬドライバ１３により、ライトワード線ＷＷＬ１に流れる電流の向きが制御される。
【００７９】
コントローラ１７は、例えば、図４に示すように、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成される。このＤ−ＦＦ回路は、反転出力が入力にフィードバックされており、１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。この時、例えば、図５に示すように、Ｄ−ＦＦ回路の出力信号Ｄは、ライトワード線イネーブル信号ＷＷＬＥＮを立ち下げる度に反転する。
【００８０】
リードワード線ＲＷＬ０，ＲＷＬ１，・・・は、リード時に、選択されたメモリセルＭＣを構成するＭＯＳトランジスタ（スイッチ）２２をオン状態にするためのものである。リード時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のロウ（リードワード線ＲＷＬ）を選択する。
【００８１】
カラムデコーダ１９Ａ，１９Ｂは、ＮＡＮＤ回路２８Ａ，２８Ｂと、ＮＯＲ回路２９−００，２９−０１，２９−１０，２９−１１，・・・とから構成される。カラムアドレス信号ＣＡ０−ＣＡｍをデコードすることにより得られるカラム選択信号ＣＳＬ０，ＣＳＬ１，・・・は、ＮＯＲ回路２９−００，２９−０１，２９−１０，２９−１１，・・・に入力される。
【００８２】
ライト動作時、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、また、例えば、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・のうちの１つが“Ｈ”レベルとなる。本例では、カラムデコーダ１９Ａ，１９Ｂは、ロウアドレス信号の最下位ビットＲＡ０に基づいて、ビット線（カラム）の選択を行っている。その理由は、上述したように、メモリセルのレイアウトが特殊な場合（例えば、千鳥格子状の場合）には、ロウアドレス信号の最下位ビットＲＡ０を用いることにより、カラムアドレス信号を１ビット減らすことができるためである。
【００８３】
例えば、カラム選択信号ＣＳＬ０が“Ｈ”レベル、ロウアドレス信号の最下位ビットＲＡ０が“Ｌ（＝０）”であると仮定すると、ＮＡＮＤ回路２８Ａの出力信号が“Ｈ”レベル、ＮＡＮＤ回路２８Ｂの出力信号が“Ｌ”レベルとなり、カラムデコーダ１９Ａ，１９Ｂ内のＮＯＲ回路２９−００の出力信号が“Ｈ”レベルとなる。その結果、ビット線ＢＬ０に流れる電流の向きがライト電流ドライバ１６Ａ，１６Ｂにより制御される。
【００８４】
なお、本例では、ロウアドレス信号の最下位ビットＲＡ０が“Ｌ（＝０）”のときには、偶数番目のライトワード線ＷＷＬｊ（ｊは、０，２，・・・）のうちの１つが選択され、この時、ビット線ＢＬ０，ＢＬ１，・・・のうちの１つが選択される。また、ロウアドレス信号の最下位ビットＲＡ０が“Ｈ（＝１）”のときには、奇数番目のライトワード線ＷＷＬｋ（ｋは、１，３，・・・）のうちの１つが選択され、この時、ビット線ｂＢＬ０，ｂＢＬ１，・・・のうちの１つが選択される。
【００８５】
ライト電流ドライバ１６Ａ，１６Ｂは、インバータ回路３０Ａ，３０Ｂとトランスファゲートとして機能するＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂとから構成される。インバータ回路３０Ａ，３０Ｂは、コントローラ１８の出力信号に基づいて、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶを出力する。ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶは、ＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に転送される。
【００８６】
トランスファゲートとして機能するＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂのゲートには、カラムデコーダ１９Ａ，１９Ｂの出力信号が入力される。従って、カラムアドレス信号ＣＡ０−ＣＡｍ及びロウアドレス信号の最下位ビットＲＡ０により選択されたカラムのトランスファゲートのみがオン状態となるため、ライト電流ドライバ１６Ａ，１６Ｂは、選択されたビット線ＢＬのみをドライブする。
【００８７】
例えば、カラムアドレス信号ＣＡ０−ＣＡｍ及びロウアドレス信号の最下位ビットＲＡ０によりビット線ＢＬ０が選択される場合には、カラムデコーダ１９Ａ，１９Ｂ内のＮＯＲ回路２９−００の出力信号（デコード信号）が“Ｈ”レベルとなる。従って、ライト動作時には、ライト電流ドライバ１６Ａ，１６Ｂにより、ビット線ＢＬ０に流れる電流の向きが制御される。
【００８８】
コントローラ１８は、例えば、図６に示すように、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成される。このＤ−ＦＦ回路は、反転出力が入力にフィードバックされており、１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。また、コントローラ１８は、マルチプレクサＭＵＸを有し、ライトデータＤＡＴＡの値に応じて、２つの出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる電流の向きを変える（ＤＡＴＡ＝“１”のとき、Ｄ−出力を選択、ＤＡＴＡ＝“０”のとき、／Ｄ−出力を選択する。）。
【００８９】
なお、例えば、図７に示すように、Ｄ−ＦＦ回路の出力信号Ｄは、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に反転する。
【００９０】
次に、本発明の磁気ランダムアクセスメモリ（図２）の動作の特徴部分について、図８の波形図を参照しながら説明する。
【００９１】
なお、図８の波形図において、信号ＩＷＷＬ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【００９２】
本発明は、ライト動作に特徴を有する。
説明を簡単にするため、本例では、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点に存在するメモリセルＭＣについてデータライトを行う場合について考える。また、ライトデータＤＡＴＡは“１”であり、初期状態（ライトイネーブル信号ＷＥが“Ｈ”となった直後の状態）としては、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶは、それぞれ“Ｈ”レベル、“Ｌ”レベルであるものとする。
【００９３】
まず、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベルとなり、その他のカラム選択信号ＣＳＬ１，・・・は、“Ｌ”レベルを維持する。
【００９４】
ロウアドレス信号ＲＡ０−ＲＡｎがロウデコーダ１２によりデコードされると、ロウデコーダ１２の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７がオン状態となる。
【００９５】
この時、ロウデコーダ１２の出力信号ＲＳＬ１，・・・は、“Ｌ”レベルとなるため、非選択のライトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７は、オフ状態となる。また、ロウデコーダ１２の出力信号ＲＷＬ０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メモリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２も、オフ状態となる。
【００９６】
コントローラ１７の出力信号は、“Ｌ”レベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”と“Ｌ”の間の一定値）となっているため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【００９７】
また、カラム選択信号ＣＳＬ０が“Ｈ”レベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【００９８】
ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【００９９】
なお、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ａからライト電流ドライバ３０Ｂへ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１００】
このように、ビット線ＢＬ０に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１０１】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する（図４乃至図７に示すように、Ｄ−ＦＦの出力レベルは、ＷＷＬＥＮの立ち下がりをトリガにして変化する。また、ライトデータＤＡＴＡは、“１”のままとする。）。
【０１０２】
従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０は、停止状態になる。
【０１０３】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ０には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１０４】
本例では、ライトデータＤＡＴＡが“１”の場合を想定しているため、図８の波形図に示すように、ライトの実行時、ビット線ＢＬ０には、プラス方向の電流が流れ、ライトが完了した後、続けて、ビット線ＢＬ０には、マイナス方向の電流が流れる。
【０１０５】
このように、本発明では、ライト動作において、メモリセルＭＣに対してデータライトが終了した後、直ちに、選択されたビット線ＢＬ０に、データライトの実行時に選択されたビット線ＢＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１０６】
従って、本発明によれば、ビット線ＢＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１０７】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作終了後にビット線ＢＬ０に流し、ライト動作終了後には、ライトワード線ＷＷＬ０には、電流が流れないため、ビット線ＢＬ０に逆向きの電流を流す際に、メモリセルＭＣにライトされたデータが破壊されることはない。
【０１０８】
ビット線ＢＬ０に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ０のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１０９】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷＬＥＮの立ち下がりエッジに反応して変化する。）、今度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバータ２０からＷＷＬドライバ１３へ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１１０】
このように、本発明では、ライト動作において、メモリセルＭＣに対してデータライトが終了した後に、選択されたライトワード線ＷＷＬ０についても、ライト動作時に選択されたライトワード線ＷＷＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１１１】
従って、本発明によれば、ライトワード線ＷＷＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１１２】
なお、ＩＷＬＬ０の向きによらず、常に、ＩＷＷＬ０の電流値が一定となるように、例えば、図８の波形図に示すように、電圧ダウンコンバータ２０により信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）を制御する。
【０１１３】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７の出力信号は、“Ｈ”から“Ｌ”に変化する（図４乃至図７に示すように、Ｄ−ＦＦの出力レベルは、ＷＷＬＥＮの立ち下がりをトリガにして変化する。ライトデータＤＡＴＡは、“１”のままとする。）。
【０１１４】
従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”レベル、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶが、それぞれ“Ｈ”レベル、“Ｌ”レベルになって、初期状態に戻る。
【０１１５】
なお、図８の波形図では、ライト動作の際に、ライトワード線ＷＷＬ０及びビット線ＢＬ０に与えるパルス信号のパルス幅と、逆方向電流を流す際に、ライトワード線ＷＷＬ０及びビット線ＢＬ０に与えるパルス信号のパルス幅は、互いに実質的に等しくなっている。
【０１１６】
しかし、製品の仕様を満たすだけの十分な配線の信頼性を確保できることを条件に、逆方向電流を流す際のパルス信号のパルス幅を、ライト動作の際のパルス信号のパルス幅よりも短くしてもよい。
【０１１７】
［第２実施の形態］
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、メモリセルアレイ内の任意の１ビットにランダムライトできる。ここで、ライトのバンド幅を上げるための手法としては、例えば、ロウアドレスを固定しておき、そのロウアドレスにより指定されるロウと複数カラムの交点に存在するメモリセルに対してデータを書き込む、というものが知られている。
【０１１８】
ＭＲＡＭでは、ライト電流が大きくなるため、複数カラムの全てに対して同時にライト動作を行うことは、ピーク電流の供給不足や、電磁波の放射などの悪影響が発生するため、好ましくない。
【０１１９】
この場合には、複数カラムの全てに対して同時にライト動作を行わずに、例えば、カラムを選択するためのカラム選択信号ＣＳＬｉを、時間をずらして順番に入力し、１カラムごとにメモリセルに対するデータライトを実行する。
【０１２０】
ここで、図９のアステロイド曲線から明らかなように、メモリセルの磁化を反転させようとする場合、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わない。これは、逆方向電流を流す期間においても、ライト動作を行うことができることを意味する。
【０１２１】
従って、ライトワード線に流れるライト電流の方向をカラムサイクル毎に反転させれば、ライト動作ごとに、ライトワード線には逆向きの電流が交互に流れるため、ライト動作を行わない逆方向電流期間を新規に設ける必要がなく、パワーの無駄なく、配線の信頼性の向上を実現できる。
【０１２２】
図１０は、ライト動作時に、ライトワード線及びビット線に流れる電流の具体例を示している。
【０１２３】
なお、図１０の波形図において、信号ＩＷＷＬ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【０１２４】
本例では、ライトワード線ＷＷＬ０とビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３の交点に存在するメモリセルＭＣについて，順次、データライトを行う場合について考える。
【０１２５】
まず、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベルとなり、その他のカラム選択信号ＣＳＬ１，・・・は、“Ｌ”レベルを維持する。
【０１２６】
ロウアドレス信号ＲＡ０−ＲＡｎがロウデコーダ１２によりデコードされると、ロウデコーダ１２の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７がオン状態となる。
【０１２７】
この時、ロウデコーダ１２の出力信号ＲＳＬ１，・・・は、“Ｌ”レベルとなるため、非選択のライトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７は、オフ状態となる。また、ロウデコーダ１２の出力信号ＲＷＬ０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メモリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２も、オフ状態となる。
【０１２８】
コントローラ１７の出力信号は、“Ｌ”レベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”と“Ｌ”の間の一定値）となっているため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【０１２９】
また、カラム選択信号ＣＳＬ０が“Ｈ”レベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【０１３０】
ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【０１３１】
なお、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ａからライト電流ドライバ３０Ｂへ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１３２】
このように、ビット線ＢＬ０に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１３３】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する。従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流（プラス方向）ＩＷＷＬ０は、停止状態になる。
【０１３４】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ０には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１３５】
本例では、図１０の波形図に示すように、ライト動作時、ビット線ＢＬ０には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線ＢＬ０には、マイナス方向の電流が流れる。
【０１３６】
このように、本発明では、ライト動作において、メモリセルＭＣに対するライト動作が終了した後、直ちに、選択されたビット線ＢＬ０に、ライト動作時に選択されたビット線ＢＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１３７】
従って、本発明によれば、ビット線ＢＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１３８】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作が終了した後にビット線ＢＬ０に流し、ライト動作が終了した後には、ライトワード線ＷＷＬ０には、電流が流れないため、ビット線ＢＬ０に逆向きの電流を流す際に、メモリセルにライトされたデータが破壊されることはない。
【０１３９】
ビット線ＢＬ０に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ０のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１４０】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷＬＥＮの立ち下がりエッジに反応して変化する。）、今度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバータ２０からＷＷＬドライバ１３へ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１４１】
ここで、図１０の例が図８の例と異なる点は、図８の例では、ライトワード線ＷＷＬ０に、このようなマイナス方向の電流を流している間は、ライト動作を行っていないのに対し、図１０の例では、ライトワード線ＷＷＬ０に、このようなマイナス方向の電流を流している間においても、次のカラム（ＣＳＬ１）のメモリセルに対してライト動作を行っている点にある。
【０１４２】
つまり、ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ１には、プラス方向の電流が流れる。
【０１４３】
また、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ１には、マイナス方向の電流が流れる。
【０１４４】
このように、ビット線ＢＬ１に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ１に流れる電流ＩＢＬ１の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ１に流れる電流ＩＢＬ１により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ１の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１４５】
なお、カラムＣＳＬ０のメモリセルに対するライト動作とカラムＣＳＬ１のメモリセルに対するライト動作との間では、ライトワード線に流れる電流の向きが異なることになる。
【０１４６】
しかし、図９のアステロイド曲線から明らかなように、ライトワード線に流れる電流の向きは、メモリセルの磁化を反転させることに関して、全く問題とならない。つまり、磁化の反転時、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わないため、各カラムＣＳＬ０，ＣＳＬ１，・・・のメモリセルに対するライト動作に関して、ライトワード線に流れる電流の向きが異なっていても、問題はない。
【０１４７】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する。従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流（マイナス方向）ＩＷＷＬ０は、停止状態になる。
【０１４８】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ１には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１４９】
本例では、図１０の波形図に示すように、ライト動作時、ビット線ＢＬ１には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線ＢＬ１には、マイナス方向の電流が流れる。
【０１５０】
ビット線ＢＬ１に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ１のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ１に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１５１】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がる。この時、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベルであるため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（プラス方向）。
【０１５２】
そして、カラムＣＳＬ２のビット線ＢＬ２に、ライトデータＤＡＴＡに応じた向きを有する電流ＩＢＬ２を流し、ライトワード線ＷＷＬ０とビット線ＢＬ２の交点に存在するメモリセルＭＣに対してデータライトを実行する。
【０１５３】
また、カラムＣＳＬ２のメモリセルＭＣに対してライト動作が完了した後、同様にして、カラムＣＳＬ３のメモリセルＭＣに対してライト動作を実行する。
【０１５４】
このように、本発明では、例えば、カラムＣＳＬ０，ＣＳＬ１，・・・という順序でライト動作を行う場合に、カラムＣＳＬ０のメモリセルＭＣに対するライト動作時には、ライトワード線ＷＷＬ０にプラス方向の電流を流し、カラムＣＳＬ１のメモリセルＭＣに対するライト動作時には、ライトワード線ＷＷＬ０にマイナス方向の電流を流している。
【０１５５】
つまり、ライト動作において、ライトワード線ＷＷＬ０には、一定方向の電流のみが流れるということはなく、常に、逆向きの電流が交互に等しく流れることになる。従って、本発明によれば、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１５６】
なお、ＩＷＬＬ０の向きによらず、常に、ＩＷＷＬ０の電流値が一定となるように、例えば、図１０の波形図に示すように、電圧ダウンコンバータ２０により信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）を制御する。
【０１５７】
このように、本発明によれば、例えば、カラムを選択するためのカラム選択信号ＣＳＬｉを、時間をずらして順番に入力し、１カラムごとにメモリセルに対するデータライトを実行する場合に、ライト動作ごと（カラムが変わるごと）に、ライトワード線に流れるライト電流の方向を反転させているため、パワーの無駄なく、配線の信頼性の向上を実現できる。
【０１５８】
【発明の効果】
以上、説明したように、本発明によれば、ライト動作に際して、配線に高い電流密度の電流を流す必要がある磁気抵抗素子を有する磁気ランダムアクセスメモリにおいて、ライト動作後、ライトワード線及びビット線に、ライト動作時の電流の向きと逆向きの電流を流すことにより、配線の信頼性を著しく向上させることができる。また、これに伴い、ライト電流が流れる配線の信頼性を低下させることなく、磁気ランダムアクセスメモリの微細化・大容量化を実現できる。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭの主要部を示すブロック図。
【図２】本発明のＭＲＡＭの主要部を示す回路図。
【図３】図１のロウデコーダ１２の具体例を示す回路図。
【図４】図１のコントローラ１７の具体例を示す回路図。
【図５】図４のコントローラ１７の動作を示す波形図。
【図６】図１のコントローラ１８の具体例を示す回路図。
【図７】図６のコントローラ１８の動作を示す波形図。
【図８】本発明のＭＲＡＭの動作の一例を示す波形図。
【図９】アステロイド曲線を示す図。
【図１０】本発明のＭＲＡＭの動作の他の例を示す波形図。
【図１１】アステロイド曲線を示す図。
【符号の説明】
１１ ：メモリセルアレイ、
１２ ：ロウデコーダ、
１３ ：ライトワード線（ＷＷＬ）ドライバ、
１４，１９Ａ，１９Ｂ ：カラムデコーダ、
１５ ：センスアンプ、
１６Ａ，１６Ｂ ：ライト電流ドライバ、
１７，１８ ：コントローラ、
２０ ：電圧ダウンコンバータ、
２１ ：ＴＭＲ素子、
２２ ：スイッチ素子、
２３，２８Ａ，２８Ｂ ：ＮＡＮＤ回路、
24,25,29-00,29-01,29-10,29-11 ：ＮＯＲ回路、
２６，３０Ａ，３０Ｂ ：インバータ回路、
２７，３１Ａ，３１Ｂ ：トランスファゲート、
ＷＷＬ０，ＷＷＬ１，・・・ ：ライトワード線、
ＲＷＬ０，ＲＷＬ１，・・・ ：リードワード線、
ＢＬ０，ｂＢＬ０，・・・ ：ビット線、
ＭＣ ：メモリセル、
Ｄ−ＦＦ ：ディレイタイプフリップフロップ回路。
【発明の属する技術分野】
本発明は、磁気ランダムアタセスメモリに関し、特に、ライト（write）時に大電流が流れる配線の信頼性を向上させる手法に関する。
【０００２】
【従来の技術】
近年、強磁性トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）が室温で大きな磁気抵抗比（ＭＲ比）を持ち得ることが報告され、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｇｉｓｔｉｖｅ：ＴＭＲ〕効果をＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）に応用する研究がなされている。
【０００３】
このＴＭＲ効果を応用したＭＲＡＭの研究以前にも、巨大磁気抵抗（Ｇａｉｎｔ Ｍａｇｎｅｔｏ−Ｒｅｇｉｓｔａｎｃｅ：ＧＭＲ）効果を応用したＭＲＡＭの研究がなされていたが、ＧＭＲ効果によるＭＲ比は、数％から約１０％の程度でしかないうえ、金属薄膜内に電流が流れることから、例えば、リード（read)時の信号(データ）量が数ｍＶと極めて小さくなる。
【０００４】
このように、ＧＭＲ効果を応用したＭＲＡＭでは、リード時の信号量が極めて小さくなるため、例えば、同じメモリセルのデータを２回読み出し、素子間におけるリード時の信号量のバラツキの影響を少なくするなどの工夫が必要であった。つまり、ＧＭＲ効果を応用したＭＲＡＭでは、１つのメモリセルのデータを読み出すために、２回のリード動作が必要であり、高速化が困難であった。
【０００５】
また、メモリセルをＧＭＲ素子とスイッチとしてのＭＯＳトランジスタとから構成する場合、このＭＯＳトランジスタのオン抵抗を十分に小さくしないと、ＭＯＳトランジスタの特性のバラツキの影響により、メモリセルから読み出される信号（セルデータ）が消滅してしまう場合がある。
【０００６】
一方、このような現象を防止するためには、メモリセル内のＭＯＳトランジスタのオン抵抗をＧＭＲ素子並みに小さくすればよい。しかし、メモリセル内のＭＯＳトランジスタのオン抵抗をＧＭＲ素子並みに小さくするためには、そのＭＯＳトランジスタのサイズをかなり大きなものにしなければならず、結果として、メモリセルの微細化によるメモリ容量の大容量化が困難になる問題があった。
【０００７】
このようにＧＭＲ ＭＲＡＭでは、メモリ動作の高速化や、メモリ容量の大容量化などを実現することが非常に困難となっている。このため、ＧＭＲ ＭＲＡＭは、高放射線耐性という特徴を生かして、宇宙などの特殊な環境下でのみ使用され、一般には、あまり普及していない。
【０００８】
ＴＭＲ素子の基本構造は、２つの強磁性層により絶縁膜を挟んだＭＴＪ構造である。磁性体には、磁化が向きやすい方向、即ち、磁化容易軸がある。強磁性層の成膜時に、特定方向の磁場を印加することにより、メモリセルの磁化容易軸をその特定方向に設定できる。
【０００９】
磁化容易軸方向とは、その方向に磁化が向いている場合に磁性層の内部エネルギーが極小になるような方向のことである。従って、外部磁場が印加されていない状態では、ＴＭＲ素子の強磁性層の磁化は、磁化容易軸方向を向いており、２つの強磁性層の磁化の相対的な方向は、平行、反平行の２種類の状態のどちらかとなる。
【００１０】
なお、ＴＭＲ素子は、２つの強磁性層の磁化の方向が、平行か、又は反平行かによって、抵抗が変化する。これは、トンネル確率のスピン依存性によるものとされている。
【００１１】
このように、ＴＭＲ素子における強磁性層の磁化の平行、反平行の状態により２値の情報を記憶することができ、また、磁化の状態によるＴＭＲ素子の抵抗の変化を利用して、セルデータを読み出すことができる。
【００１２】
ＴＭＲ効果におけるＭＲ比は、数十％に達し、また、ＴＭＲ素子の抵抗も、トンネル絶縁膜の膜厚を変えることによって広範囲に設定できるため、リード時の読み出し信号量は、ＤＲＡＭにおける読み出し信号量と同じ程度、又は、それ以上にできる。
【００１３】
書き込みは、配線に流れる電流により発生する磁場を用いて、強磁性層の磁化の向きを反転することによって行なわれる。
【００１４】
具体的には、２つの強磁性層の厚さを異ならしめ、両磁性層に保磁力の差を設ければ、厚さの薄い磁性層（保磁力の弱い磁性層）の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。また、２つの強磁性層のうちの１つに反磁性層を付加し、交換結合により反磁性層が付加された磁性層の磁化の向きを固定すれば、反磁性層が付加されていない磁性層の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。
【００１５】
ところで、磁性層は、磁性層の磁化方向に対して反対方向の磁場を印加して磁性層の磁化を反転させようとする場合、予め、磁化に直交する方向に磁場を印加しておくと、磁性層の磁化の反転に必要な磁場（反転磁場）の大きさを小さくできる、という性質を有している。
【００１６】
従って、互いに直交する２本の配線を使い、互いに直交する２方向の磁場を印加することにより、その配線の交点にあるメモリセルの磁化だけを選択的に反転させることができる。
【００１７】
図１１は、アステロイド曲線として知られる磁化容易軸方向に平行な磁場と磁化容易軸方向に垂直な磁場とを同時に印加した場合に、磁化が反転する時のしきい磁場のベクトルの軌跡を示したものである。
【００１８】
ここでは、磁化容易軸方向を、ｘ方向としている。
【００１９】
磁化の反転は、磁場ベクトルの終点がアステロイド曲線を超えないと起こらない。図１１に示している３本のべクトルは、ライト電流が流れる２本の配線の交点に位置する一のメモリセル領域及びその一のメモリセル領域に隣接する他のメモリセル領域で発生する磁場のベクトルを表している。
【００２０】
電流の大きさを制御して、互いに隣接する２つのメモリセル領域で発生する磁場がアステロイド曲線内にあるようにすれば、ライト電流が流れる２本の配線の交点に位置する一のメモリセルだけに選択的にデータを書き込むことが可能となる。
【００２１】
【発明が解決しようとする課題】
反転磁場は、磁性体の幅に反比例して大きくなるという性質がある。
【００２２】
従って、メモリセルを微細化し、メモリ容量の大容量化を図ろうとすると、磁性体の幅が狭くなり、反転磁場を大きくしなければならない。その結果、反転磁場を作るために必要な電流も、大きくなる。一方、メモリセルの微細化により、配線幅は、狭くなるため、これに伴い、電流密度は、急激に大きくなる。
【００２３】
また、メモリセルの微細化を進めていくと、反転磁場を作るための大電流により、エレクトロマイグレーション（ＥＭ）現象が発生し易くなるため、配線の信頼性が低下する。
【００２４】
なお、電流密度を下げるために、例えば、配線溝のアスペクト比を高くし、配線の厚さを大きくするという対策を施すと、配線に流れる電流のうち磁性層から遠く離れた電流成分の割合が多くなるために、配線の直下又は直上における磁場が弱くなる。これを補うには、配線に、より大きな電流を流さなければならず、結局、この対策は、エレクトロマイグレーション現象の発生を防止する有効な手段とはならない。
【００２５】
また、配線を厚くすると、大電流を流す配線に隣接する配線において磁場の減衰の割合が小さくなる。これは、書き込み磁場の隣接セル（非選択セル）への干渉を増大させることを意味している。つまり、反転磁場は、メモリセルによってバラツキがあるため、配線を厚くすることにより、非選択セルに対する誤書き込みを引き起す確率が増大する。
【００２６】
以上のように、従来は、エレクトロマイグレーション現象の発生を防止し、配線の信頼性を向上させるために、例えば、配線を厚くする対策が考えられていたが、この対策は、配線の電流密度の減少には十分ではなく、また、非選択セルに対する誤書き込みを防止するには、配線の厚さをできるだけ薄くし、配線に流れる大電流により発生する磁場の強度分布を、できるだけ幅の狭い急峻な分布にしなければならなかった。
【００２７】
つまり、従来のＭＲＡＭにおいては、メモリセルの微細化によるメモリ容量の大容量化、配線の信頼性の向上及び誤書き込みの防止を、同時に達成することができなかった。
【００２８】
本発明は、このような問題を解決するためになされたもので、その目的は、ＭＲＡＭにおいて、メモリセルの微細化によるメモリ容量の大容量化を図っても、配線の信頼性の向上や、誤書き込みの防止などを同時に実現できる技術を提案することにある。
【００２９】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線の交点に１つずつ配置され、前記ライトワード線に流れる電流及び前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択されたビット線に第２方向に向かう電流を流して、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流し、前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間と前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流す期間は、時間的に重ならないと共に、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子に対しては、１回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、１回のライトサイクルごとに変化させる。
【００３０】
本発明の磁気ランダムアクセスメモリは、ライトワード線と、前記ライトワード線に交差する複数のビット線と、前記ライトワード線と前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択された第１ビット線に電流を流して、前記ライトワード線と前記選択された第１ビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流すドライバとを備え、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間に、前記選択された第１ビット線とは異なる第２ビット線に電流を流して、前記ライトワード線と前記第２ビット線に交点に配置される磁気抵抗素子にデータを記憶させる。
【００５２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００５３】
［第１実施の形態］
図１は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００５４】
メモリセルアレイ１１のロウ方向の端部には、ロウデコーダ１２が配置される。ロウアドレス信号ＲＡ０−ＲＡｎは、ロウデコーダ１２に入力される。ロウデコーダ１２は、ライトワード線イネーブル信号ＷＷＬＥＮ又はリードワード線イネーブル信号ＲＷＬＥＮがイネーブル状態になると、動作状態となる。
【００５５】
ライト時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のライトワード線（ロウ）ＷＷＬを選択する。ライトワード線ＷＷＬは、後述するビット線ＢＬと共に、メモリセルの２つの磁性層の磁化の方向を平行又は反平行にするためのものである。ＷＷＬドライバ１３は、選択されたライトワード線ＷＷＬをドライブする役割を有する。
【００５６】
コントローラ１７は、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態になると、動作状態となる。コントローラ１７は、例えば、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成され、反転出力を入力にフィードバックすることにより１ビットのカウンタとして機能する。
【００５７】
リセット付きダウントリガＤ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウントリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００５８】
リセット付きダウントリガＤ−ＦＦ回路の出力信号は、ＷＷＬドライバ１３に与えられる。
【００５９】
リード時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のリードワード線（ロウ）ＲＷＬを選択する。リードワード線ＲＷＬは、リード時に、選択されたメモリセルを構成するＭＯＳトランジスタ（スイッチ）をオン状態にするためのものである。
【００６０】
カラムアドレス信号ＣＡ０−ＣＡｍは、カラムデコーダ１４に入力される。カラムデコーダ１４は、カラムアドレス信号ＣＡ０−ＣＡｍをデコードし、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・を出力する。
【００６１】
カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・は、さらに、カラムデコーダ１９Ａ，１９Ｂに入力される。カラムデコーダ１９Ａ，１９Ｂには、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・の他に、ライトイネーブル信号ＷＥ及びロウアドレス信号ＲＡ０−ＲＡｎの最下位ビットＲＡ０が入力される。
【００６２】
カラムデコーダ１９Ａ，１９Ｂは、ライト時、即ち、ライトイネーブル信号ＷＥがイネーブル状態のときに、動作状態となる。
【００６３】
本例では、カラムデコーダ１９Ａ，１９Ｂは、ロウアドレス信号の最下位ビットＲＡ０に基づいて、ビット線（カラム）の選択を行っている。これは、メモリセルが市松模様となるようにレイアウトされていることに起因している。
【００６４】
カラムデコーダ１９Ａ，１９Ｂの出力信号は、ライト電流ドライバ１６Ａ，１６Ｂに入力される。ライト電流ドライバ１６Ａ，１６Ｂは、カラムデコーダ１９Ａ，１９Ｂの出力信号に基づいて、選択されたビット線ＢＬをドライブする。
【００６５】
ビット線ＢＬに流れる電流の向きは、コントローラ１８により制御される。コントローラ１８には、ライトワード線イネーブル信号ＷＷＬＥＮ及びライトデータＤＡＴＡが入力される。コントローラ１８は、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態のときに、ライトデータＤＡＴＡの値（２値）に基づいて、ビット線ＢＬに流れる電流の向きを制御する。
【００６６】
コントローラ１８は、コントローラ１７と同様に、例えば、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成され、反転出力を入力にフィードバックすることにより１ビットのカウンタとして機能させる。
【００６７】
リセット付きダウントリガＤ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。そして、例えば、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に、リセット付きダウントリガＤ−ＦＦ回路の出力Ｄを反転させる。
【００６８】
また、コントローラ１８は、マルチプレクサＭＵＸを有し、ライトデータＤＡＴＡの値に応じて、２つの出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる電流の向きを変える。
【００６９】
図２は、図１の磁気ランダムアクセスメモリの回路構成の具体例を示すものである。なお、同図においては、リードのためのセンスアンプ及びカラムデコーダを省略している。
【００７０】
メモリセルアレイ１１は、アレイ状に配置される複数のメモリセルＭＣから構成される。メモリセルＭＣは、絶縁層を２つの磁性層で挟んだ構造を有するＴＭＲ素子２１とＭＯＳトランジスタからなるスイッチ素子２２とから構成される。ＴＭＲ素子２１の一端は、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・・・に接続され、また、ＴＭＲ素子２１とスイッチ素子２２は、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１，・・・と接地点との間に直列接続される。
【００７１】
メモリセルアレイ１１のロウ方向の端部には、ロウデコーダ１２が配置される。ロウデコーダ１２は、１ロウごとに設けられ、例えば、図３に示すように、ロウアドレス信号ＲＡ０−ＲＡｎが入力されるＮＡＮＤ回路２３と、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮが入力されるＮＯＲ回路２４と、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮが入力されるＮＯＲ回路２５とから構成される。
【００７２】
ライト動作時には、選択されるロウ（ライトワード線）に対応するロウデコーダにおいて、ロウアドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。また、この時、ライトワード線イネーブル信号ＷＷＬＥＮがイネーブル状態（パルス信号を出力している状態）となるため、ＮＯＲ回路２５の出力信号ＲＳＬのレベルは、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮのレベルに応じて変化し、選択されたライトワード線ＷＷＬｉにライト電流を流す期間が決定される。
【００７３】
なお、ライト動作時においては、リードワード線イネーブル信号ＲＷＬＥＮは、常に、“Ｌ”レベル（例えば、接地電位）であり、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮは、常に、“Ｈ”レベルであるため、ＮＯＲ回路２４の出力信号ＲＷＬは、常に、“Ｌ”レベルである。
【００７４】
リード動作時には、選択されるロウ（リードワード線）に対応するロウデコーダにおいて、ロウアドレス信号ＲＡ０−ＲＡｎが全て“１”状態となる。また、この時、リードワード線イネーブル信号ＲＷＬＥＮの反転信号ｂＲＷＬＥＮが“Ｌ”レベルとなるため、ＮＯＲ回路２４の出力信号ＲＷＬのレベルは、“Ｈ”となる。
【００７５】
なお、リード動作時においては、ライトワード線イネーブル信号ＷＷＬＥＮは、常に、“Ｌ”レベル（例えば、接地電位）であり、ライトワード線イネーブル信号ＷＷＬＥＮの反転信号ｂＷＷＬＥＮは、常に、“Ｈ”レベルであるため、ＮＯＲ回路２５の出力信号ＲＷＬは、常に、“Ｌ”レベルである。
【００７６】
ＷＷＬドライバ１３は、インバータ回路２６とトランスファゲートとして機能するＮチャネルＭＯＳトランジスタ２７とから構成される。インバータ回路２６は、コントローラ１７の出力信号に基づいて、ライトワード線ドライブ信号ＷＷＬＤＲＶを出力する。ライトワード線ドライブ信号ＷＷＬＤＲＶは、ＮチャネルＭＯＳトランジスタ２７を経由して、ライトワード線ＷＷＬ０，ＷＷＬ１，・・・に転送される。
【００７７】
トランスファゲートとして機能するＮチャネルＭＯＳトランジスタ２７のゲートには、ロウデコーダ（図３参照）１２の出力信号ＲＳＬ０，ＲＳＬ１，・・・が入力される。従って、ロウアドレス信号ＲＡ０−ＲＡｎにより選択されたロウのトランスファゲートのみがオン状態となるため、ＷＷＬドライバ１３は、選択されたライトワード線ＷＷＬのみをドライブする。
【００７８】
例えば、ロウアドレス信号ＲＡ０−ＲＡｎによりワード線ＷＷＬ１が選択される場合には、ロウデコーダ１２は、出力信号（デコード信号）ＲＳＬ１を“Ｈ”レベルにする。従って、ライト動作時には、ＷＷＬドライバ１３により、ライトワード線ＷＷＬ１に流れる電流の向きが制御される。
【００７９】
コントローラ１７は、例えば、図４に示すように、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成される。このＤ−ＦＦ回路は、反転出力が入力にフィードバックされており、１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。この時、例えば、図５に示すように、Ｄ−ＦＦ回路の出力信号Ｄは、ライトワード線イネーブル信号ＷＷＬＥＮを立ち下げる度に反転する。
【００８０】
リードワード線ＲＷＬ０，ＲＷＬ１，・・・は、リード時に、選択されたメモリセルＭＣを構成するＭＯＳトランジスタ（スイッチ）２２をオン状態にするためのものである。リード時には、ロウデコーダ１２は、ロウアドレス信号ＲＡ０−ＲＡｎに基づいて、メモリセルアレイ１１のロウ（リードワード線ＲＷＬ）を選択する。
【００８１】
カラムデコーダ１９Ａ，１９Ｂは、ＮＡＮＤ回路２８Ａ，２８Ｂと、ＮＯＲ回路２９−００，２９−０１，２９−１０，２９−１１，・・・とから構成される。カラムアドレス信号ＣＡ０−ＣＡｍをデコードすることにより得られるカラム選択信号ＣＳＬ０，ＣＳＬ１，・・・は、ＮＯＲ回路２９−００，２９−０１，２９−１０，２９−１１，・・・に入力される。
【００８２】
ライト動作時、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、また、例えば、カラム選択信号ＣＳＬ０，ＣＳＬ１，・・・のうちの１つが“Ｈ”レベルとなる。本例では、カラムデコーダ１９Ａ，１９Ｂは、ロウアドレス信号の最下位ビットＲＡ０に基づいて、ビット線（カラム）の選択を行っている。その理由は、上述したように、メモリセルのレイアウトが特殊な場合（例えば、千鳥格子状の場合）には、ロウアドレス信号の最下位ビットＲＡ０を用いることにより、カラムアドレス信号を１ビット減らすことができるためである。
【００８３】
例えば、カラム選択信号ＣＳＬ０が“Ｈ”レベル、ロウアドレス信号の最下位ビットＲＡ０が“Ｌ（＝０）”であると仮定すると、ＮＡＮＤ回路２８Ａの出力信号が“Ｈ”レベル、ＮＡＮＤ回路２８Ｂの出力信号が“Ｌ”レベルとなり、カラムデコーダ１９Ａ，１９Ｂ内のＮＯＲ回路２９−００の出力信号が“Ｈ”レベルとなる。その結果、ビット線ＢＬ０に流れる電流の向きがライト電流ドライバ１６Ａ，１６Ｂにより制御される。
【００８４】
なお、本例では、ロウアドレス信号の最下位ビットＲＡ０が“Ｌ（＝０）”のときには、偶数番目のライトワード線ＷＷＬｊ（ｊは、０，２，・・・）のうちの１つが選択され、この時、ビット線ＢＬ０，ＢＬ１，・・・のうちの１つが選択される。また、ロウアドレス信号の最下位ビットＲＡ０が“Ｈ（＝１）”のときには、奇数番目のライトワード線ＷＷＬｋ（ｋは、１，３，・・・）のうちの１つが選択され、この時、ビット線ｂＢＬ０，ｂＢＬ１，・・・のうちの１つが選択される。
【００８５】
ライト電流ドライバ１６Ａ，１６Ｂは、インバータ回路３０Ａ，３０Ｂとトランスファゲートとして機能するＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂとから構成される。インバータ回路３０Ａ，３０Ｂは、コントローラ１８の出力信号に基づいて、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶを出力する。ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶは、ＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂを経由して、ビット線ＢＬ０，ｂＢＬ０，ＢＬ１，ｂＢＬ１に転送される。
【００８６】
トランスファゲートとして機能するＮチャネルＭＯＳトランジスタ３１Ａ，３１Ｂのゲートには、カラムデコーダ１９Ａ，１９Ｂの出力信号が入力される。従って、カラムアドレス信号ＣＡ０−ＣＡｍ及びロウアドレス信号の最下位ビットＲＡ０により選択されたカラムのトランスファゲートのみがオン状態となるため、ライト電流ドライバ１６Ａ，１６Ｂは、選択されたビット線ＢＬのみをドライブする。
【００８７】
例えば、カラムアドレス信号ＣＡ０−ＣＡｍ及びロウアドレス信号の最下位ビットＲＡ０によりビット線ＢＬ０が選択される場合には、カラムデコーダ１９Ａ，１９Ｂ内のＮＯＲ回路２９−００の出力信号（デコード信号）が“Ｈ”レベルとなる。従って、ライト動作時には、ライト電流ドライバ１６Ａ，１６Ｂにより、ビット線ＢＬ０に流れる電流の向きが制御される。
【００８８】
コントローラ１８は、例えば、図６に示すように、リセット付きダウントリガＤ−ＦＦ（ディレイフリップフロップ）回路から構成される。このＤ−ＦＦ回路は、反転出力が入力にフィードバックされており、１ビットのカウンタとして機能する。Ｄ−ＦＦ回路の状態は、初期化の段階においてリセット信号により確定しておく。また、コントローラ１８は、マルチプレクサＭＵＸを有し、ライトデータＤＡＴＡの値に応じて、２つの出力Ｄ，／Ｄを切り替え、ビット線ＢＬに流れる電流の向きを変える（ＤＡＴＡ＝“１”のとき、Ｄ−出力を選択、ＤＡＴＡ＝“０”のとき、／Ｄ−出力を選択する。）。
【００８９】
なお、例えば、図７に示すように、Ｄ−ＦＦ回路の出力信号Ｄは、ライトワード線イネーブル信号ＷＷＬＥＮが立ち下がる度に反転する。
【００９０】
次に、本発明の磁気ランダムアクセスメモリ（図２）の動作の特徴部分について、図８の波形図を参照しながら説明する。
【００９１】
なお、図８の波形図において、信号ＩＷＷＬ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【００９２】
本発明は、ライト動作に特徴を有する。
説明を簡単にするため、本例では、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点に存在するメモリセルＭＣについてデータライトを行う場合について考える。また、ライトデータＤＡＴＡは“１”であり、初期状態（ライトイネーブル信号ＷＥが“Ｈ”となった直後の状態）としては、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶは、それぞれ“Ｈ”レベル、“Ｌ”レベルであるものとする。
【００９３】
まず、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベルとなり、その他のカラム選択信号ＣＳＬ１，・・・は、“Ｌ”レベルを維持する。
【００９４】
ロウアドレス信号ＲＡ０−ＲＡｎがロウデコーダ１２によりデコードされると、ロウデコーダ１２の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７がオン状態となる。
【００９５】
この時、ロウデコーダ１２の出力信号ＲＳＬ１，・・・は、“Ｌ”レベルとなるため、非選択のライトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７は、オフ状態となる。また、ロウデコーダ１２の出力信号ＲＷＬ０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メモリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２も、オフ状態となる。
【００９６】
コントローラ１７の出力信号は、“Ｌ”レベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”と“Ｌ”の間の一定値）となっているため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【００９７】
また、カラム選択信号ＣＳＬ０が“Ｈ”レベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【００９８】
ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【００９９】
なお、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ａからライト電流ドライバ３０Ｂへ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１００】
このように、ビット線ＢＬ０に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１０１】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する（図４乃至図７に示すように、Ｄ−ＦＦの出力レベルは、ＷＷＬＥＮの立ち下がりをトリガにして変化する。また、ライトデータＤＡＴＡは、“１”のままとする。）。
【０１０２】
従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０は、停止状態になる。
【０１０３】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ０には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１０４】
本例では、ライトデータＤＡＴＡが“１”の場合を想定しているため、図８の波形図に示すように、ライトの実行時、ビット線ＢＬ０には、プラス方向の電流が流れ、ライトが完了した後、続けて、ビット線ＢＬ０には、マイナス方向の電流が流れる。
【０１０５】
このように、本発明では、ライト動作において、メモリセルＭＣに対してデータライトが終了した後、直ちに、選択されたビット線ＢＬ０に、データライトの実行時に選択されたビット線ＢＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１０６】
従って、本発明によれば、ビット線ＢＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１０７】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作終了後にビット線ＢＬ０に流し、ライト動作終了後には、ライトワード線ＷＷＬ０には、電流が流れないため、ビット線ＢＬ０に逆向きの電流を流す際に、メモリセルＭＣにライトされたデータが破壊されることはない。
【０１０８】
ビット線ＢＬ０に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ０のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１０９】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷＬＥＮの立ち下がりエッジに反応して変化する。）、今度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバータ２０からＷＷＬドライバ１３へ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１１０】
このように、本発明では、ライト動作において、メモリセルＭＣに対してデータライトが終了した後に、選択されたライトワード線ＷＷＬ０についても、ライト動作時に選択されたライトワード線ＷＷＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１１１】
従って、本発明によれば、ライトワード線ＷＷＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１１２】
なお、ＩＷＬＬ０の向きによらず、常に、ＩＷＷＬ０の電流値が一定となるように、例えば、図８の波形図に示すように、電圧ダウンコンバータ２０により信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）を制御する。
【０１１３】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７の出力信号は、“Ｈ”から“Ｌ”に変化する（図４乃至図７に示すように、Ｄ−ＦＦの出力レベルは、ＷＷＬＥＮの立ち下がりをトリガにして変化する。ライトデータＤＡＴＡは、“１”のままとする。）。
【０１１４】
従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”レベル、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶが、それぞれ“Ｈ”レベル、“Ｌ”レベルになって、初期状態に戻る。
【０１１５】
なお、図８の波形図では、ライト動作の際に、ライトワード線ＷＷＬ０及びビット線ＢＬ０に与えるパルス信号のパルス幅と、逆方向電流を流す際に、ライトワード線ＷＷＬ０及びビット線ＢＬ０に与えるパルス信号のパルス幅は、互いに実質的に等しくなっている。
【０１１６】
しかし、製品の仕様を満たすだけの十分な配線の信頼性を確保できることを条件に、逆方向電流を流す際のパルス信号のパルス幅を、ライト動作の際のパルス信号のパルス幅よりも短くしてもよい。
【０１１７】
［第２実施の形態］
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、メモリセルアレイ内の任意の１ビットにランダムライトできる。ここで、ライトのバンド幅を上げるための手法としては、例えば、ロウアドレスを固定しておき、そのロウアドレスにより指定されるロウと複数カラムの交点に存在するメモリセルに対してデータを書き込む、というものが知られている。
【０１１８】
ＭＲＡＭでは、ライト電流が大きくなるため、複数カラムの全てに対して同時にライト動作を行うことは、ピーク電流の供給不足や、電磁波の放射などの悪影響が発生するため、好ましくない。
【０１１９】
この場合には、複数カラムの全てに対して同時にライト動作を行わずに、例えば、カラムを選択するためのカラム選択信号ＣＳＬｉを、時間をずらして順番に入力し、１カラムごとにメモリセルに対するデータライトを実行する。
【０１２０】
ここで、図９のアステロイド曲線から明らかなように、メモリセルの磁化を反転させようとする場合、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わない。これは、逆方向電流を流す期間においても、ライト動作を行うことができることを意味する。
【０１２１】
従って、ライトワード線に流れるライト電流の方向をカラムサイクル毎に反転させれば、ライト動作ごとに、ライトワード線には逆向きの電流が交互に流れるため、ライト動作を行わない逆方向電流期間を新規に設ける必要がなく、パワーの無駄なく、配線の信頼性の向上を実現できる。
【０１２２】
図１０は、ライト動作時に、ライトワード線及びビット線に流れる電流の具体例を示している。
【０１２３】
なお、図１０の波形図において、信号ＩＷＷＬ０，ＩＢＬ０の縦軸は、電流を示し、それ以外の信号の縦軸は、電圧を示している。
【０１２４】
本例では、ライトワード線ＷＷＬ０とビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３の交点に存在するメモリセルＭＣについて，順次、データライトを行う場合について考える。
【０１２５】
まず、ライトイネーブル信号ＷＥが“Ｈ”レベルとなり、ライトモードにエントリーされる。また、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”レベルとなり、カラム選択信号ＣＳＬ０が“Ｈ”レベルとなり、その他のカラム選択信号ＣＳＬ１，・・・は、“Ｌ”レベルを維持する。
【０１２６】
ロウアドレス信号ＲＡ０−ＲＡｎがロウデコーダ１２によりデコードされると、ロウデコーダ１２の出力信号ＲＳＬ０は、“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７がオン状態となる。
【０１２７】
この時、ロウデコーダ１２の出力信号ＲＳＬ１，・・・は、“Ｌ”レベルとなるため、非選択のライトワード線ＷＷＬ１，・・・に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）２７は、オフ状態となる。また、ロウデコーダ１２の出力信号ＲＷＬ０，ＲＷＬ１，・・・も、“Ｌ”レベルとなるため、メモリセルＭＣ内のＮチャネルＭＯＳトランジスタ２２も、オフ状態となる。
【０１２８】
コントローラ１７の出力信号は、“Ｌ”レベルであり、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）、かつ、信号ＶＷＷＬｔｅｒｍは、所定のレベル（ＷＷＬＤＲＶの“Ｈ”と“Ｌ”の間の一定値）となっているため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【０１２９】
また、カラム選択信号ＣＳＬ０が“Ｈ”レベルであり、ｂＲＡ０が“Ｈ”レベルであるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）３１Ａ，３１Ｂがオン状態となる。
【０１３０】
ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ｂからライト電流ドライバ３０Ａへ向かう電流が流れる（このような電流の向きをプラス方向とする。）。
【０１３１】
なお、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ０には、ライト電流ドライバ３０Ａからライト電流ドライバ３０Ｂへ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１３２】
このように、ビット線ＢＬ０に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ０に流れる電流ＩＢＬ０の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ０に流れる電流ＩＢＬ０により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ０の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１３３】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する。従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流（プラス方向）ＩＷＷＬ０は、停止状態になる。
【０１３４】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ０には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１３５】
本例では、図１０の波形図に示すように、ライト動作時、ビット線ＢＬ０には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線ＢＬ０には、マイナス方向の電流が流れる。
【０１３６】
このように、本発明では、ライト動作において、メモリセルＭＣに対するライト動作が終了した後、直ちに、選択されたビット線ＢＬ０に、ライト動作時に選択されたビット線ＢＬ０に流れる電流に対して反対の向きの電流を流すようにしている。
【０１３７】
従って、本発明によれば、ビット線ＢＬ０には、常に、互いに向きが逆の電流が均等に流れ、同じ向きの電流のみが流れるということはないため、ビット線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１３８】
なお、ライト時の電流の向きに対して逆向きの電流は、ライト動作が終了した後にビット線ＢＬ０に流し、ライト動作が終了した後には、ライトワード線ＷＷＬ０には、電流が流れないため、ビット線ＢＬ０に逆向きの電流を流す際に、メモリセルにライトされたデータが破壊されることはない。
【０１３９】
ビット線ＢＬ０に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ０のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ０に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１４０】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がると、既に、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｌ”の状態となっているため（ＷＷＬＤＲＶは、ＷＷＬＥＮの立ち下がりエッジに反応して変化する。）、今度は、ライトワード線ＷＷＬ０には、電圧ダウンコンバータ２０からＷＷＬドライバ１３へ向かう電流が流れる（このような電流の向きをマイナス方向とする。）。
【０１４１】
ここで、図１０の例が図８の例と異なる点は、図８の例では、ライトワード線ＷＷＬ０に、このようなマイナス方向の電流を流している間は、ライト動作を行っていないのに対し、図１０の例では、ライトワード線ＷＷＬ０に、このようなマイナス方向の電流を流している間においても、次のカラム（ＣＳＬ１）のメモリセルに対してライト動作を行っている点にある。
【０１４２】
つまり、ライトデータＤＡＴＡが“１”のとき、コントローラ１８の出力信号は、“Ｌ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となる。その結果、ビット線ＢＬ１には、プラス方向の電流が流れる。
【０１４３】
また、ライトデータＤＡＴＡが“０”のときは、コントローラ１８の出力信号は、“Ｈ”レベルとなる。この時、ビット線ドライブ信号ＢＬＤＲＶは、“Ｌ”レベル（例えば、Ｖｓｓ）となり、また、ビット線ドライブ信号ｂＢＬＤＲＶは、“Ｈ”レベル（例えば、Ｖｄｄ）となる。その結果、ビット線ＢＬ１には、マイナス方向の電流が流れる。
【０１４４】
このように、ビット線ＢＬ１に流れる電流の向きがライトデータＤＡＴＡに応じて変化するため、ビット線ＢＬ１に流れる電流ＩＢＬ１の向きにより、ライトワード線ＷＷＬ０に流れる電流ＩＷＷＬ０及びビット線ＢＬ１に流れる電流ＩＢＬ１により作られる磁場を変化させ、ライトワード線ＷＷＬ０とビット線ＢＬ１の交点にあるメモリセルＭＣにライトデータがライトされる。
【０１４５】
なお、カラムＣＳＬ０のメモリセルに対するライト動作とカラムＣＳＬ１のメモリセルに対するライト動作との間では、ライトワード線に流れる電流の向きが異なることになる。
【０１４６】
しかし、図９のアステロイド曲線から明らかなように、ライトワード線に流れる電流の向きは、メモリセルの磁化を反転させることに関して、全く問題とならない。つまり、磁化の反転時、磁化容易軸方向に垂直な方向の磁場成分は、プラス方向及びマイナス方向のどちらを向いていても構わないため、各カラムＣＳＬ０，ＣＳＬ１，・・・のメモリセルに対するライト動作に関して、ライトワード線に流れる電流の向きが異なっていても、問題はない。
【０１４７】
この後、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｈ”から“Ｌ”に立ち下がると、コントローラ１７，１８の出力信号は、“Ｌ”から“Ｈ”に変化する。従って、ライトワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”レベルとなり、ライトワード線ＷＷＬ０に流れる電流（マイナス方向）ＩＷＷＬ０は、停止状態になる。
【０１４８】
また、コントローラ１８の出力信号が“Ｈ”になると、ビット線ドライブ信号ＢＬＤＲＶ，ｂＢＬＤＲＶのレベルが反転する。このため、ビット線ＢＬ１には、ライト時の電流の向きに対して逆の向きの電流が流れる。
【０１４９】
本例では、図１０の波形図に示すように、ライト動作時、ビット線ＢＬ１には、プラス方向の電流が流れ、ライト動作が完了した後、続けて、ビット線ＢＬ１には、マイナス方向の電流が流れる。
【０１５０】
ビット線ＢＬ１に逆向きの電流を流してから適当な時間が経過した後、カラム選択信号ＣＳＬ１のレベルが“Ｈ”から“Ｌ”に立ち下がるため、ビット線ＢＬ１に繋がるＮチャネルＭＯＳトランジスタ（トランスファゲート）は、オフ状態となり、逆方向電流が停止する。
【０１５１】
この後、再び、ライトワード線イネーブル信号ＷＷＬＥＮが“Ｌ”から“Ｈ”に立ち上がる。この時、ライトワード線ドライブ信号ＷＷＬＤＲＶは、“Ｈ”レベルであるため、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０へ向かう電流が流れる（プラス方向）。
【０１５２】
そして、カラムＣＳＬ２のビット線ＢＬ２に、ライトデータＤＡＴＡに応じた向きを有する電流ＩＢＬ２を流し、ライトワード線ＷＷＬ０とビット線ＢＬ２の交点に存在するメモリセルＭＣに対してデータライトを実行する。
【０１５３】
また、カラムＣＳＬ２のメモリセルＭＣに対してライト動作が完了した後、同様にして、カラムＣＳＬ３のメモリセルＭＣに対してライト動作を実行する。
【０１５４】
このように、本発明では、例えば、カラムＣＳＬ０，ＣＳＬ１，・・・という順序でライト動作を行う場合に、カラムＣＳＬ０のメモリセルＭＣに対するライト動作時には、ライトワード線ＷＷＬ０にプラス方向の電流を流し、カラムＣＳＬ１のメモリセルＭＣに対するライト動作時には、ライトワード線ＷＷＬ０にマイナス方向の電流を流している。
【０１５５】
つまり、ライト動作において、ライトワード線ＷＷＬ０には、一定方向の電流のみが流れるということはなく、常に、逆向きの電流が交互に等しく流れることになる。従って、本発明によれば、ライトワード線におけるエレクトロマイグレーションの発生を抑制でき、高信頼性の磁気ランダムアクセスメモリを提供することができる。
【０１５６】
なお、ＩＷＬＬ０の向きによらず、常に、ＩＷＷＬ０の電流値が一定となるように、例えば、図１０の波形図に示すように、電圧ダウンコンバータ２０により信号ＶＷＷＬｔｅｒｍのレベル（例えば、固定値）を制御する。
【０１５７】
このように、本発明によれば、例えば、カラムを選択するためのカラム選択信号ＣＳＬｉを、時間をずらして順番に入力し、１カラムごとにメモリセルに対するデータライトを実行する場合に、ライト動作ごと（カラムが変わるごと）に、ライトワード線に流れるライト電流の方向を反転させているため、パワーの無駄なく、配線の信頼性の向上を実現できる。
【０１５８】
【発明の効果】
以上、説明したように、本発明によれば、ライト動作に際して、配線に高い電流密度の電流を流す必要がある磁気抵抗素子を有する磁気ランダムアクセスメモリにおいて、ライト動作後、ライトワード線及びビット線に、ライト動作時の電流の向きと逆向きの電流を流すことにより、配線の信頼性を著しく向上させることができる。また、これに伴い、ライト電流が流れる配線の信頼性を低下させることなく、磁気ランダムアクセスメモリの微細化・大容量化を実現できる。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭの主要部を示すブロック図。
【図２】本発明のＭＲＡＭの主要部を示す回路図。
【図３】図１のロウデコーダ１２の具体例を示す回路図。
【図４】図１のコントローラ１７の具体例を示す回路図。
【図５】図４のコントローラ１７の動作を示す波形図。
【図６】図１のコントローラ１８の具体例を示す回路図。
【図７】図６のコントローラ１８の動作を示す波形図。
【図８】本発明のＭＲＡＭの動作の一例を示す波形図。
【図９】アステロイド曲線を示す図。
【図１０】本発明のＭＲＡＭの動作の他の例を示す波形図。
【図１１】アステロイド曲線を示す図。
【符号の説明】
１１ ：メモリセルアレイ、
１２ ：ロウデコーダ、
１３ ：ライトワード線（ＷＷＬ）ドライバ、
１４，１９Ａ，１９Ｂ ：カラムデコーダ、
１５ ：センスアンプ、
１６Ａ，１６Ｂ ：ライト電流ドライバ、
１７，１８ ：コントローラ、
２０ ：電圧ダウンコンバータ、
２１ ：ＴＭＲ素子、
２２ ：スイッチ素子、
２３，２８Ａ，２８Ｂ ：ＮＡＮＤ回路、
24,25,29-00,29-01,29-10,29-11 ：ＮＯＲ回路、
２６，３０Ａ，３０Ｂ ：インバータ回路、
２７，３１Ａ，３１Ｂ ：トランスファゲート、
ＷＷＬ０，ＷＷＬ１，・・・ ：ライトワード線、
ＲＷＬ０，ＲＷＬ１，・・・ ：リードワード線、
ＢＬ０，ｂＢＬ０，・・・ ：ビット線、
ＭＣ ：メモリセル、
Ｄ−ＦＦ ：ディレイタイプフリップフロップ回路。
Claims (5)
- ライトワード線と、
前記ライトワード線に交差する複数のビット線と、
前記ライトワード線と前記複数のビット線の交点に１つずつ配置され、前記ライトワード線に流れる電流及び前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、
前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択されたビット線に第２方向に向かう電流を流して、前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流し、前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流すドライバとを具備し、
前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間と前記選択されたビット線に前記第２方向に対して逆方向に向かう電流を流す期間は、時間的に重ならないと共に、
前記ライトワード線と前記選択されたビット線の交点に配置される磁気抵抗素子に対しては、１回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、１回のライトサイクルごとに変化させる
ことを特徴とする磁気ランダムアクセスメモリ。 - ライトワード線と、
前記ライトワード線に交差する複数のビット線と、
前記ライトワード線と前記複数のビット線に流れる電流により発生する磁場により変化する磁化の向きによりデータを記憶する複数の磁気抵抗素子と、
前記ライトワード線に第１方向に向かう電流を流し、前記複数のビット線のうち選択された第１ビット線に電流を流して、前記ライトワード線と前記選択された第１ビット線の交点に配置される磁気抵抗素子にデータを記憶させた後に、前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流すドライバとを具備し、
前記ライトワード線に前記第１方向に対して逆方向に向かう電流を流す期間に、前記選択された第１ビット線とは異なる第２ビット線に電流を流して、前記ライトワード線と前記第２ビット線に交点に配置される磁気抵抗素子にデータを記憶させることを特徴とする磁気ランダムアクセスメモリ。 - 前記ライトワード線と前記第１又は第２ビット線との交点に配置される磁気抵抗素子に対しては、１回のライトサイクルでデータライトを完了させ、前記ライトワード線に流す電流の向きは、１回のライトサイクルごとに変化させることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
- 前記ライトワード線と前記第１又は第２ビット線との交点に配置される磁気抵抗素子に対しては、１回のライトサイクルでデータライトを完了させ、前記第１又は第２ビット線に流す電流の向きは、１回のライトサイクル内において１回変化させることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
- 前記ライトワード線と前記第１又は第２ビット線の交点に配置される磁気抵抗素子にライトするデータは、前記第１又は第２ビット線に流れる電流の向きにより決定されることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
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