JP3959966B2 - 半導体集積回路 - Google Patents

Description

［技術分野］
本発明は、半導体集積回路に関し、特に、ＩＣチップの製造履歴や製造会社番号等の識別番号（ＩＤ）を有する半導体集積回路に関する。
［背景技術］
従来の半導体集積回路（ＩＣ）においては、ＩＣチップの製造履歴や製造会社番号等を示すＩＤが、そのＩＣチップ内に設けられたＩＤ参照用レジスタに記憶され、外部のＣＰＵから読み出されて、種々の目的に使用されるものがあった。
図１３に、このような従来の半導体集積回路と外部回路との接続を示す。図１３において、半導体集積回路の内部回路１００には、ＩＤを発生するためのＩＤ発生回路１０１と、ＩＤを記憶するためのＩＤ参照用レジスタ１０２と、内蔵メモリ１０３とが含まれている。内蔵メモリ１０３は端子１０４を介して外部のＣＰＵ２００と接続され、ＣＰＵ２００の例えばキャッシュメモリ等として用いられる。ＩＣチップの製造履歴や製造会社番号等を示すＩＤは、ＩＤ発生回路１０１で発生され、ＩＤ参照用レジスタ１０２に記憶される。このＩＤは、外部のＣＰＵ２００によって端子１０５を介して読み出され、ソフトウェアの一種であるファームウェア２０１によって、ＩＤを判別してＩＣチップの製造履歴や製造会社番号等を特定することにより、ＩＣに対応した制御を行っていた。
しかしながら、ＩＤ参照用レジスタ１０２を設けるために、８ビットアドレスの場合で約１００ゲートが必要となり、回路規模が増大してしまうという問題があった。
また、ＩＣのリセット時に内蔵メモリ１０３のワーク領域（一般データを記憶する領域）にＩＤを記憶することにより回路規模を低減することも考えられる。その場合には、メモリにＩＤが書き込まれた後に、その同一アドレスに一般データを上書きされてしまってＩＤを参照できなくなるおそれがある。
一方、ワーク領域外にＩＤ書き込み専用領域を設けてＩＤの上に一般データを上書きされないようにすることも考えられるが、その場合にはワーク領域が減少してしまう。
本発明の目的は、ＩＤを記憶するために必要とするＩＣ内部の回路規模を低減しつつ、かつ、メモリのワーク領域の減少を伴わずにＩＤを参照できる半導体集積回路を提供することにある。
［発明の開示］
外部のプロセッサと接続される本発明の一態様に係る半導体集積回路は、
データを記憶するためのメモリと、
前記メモリを前記プロセッサに接続するための端子と、
前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
前記半導体集積回路が通常動作を実施する前に、前記情報を前記メモリに書き込むための書き込み回路と、
を具備することを特徴とする。
外部メモリ及びプロセッサの組み合わせと接続される本発明の他の態様に係る半導体集積回路は、
前記外部メモリと接続される端子と、
前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
前記半導体集積回路が通常動作を実施する前に、前記情報を前記端子を介して前記外部メモリに書き込むための書き込み回路と、
を具備することを特徴とする。
プロセッサを内蔵する本発明のさらに他の態様に係る半導体集積回路は、
前記プロセッサに接続され、データを記憶するためのメモリと、
前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
前記半導体集積回路が通常動作を実施する前に、前記情報を前記端子を介して前記外部メモリに書き込むための書き込み回路と、
を具備することを特徴とする。
上述の本発明の各態様に係る半導体集積回路では、通常動作が開始される前に、その半導体集積回路の製造に関する情報（ＩＤ）を、内蔵メモリあるいは外部メモリに書き込んでいる。こうすると、半導体集積回路が通常動作を開始した直後に、プロセッサによりメモリ内のＩＤを読み出すことができ、プロセッサはその半導体集積回路に対応した制御を実施することができる。また、プロセッサが一旦ＩＤを参照すれば、ＩＤが格納されていたエリアに一般データを上書きしても良く、内蔵メモリあるいは外部メモリの汎用性を確保できる。このため、ＩＤ記憶用メモリはプロセッサによりアクセスされるキャッシュメモリとすることもできる。
しかも、従来のレジスタと比較して、書き込み回路等のゲート数は格段に少なくて済み、しかも汎用メモリをＩＤ記憶用に兼用できるので、半導体集積回路の回路規模を低減できる。
半導体集積回路が通常動作を開始する前のタイミングとは、例えば半導体集積回路がリセットされた後のタイミングを挙げることができる。この時期は、例えばパワーオン時等のリセットがかかり、そのリセットが解除されたタイミングとすることができる。すなわち、例えばパワーオン前の半導体集積回路の不動作期間より、パワーオンにより通常動作に移行する前のタイミングで、半導体集積回路のＩＤをメモリに書き込むことができる。
半導体集積回路が通常動作を開始する前のタイミングの他の例として、プロセッサからのコマンドの終了時期を挙げることができる。半導体集積回路は、プロセッサからのコマンドに従って動作し、そのコマンドが終了することで、次の通常動作が受け付け可能となる。そこで、プロセッサからのコマンドの終了に応答して、次の通常動作が開始される前に、半導体集積回路のＩＤをメモリに書き込めばよい。特に、リセットされた後と、コマンドの終了後の双方で、ＩＤの書き込みを実施すれば、ＩＤ記憶用に専用領域を設けなくても、ＩＤへの上書きによってＩＤが参照できなくなる不都合を解消できる。
半導体集積回路が通常動作を開始する前のタイミングのさらに他の例として、スリープの解除時を挙げることができる。スリープ期間中は半導体集積回路が休止状態であり、その解除によって通常動作が開始される前に、半導体集積回路のＩＤをメモリに書き込めばよい。この他、半導体集積回路が選択されるチップイネーブル信号に応答して、半導体集積回路のＩＤをメモリに書き込むこともできる。
なお、半導体集積回路の製造に関する情報としては、ＩＣチップの製造履歴又は製造会社番号を示す識別番号等であっても良い。特に、複数メーカにて互換的使用される半導体集積回路の場合、そのＩＤによって非互換部などを認識でき、プロセッサはＩＤにより区別される半導体集積回路に対応した制御を行うことができる。
［発明を実施するための最良の形態］
以下、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態は、メモリを内蔵する半導体集積回路（ＩＣ）と、ＣＰＵを含む外部回路との接続により構成される装置に適用される。
図１において、ＩＣの内部回路１０には、ＩＤを発生するＩＤ発生回路１１と、内部端子もしくは外部端子１４を介して入力されるリセット信号に応答してＩＤを書き込むためのＩＤ書き込み回路１２と、例えばキャッシュメモリ等として用いられる内蔵メモリ１３とが少なくとも含まれている。
ＩＤは、ＩＣチップの製造履歴（例えば製品バージョン）や製造会社番号等の情報を表している。ＩＤ発生回路１１において、電源供給により論理の「１」または「０」を示す信号の組み合わせにて形成されるＩＤを発生する。このＩＤは、ＩＤ書き込み回路１２により内蔵メモリ１３の番地（アドレス）に記憶される。本実施形態では、ＩＤが記憶されるアドレスは、ファームウェア２０１によって予め割り当てられている。
ＩＣ内蔵メモリ１３は外部端子１５を介して外部のＣＰＵ２００に接続されており、ＩＣ内蔵メモリ１３内のＩＤは、外部のＣＰＵ２００によって読み出される。その後、ソフトウェアの一種であるファームウェア２０１によってＩＤを判別して、ＩＣチップの製造履歴や製造会社番号等を特定することにより、ＩＣに対応した制御が行われる。ＩＤ書き込み回路１２は、２０〜３０ゲートで構成することができる。
従って、従来使用されていたＩＤ参照用レジスタ１０２（図１３）の代わりにＩＤ書き込み回路１２と内蔵メモリ１３を用いることにより、ＩＤの記憶のために要するゲート数を１００から２０〜３０に減少させることが可能となる。これにより、内部回路１０を有するＩＣの回路規模を縮小できる。
ここで、ＣＰＵ２００が直接にＩＤ発生回路１１からＩＤを読み出さずに、内蔵メモリ１３からＩＤを読み出しているのは、クロックに同期させてＣＰＵバス上でＩＤを転送するためである。
以上のように構成された内部回路１０を有する半導体集積回路の動作について、図２を参照しながら説明する。なお、この半導体集積回路は入力クロック信号ＣＬＫに同期して動作する。また図２は、図１に示す内蔵メモリ１３がＳＲＡＭであることを想定したタイミングチャートである。
最初に、ＩＤの書き込み動作について説明する。装置の電源投入後、図１に示す端子１４を介してパワーオンリセット信号がＩＣに入力されることで、このＩＣはリセットされる。すなわち、図２に示すリセット信号ＸＲＳＴがアクティブ（本実施形態においてはローレベルでアクティブ）となり、ＩＤ書き込み回路１２もリセットされる。
次に、パワーオンによるリセットが解除されて、図２に示すリセット信号ＸＲＳＴがハイレベルとなる。これに応答して、ＩＤ書き込み回路１２は、内蔵メモリ１３のアドレス信号ＲＡＭＡＤＤＲをＩＤ書き込みアドレスＡｄｄｒｅｓｓに設定し、内蔵メモリ１３のリード／ライト信号ＲＡＭＲＷをライト側（ローレベル）に設定する。さらに、内蔵メモリ１３のチップセレクト信号ＲＡＭＣＳをＯＮ（ハイレベル）とすることにより、内蔵メモリ１３の指定されたアドレスに、入力データ信号ＲＡＭＩＮとして入力されたＩＤが書き込まれる。
次に、ＩＤの読み出し・判別動作について説明する。まず、ＣＰＵ２００が、端子１５及びＣＰＵバスを介して、ＩＣ内蔵メモリ１３の指定されたアドレスからＩＤを読み出す。次に、ファームウェア２０１により、ＣＰＵ２００が読み出したＩＤを変数に変換し、ＩＤを認識する。
ここで、本実施の形態ではＩＤをＩＣ内蔵メモリ１３に書き込むタイミングを、ＩＣをパワーオンリセットし、そのリセットが解除された直後としている。一方、ＣＰＵ２００がＩＣ内蔵メモリ１３よりＩＤを読み出すタイミングとしては、例えばＩＣのパワーオンリセット後に初めてＣＰＵ２００がＩＣにアクセスする時を挙げることができる。
このような場合として、互換チップの種類をファームウェア２０１が認識することで互換チップの種類に応じた制御を行うことを一例として挙げることができる。すなわち、図１に示す内部回路１０を有するＩＣとして、例えばＡ社、Ｂ社の各ＩＣを互換チップとして利用できるとき、ファームウェア２０１はＣＰＵ２００に現に接続されているＩＣがいずれの会社製のものか知る必要がある。なぜなら、それら互換チップは全く同一でなく、互換チップ間に差異（非互換部）が存在するからである。その互換チップ間の差異を、ＣＰＵ２００に接続されたＩＣより読み出されたＩＤに基づいて、ファームウェア２０１が認識し、それに応じた制御をファームウェア２０１が実施する。
このように、現に接続されているＩＣが、互換チップのいずれであるかを、そのＩＣのリセット後にＣＰＵ２００が初めてそのＩＣにアクセスする度に認識することができる。ＣＰＵ２００によりアクセスされるＩＣの通常動作の開始前の時点では、ＩＤが格納されたアドレスに一般データが上書きされていることがないので、ＩＣのリセット解除直後に書き込まれたＩＤを正しく認識できる。ファームウェア２０１が一旦ＩＣのＩＤを認識した後は、そのＩＣの通常動作時に重ねてＩＤを認識する必要性は乏しい。従って、ファームウェア２０１はＩＤの格納アドレスに一般データを上書きすることができ、そのアドレスにＩＤが格納されたいるか否かを確認する制御を省略できる。
（第２の実施の形態）
図３は、本発明の第２の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態も第１の実施形態と同様に、メモリを内蔵する半導体集積回路（ＩＣ）とＣＰＵを含む外部回路との接続により構成される装置に適用されるものである。
図３において、ＩＣの内部回路２０には、ＩＤを発生するＩＤ発生回路２１と、ＩＤを書き込むためのＩＤ書き込み回路２２と、例えばキャッシュメモリ等として用いられる内蔵メモリ２３とが少なくとも含まれている。ＩＤ書き込み回路２２が２０〜３０ゲートで構成できる点は第１の実施形態と同様である。
図３に示す内部回路２０が図１に示す内部回路１０と相違する点は、ＩＤ書き込み回路２２が、端子２４を介して入力されるリセット信号に加えて、端子２５を介して入力されるコマンド終了信号にも応答して、ＩＤの書き込みを実施する点にある。
図３に示す内部回路２０の動作について、図４を参照しながら説明する。なお、ＩＤの書き込みを、パワーオンによるリセットの後にリセット信号が解除された時に実施する際の動作は、図２に示す第１の実施形態の動作と同じである。
そこで、ここではコマンド終了時の書き込み動作について説明する。まず、ＩＣのコマンド動作が終了すると、コマンド終了信号ＳＥＮＤが所定の期間アクティブ（本実施形態においてはハイレベルでアクティブ）となる。これに応答して、ＩＤ書き込み回路２２は、内蔵メモリ２３のアドレス信号ＲＡＭＡＤＤＲをＩＤ書き込みアドレスＡｄｄｒｅｓｓに設定し、内蔵メモリ２３のリード／ライト信号ＲＡＭＲＷをライト側（ローレベル）に設定する。さらに、内蔵メモリ２３のチップセレクト信号ＲＡＭＣＳをＯＮ（ハイレベル）とすることにより、内蔵メモリ２３の指定されたアドレスに、入力データ信号ＲＡＭＩＮとして入力されたＩＤが書き込まれる。
ＩＤの読み出し・判別動作については、第１の実施形態で説明したものと同じである。すなわち、ＣＰＵ２００が、端子２６及びＣＰＵバスを介して、ＩＣ内蔵メモリ２３の指定されたアドレスからＩＤを読み出す。次に、ファームウェア２０１により、ＣＰＵ２００が読み出したＩＤを変数に変換し、ＩＤを認識する。
本実施形態によれば、ＩＣのリセット時のみならずコマンド終了時においても常にＩＤを記憶している。ＩＣのこのようなコマンド動作は繰り返し実施される通常動作であるが、２つの通常動作の間に必ず１回はＩＤが読み出される。従って、内蔵メモリ２３のワーク領域（一般データを記憶する領域）の外にＩＤ書き込み専用領域を設けなくとも、ＩＤが格納されたアドレスに一般データが上書きされてしまってＩＤを参照できなくなるといった不都合はより低減する。
（第３の実施の形態）
図５は、本発明の第３の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態は、メモリを内蔵しない半導体集積回路（ＩＣ）と、メモリ及びＣＰＵを含む外部回路との接続により構成される装置に適用されるものである。
図５において、ＩＣの内部回路３０には、ＩＤを発生するＩＤ発生回路３１と、端子３３を介して入力されるリセット信号に応答してＩＤを書き込むためのＩＤ書き込み回路３２とが少なくとも含まれている。本実施形態においては、ＩＣの内部回路３０にメモリを内蔵していないので、ＩＤの記憶のために外部メモリ２０２を使用する。ＩＣチップの製造履歴（例えば製品バージョン）や製造会社番号等を示すＩＤは、ＩＤ発生回路３１により発生され、ＩＤ書き込み回路３２により接続端子３４を介して外部メモリ２０２の番地（アドレス）のうち、ファームウェア２０１により予め指定されたアドレスに記憶される。外部メモリ２０２は外部のＣＰＵ２００に接続されており、ＩＤは外部のＣＰＵ２００よって読み出される。ここで、ＩＤ書き込み回路３２は、２０〜３０ゲートで構成することができる。
以上のように構成された半導体集積回路の動作について、図６を参照しながら説明する。なお、図６は図５に示す外部メモリ２０２がＤＲＡＭである場合を想定したタイミングチャートである。
最初に、ＩＤの書き込み動作について説明する。装置の電源投入後、ＩＣのパワーオンによるリセットが行われてリセット信号ＸＲＳＴがアクティブ（本実施形態においてはローレベルでアクティブ）となり、ＩＤ書き込み回路３２もリセットされる。次に、パワーオンによるリセットが解除されてリセット信号ＸＲＳＴがハイレベルとなる。これに応答して、ＩＤ書き込み回路３２は、ＩＤを記憶するための行アドレスを指定するために、アドレス信号ＲＡＭＡＤＤＲをＩＤ書き込み行アドレスＲｏｗ Ａｄｄｒｅｓｓに設定し、外部メモリ２０２の行アドレス設定信号ＲＡＭＲＡＳをアクティブ（本実施形態においてはローレベルでアクティブ）とする。続いて、ＩＤ書き込み回路３２は、ＩＤを記憶するための列アドレスを指定するために、アドレス信号ＲＡＭＡＤＤＲをＩＤ書き込み列アドレスＣｏｌｕｍｎ Ａｄｄｒｅｓｓに設定し、外部メモリ２０２のリード／ライト信号ＲＡＭＲＷをライト側（ローレベル）に設定し、外部メモリ２０２の列アドレス設定信号ＲＡＭＣＡＳをアクティブ（本実施形態においてはローレベルでアクティブ）とする。これにより、外部メモリ２０２の指定されたアドレスに、入力データ信号ＲＡＭＩＮとして入力されたＩＤが書き込まれる。
次に、ＩＤの読み出し・判別動作について説明する。まず、ＣＰＵ２００が、ＣＰＵバスを介して、外部メモリ２０２の指定されたアドレスからＩＤを読み出す。次に、ファームウェア２０１により、ＣＰＵが読み出したＩＤを変数に変換し、ＩＤを認識する。
このように、第３の実施形態では、第１の実施形態と同様の動作を、ＩＣの内部回路３０にメモリを設けずに、外部メモリ２０２を用いて実施することができる。
（第４の実施形態）
図７は、本発明の第４の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態も第３の実施形態と同様に、メモリを内蔵しない半導体集積回路（ＩＣ）と、メモリ及びＣＰＵを含む外部回路との接続により構成される装置に適用されるものである。
図７に示すＩＣの内部回路４０には、第３の実施形態と同様に、ＩＤを発生するＩＤ発生回路４１と、端子４５を介して外部メモリ２０２にＩＤを書き込むためのＩＤ書き込み回路４２とが少なくとも含まれている。ただし、この第４の実施形態は第２の実施形態と同様に、端子４３を介して入力されるリセット信号と、端子４４を介して入力されるコマンド終了信号とに応答して、外部メモリ２０２にＩＤを書き込んでいる。なお、ＩＤ書き込み回路４２が２０〜３０ゲートで構成することができる点は、上述した各実施形態と同じである。
この第４の実施形態によれば、第２の実施形態にて説明したリセット信号及びコマンド終了信号に応じたＩＤ書き込み動作を、第３の実施形態と同じく外部メモリ２０２に対して実施することができる。
（第５の実施形態）
本発明の第５の実施形態においては、上述した第１，第３の実施形態にて用いた内蔵メモリ１３または外部メモリ２０２の所定の番地（アドレス）をＩＤ書き込み専用領域とし、ＩＣリセット時に、書き込み回路１２または３２が、ＩＤ書き込み専用領域にＩＤを書き込むようにしたものである。
ＩＤを書き込むべき領域が一般データを記憶するワーク領域内にある場合には、メモリ１３または２０２にＩＤが書き込まれた後、ＣＰＵ２００がそのＩＤを読み出すタイミングが遅れた場合には、ＩＤの記憶アドレスに一般データが上書きされてしまうことにより、ＩＤを参照できなくなるおそれがある。
そこで、本実施形態のように、ワーク領域外にＩＤ書き込み専用領域を設けることにより、装置のリセット時以外でもＩＤを参照できることが保証される。しかも、ワーク領域とＩＤ書き込み専用領域用とを分離することにより、ファームウェア２０１の設計において、ＩＤを上書きする可能性があるか否かについて注意を払う必要がなくなるという利点もある。
（第６の実施の形態）
次に、本発明の第６の実施形態について説明する。図８は、本発明の第６の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態は、メモリを内蔵する半導体集積回路（ＩＣ）と、ＣＰＵを含む外部回路との接続により構成される装置に適用されるものである。
図８において、ＩＣの内部回路５０には、ＩＤを発生するＩＤ発生回路５１と、端子５６を介して入力されるリセット信号及び端子５７を介して入力されるコマンド終了信号に応答してＩＤを書き込むためのＩＤ書き込み回路５２と、例えばキャッシュメモリ等として用いられる内蔵メモリ５３とが少なくとも含まれている。ＩＣチップのＩＤは、ＩＤ発生回路５１によって発生され、ＩＤ書き込み回路５２により内蔵メモリ５３の指定された番地（アドレス）に記憶される。このアドレスの指定は、ＩＣの内部回路５０に設けられたＩＤ書き込み用アドレスレジスタ５４に記憶されているアドレスデータに基づいて行われる。ＩＤ書き込み用アドレスレジスタ５４は、接続端子５８を介して外部のＣＰＵ２１０に接続されており、外部のＣＰＵ２１０によりアドレスデータが変更される。一方、ＩＣ内蔵メモリ５３も接続端子５９を介して外部のＣＰＵ２１０に接続されており、ＩＤは外部のＣＰＵ２１０によって読み出され、ソフトウェアの一種であるファームウェア２１１によって、ＩＤが判別される。ファームウェア２１１では、ＩＣチップの製造履歴や製造会社番号等を特定することにより、ＩＣに対応した制御が行われる。
このＩＤの書き込み動作の詳細について説明する。本実施態様においては、パワーオンによるリセットの後にリセット信号が解除された時にも書き込み動作を行うが、ここでは、コマンド終了時の書き込み動作について説明する。まず、ＩＣがコマンド動作を行う前に、ＣＰＵ２１０からＩＤ書き込みアドレスをＩＤ書き込み用アドレスレジスタ５４に設定する。このＩＤ書き込みアドレスとしては、一般データが記憶されていない領域を選択する。ＩＣのコマンド動作が終了すると、コマンド終了信号が所定の期間アクティブとなる。これに応答して、ＩＤ書き込み回路５２は、内蔵メモリ５３のアドレス信号をＩＤ書き込みアドレスに設定し、内蔵メモリ５３のリード／ライト信号をライト側に設定する。さらに、内蔵メモリ５３のチップセレクト信号をＯＮとすることにより、内蔵メモリ５３の指定されたアドレスにＩＤが書き込まれる。
次に、ＩＤの読み出し・判別動作について説明する。まず、ＣＰＵ２１０が、端子５９及びＣＰＵバスを介して、ＩＣ内蔵メモリ５３の指定されたアドレスからＩＤを読み出す。次に、ファームウェア２１１により、ＣＰＵ２１０が読み出したＩＤを変数に変換し、ＩＤを認識する。
本実施形態によれば、ＣＰＵ２１０により内蔵メモリ５３に記憶されるＩＤのアドレスを管理できるので、ＩＤが書き込まれたアドレスに一般データの上にＩＤを上書きしてしまうというおそれがなくなる。
（第７の実施の形態）
次に、本発明の第７の実施形態について説明する。図９は、本発明の第７の実施形態に係る半導体集積回路と外部回路との接続を示す。本実施形態は、メモリを内蔵しない半導体集積回路（ＩＣ）と、メモリ及びＣＰＵを含む外部回路との接続により構成される装置に適用されるものである。
図９において、ＩＣの内部回路６０には、ＩＤを発生するＩＤ発生回路６１と、端子６４を介して入力されるリセット信号及び端子６５を介して入力されるコマンド終了信号に応答してＩＤを書き込むためのＩＤ書き込み回路６２とが少なくとも含まれている。本実施形態においては、ＩＣ内部回路６０にメモリを内蔵していないので、ＩＤの記憶のために外部メモリ２１２を使用する。ＩＣチップのＩＤは、ＩＤ発生回路６１により発生され、ＩＤ書き込み回路６２により接続端子６７を介して外部メモリ２１０の指定された番地（アドレス）に記憶される。このアドレスの指定は、ＩＤ書き込み用アドレスレジスタ６３に記憶されているアドレスデータに基づいて行われる。ＩＤ書き込み用アドレスレジスタ６３は接続端子６６を介して外部のＣＰＵ２１０に接続されており、外部のＣＰＵ２１０によりアドレスデータが変更される。一方、外部メモリ２１２は外部のＣＰＵ２１０に接続されており、ＩＤは外部のＣＰＵ２１０によって読み出される。
この第７の実施形態によれば、第６の実施形態と同様の動作を、内部回路６０にメモリを設けることなく、外部メモリ２１２に対して実施できる。
（第８の実施の形態）
図１０〜図１２は、本発明の第８の実施形態に係る半導体集積回路を示している。図１０〜図１２にそれぞれ示す各半導体集積回路は、システムＬＳＩ等のようにＣＰＵをチップの内部に備えている。
例えば、図１０に示すＬＳＩの内部回路７０には、ＩＤ発生回路７１、ＩＤ書き込み回路７２、内蔵メモリ７３、ＣＰＵ７４及びファームウェア７５の全てが備えられている。ＩＤ書き込み回路７２は、内部端子または外部端子７６を介して入力されるリセット信号に基づいて、ＩＤの書き込み動作を実施する。なお、このリセット信号はＣＰＵ７４より出力されるものが通常であるが、ＬＳＩの外部から入力されても良い。
図１１に示すＬＳＩの内部回路８０も同様に、ＩＤ発生回路８１、ＩＤ書き込み回路８２、内蔵メモリ８３、ＣＰＵ８４及びファームウェア８５の全てが備えられている。ＩＤ書き込み回路８２は、例えばＣＰＵ８４より出力されるリセット信号及びコマンド終了信号に基づいて、ＩＤの書き込み動作を実施する。
図１２に示すＬＳＩの内部回路９０も同様に、ＩＤ発生回路９１、ＩＤ書き込み回路９２、内蔵メモリ９３、ＣＰＵ９４及びファームウェア９５に加えて、ＩＤ書き込み用アドレスレジスタ９６をさらに有する。内蔵メモリ９３のうちＩＤが格納されるアドレスは、ＣＰＵ９４にて変更可能なＩＤ書き込み用アドレスレジスタ９６内のアドレスデータに従って定められる。
図１０〜図１２に示す半導体集積回路によれば、例えばシステムＬＳＩに機能の一部が異なる複数の機種が存在し、その機能に対応するＩＤを読み出すことによって、機能に合わせた動作を行わせることができる。
なお、本発明は上記の各種実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、半導体集積回路のＩＤが、互換チップの製造メーカを特定する情報を含む場合には、そのＩＤを下記のように利用することも可能である。すなわち、複数種の互換チップの一つをそれぞれを搭載した部品ロットまたは完成品ロットの出荷テスト時に、使用された互換チップの製造メーカを、ＩＤを認識することで特定する。そして、部品または完成品に付される製造番号中に、互換チップの種別を示す符号を含ませておく。
こうすると、上述の部品のまたは完成品に不良が生じて修理が必要となったときに、その部品または完成品に使用されている互換チップの製造メーカなどの種別を、部品または完成品の製造番号から容易に入手できる。この結果、不良の原因分析もしくは不良対策が容易となる。
また、半導体集積回路が休止期間から通常動作期間に移行する間にＩＤを書き込む例として、パワーオンリセット後のリセット解除時のタイミングを示したが、パワーオン時のリセット信号以外のリセット信号を利用しても良く、例えばスリープの解除信号、チップイネーブル信号などを利用しても良い。
さらに、半導体集積回路にて繰り返し実施される通常動作期間の間にＩＤを書き込む例としても、コマンド終了信号を利用するものに限らない。
【図面の簡単な説明】
図１は、本発明の第１の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図２は、本発明の第１の実施形態において使用する信号のタイムチャートである。
図３は、本発明の第２の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図４は、本発明の第２の実施形態において使用する信号のタイムチャートである。
図５は、本発明の第３の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図６は、本発明の第３の実施形態において使用する信号のタイムチャートである。
図７は、本発明の第４の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図８は、本発明の第６の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図９は、本発明の第７の実施形態に係る半導体集積回路と外部回路との接続を示す図である。
図１０は、本発明の第８の実施形態に係る半導体集積回路の一例を示す図である。
図１１は、本発明の第８の実施形態に係る半導体集積回路の他の一例を示す図である。
図１２は、本発明の第８の実施形態に係る半導体集積回路のさらに他の一例を示す図である。
図１３は、従来の半導体集積回路と外部回路との接続を示す図である。

Claims (17)

1. 外部のプロセッサと接続される半導体集積回路において、
   データを記憶するためのメモリと、
   前記メモリを前記プロセッサに接続するための端子と、
   前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
   前記半導体集積回路が通常動作を実施する前に、前記情報を前記メモリに書き込むための書き込み回路と、
   前記メモリに前記情報が書き込まれるエリアのアドレスデータを、前記プロセッサから受け取って記憶するためのレジスタと、
   を具備することを特徴とする半導体集積回路。
2. 請求項１において、
   前記書き込み回路は、前記半導体集積回路がリセットされた後に応答して、リセット後に前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
3. 請求項１または２において、
   前記書き込み回路は、前記プロセッサからのコマンドの終了に応答して、前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
4. 請求項１乃至３のいずれかにおいて、
   前記書き込み回路は、前記半導体集積回路のスリープ状態の解除に応答して、前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
5. 請求項１乃至４のいずれかにおいて、
   前記メモリは、前記プロセッサによりアクセスされるキャッシュメモリであることを特徴とする半導体集積回路。
6. 請求項１乃至５のいずれかにおいて、
   前記情報は、前記半導体集積回路の製造履歴または製造会社名を含むことを特徴とする半導体集積回路。
7. 外部メモリ及びプロセッサの組み合わせと接続される半導体集積回路において、
   前記外部メモリと接続される端子と、
   前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
   前記半導体集積回路が通常動作を実施する前に、前記情報を前記端子を介して前記外部メモリに書き込むための書き込み回路と、
   前記外部メモリに前記情報が書き込まれるエリアのアドレスデータを、前記プロセッサから受け取って記憶するためのレジスタと、
   を具備することを特徴とする半導体集積回路。
8. 請求項７において、
   前記書き込み回路は、前記半導体集積回路がリセットされた後に応答して、リセット後に前記情報を前記外部メモリに書き込むことを特徴とする半導体集積回路。
9. 請求項７または８において、
   前記書き込み回路は、前記プロセッサからのコマンドの終了に応答して、前記情報を前記外部メモリに書き込むことを特徴とする半導体集積回路。
10. 請求項７乃至９のいずれかにおいて、
    前記書き込み回路は、前記半導体集積回路のスリープ状態の解除に応答して、前記情報を前記外部メモリに書き込むことを特徴とする半導体集積回路。
11. 請求項７乃至１０のいずれかにおいて、
    前記情報は、前記半導体集積回路の製造履歴または製造会社名を含むことを特徴とする半導体集積回路。
12. プロセッサを内蔵する半導体集積回路において、
    前記プロセッサに接続され、データを記憶するためのメモリと、
    前記半導体集積回路の製造に関する情報を発生する情報発生回路と、
    前記半導体集積回路が通常動作を実施する前に、前記情報を前記端子を介して前記外部メモリに書き込むための書き込み回路と、
    前記メモリに前記情報が書き込まれるエリアのアドレスデータを、前記プロセッサから受け取って記憶するためのレジスタと、
    を具備することを特徴とする半導体集積回路。
13. 請求項１２において、
    前記書き込み回路は、前記半導体集積回路がリセットされた後に応答して、リセット後に前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
14. 請求項１２または１３において、
    前記書き込み回路は、前記プロセッサからのコマンドの終了に応答して、前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
15. 請求項１２乃至１４のいずれかにおいて、
    前記書き込み回路は、前記半導体集積回路のスリープ状態の解除に応答して、前記情報を前記メモリに書き込むことを特徴とする半導体集積回路。
16. 請求項１２乃至１５のいずれかにおいて、
    前記メモリは、前記プロセッサによりアクセスされるキャッシュメモリであることを特徴とする半導体集積回路。
17. 請求項１２乃至１６のいずれかにおいて、
    前記情報は、前記半導体集積回路の製造履歴または製造会社名を含むことを特徴とする半導体集積回路。

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