JP3961946B2 - Semiconductor device - Google Patents

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【００４８】
なお、（６）式は、例えばｎ型ベース層３を含むＭＯＳ構造の面積（容量Ｃ２に対応）と、ｎ型ソース層５・ｐ型ベース層４を含むＭＯＳ構造の面積（容量Ｃ１に対応）とを用いてマスクパターンを設計することにより、容易に実現可能である。また、（６）式の実現方法は、ＭＯＳ構造の面積に限らず、ＭＯＳ構造におけるゲート絶縁膜の厚さや材質（誘電率ε）を容量Ｃ１，Ｃ２に対応させて設計してもよい。さらに、（６）式は、本質的に等価な置換であれば、「ＭＯＳ構造の面積」の如き別の表現、あるいは「容量Ｃ２の面積／ゲートの全面積＝２／３以下」の如き別の関係式を用いて示してもよい。
【００４９】
上の知見は、以下に示すように実験的にも確認され、かつｎ型ベース層３の長さの如き、素子設計上のパラメータとの関連性も確認されている。なお、ここにいうｎ型ベース層３の長さ（以下、Ｎベース長ともいう）は、ｐ型エミッタ層１とｐ型ベース層４の底部との間のｎ型ベース層３の距離に相当する。
【００５０】
図５５は、実際に４つのＩＧＢＴを用い、ｎ型ベース層３の長さとＣ１／（Ｃ２+ ＋Ｃ１）との関係を確認したグラフである。ｎ型ベース層３の長さが１００μｍのとき、Ｃ１／（Ｃ２+ ＋Ｃ１）の値が０．３３から０．２に（１／３から１／５）に低下している。
【００５１】
これは、Ｎベース長が長くなるに従い、ｎ型ベース層３中のキャリア蓄積量を多くする必要があるため、ゲート長Ｌ_Ｇを長くするという従来の考え方に起因している。すなわち、ゲート長Ｌ_Ｇを長くすることにより、電子のＭＯＳチャネルからの注入を促進し、より低オン電圧を実現するという従来の設計方法から来ている。そのため、Ｃ２+ の値を増大させ、Ｃ１／（Ｃ２+ ＋Ｃ１）の値を小さくしている。その結果、Ｃ２- も大きくなり、負のゲート容量を生じさせ易い状況になっている。
【００５２】
そこで、図５５上に示す如き、Ｃ１／（Ｃ２+ ＋Ｃ１）＝０．３３のＩＧＢＴ（Ｎベース長＝約６３μｍ；以下、ＩＧＢＴ素子Ａという）と、Ｃ１／（Ｃ２+＋Ｃ１）＝０．２のＩＧＢＴ（Ｎベース長＝１００μｍ；以下、ＩＧＢＴ素子Ｂという）について、前述同様にノイズパルスにより、ゲートの不安定性を調べた。
【００５３】
具体的には、図５６に示すように、２つのＩＧＢＴ素子Ａ１，Ａ２を並列接続し、一方のＩＧＢＴ素子Ａ２のゲートにノイズパルスを与え、ゲート電圧の挙動を観察する実験を行なった。また同様の実験を２つのＩＧＢＴ素子Ｂ１，Ｂ２についても行なった。
【００５４】
その結果、ＩＧＢＴ素子Ａ１，Ａ２を並列接続した場合には、ノイズパルスにより一時的なゲート電圧の変動はあるものの、直ぐにゲートバイアス電圧（ゲート信号で与えている電圧）に安定的に収束する。
【００５５】
一方、ＩＧＢＴ素子Ｂ１，Ｂ２では、図５７に示すように、ノイズパルスを与えた後、ゲート電圧Ｖ_Ｇ１，Ｖ_Ｇ２の振動が収束せず、逆に大きくなっている。しかも、ＩＧＢＴ素子Ｂ２にノイズパルスを与えたので、他方のＩＧＢＴ素子Ｂ１のゲート電圧Ｖ_Ｇ１も大きく振動し、並列素子Ｂ１，Ｂ２間で負の容量による不安定による発振が起こっている。
【００５６】
この実験結果より、Ｃ１／（Ｃ２+ ＋Ｃ１）≧０．３３では確実に不安定性は生ぜず、Ｃ１／（Ｃ２+ ＋Ｃ１）≦０．２では、発振，電流不均一等の不安定性を生じる。そのため、不安定性を考慮すると、Ｃ１／（Ｃ２+ ＋Ｃ１）の値は少なくとも、０．２（＝１／５）より大きいことが必要で、０．３３（＝１／３）以上であることが望ましい。
【００５７】
また、Ｎベース長が１００μｍ以上の素子では、従来の設計方法に従えば、Ｃ１／（Ｃ２+ ＋Ｃ１）が０．２程度に下がるので、本発明は特にＮベース長が１００μｍ以上の素子で有効である。
【００５８】
Ｎベース長が３００μｍ以上の素子では、Ｃ１／（Ｃ２+ ＋Ｃ１）の値が（１／１０）＝０．１程度と、０．２を下回るので、Ｎベース長が３００μｍ以上の素子では少なくとも値を１／５＝０．２まで引き上げることが不安定性の改善のために有効である。
【００５９】
以上はプレーナ型素子に関しての説明であるが、トレンチ型素子の場合にも同様の負のゲート容量を生じることを発明者等の研究により確認した。但し、トレンチ型素子では、Ｃ２+ ：Ｃ２- の比がプレーナ型素子とは若干異なっている。
【００６０】
図５８はゲートのとばし無しのトレンチ型ＩＥＧＴ素子の構成を示す図であり、図５９はゲートのとばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図であって、図６０はこれら２種類のＩＥＧＴ素子に関し、ゲート容量におけるゲート電圧依存性の計算結果を示す図である。なお、本明細書中、「とばし」の語は、ｎ型ソース層５の省略を意味している。
【００６１】
すなわち、とばし無しのＩＥＧＴ素子ＴＡは、図５８に示すようにプレーナ型のゲート絶縁膜６及びゲート電極７に代えて、ｎ型ソース層５の表面にはｐ型ベース層４を介してｎ型ベース層３に達する深さまで溝（トレンチ）が掘られている。溝内は、ｎ型ベース層３とｎ型ソース層５とに挟まれたｐ型ベース層４側面に設けられたゲート絶縁膜６ｔに囲まれて埋込み型のゲート電極７ｔが配置されている。このゲート電極７ｔは、図示しないゲート端子に接続されている。
【００６２】
一方、とばし有りのＩＥＧＴ素子ＴＢは、図５９に示すように、図５８に示す構成とは異なり、ｎ型ソース層５を有するｐ型ベース層４と、ｎ型ソース層５の省略されたｐ型ベース層４とが溝間で交互に配置されている。
【００６３】
ここで、とばし無しのＩＥＧＴ素子ＴＡは、図６０に示すように、ゲート容量が負の値になる部分が若干ある。また、とばし有りのＩＥＧＴ素子ＴＢでは、大きな負のゲート容量Ｃ_Ｇが生じている。
【００６４】
この種のトレンチ型素子の場合、ゲート容量Ｃ_Ｇの変化が複雑であるが、Ｃ２+ ：Ｃ２- の比は概ね、とばし無しの構成で、Ｃ２+ ：Ｃ２- ＝５：１であり、とばし有りの構成で、Ｃ２+ ：Ｃ２- ＝４：１となっている。
【００６５】
このため、とばし無しの構成では、Ｃ１／（Ｃ２+ ＋Ｃ１）の値を１／６以上とすることが好ましい。同様に、とばし有りの構成では、Ｃ１／（Ｃ２+ ＋Ｃ１）の値を１／５以上とすることが好ましい。
【００６６】
なお、図６０中、ゲート電圧が４．５Ｖ付近に負のピークが生じるが、この負のピークは、コレクタ電流が小さい値の小電流領域に生じるため、破壊の影響が少ないので、考慮しない。
【００６７】
また、次に本発明者らの研究による半導体装置の制御方法について説明する。この制御方法は、主に短絡時の保護に関係する。
【００６８】
本発明者らの研究により、図６１及び図６２（ａ）〜（ｂ）に示すように、ＩＧＢＴが短絡状態になると、通常動作に比べ、ゲートに蓄積される電荷が減少する知見が得られた。すなわち、ゲートに蓄積される電荷が通常動作よりも減少した状態を短絡状態として検知する。また、短絡状態を検知したとき、ゲート電圧を低下させることにより、ＩＧＢＴを短絡から保護できる。
【００６９】
図６３はこの知見に基づき試作された保護回路のブロック図である。主ＩＧＢＴ素子Ｍ１のゲート回路に直列に電荷検出回路（charge counter）ＣＣが接続される。
【００７０】
一方、ゲート回路とアースとの間にはトランジスタＴｒ１が接続されている。
【００７１】
ここで、差動アンプＡＭ１は、ゲート電圧を参照しつつ、電荷検出回路ＣＣに検出されたゲートの電荷量について所定値（図６１に示すprohibited area ）以下か否かを判定する。差動アンプＡＭ１は、電荷量が所定値以下のとき、トランジスタＴｒ１にベース電流を与えてＴｒ１をオン状態に制御し、ゲート電圧を低下させる。
【００７２】
なお、ゲートの電荷量の検知方式としては、任意の回路による電圧又は電流の検知などが適宜使用可能となっている。
【００７５】
さて、上述した本発明に関する知見及び骨子に基づいて、具体的には以下のような解決手段が実現される。
【００７６】
請求項１に対する発明は、第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型エミッタ層と、この第２導電型エミッタ層に形成されたコレクタ電極と、前記第１導電型ベース層における前記第２導電型エミッタ層とは反対側の表面に形成され、その表面に選択的に複数の第１導電型ソース層が形成された領域と、前記第１導電型ソース層が形成されていないとばし領域とを有する第２導電型ベース層と、前記第１導電型ソース層が形成された領域において、前記第１導電型ソース層のそれぞれと前記第２導電型ベース層との上に形成された複数のエミッタ電極と、前記複数の第１導電型ソース層が形成された前記領域において、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで形成された第１トレンチ内にゲート絶縁膜を介して埋込形成されたゲート電極と、前記第１導電型ソース層が形成されていない前記とばし領域において、前記第２導電型ベース層の表面から前記第１導電型ベース層の途中の深さまで形成された第２トレンチ内に絶縁膜を介して埋込形成された無効な電極としての埋込電極とを備え、前記埋込電極と前記エミッタ電極とは電気的に接続されて実質的に同電位となっていることを特徴とする半導体装置である。
【００７７】
また、請求項２に対応する発明は、請求項１に対応する発明の埋込電極とエミッタ電極との関係を変えたものであり、埋込電極がエミッタ電極の電位よりも低い電位に固定されている半導体装置である。
【００８３】
（作用）
従って、請求項１に対応する発明は、ゲート電極と同一構造でゲート回路に配線されない埋込電極（無効なゲート電極）を設け、埋込電極をエミッタ電位に対して同電位に固定するので、無効なゲート電極に生じる負電荷を排出させ、負電荷の影響を阻止することができる。
【００８４】
また、請求項２に対応する発明は、埋込電極がエミッタ電極の電位よりも低い電位に固定されているので、無効なゲート電極のトレンチ絶縁膜界面での再結合容量を低減させ、第１導電型ベース層中の蓄積キャリアを増大でき、もって、負のゲート容量を低減させることができる。
【００８８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００８９】
（第１の実施形態）
図１は、第１の実施形態に係るＩＧＢＴの構成を示す平面図であり、図２は図１のIIＡ−IIＡ線及びIIＢ−IIＢ線矢視断面図であって、図６４と同一部分については同一符号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ述べる。なお、以下の各実施形態についても同様にして重複した説明を省略する。
【００９０】
すなわち、本実施形態に係る半導体装置は、ゲートの負の容量を無くした構成により、ゲート電圧の安定化を図るものであって、図１及び図２に示すように、ｐ型ベース層４が部分的にゲート絶縁膜６の全幅にわたってｎ型ベース層３上に形成されている。このため、ｎ型ベース層３とゲート絶縁膜６とが接する界面部分の面積が従来よりも小さくされた構成となっている。
【００９１】
具体的には、ゲート電極７とゲート絶縁膜６界面の面積Ｓ_Ｇ（いわゆる、ゲート電極７の面積）と、ゲート絶縁膜６を介してゲート電極７とｎ型ベース層３とが重なり合う部分の面積Ｓ_ＮＢとの比が次の（７）式で規定された構成となっている。
【００９２】
【数２】

【００９３】
なお、この（７）式は前述した（６）式と等価な関係を示している。すなわち、（７）式は、（６）式における容量Ｃ１が全ゲート容量の１／３以上との規定を逆方向から述べたものであり、容量Ｃ２に対応する面積Ｓ_ＮＢを全ゲート容量に対応する面積の２／３以下と規定したものである。
【００９４】
また、テラスゲート等、ゲート絶縁膜６の厚さｔ_ｏｘが部分的に異なる場合は、次の（８）式を満たすように、ＩＧＢＴが設計される。
【００９５】
【数３】

次に、このようなＩＧＢＴの動作について説明する。
【００９６】
前述同様にＩＧＢＴがターンオンする際に、高コレクタ電圧時には、ｐ型エミッタ層１から注入された正孔がｎ型ベース層３中の高電界により加速されて、ｎ型ベース層３とゲート絶縁膜６との界面に到達する。
【００９７】
高コレクタ電圧時には、ｎ型ベース層３の電位はゲート電圧よりも高いため、ｎ型ベース層３の界面に正孔のチャネル（蓄積層）が形成される。
【００９８】
この正孔のチャネルの正電荷により、IIＡ−IIＡ断面に沿ってゲート電極７内に負電荷が誘起される。
【００９９】
しかしながら、このＩＧＢＴは、従来とは異なり、IIＢ−IIＢ断面に示す部分で、ｐ型ベース層４中のゲート絶縁膜６との界面にｎチャネルが生成され、このｎチャネルによりゲート電極７中の負電荷が打ち消されてゲート電極７に正電荷が誘起され、負の容量が生じない。また、高コレクタ電圧時に正孔がエミッタ電極８に排出されるために、さらに負の容量を生じにくくしている。よって、ゲート電圧の安定を確保することができる。
【０１００】
上述したように第１の実施形態によれば、コレクタ電極１とエミッタ電極８との間に電圧が印加されたとき、ゲート電極７からみた容量が常に正値又は零値であるので、高コレクタ電圧時のゲートの負の微分容量を無くしたことにより、高電圧、高電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上させることができる。
【０１０１】
また、コレクタ電極１とエミッタ電極８との間の電流がしゃ断状態のとき、ゲート電極７からみた容量の最小値を当該容量の最高値の１／３以上とするため、ゲート絶縁膜６のうちのｎ型ベース層３に接する部分の面積Ｓ_ＮＢをゲート電極７の全面積Ｓ_Ｇの２／３以下に制限したので、前述した作用効果を容易且つ確実に奏することができる。
【０１０２】
また、ｎ型ベース層３の長さを１００μｍ以上としたので、前述した作用効果を１２００Ｖ以上の高耐圧のＩＧＢＴに実現させることができる。
【０１０３】
（第２の実施形態）
次に、第２の実施形態に係るＩＧＢＴについて説明する。
【０１０４】
図３はこのＩＧＢＴの構成を示す平面図である。本実施形態は、第１の実施形態の変形構成であり、ｐ型ベース層４の平面形状を変形させたものであって、具体的には図６６に示すように、部分的にゲート絶縁膜６の全幅にわたってｎ型ベース層３上に形成されるｐ型ベース層４を梯子形の平面形状としている。
【０１０５】
以上のような構成としても、第１の実施形態と同様の効果を得ることができ、また、ｐ型ベース層４のパターンが図１に示す構成よりも均一的に形成されるので、より一層ゲート電圧の安定性の向上を期待することができる。
【０１０６】
（第３の実施形態）
次に、第３の実施形態に係るＩＧＢＴについて説明する。
【０１０７】
図４はこのＩＧＢＴの構成を示す断面図である。本実施形態は、第１の実施形態の変形構成であり、ｐ型ベース層４の変形構成であって、具体的には図４に示すように、ゲート電極７の中央部直下のｎ型ベース層３表面に選択的にｐ型層１０が形成されている。
【０１０８】
ここで、ｐ型層１０は、図示しないが、エミッタ電極８直下の各ｐ型ベース層４に接続されている。
【０１０９】
このような構成により、ｐ型層１０の電位はエミッタ電位に固定される。このため、高コレクタ電圧時でも、ｐ型層１０の表面は低電圧に保持される。
【０１１０】
ここで、ゲート電圧が正であると、ｐ型層１０の表面に反転層が形成されることにより、第１の実施形態と同様に、ゲート電圧を正に保持することができる。
【０１１１】
なお、本構造は、特に２ｋＶ以上の高耐圧のＩＧＢＴに有効である。例えば高耐圧ＩＧＢＴの場合、オン状態において、キャリアの蓄積と低オン抵抗化とを図るため、ゲート幅Ｌを例えば６０μｍ以上にすることが好ましい。この場合、ｐ型層は、ゲート幅Ｌの１／３以上の幅（例えば２０μｍ幅）とすればよい。
【０１１２】
本構造によれば、ゲート幅Ｌが広いためにｐ型層１０とｐ型ベース層４との一体化が可能になり、低オン抵抗化をも併せて実現することができる。
【０１１３】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。
【０１１４】
図５はこの半導体装置の構成を示す斜視断面図であり、図６はこの半導体装置の構成を示す平面図であり、図７は図６のVII Ａ−VII Ａ線及びVII Ｂ−VII Ｂ線矢視断面図である。
【０１１５】
本実施形態は、第１の実施形態の変形構成であり、ｎ型ベース層３中におけるゲート絶縁膜６との界面の正孔を積極的に排出させる構成であって、具体的には図５乃至図７に示すように、ｎ型ベース層３の表面にｐ型層１１を選択形成したＩＧＢＴ領域と、このｐ型層１１をソースとしたｐチャネルＭＯＳＦＥＴ領域とが１チップ内に設けられている。
【０１１６】
ここで、ｐチャネルＭＯＳＦＥＴは、ＩＧＢＴ領域のｐ型層１１がｎ型ベース層３表面で長手方向に延長されてなるｐ型ソース層１１ｓと、ＩＧＢＴのｐ型ベース層４がｎ型ベース層３表面で長手方向に延長されてなるｐ型ドレイン層４ｄと、ＩＧＢＴのエミッタ電極８がｐ型ベース層４上及びｎ型ソース層５上で長手方向に延長されてｐ型ドレイン層４ｄ上に選択的に形成されたエミッタ電極８ｅとを備えている。
【０１１７】
また、ｐチャネルＭＯＳＦＥＴは、ｐ型ドレイン層４ｄの一部上、ｐ型ソース層１１ｓの一部上及びこれら両層４ｄ，１１ｓ間のｎ型ベース層３上にゲート絶縁膜６を介してゲート電極１２が形成されている。なお、このゲート電極１２は、エミッタ電極８ｅに電気的に接続されており、ＩＧＢＴのゲート電極７とは電気的に絶縁されている。
【０１１８】
また、ｐ型ソース層１１ｓ上には、その長手方向に沿ってフローティング電極１３が形成されている。フローティング電極１３は、ｐチャネルＭＯＳＦＥＴ領域からＩＧＢＴ領域にかけてｐ型層１１ｓ，１１の電位を均一化させるためのものであり、ＩＧＢＴ及びｐチャネルＭＯＳＦＥＴにおける各電極７，８，８ｅ，１２とは絶縁され、電位的に浮いた状態となっている。
【０１１９】
次に、このような半導体装置の動作を説明する。
【０１２０】
前述同様にＩＧＢＴがターンオンする際に、コレクタ電圧の印加時には、ｐ型エミッタ層１から注入された正孔がｎ型ベース層３中の高電界により加速されて、ｎ型ベース層３とゲート絶縁膜６との界面に到達する。このとき、ＩＧＢＴのｐ型層１１は電位的に浮いており、ｎ型ベース層３とゲート絶縁膜６との界面におけるキャリア蓄積を阻止しない。そのため、本実施形態では、オン電圧の上昇はおこらない。
【０１２１】
ここで、高コレクタ電圧の印加時には、ｎ型ベース層３の電位はゲート電圧よりも高いため、ｎ型ベース層３の界面に正孔のチャネル（ｐチャネル）が形成される。
【０１２２】
すなわち、高コレクタ電圧時には、このｐチャネルにより、ｐチャネルＭＯＳＦＥＴのｐ型ソース層１１ｓとｐ型ドレイン層４ｄとが短絡される一方、ｐ型層１１及びｐ型ソース層１１ｓの電位が数Ｖ上昇する。
【０１２３】
これにより、ｐチャネルＭＯＳＦＥＴにおいては、ＩＧＢＴのｐ型層１１からの正孔電流がｐ型ソース層１１ｓ及びｐチャネルを介してｐ型ドレイン層４ｄに流れ、ｐ型ソース層１１ｓの電位がｐチャネルＭＯＳＦＥＴのＶｔｈ（例えば４Ｖ程度）に固定される。
【０１２４】
従って、ＩＧＢＴのｎ型ベース層３表面の正孔をもｐ型層１１から排出できるので、負のゲート容量を発生させず、ゲート電圧の安定性を向上させることができる。この際、Ｃの容量は後述する（１１）式に従う。
【０１２５】
（第５の実施形態）
次に、第５の実施形態に係るＩＧＢＴについて説明する。
【０１２６】
図８はこのＩＧＢＴの構成を示す断面図であり、図６４とは異なる部分について述べる。本実施形態は、容量Ｃ１を増加させる（６）式の方法とは異なり、結果的にエミッタ電位を用いてゲートの負の容量を阻止する構成であり、具体的には図８に示すように、ゲート絶縁膜６及びゲート電極７を介してｎ型ベース層３に対向したゲート電極７上の絶縁膜１４ｕの厚さが、ゲート電極７上の絶縁膜１４の他の部分よりも薄く形成された構造となっている。なお、各ＩＧＢＴのエミッタ電極８は、ゲート電極７上の絶縁膜１４，１４ｕ上を通って互いに接続されている。
【０１２７】
このような構造により、エミッタ電極８の負電位が絶縁膜１４ｕの薄い層を介してゲート電極７に正電荷を誘起させ、結果的にゲートの負の容量を阻止することができるので、第１及び第２の実施形態と同様の効果を実効動作領域を減らさずに実現することができる。
【０１２８】
（第６の実施形態）
次に、第６の実施形態に係るＩＧＢＴパッケージについて説明する。図９はこのＩＧＢＴパッケージの構成を示す回路図である。このＩＧＢＴパッケージ２１は、本発明に係るＩＧＢＴをパッケージ化のときの容量設計により実現した構成であり、ＩＧＢＴのパッケージ内のゲートＧ・エミッタＥ間に容量Ｃが接続されている。
【０１２９】
これにより、容量Ｃ１を増加させ、ゲートの負の容量の発生を阻止することができる。
【０１３０】
なお、図１０に示すように、図９に示す構成に加え、ＩＧＢＴパッケージ２２内のゲートＧ・エミッタＥ間において、容量Ｃに直列に抵抗Ｒを接続してもよい。このような構成としても、容量Ｃ１の増加による前述した効果に加え、抵抗Ｒが配線インダクタンスによる振動を防止するため、一層安定性を向上させることができる。
【０１３１】
（第７の実施形態）
次に、第７の実施形態に係るＩＧＢＴパッケージについて説明する。図１１はＩＧＢＴパッケージの構成を示す回路図である。このＩＧＢＴパッケージ２３は、２つのＩＧＢＴ（領域又はチップ）の両ゲート電極間に容量Ｃと抵抗Ｒと直列接続された構成である。なお、ＩＧＢＴパッケージ２３の各ゲート電極Ｇは、個別にゲート抵抗ＲＧ１，ＲＧ２を介して図示しないゲートバイアス回路に接続可能となっている。
【０１３２】
ここで、ゲートＧ間に挿入された容量Ｃは、ＩＧＢＴ本来のＣ２＋、Ｃ１に対し、次の（９）式を満たす値である。
【０１３３】
【数４】

【０１３４】
（９）式は、ゲートＧ間に挿入される容量Ｃが、第６の実施形態の１／２倍であることを示している。これは、図６６に示したように、２つのＩＧＢＴのゲート電圧Ｖ_Ｇが上下対称に動くので、挿入した容量Ｃによるゲート電圧Ｖ_Ｇへの影響は、ゲート・エミッタ間に容量を挿入した時の２倍の効果となるからである。
【０１３５】
このような構成により、ＩＧＢＴを並列接続した場合の電流不均一を阻止することができる。
【０１３６】
なお同様に、図１２に示すように、ＩＧＢＴパッケージ２４内は、３つのＩＧＢＴを並列接続し、各ゲート電極Ｇ間を個別に容量Ｃ，抵抗Ｒの直列回路で互いに接続した構成としてもよい。
【０１３７】
この３並列の場合には、容量Ｃは次の（１０）式のように示される。
【０１３８】
【数５】

【０１３９】
また、４つ以上のＩＧＢＴを並列させてなるＩＧＢＴパッケージも同様に、第６の実施形態の容量Ｃに比べて（１／ＩＧＢＴ個数）倍の値をもつ容量Ｃ（及び抵抗Ｒ）を各ゲート間に接続すればよい。
【０１４０】
但し、スター形に各ＩＧＢＴ間に容量Ｃを挿入する場合には、容量Ｃは、ＩＧＢＴの個数によらず、次の（１１）式を満たす値となる。
【０１４１】
【数６】

【０１４２】
（第８の実施形態）
次に、第８の実施形態に係るＩＥＧＴについて説明する。
【０１４３】
図１３はこのＩＥＧＴの構成を示す平面図であり、図１４は図１３のXIV Ａ−XIV Ａ線矢視断面図及びXIV Ｂ−XIV Ｂ線矢視断面図である。本実施形態は、第１及び第２の実施形態をトレンチ型素子に適用した変形例であり、具体的には図１３及び図１４に示すようにプレーナ型のゲート絶縁膜６及びゲート電極７に代えて、ｎ型ソース層５の表面にはｐ型ベース層４を介してｎ型ベース層３に達する深さまで溝（トレンチ）が掘られている。
【０１４４】
溝内は、ｎ型ベース層３とｎ型ソース層５とに挟まれたｐ型ベース層４側面に設けられたゲート絶縁膜６ｔに囲まれて埋込み型のゲート電極７ｔが配置されている。このゲート電極７ｔは、図示しないゲート端子に接続されている。
【０１４５】
また、各溝間において、２つのｎ型ソース層５が各溝表面に個別に接するように形成されたｐ型ベース層４は、ｎ型ベース層３の表面に選択的に形成されている。すなわち、各溝間においては、図１４のXIV Ｂ−XIV Ｂ間に示す如き各ｎ型ソース層５及びｐ型ベース層４を有するＩＥＧＴ領域と、図１４のXIV Ａ−XIVＡ間に示す如き各ｎ型ソース層５及びｐ型ベース層４を持たない素子無効領域とが交互に形成されている。
【０１４６】
ここで、素子無効領域では、ＩＥＧＴ領域におけるｐ型エミッタ層１の深さに比べ、ｐ型エミッタ層１が深く形成されている。
【０１４７】
以上のように、部分的にｐ型エミッタ層１を深く形成した構成により、部分的にｎ型ベース層３中の高電界を打消してｐ型エミッタ層１から注入される正孔の加速の度合を低減し、ｎ型ベース層３とゲート絶縁膜６ｔとの界面に到達する正孔の量を低減して反転層を生じさせないので、負の容量を打消すことができる。
【０１４８】
なお、この部分的にｐ型エミッタ層１を深くした構成は、ゲート端子に接続されるがｎ型ソース層５及びｐ型ベース層４に接してない無効なゲート電極７ｔに適用しても、負の容量を打ち消すことができる。
【０１４９】
（第９の実施形態）
次に、第９の実施形態に係るＩＥＧＴについて説明する。
【０１５０】
図１５はこのＩＥＧＴの構成を示す断面図であり、図５８とは異なる部分について述べる。本実施形態は、ｎ型ベース層３の高電界の影響を小さくして負の容量を阻止する構成であって、具体的には図１５に示すように、通常２つであるｎ型ソース層５の個数を各ゲート間毎に１つとし、且つ各ゲート間の距離ＷＧを小さくした構成である。なお、この第９乃至第１２の実施形態は、個々には述べないが、図１３とは異なり、ｎ型ソース層５及びｐ型ベース層４は表面のストライプ方向に沿っては一定の構成となっている。
【０１５１】
また、各ゲート間の距離ＷＧは、例えば３〜４μｍ程度に設計されている。
【０１５２】
以上のような各ゲート間の距離ＷＧを３〜４μｍ程度に小さくした構成により、電子の注入量を増やすことができるので、ｎ型ベース層３中の高電界の影響を小さくでき、もって、負のゲート容量を阻止することができる。
【０１５３】
また、ｎ型ソース層５を各ゲート間毎に１つとした構成により、容易且つ確実に、各ゲート間の距離ＷＧを３〜４μｍ程度に小さくすることができる。
【０１５４】
（第１０の実施形態）
次に、本発明の第１０の実施形態に係るＩＥＧＴについて説明する。
【０１５５】
図１６はこのＩＥＧＴの構成を示す断面図であり、図５９とは異なる部分について述べる。本実施形態は、とばし領域のゲート電極における負電荷の排出を図るものであり、具体的には図１６に示すように、ｎ型ソース層５をもたないｐ型ベース層４間に配置された無効なゲート電極７ｔが、ゲート端子との接続に代えて、エミッタ端子に接続された構成となっている。
【０１５６】
以上のような構成により、ゲート電極７ｔをエミッタに対して一定電位に固定するので、とばし領域のゲート電極７ｔに生じる負電荷を排出させ、もって、ゲート電極７ｔにおける負電荷の影響を阻止することができる。
【０１５７】
（第１１の実施形態）
次に、本発明の第１１の実施形態に係るＩＥＧＴについて説明する。
【０１５８】
図１７はこのＩＥＧＴの構成を示す断面図であり、図５９とは異なる部分について述べる。本実施形態は、負のゲート容量の減少を図るため、とばし領域と、ＩＥＧＴ領域とをグループ化したものであって、具体的には図１７に示すように、２つのとばし（ｎ型ソース層５の無い）領域と、２つのＩＥＧＴ領域とが交互に配置されている。なお、とばし領域と、ＩＥＧＴ領域との個数の比は、２：２（＝１：１）となっている。
【０１５９】
また、とばし領域内の埋込み型のゲート電極７ｔは、エミッタ端子に接続されている。一方、図中にＧで示されるゲート電極７ｔは、通常通り、ゲート端子（図示せず）に接続されており、以下同様とする。
【０１６０】
以上のようなＩＥＧＴは、図５９に示す構成のとばしの個数比（１：１）と同一のとばしの個数比にもかかわらず、図５９に示す構成とは異なり、とばし領域のゲート電極７ｔがエミッタに対して一定電位に固定されるので、前述同様に、負のゲート容量を抑制することができる。
【０１６１】
また、無効なゲートは、使用するゲート電極とは電位的に分離してアース又は固定電位に接続することにより、ゲート電位に接続した場合に比べ、特性が向上する。すなわち、ゲート容量が減るので、零電位に落とすときのスイッチング速度が向上される。また、余分な容量がないことにより、素子動作が安定するので、信頼性を向上できる。具体的には、ＳＯＡ（safety operating area ）を広げることができる。
【０１６２】
なお、変形例としては、図１８に示すように、とばし領域及びＩＥＧＴ領域を夫々ｍ個づつグループ化すると、（ｎ−１）個の無効なゲートをエミッタに対して一定電位に固定することができる。
【０１６３】
なお、本実施形態では、とばし領域とＩＥＧＴ領域との個数が互いに同数である場合についてのみ説明したが、これに限らず、とばし領域とＩＥＧＴ領域とが互いに異なる場合の個数比に対しても同様に実施できる。また、１個のとばし領域に対するＩＥＧＴ領域の個数比は、１〜４個の範囲内にあることが高耐圧や大電流等の素子特性上からも好ましい。また、これは個数比であるため、実際にはｍ個のとばし領域と、ｍ〜４ｍ個のＩＥＧＴ領域とが交互に配置可能なことを示している。
【０１６４】
（第１２の実施形態）
次に、本発明の第１２の実施形態に係るＩＥＧＴについて説明する。
【０１６５】
図１９はこのＩＥＧＴの構成を示す断面図である。本実施形態は、第１１の実施形態の変形構成であり、トレンチ酸 化膜界面での界面再結合により消滅するキャリア数を少なくし、ｎ型ベース層３中の蓄積キャリア量の増加を図るものであって、具体的には図１９に示すように、例えば３つのとばし領域中の２つのゲート電極とエミッタ端子との間に、エミッタ端子を正電位側とし、ゲート電極を負電位側として直流電源３０を挿入した構成となっている。
【０１６６】
以上のような構成により、とばし領域のゲート電極７ｔにおけるゲート絶縁膜６ｔとのｎ型ベース層３とのトレンチ酸化膜界面には、反転層（inversion layer ）あるいは界面蓄積層（accumulation layer）が形成され、界面での電子濃度ｎsと、界面での正孔濃度ｐsとは互いにいずれかが他に比べて非常に多数となる関係をもつ（ｎ_ｓ≪ｐ_ｓ又はｎ_ｓ≫ｐ_ｓ）。
【０１６７】
ここで、一般に高注入状態で、酸化膜界面で消滅するキャリアは、（１ｃｍ^２、１秒当り）Ｕｓ＝ｓ_０（ｐ_ｓｎ_ｓ）／（ｐ_ｓ＋ｎ_ｓ）で表せる。但し、ｓ_０は界面再結合速度である。
【０１６８】
このとき、界面で再結合するキャリアは、図２０に示すように、ｐ_０＝ｎ_０で最大となる。これは例えばゲート電極７ｔとエミッタ端子とが同電位である場合にｐ_０＝約ｎ_０となる。
【０１６９】
しかしながら、本実施形態のＩＥＧＴは、とばし領域中のゲート電極７ｔに電圧が印加され、ゲート絶縁膜６ｔとｎ型ベース層３との界面がｎ_ｓ≪ｐ_ｓ、又はｎ_ｓ≫ｐ_ｓの状態となっているので、トレンチ酸化膜界面での再結合量を低減させ、ｎ型ベース層３中の蓄積キャリアを増大でき、もって、負のゲート容量を低減させることができる。
【０１７０】
なお、とばし領域中のゲート電極７ｔに印加する電圧は０．５Ｖ程度よりも小さい電圧でも有効である。このため、電圧の印加に代えて、高濃度にドープしたポリシリコンゲートにより、ゲートにビルトイン電圧を生じさせる構成としても、外部から電圧を印加することなく、同等の作用効果を得ることができる。
【０１７１】
（第１の参考例）
第１〜第７の参考例は短絡状態からの素子の保護に関する。
【０１７２】
図２１及び図２２は本発明の第１の参考例に係る半導体装置の短絡保護システムを示す回路図である。この短絡保護システムは、図６３に示した構成と同様に短絡時の半導体装置の保護を図るものである。
【０１７３】
概略的には、この短絡保護システムは、ゲート容量ＣＧ（通常動作で１０ｎＦ）を持つ主ＩＧＢＴ素子（型番：ＧＴ２５Ｑ１０１）Ｍ１のゲートとそのゲート駆動回路(gate driver) Ｇｄ１との間に、Ｃ１２、Ｒ４及びＲ５を有する電圧ブリッジ回路と、この電圧ブリッジ回路に接続された差動アンプ（型番：ＬＦ３５６）ＡＭ１と、差動アンプＡＭ１から出力を受けてゲート・アース間を導通状態にするトランジスタＴｒ１（型番：ＭＰＳＡ５６）とを備えた短絡保護回路ＳＣＰが挿入されている。
【０１７４】
ここで、電圧ブリッジ回路は、差動アンプＡＭ１の反転入力端子に主ＩＧＢＴ素子Ｍ１のゲート電荷に対応する電圧を供給し、非反転入力端子にゲート電荷が図２３に示す禁止領域（prohibited area ）内にあるか否かを判定するための基準電圧を供給する機能をもっている。この電圧ブリッジ回路は、Ｒ４（ＲRef ）又はＲ４に接続された電源Ｖref の調整により、図２３に示すように、ゲート電荷の禁止領域をダイナミックに変更可能となっている。
【０１７５】
差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１のゲートに蓄積されたゲート電荷をＣ１２の両端の電圧から検知し、検知結果が禁止領域に入るか否かをＣＧ、Ｃ１２、Ｒ４及びＲ５からなる電圧ブリッジ回路により検知し、ゲート電荷が禁止領域内にあるとき、出力をトランジスタＴｒ１のベースに与える機能を有する。
【０１７６】
なお、ゲートとゲート駆動回路との間の抵抗Ｒ１は、ゲート容量ＣＧとキャパシタＣ１２との間の不要な振動を除去する機能を有し、短い配線長のときにはより小さい値への変更あるいは省略が可能である。
【０１７７】
次に、このような半導体装置の短絡保護システムの動作を述べる。通常時、主ＩＧＢＴ素子Ｍ１は、その動作範囲内で電流がオン／オフされている。このとき、差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１のゲート電荷をＣ１２の両端の電圧から検知し、検知結果が禁止領域の外にあることを電圧ブリッジ回路により検知している。
【０１７８】
一方、短絡時、主ＩＧＢＴ素子Ｍ１は大電流が流れると共に、ゲート電荷が図２３内の禁止領域に入る。
【０１７９】
差動アンプＡＭ１は、ゲート電荷が禁止領域に入ったことを検知し、出力をトランジスタＴｒ１のベースに与える。トランジスタＴｒ１は、ベース入力により、オン状態となり、抵抗Ｒ８及びダイオードＤなどを介してゲートとアースとを導通させ、ゲート電圧を低下させる。
【０１８０】
ゲート電圧の低下により、主ＩＧＢＴ素子Ｍ１がオフ状態となると共に、ゲート電荷が禁止領域から脱して通常動作領域に入り、主ＩＧＢＴ素子Ｍ１が保護される。
【０１８１】
ここで例えば、図２４に示すように、本参考例の短絡保護回路ＳＣＰが無い場合、短絡時に約２００Ａの電流が主ＩＧＢＴ素子Ｍ１に流れる。一方、本参考例のように短絡保護回路ＳＣＰを挿入すると、主ＩＧＢＴ素子Ｍ１に流れる電流値が抑制される。また、Ｖref の変更により、保護動作を開始する電流値を任意に設定することができる。
【０１８２】
上述したように本参考例によれば、電圧ブリッジ回路にてゲート電荷を検出し、差動アンプＡＭ１がゲート電荷が禁止領域にあるか否かを検知し、禁止状態のとき、トランジスタＴｒ１がゲート電圧を低下させてゲート電荷を通常動作領域に入れて主ＩＧＢＴ素子Ｍ１を破壊から保護することができる。
【０１８３】
また、本参考例の短絡保護回路ＳＣＰは、図２２に示したように、ゲート駆動回路Ｇｄ１と主ＩＧＢＴ素子Ｍ１のゲートとの間に挿入するだけで、主ＩＧＢＴ素子Ｍ１に短絡保護機能を付加することができる。このため、既設のＩＧＢＴ、又はＩＧＢＴを用いた装置に容易に適用できる。すなわち、センスＩＧＢＴ素子Ｓ１を内蔵していないＩＧＢＴチップでも短絡保護機能を付加することができる。また、短絡保護回路は、ＩＣ化などによりゲート駆動回路に内蔵できるため、コストをほとんど上昇させずに実現できる。
【０１８４】
短絡保護回路は、小さい面積で実現でき、ゲート電荷の検知からゲート電圧の低下に至るまでのフィードバックループを短縮できるので、従来とは異なり、保護の遅れや不安定な発振を解消することができる。
【０１８５】
Ｖref 等の調整によって保護レベルを電気的に制御できる。このため、主ＩＧＢＴの温度や動作モードなどの状況に応じ、短絡保護方法をプログラミングすることができる。
【０１８６】
（第２の参考例）
図２５は本発明の第２の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０１８７】
本参考例は、第１の参考例を改良した変形例である。すなわち、第１の参考例は、ゲート電荷をゲート回路に直列に挿入したキャパシタＣ１２の両端の電圧で検知している。しかし、この第１の参考例では、キャパシタＣ１２の電圧分担によってゲート電圧が変化するため、主ＩＧＢＴ素子Ｍ１がオン状態のとき（ゲートに正電圧が印加されるとき）、ゲート駆動回路Ｇｄ１が与えた電圧より若干低い電圧が主ＩＧＢＴ素子Ｍ１のゲートに印加されてしまう。
【０１８８】
一方、本参考例は、ゲートに蓄積された電荷を、ゲート駆動回路Ｇｄ１の電源配線を流れる電流に基づいて、検出している。
【０１８９】
図示するように、ゲート駆動回路Ｇｄ１の入力抵抗は非常に高いので、ゲートに流れ込む電荷は、次式に示すように、ゲート駆動回路Ｇｄ１に流入する電流Ｉ１と流出する電流Ｉ２との差を積分して得られる。
【０１９０】
ＱＧ＝∫（Ｉ１−Ｉ２）ｄｔ以下、前述同様に、図示しない差動アンプにより、ゲート電荷が禁止領域に入るか否かを検知し、ゲート電荷が禁止領域に入るとき、ゲート電圧を低下させて主ＩＧＢＴ素子Ｍ１を短絡から保護する。
【０１９１】
上述したように本参考例によれば、第１の参考例の効果に加え、ゲート駆動回路からゲートに印加される電圧を低減させずに、ゲート電荷を検知して短絡保護動作を実現することができる。
【０１９２】
（第３の参考例）
図２６は本発明の第３の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０１９３】
本参考例は、第２の参考例の変形である。具体的には本参考例は、図２６及び次式に示すように、抵抗Ｒccでの電圧降下により、ゲート駆動回路Ｇｄ１における流入電流Ｉ１と流出電流Ｉ２とを検知し、さらに両電流Ｉ１，Ｉ２の差を積分して、ゲートに流れ込む電荷ＱＧを検知する。
【０１９４】
ＱＧ＝∫−（Ｖ１−Ｖ２）／Ｒcc ｄｔ
但し、Ｉ１＝Ｖ１／Ｒcc、 Ｉ２＝Ｖ２／Ｒcc
このような構成としても、第２の参考例と同様の効果を得ることができる。
【０１９５】
なお、本参考例は、図２７に示すように変形できる。すなわち、図２７に示すように、両電流Ｉ１，Ｉ２の差を抵抗Ｒａにより取り出し、積分回路によって次式に示すように、ゲートに蓄積された電荷ＱＣを検知してもよい。
【０１９６】
ＱＧ＝２・Ｒ１・Ｃ・Ｖ３／Ｒcc
このように変形しても同様の効果を得ることができる。
【０１９７】
（第４の参考例）
図２８は第４の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図である。
【０１９８】
本参考例は、第２又は第３の参考例の変形である。具体的には本参考例は、図２８に示すように、カレントミラー回路を通して電流を検出し、この電流をキャパシタＣに流し込むことにより、次式に示すように、ゲートに流れ込む電荷ＱＧがキャパシタＣの両端の電圧差Ｖ４に基づいて検知する。
【０１９９】
ＱＧ＝Ｃ・Ｖ４・ｒ
但し、ｒ；mirror current factorこのような構成としても、第３又は第４の参考例と同様の効果を得ることができる。また、本参考例においては、カレントミラー回路のミラー側トランジスタＴｒ１３，Ｔｒ１４のチップ上の実効面積を入力側トランジスタＴｒ１１，Ｔｒ１２のそれよりも小さくすると、回路の消費電力が低減されるため、有利である。この実効面積の比率は、ミラー側トランジスタＴｒ１３，Ｔｒ１４を１としたとき、入力側トランジスタＴｒ１１，Ｔｒ１２を５〜１０００の範囲内にすることが望ましい。
【０２００】
（第５の参考例）
図２９は本発明の第５の参考例に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図である。
【０２０１】
本参考例は、第４の参考例にて図２８に示した構成が、図２９に示すように、ゲート駆動回路Ｇｄ１をも含めて具体化されている。
【０２０２】
図２９において、入力端子ＩＮの電位に連動するＴｒ１１〜Ｔｒ１４がゲート駆動回路Ｇｄ１に対応し、ゲート駆動回路Ｇｄ１のＴｒ１３，Ｔｒ１４を流れる電流を取出すためのＴｒ１５〜Ｔｒ１８がカレントミラー回路に対応する。但し、説明の便宜上、図面中ではこれらの複合回路を符号Ｇｄ１で示す。
【０２０３】
ゲート駆動回路Ｇｄ１は駆動出力端子ＯＵＴから電流を出力する。カレントミラー回路は取出し端子ＯＵＴＲＥＦから電流を出力する。なお、駆動出力端子ＯＵＴに流れる電流と取出し端子ＯＵＴＲＥＦに流れる電流とは、ミラートランジスタの実効面積の比率に比例し、取出し端子ＯＵＴＲＥＦの電圧とは無関係である。
【０２０４】
本参考例は、以上のような具体的な構成により、第４の参考例と同様の効果を容易且つ確実に得ることができる。
【０２０５】
（第６の参考例）
図３０は本発明の第６の参考例に係る半導体装置の短絡保護システムを示す回路図であり、破線部分には図２９に示した回路が挿入される。
【０２０６】
本参考例は、第５の参考例を、図２１と同様の電圧ブリッジ回路を用いた回路に適用させた構成となっている。このような構成としても、第１及び第５の参考例と同様の効果を得ることができる。
【０２０７】
また、本参考例は、図３１又は図３２に示すように変形できる。図３１又は図３２に示す変形例は、短絡保護用のトランジスタＴｒ１がゲート駆動回路Ｇｄ１の入力側に配置され、このトランジスタＴｒ１に差動アンプＡＭ１の出力を与える回路である。
【０２０８】
これらの変形例は、ゲート駆動回路Ｇｄ１の高抵抗入力部分にてトランジスタＴｒ１（例えばＭＰＳＡ５６）がアースとの導通動作を実行するので、短絡保護時にもゲート駆動回路Ｇｄ１に大電流が流れず、ゲート駆動回路Ｇｄ１に電気的な損失や発熱を生じる可能性が少ないという利点をもっている。
【０２０９】
また、トランジスタＴｒ１は、ゲート駆動回路Ｇｄ１の高抵抗入力部分の信号をアースに導通可能であればよいので、ゲート駆動回路Ｇｄ１の出力側に設ける場合に比べて小形化できる。なお、図３２に示す変形例は、図３１に示す構成に比べ、エミッタ電位が安定するため、動作の安定化を図ることができる。
【０２１０】
（第７の参考例）
図３３は本発明の第７の参考例に係る半導体装置の短絡保護システムの構成を示すブロック図である。
【０２１１】
この参考例は、第１〜第６の参考例の変形例であり、具体的には図３３に示すように、ＰＷＭ（pulse width modulation）コントローラ３１、デジタル論理回路３２、アナログゲート駆動回路３３及び主ＩＧＢＴ素子Ｍ１が順次接続されている。
【０２１２】
ここで、ＰＷＭコントローラ３１は、デジタル論理回路３２から受ける動作状態に基づいて、ゲート信号及びＩＧＢＴ制御データをデジタル論理回路３２に与えるものである。
【０２１３】
デジタル論理回路３２は、ＰＷＭコントローラ３１から受けるゲート信号をゲート波形制御部３２ａを通してアナログゲート駆動回路３３に与えるものであり、また、アナログゲート駆動回路３３から受ける検知結果に基づいて短絡保護を開始するか否かを判定し、判定結果をアナログゲート駆動回路３３の監督回路（supervisor）３３ａに与える機能をもっている。
【０２１４】
また、デジタル論理回路３２は、省略可能であるが、他の短絡保護システムとの間で互いに動作状態を通信する機能３２ｂをもっている。
【０２１５】
アナログゲート駆動回路３３は、デジタル論理回路３２から受けるゲート信号に基づいて、主ＩＧＢＴ素子Ｍ１のゲートに駆動信号を与えるものであり、また、主ＩＧＢＴ素子Ｍ１のゲート電荷、ゲート電圧、コレクタ電圧Ｖｃ、コレクタ電流Ｉｃ、温度Ｔｊなどの検知結果をデジタル論理回路３２に与えると共に、デジタル論理回路３２から受ける判定結果に基づいて駆動信号を制御する監督回路３３ａを備えている。
【０２１６】
以上のような構成としても、第１〜第６の参考例と同様の効を得ることができる。また、主ＩＧＢＴ素子Ｍ１の温度や動作モードなどの状況に応じ、短絡保護方法を容易且つ確実にプログラミングすることができる。
【０２１７】
（第８の参考例）
第８〜第１２の参考例はターンオフ時のｄＶ／ｄｔの上昇からの素子の保護に関する。
【０２１８】
図３４は本発明の第８の参考例に係る半導体装置の構成を示す断面図である。図示するように、ｐ+ 型エミッタ層４１の一方の表面にはコレクタ電極４２が形成されている。ｐ+ 型エミッタ層４１の他方の表面には、ｎ型バッファ層４３及びｎ- 型ベース層４４が順次形成されている。
【０２１９】
ｎ- 型ベース層４４の表面には、選択的にｐ型ベース層４５が形成されている。ｐ型ベース層４５表面には選択的にｎ+ 型ソース層４６が形成されている。ｎ+ 型ソース層４６の表面には、選択的にトレンチ４７がｐ型ベース層４５を貫通してｎ- 型ベース層４４の途中の深さまで形成されている。
【０２２０】
トレンチ４７内にはゲート絶縁膜４８を介してゲート電極４９が埋込形成されている。ｎ+ 型ソース層４６の一部及びｐ型ベース層４５上にはエミッタ電極５０が形成されている。
【０２２１】
なお、エミッタ電極５０からゲート電極４９を含んでコレクタ電極４２に至る破線部分は、主ＩＧＢＴ素子Ｍ１として機能するため、本明細書中、素子部Ｍ１ａと呼ばれる。
【０２２２】
一方、素子部Ｍ１ａから離れたｎ- 型ベース層４４上には選択的に絶縁膜５１を介してセンス電極５２が形成される。センス電極５２は、抵抗５３を介してエミッタ電極５０に接続される一方、ゲート制御部６０にも接続される。なお、コレクタ電極４２から絶縁膜５１及びセンス電極５２を含んで抵抗５３に至る破線部分は、ｄＶ／ｄｔを検出する機能をもつので、本明細書中、ｄＶ／ｄｔ検出部Ｄｔ１と呼ばれる。
【０２２３】
ゲート制御部６０は、センス電極５２の電位に対応してゲート電極４９とゲート駆動回路（図示せず）との間のゲート抵抗Ｒｇの値を制御する機能と、エミッタ電極５０の電位との対応をとる基板電位固定機能とを有するものである。
【０２２４】
ゲート制御部６０は、ここでは図３５及び図３６に示す如きノーマリオン型ｐチャネルＭＯＳＦＥＴが適用される。このｐチャネルＭＯＳＦＥＴは、通常時にはオン状態でチャネル抵抗が固定値であり、ターンオフ時に制御端子６９の電位がｄＶ／ｄｔに応じて上昇してしきい値電圧に近くなると、チャネル抵抗が大となる特性を有する。
【０２２５】
詳しくはゲート制御部６０は、ｐ型基板６１の表面に選択的に形成されたｎ型ウェル層６２と、ｎ型ウェル層６２内に選択的に形成されたｐ+ 型ドレイン層６３及びｐ+ 型ソース層６４と、両ｐ+ 型層６３，６４間に形成されたｐ- 型層６５とを半導体層として備えている。
【０２２６】
ｐ+ 型ドレイン層６３には、ゲート駆動回路（図示せず）に接続される入力端子６６が形成されている。ｐ+ 型ソース層６４には、素子部Ｍ１ａのゲート電極４９に接続される出力端子６７が形成されている。ｐ- 型層６５上には絶縁膜６８を介して制御端子６９が形成され、この制御端子６９がｄＶ／ｄｔ検出部Ｄｔ１のセンス電極５２に接続されている。また、ｎ型ウェル層６２及びｐ型基板６１の上には電位固定端子７０が形成され、この電位固定端子７０が素子部Ｍ１ａのエミッタ電極５０に接続されている。
【０２２７】
次に、このような半導体装置の動作を説明する。素子部Ｍ１ａがターンオフするとき、流れる変位電流（基板中の空乏層、基板上の絶縁膜５１及びセンス電極５２からなる容量成分と、ｄＶ／ｄｔとの積）が抵抗５３を通ってエミッタ電極５０に流れる。これと同時に、センス電極５２の電位が上昇してゲート制御部６０の制御端子６９に制御信号を与える。
【０２２８】
図３７の（ａ）（ｂ）は前述した図７０の（ａ）（ｂ）と同じ図である。
【０２２９】
図３７の（ｃ）は、ｄＶ／ｄｔの変化（Ｒｇが小のとき）に追従して、センス電極５２の電位Ｖｓが変化する波形を示している。Ｖｓの値がゲート制御部６０のしきい値電圧Ｖａを超えると、ゲート制御部６０が動作し、図３７の（ｄ）に示すように、入力端子６６と出力端子６７との間の抵抗成分Ｒｇを増加させる。
【０２３０】
その結果、図３７の（ｅ）の実線で示すように、ｄＶ／ｄｔのピーク値が抑制され、素子部Ｍ１ａが破壊から保護される。なお、本参考例は、従来の最初からＲｇを大としてｄＶ／ｄｔのピーク値を抑制した場合に比べ、ターンオフが速いのでオフ損失を低減できる。
【０２３１】
上述したように本参考例によれば、通常のオン状態時にはゲート抵抗Ｒｇを小とし、ターンオフ時にはゲート抵抗Ｒｇを大とするので、素子部Ｍ１ａ（主ＩＧＢＴ）のターンオフ時に高いｄＶ／ｄｔによる破壊を阻止しつつ、ターンオフを高速化し、オフ損失を低減させることができる。
【０２３２】
また、本参考例は、ｄＶ／ｄｔ検出部Ｄｔ１と素子部Ｍ１ａとを同一基板に形成した場合について説明したが、これに限らず、両者を別体として設けても、本発明を同様に実施して同様の効果を得ることができる。
【０２３３】
（第９の参考例）
図３８は本発明の第９の参考例に係る半導体装置に適用される素子部の構成を示す断面図である。本参考例は、図３４に示したトレンチ構造のゲートに代えて、プレーナ構造のＩＧＢＴが適用されている。すなわち、トレンチ４７が省略され、絶縁膜７１がｎ- 型ベース層４４、ｐ型ベース層４５及びｎ+ 型ソース層４６上に形成され、ゲート電極７２が絶縁層７１上に形成されている。
【０２３４】
以上のような構成としても、第８の参考例と同様の効果を得ることができる。なお、図３４及び図３８では、ＩＧＢＴを素子部Ｍ１ａとして用いた場合を説明したが、これに限らず、本発明は、縦型のＭＯＳゲート駆動パワー半導体素子の全てが素子部Ｍ１ａに適用できる。
【０２３５】
この種の縦型のＭＯＳゲート駆動パワー半導体素子としては、例えばトレンチ型のＭＯＳＦＥＴ又はプレーナ型のＭＯＳＦＥＴがある。
【０２３６】
トレンチ型のＭＯＳＦＥＴは、図３９に示すように、図３４に示したｐ+ 型エミッタ層４１及びｎ型バッファ層４３に代えて、ｎ+ 型ドレイン層７３が形成されている。
【０２３７】
同様にプレーナ型のＭＯＳＦＥＴは、図４０に示すように、図３８に示したｐ+ 型エミッタ層４１及びｎ型バッファ層４３に代えて、ｎ+ 型ドレイン層７３が形成されている。
【０２３８】
なお、このようにＩＧＢＴとＭＯＳＦＥＴでは、コレクタ（ＭＯＳＦＥＴではドレイン）側の構造が異なるが、ｄＶ／ｄｔ検出部Ｄｔ１のコレクタ側を素子部Ｍ１ａと同じ構造で作ることにより、本発明を前述同様に実施できる。
【０２３９】
（第１０の参考例）
図４１は本発明の第１０の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本参考例は、図３４に示したｎ- 型ベース層４４上の絶縁膜５１及びセンス電極５２に代え、図４１に示すように、接合終端部のｐ型リサーフ層７４上に絶縁膜７５及びセンス電極７６が形成されている。
【０２４０】
以上のような構成により、第８の参考例の効果に加え、素子部Ｍ１ａの有効面積を増加できる。
【０２４１】
（第１１の参考例）
図４２は本発明の第１１の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本参考例は、図３４に示した素子部Ｍ１ａのトレンチ構造をｄＶ／ｄｔ検出部Ｄｔ１に適用させたものである。すなわち、ｎ- 型ベース層４４上の絶縁層５１及びセンス電極５２に代えて、図４２に示すように、ｎ- 型ベース層４４に形成されたトレンチ４７ａ内に絶縁層４８ａを介してセンス電極４９ａが埋込形成されている。
【０２４２】
以上のような構成により、素子部Ｍ１ａとｄＶ／ｄｔ検出部Ｄｔ１との両者のトレンチ構造を同時に形成できるので、第２０の実施形態の効果に加え、半導体装置の製造工程の数を減少できる。
【０２４３】
（第１２の参考例）
図４３は本発明の第１２の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図である。本参考例は、図４１及び図４２に示した構成を互いに組合わせたものである。すなわち、図３４に示したｎ- 型ベース層４４上の絶縁層５１及びセンス電極５２に代えて、図４３に示すように、接合終端部のｐ型リサーフ層７４内にトレンチ４７ａが形成され、トレンチ４７ａ内に絶縁層４８ａを介してセンス電極４９ａが埋込形成されている。
【０２４４】
以上のような構成により、第８の参考例の効果に加え、第１０及び第１１の参考例の効果を同時に得ることができる。
【０２４５】
なお、第８〜第１２の参考例に示した素子部Ｍ１ａとｄｖ／ｄｔ検出部Ｄｔ１との構成は、夫々任意に組合せて実施することができる。
【０２４６】
また、本発明は、主スイッチング素子がＩＧＢＴ又はＭＯＳＦＥＴである場合を例に挙げて説明したが、これに限らず、ＭＣＴ（ＣＭＯＳ Controlled Thyristor）やＩＧＴＴ等のデバイスにも種々変形して実施できる。
【０２４７】
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施できる。
【０２４８】
【発明の効果】
以上説明したように本発明によれば、高電圧、大電流時にもゲート電圧を安定させ、電流不均一や発振等を阻止でき、もって、装置を破壊から保護して信頼性を向上できる半導体装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図１】 第１の実施形態に係るＩＧＢＴの構成を示す平面図
【図２】 図１のIIＡ−IIＡ線及びIIＢ−IIＢ線矢視断面図
【図３】 第２の実施形態に係るＩＧＢＴの構成を示す平面図
【図４】 第３の実施形態に係るＩＧＢＴの構成を示す平面図
【図５】 第４の実施形態に係る半導体装置の構成を示す斜視断面図
【図６】 同実施形態における半導体装置の構成を示す平面図
【図７】 図６のVII Ａ−VII Ａ線及びVII Ｂ−VII Ｂ線矢視断面図
【図８】 第５の実施形態に係る半導体装置の構成を示す断面図
【図９】 第６の実施形態に係るＩＧＢＴパッケージの構成を示す回路図
【図１０】 同実施形態におけるＩＧＢＴパッケージの変形構成を示す回路図
【図１１】 第７の実施形態に係るＩＧＢＴパッケージの構成を示す回路図
【図１２】 同実施形態におけるＩＧＢＴパッケージの変形構成を示す回路図
【図１３】 第８の実施形態に係るＩＥＧＴの構成を示す平面図
【図１４】 図１３のXIV Ａ−XIV Ａ線矢視断面図及びXIV Ｂ−XIV Ｂ線矢視断面図
【図１５】 第９の実施形態に係るＩＥＧＴの構成を示す断面図
【図１６】 本発明の第１０の実施形態に係るＩＥＧＴの構成を示す断面図
【図１７】 本発明の第１１の実施形態に係るＩＥＧＴの構成を示す断面図
【図１８】 同実施形態におけるＩＥＧＴの変形構成を示す断面図
【図１９】 本発明の第１２の実施形態に係るＩＥＧＴの構成を示す断面図
【図２０】 同実施形態における動作を説明するための再結合キャリア数のキャリア比依存性を示す図
【図２１】 本発明の第１の参考例に係る半導体装置の短絡保護システムを示す回路図
【図２２】 同参考例における半導体装置の短絡保護システムを示す回路図
【図２３】 同参考例における設定調整並びに禁止領域を説明するための図
【図２４】 同参考例における電流の抑制効果を示す図
【図２５】 本発明の第２の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２６】 本発明の第３の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２７】 同参考例の変形構成を示す回路図
【図２８】 本発明の第４の参考例に係る半導体装置の短絡保護システムにおけるゲート電荷の検出方法を示す回路図
【図２９】 本発明の第５の参考例に係る半導体装置の短絡保護システムにおけるゲート駆動回路及びゲート電荷の検出方法を示す回路図
【図３０】 本発明の第６の参考例に係る半導体装置の短絡保護システムを示す回路図
【図３１】 同参考例の変形構成を示す回路図
【図３２】 同参考例の変形構成を示す回路図
【図３３】 本発明の第７の参考例に係る半導体装置の短絡保護システムの構成を示すブロック図
【図３４】 本発明の第８の参考例に係る半導体装置の構成を示す断面図
【図３５】 同参考例におけるゲート制御部の構成を示す回路記号図
【図３６】 同参考例におけるゲート制御部の構成を示す断面図
【図３７】 同参考例の動作を説明するためのタイムチャート
【図３８】 本発明の第９の参考例に係る半導体装置に適用される素子部の構成を示す断面図
【図３９】 同参考例における素子部の変形構成を示す断面図
【図４０】 同参考例における素子部の変形構成を示す断面図
【図４１】 本発明の第１０の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４２】 本発明の第１１の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４３】 本発明の第１２の参考例に係る半導体装置に適用されるｄＶ／ｄｔ検出部の構成を示す断面図
【図４４】 本発明の基となる知見を説明するための実験結果を示す図
【図４５】 同知見を説明するためのシミュレーション結果を示す図
【図４６】 同知見を説明するためのシミュレーション結果を示す図
【図４７】 同知見を説明するための模式図
【図４８】 同知見を説明するための等価回路図
【図４９】 同知見を説明するための等価回路図
【図５０】 本発明の骨子を説明するためのＩＧＢＴの断面図
【図５１】 同骨子を説明するための従来のゲート容量−ゲート電圧特性を示す図
【図５２】 同骨子を説明するための容量Ｃ１−ゲート電圧特性を示す図
【図５３】 同骨子を説明するための容量Ｃ２−ゲート電圧特性を示す図
【図５４】 同骨子を説明するための本発明に係るゲート容量−ゲート電圧特性を示す図
【図５５】 本発明の基となる知見を確認した実験結果を示す図
【図５６】 同実験に適用された回路を示す回路図
【図５７】 同実験におけるノイズパルス混入後のゲート電圧の挙動を示す図
【図５８】 本発明の基となる知見が確認されたゲートのとばし無しのトレンチ型ＩＥＧＴ素子の構成を示す図
【図５９】 本発明の基となる知見が確認されたゲートのとばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図
【図６０】 同知見が確認された２種類のＩＥＧＴ素子におけるゲート容量のゲート電圧依存性を示す図
【図６１】 本発明に係る短絡保護に関する知見を説明するための図
【図６２】 同知見を説明するための図
【図６３】 同知見に基づいた保護回路のブロック図
【図６４】 従来のＩＧＢＴの構成を示す断面図
【図６５】 従来の課題を説明するためのＩＧＢＴの模式図
【図６６】 従来のノイズ混入時のゲート電圧の挙動を示す図
【図６７】 従来のノイズ混入時のコレクタ電圧及びコレクタ電流の挙動を示す図
【図６８】 従来の半導体装置の短絡保護方式を説明するための回路図
【図６９】 従来の半導体装置の外観を示す平面図
【図７０】 従来のターンオフ時の保護を説明するためのタイムチャート
【符号の説明】
１，４１…ｐ型エミッタ層、２，４２…コレクタ電極、３，４４…ｎ型ベース層、４，４５…ｐ型ベース層、４ｄ…ｐ型ドレイン層、５，４６…ｎ型ソース層、６，６ｔ，４８…ゲート絶縁膜、７，７ｔ，１２，４９…ゲート電極、８，８ｅ，５０…エミッタ電極、１０，１１…ｐ型層、１１ｓ…ｐ型ソース層、１３…フローティング電極、１４，１４ｕ…絶縁膜、２１〜２４…ＩＧＢＴパッケージ、３０…直流電源、３１…ＰＷＭコントローラ、３２…デジタル論理回路、３２ａ…ゲート波形制御部、通信機能…３２ｂ、３３…アナログゲート駆動回路、３３ａ…監督回路、４３…ｎ型バッファ回路、４７ａ…トレンチ、４８ａ…絶縁層、４９ａ，５２，７６…センス電極、５１…絶縁膜、６０…ゲート制御部、６１…ｐ型基板、６２…ｎ型ウェル層、６３…ｐ+ 型ドレイン層、６４…ｐ+ 型ソース層、６５…ｐ- 型層、６６…入力端子、６７…出力端子、５１，６８，７１，７５…絶縁膜、６９…制御端子、７０…電位固定端子、７３…ｎ+ 型ドレイン層、７４…ｐ型リサーフ層、Ｓ_ＮＢ…面積、Ｓ_Ｇ…面積、Ｒ，ＲＧ１，ＲＧ２，ＲＧ，Ｒｇ，Ｒ１〜Ｒ９，Ｒｃｃ，Ｒａ，５３…抵抗、Ｃ，Ｃ１，Ｃ２，ＣＧ，Ｃ１１〜Ｃ１３…容量、Ｑ_Ｇ…電荷、Ｇｄ１…ゲート駆動回路、ＡＭ１…差動アンプ、Ｔｒ１，Ｔｒ１１〜Ｔｒ１８…トランジスタ、ＳＣＰ…短絡保護回路、Ｍ１…主ＩＧＢＴ素子、Ｓ１…センスＩＧＢＴ素子、Ｉ１，Ｉ２…電流、Ｍ１ａ…素子部、Ｄｔ１…ｄＶ／ｄｔ検出部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power control semiconductor device and a control method thereof, and more particularly to a semiconductor device and a control method thereof that can improve stability by optimizing the capacitance of a control terminal.
[0002]
[Prior art]
Generally, semiconductor devices for power control include IGBTs (Insulated Gate Bipolar Transistors) or IEGTs (Injection Enhanced Gate Bipolar Transistors) that can control a large amount of power with a control terminal (hereinafter referred to as a gate) having a MOS structure. It is used.
[0003]
FIG. 64 is a cross-sectional view showing the configuration of this type of IGBT. In this IGBT, a collector electrode 2 is formed on a p-type emitter layer 1, and an n-type base layer 3 is formed on the surface of the p-type emitter layer 1 opposite to the collector electrode 2. A p-type base layer 4 is selectively diffused on the surface of the n-type base layer 3. An n-type source layer 5 is selectively formed on the surface of each p-type base layer 4.
[0004]
On the region from one n-type source layer 5 through the p-type base layer 4 and the n-type base layer 3 to the other p-type base layer 4 and the n-type source layer 5, a gate insulating film 6 is interposed. A gate electrode 7 is provided. A common emitter electrode 8 is provided on each p-type base layer 4 and n-type source layer 5.
[0005]
In order to turn on the IGBT, a voltage that is positive with respect to the emitter electrode 8 is applied to the gate electrode 7 in a state where a voltage (main voltage) that is positive with respect to the emitter electrode 8 is applied to the collector electrode 2 side. Apply. As a result, an n-type channel is formed on the surface of the p-type base layer 4 sandwiched between the n-type base layer 3 and the n-type source layer 5, and an electron current flows into the n-type base layer 3. On the other hand, a hole current flows from the p-type emitter layer 1 into the n-type base layer 3, thereby conducting conductivity modulation in the n-type base layer 3 and turning on the IGBT.
[0006]
On the other hand, to turn off, a voltage that is 0 or negative with respect to the emitter electrode 8 is applied to the gate electrode 7. As a result, the n-type channel disappears and electron injection into the n-type base layer 3 disappears, and the IGBT is eventually turned off. Even in this state, the main voltage is applied.
[0007]
Note that an IGBT that is actually commercialized is manufactured by integrating such individual fine IGBTs in a chip. That is, the IGBT described in FIG. 64 is a unit region called a cell composed of two IGBTs at both ends of one gate electrode 7 among all IGBTs in the chip. The IGBTs of these cells are integrated and formed in parallel to each other to form a chip-like IGBT.
[0008]
However, a semiconductor device such as an IGBT as described above has a non-uniformity of on-current (collector current) and a gate voltage V in a chip or a cell._GInstability or the like may cause current control to be impossible, and in this case, the IGBT itself may be destroyed.
[0009]
Such a gate voltage V_GThe instability is caused by disturbance factors including noise mixed in the gate circuit, variation in characteristics of each gate resistance, and slight non-uniformity of each IGBT.
[0010]
For example, as shown in FIG. 65, when noise of 1V is mixed into the gate resistance 300Ω of one IGBT 1 for a moment (about 10 nsec) in the two IGBTs 1 and 2 in the on state, as shown in FIG._GIs biased toward the other IGBT 2 and, as shown in FIG.
[0011]
In addition, this phenomenon is only an example. In addition, the gate voltage V_GPhenomena such as vibration and current concentration in the cell may occur. In any case, if the IGBT is generated in a high voltage and high current state, there is a possibility that the IGBT will be destroyed, so that the reliability of the semiconductor device is lowered.
[0012]
On the other hand, for this type of semiconductor device, a short-circuit protection method for improving reliability is known. FIG. 68 is a circuit diagram for explaining the short-circuit protection method, and FIG. 69 is a plan view showing the appearance of the semiconductor device.
[0013]
This semiconductor device has a structure in which a main IGBT element M1 as a main element and a sense IGBT element S1 for current detection are electrically connected in parallel and formed in the same chip. However, the ratio of the device regions in the chip is such that the main IGBT element M1 is in the range of “100 to 1000” when the sense IGBT element S1 is “1”.
[0014]
Here, the current flowing through the main IGBT element M1 is detected by a voltage drop across the resistor Rs connected to the emitter of the sense IGBT element S1. That is, when a large current flows through the sense IGBT element S1 due to a short circuit or the like, a voltage drop occurs in the resistor Rs. As shown in FIG. 68, this voltage causes a current to flow through the base of the transistor Tr1 whose collector is connected to the gate circuit. Thereby, the transistor Tr1 is turned on, and the gate voltages of the main IGBT element M1 and the sense IGBT element S1 are lowered.
[0015]
However, this short circuit protection method has the following problems. When the operation mode changes instantaneously such as turn-on and turn-off, the detected current may not correspond to the current of the entire IGBT chip. For this reason, there are many cases in which a protective operation does not occur during a short circuit. In addition, there is a problem that the manufacturing variation is large.
[0016]
Furthermore, since the sense IGBT element S1 is provided in the same chip as the main IGBT element M1, there is a problem of narrowing the effective area of the main IGBT element M1. In addition, since the feedback loop from the detection of a large current to the reduction of the gate voltage is long, protection delay and unstable oscillation are likely to occur. Further, once the sense IGBT TS1 is formed, there is a problem that it is extremely difficult to adjust the protection level. Further, there is a problem that the semiconductor device has a four-terminal structure having the emitter of the sense IGBT element S1 in addition to the three terminals of the collector, gate and emitter of the main IGBT element M1. That is, there is a problem that the semiconductor device has a complicated structure and increases costs.
[0017]
Next, protection of the semiconductor device at turn-off will be described. FIG. 70 (a) shows the voltage V applied to the main IGBT element M1 when the main IGBT element M1 is turned off._CEAnd the current I flowing through the main IGBT element M1_CEIt is a time chart which shows a time change. FIG. 70 (b) is a time chart obtained by differentiating the voltage waveform shown in FIG. 70 (a). In both figures, a solid line indicates when the gate resistance Rg connected in series to the MOS gate circuit is small, and a broken line indicates when Rg is large.
[0018]
In order to increase the turn-off speed, the power element is not limited to the main IGBT element M1, and it is necessary to reduce the loss at turn-off (the product of voltage and current integrated over time) when driven by a high-frequency signal. It is necessary to reduce the gate resistance Rg. However, the waveform having a small Rg has a large peak value of dV / dt because the turn-off time is short, as shown in FIG. Since the target voltage VCE is constant, the two differential waveforms shown in FIG. 70B have the same time axis and area.
[0019]
When the gate Rg is thus reduced and the rate of increase dV / dt of the voltage VCE applied to the main IGBT element M1 is increased, if the peak value of dV / dt exceeds a certain value, it is proportional to dV / dt. Therefore, there is a problem that the main IGBT element M1 fails to be turned off and is destroyed due to the displacement current flowing therethrough.
[0020]
On the other hand, when the gate resistance Rg is increased and the main IGBT element M1 is protected from the breakdown due to dV / dt, there is a problem that the turn-off speed becomes slow, the turn-off loss increases, and the switching speed becomes difficult.
[0021]
[Problems to be solved by the invention]
As described above, the conventional semiconductor device has the gate voltage V_GDue to the instability of the device, current control becomes impossible and the device itself may be destroyed.
[0022]
In addition, with regard to short circuit protection, since the feedback loop from detection of a large current to reduction of the gate voltage is long, there is a problem that protection delay or unstable oscillation is likely to occur.
[0023]
Further, regarding the turn-off, when the gate resistance Rg is made small, there is a problem that the main element fails to be turned off and is destroyed due to a displacement current flowing in proportion to dV / dt. On the other hand, when the gate resistance Rg is increased, there is a problem that the turn-off speed is lowered.
[0024]
The present invention has been made in consideration of the above circumstances, and can stabilize the gate voltage even at high voltages and large currents to prevent current non-uniformity and oscillation, thereby protecting the device from destruction and improving reliability. An object of the present invention is to provide a semiconductor device and a control method thereof.
[0026]
[Means for Solving the Problems]
The present invention has a negative differential capacitance (C_G= DQ_G/ DV_GHowever, it has been made based on the knowledge found by the present inventors that QG is one of the main causes of the destruction of the IGBT. That is, the gist of the present invention is to improve the stability of the device by eliminating the negative differential capacity of the gate at all times, thereby protecting the device from destruction.
[0027]
Next, the knowledge on which the present invention is based will be described.
[0028]
44. As shown in FIG. 44, the present inventors made a 1200V high voltage IGBT (product name: GT25Q101, manufactured by Toshiba, length of n-type base layer 3 = about 100 μm or more, impurity concentration = 5 × 10¹³cm^-3The following), the gate voltage V of the gate charge Qc_GDependency (inclination = gate capacitance) with various collector voltages V_CEIt investigated by experiment. The gate voltage V_G, A single pulse sine wave having an amplitude of about 15 V is superimposed on the DC bias indicated by the horizontal axis. In other words, in the measurement, a well-known CV measurement method cannot be used from the viewpoint of avoiding the temperature rise of the element being measured. The result of FIG. 44 is obtained by inputting the gate voltage on the horizontal axis and the charge amount on the vertical axis of the oscilloscope. At this time, the frequency of the sine wave is 10 to 20 kHz.
[0029]
As shown, the collector voltage V_CEIs 881V, the gate voltage V_GAs gate rises, gate charge Q_GDecreases, and the negative differential capacitance of the gate appears.
[0030]
45 and 46 show the results of simulating the experimental contents of FIG. 44, and similar results are obtained. That is, in the gate capacitance calculated from the simulation result, as shown in FIG._CESometimes, negative capacitance appears above the gate threshold Vth.
[0031]
This negative capacity appears to be caused by the following mechanisms (M1) to (M3) and cause the effect (M4).
[0032]
(M1) At the time of a high collector voltage, holes injected from the p-type emitter layer 1 are accelerated by a high electric field in the n-type base layer 3 and reach the interface between the n-type base layer 3 and the gate insulating film 6. . (M2) When the collector voltage is high, the potential of the n-type base layer 3 is the gate voltage V_GTherefore, a hole channel (storage layer) is formed at the interface of the n-type base layer 3. (M3) The positive charge of the hole channel induces a negative charge in the gate electrode 7 and causes a negative capacity of the gate.
[0033]
(M4) The negative capacity of the gate is such that when the gate resistance is connected to the gate electrode 7, the gate voltage V_GAs shown in FIG. 66, the gate voltage V_GIncrease or decrease, and further the gate voltage V_GMay cause the gate circuit to become uncontrollable.
[0034]
Such negative capacitance can also be expressed using mathematical formulas as described below. FIG. 47 shows the phenomenon (M1) to (M3) described above in more detail. 47 can be replaced with the equivalent circuit shown in FIG. However, the relationship between the capacitance and the voltage of each part is the equivalent circuit shown in FIG.
[0035]
48, an electron current I injected into the n-type base layer 3 through the n-channel at the interface of the p-type base layer 4 from the equivalent circuit shown in FIG._eIs expressed by the following equation (1).
[0036]
I_e= G_m ^n-ch(V_GE-V_th ^n-ch) ... (1)
Where g_m ^n-chIndicates transconductance and V_th ^n-chIndicates an n-channel threshold voltage.
[0037]
On the other hand, the hole current I injected from the p-type emitter layer 1_hIs expressed by the following equation (2) using the current amplification factor β of the pnp transistor portion of IGBT (IEGT).
[0038]
I_h= ΒI_e... (2)
Considering that all the hole current Ih flows through the p-channel at the interface of the n-type base layer 3 to the p-type base layer 4, it can be expressed by the following equation (3).
[0039]
I_h= G_m ^p-ch(V_pch-V_GE-V_th ^p-ch) ... (3)
At this time, by substituting the equations (1) and (3) into the equations (2), the relational expressions of the respective voltages are obtained as shown in the following equation (4).
[0040]
g_m ^p-ch(V_pch-V_GE-V_th ^p-ch) = Βg_m ^n-ch(V_GE-V_thn^-Ch) ... (4)
On the other hand, from the equivalent circuit shown in FIG. 49, the charge ΔQG stored in the gate is expressed by the following equation. ΔQ_G= C_GSΔV_GE+ C_G-p-chΔ (V_GE-V_pch)
From equation (4), Δ (V_GE-V_pch) = − Β (g_m ^n-ch/ G_m ^p-ch) ΔV_GETherefore, the gate capacitance CG can be expressed by the following equation (5).
[0041]
C_G= ΔQ_G/ ΔV_GE= C_GS-C_G-p-ch・ Β ・ g_m ^n-ch/ G_m ^p-ch... (5)
Here, the second term on the right side is a negative value, which causes a negative capacitance.
[0042]
The above knowledge about the negative (differential) capacity has been obtained for the first time by the inventors' research.
[0043]
Subsequently, the gist of the present invention based on this finding will be described in detail.
[0044]
50 and 51 schematically show the negative capacitance shown in FIG. Gate capacity C_GIs composed of a capacitor C2 composed of n-type base layer 3 / gate insulating film 6 / gate electrode 7 and (n-type source layer 5 / p-type base layer 4) / gate insulating film 6 / gate electrode 7. It can be considered as a parallel combined capacity with the capacity C1.
[0045]
Here, as shown in FIG. 52, the capacitor C1 has a gate voltage V1._GRegardless of the value, the value is almost constant. The capacitor C2 has a gate voltage V as shown in FIG._GDecreases in a stepped manner. In the capacity C2, as can be inferred from FIG. 46, the positive capacity C2⁺And negative capacitance C2⁻The ratio is about 2: 1.
[0046]
In the present invention, by positively increasing C1, as shown in FIG. 54, the capacity C2 is raised and C2 is increased.⁻Has negated the negative capacity. Specifically, C1 ≧ C2⁻= (1/2) C2⁺And That is, when the following equation (6) is satisfied, the gate capacitance C_GAlways has a zero or positive value and no negative value.
[0047]
[Expression 1]

[0048]
For example, the expression (6) represents the area of the MOS structure including the n-type base layer 3 (corresponding to the capacitor C2) and the area of the MOS structure including the n-type source layer 5 and the p-type base layer 4 (corresponding to the capacitor C1). ) Can be used to design the mask pattern. In addition, the method of realizing the expression (6) is not limited to the area of the MOS structure, and the thickness and material (dielectric constant ε) of the gate insulating film in the MOS structure may be designed corresponding to the capacitors C1 and C2. Further, if the expression (6) is an essentially equivalent substitution, another expression such as “the area of the MOS structure” or another expression such as “the area of the capacitor C2 / the total area of the gate = 2/3 or less”. You may show using the relational expression.
[0049]
The above findings have been confirmed experimentally as described below, and the relevance to parameters in device design such as the length of the n-type base layer 3 has also been confirmed. Here, the length of the n-type base layer 3 (hereinafter also referred to as N-base length) corresponds to the distance of the n-type base layer 3 between the p-type emitter layer 1 and the bottom of the p-type base layer 4. To do.
[0050]
FIG. 55 is a graph confirming the relationship between the length of the n-type base layer 3 and C1 / (C2 ++ C1) by actually using four IGBTs. When the length of the n-type base layer 3 is 100 μm, the value of C1 / (C2 ++ C1) is reduced from 0.33 to 0.2 (1/3 to 1/5).
[0051]
This is because, as the N base length becomes longer, it is necessary to increase the amount of accumulated carriers in the n-type base layer 3, so that the gate length L_GThis is due to the conventional idea of lengthening the length. That is, the gate length L_GThe conventional design method of promoting the injection of electrons from the MOS channel and realizing a lower on-voltage by lengthening the length of. Therefore, the value of C2 + is increased and the value of C1 / (C2 ++ C1) is decreased. As a result, C2− also becomes large, and it is easy to cause negative gate capacitance.
[0052]
Therefore, as shown in FIG. 55, an IGBT with C1 / (C2 ++ C1) = 0.33 (N base length = about 63 μm; hereinafter referred to as IGBT element A) and C1 / (C2 ++ C1) = 0.2. The instability of the gate of the IGBT (N base length = 100 μm; hereinafter referred to as IGBT element B) was examined by noise pulses as described above.
[0053]
Specifically, as shown in FIG. 56, an experiment was conducted in which two IGBT elements A1 and A2 were connected in parallel, a noise pulse was applied to the gate of one IGBT element A2, and the behavior of the gate voltage was observed. A similar experiment was also performed for the two IGBT elements B1 and B2.
[0054]
As a result, when the IGBT elements A1 and A2 are connected in parallel, although there is a temporary gate voltage fluctuation due to the noise pulse, it immediately converges stably to the gate bias voltage (voltage given by the gate signal).
[0055]
On the other hand, in the IGBT elements B1 and B2, as shown in FIG._G1, V_G2The vibration does not converge, but conversely increases. Moreover, since a noise pulse is applied to the IGBT element B2, the gate voltage V of the other IGBT element B1_G1Vibrates greatly, and oscillation due to instability due to negative capacitance occurs between the parallel elements B1 and B2.
[0056]
From this experimental result, instability does not surely occur when C1 / (C2 ++ C1) ≧ 0.33, and instability such as oscillation and current non-uniformity occurs when C1 / (C2 ++ C1) ≦ 0.2. Therefore, considering instability, the value of C1 / (C2 ++ C1) needs to be at least larger than 0.2 (= 1/5), and should be 0.33 (= 1/3) or more. desirable.
[0057]
In addition, in an element having an N base length of 100 μm or more, according to the conventional design method, C1 / (C2 ++ C1) is reduced to about 0.2. Therefore, the present invention is particularly effective for an element having an N base length of 100 μm or more. It is.
[0058]
In an element having an N base length of 300 μm or more, the value of C1 / (C2 ++ C1) is about (1/10) = 0.1, which is less than 0.2. It is effective to improve the instability to raise 1/5 to 0.2.
[0059]
The above description is about the planar type device, but it has been confirmed by the inventors' research that the same negative gate capacitance is produced in the case of the trench type device. However, in the trench type element, the ratio of C2 +: C2 + is slightly different from that of the planar type element.
[0060]
58 is a diagram showing a configuration of a trench type IEGT device without gate skipping, FIG. 59 is a diagram showing a configuration of a trench type IEGT device with gate skipping, and FIG. 60 shows these two types of IEGT devices. 5 is a diagram showing a calculation result of gate voltage dependency in gate capacitance. In the present specification, the term “jump” means omission of the n-type source layer 5.
[0061]
That is, in the IEGT element TA without skipping, an n-type source layer 5 is formed on the surface of the n-type source layer 5 via the p-type base layer 4 instead of the planar gate insulating film 6 and the gate electrode 7 as shown in FIG. Grooves (trench) are dug up to a depth reaching the base layer 3. An embedded gate electrode 7t is disposed in the trench surrounded by a gate insulating film 6t provided on the side surface of the p-type base layer 4 sandwiched between the n-type base layer 3 and the n-type source layer 5. The gate electrode 7t is connected to a gate terminal (not shown).
[0062]
On the other hand, as shown in FIG. 59, the skipped IEGT element TB differs from the configuration shown in FIG. 58 in that the p-type base layer 4 having the n-type source layer 5 and the p-type base layer 5 in which the n-type source layer 5 is omitted. The mold base layers 4 are alternately arranged between the grooves.
[0063]
Here, as shown in FIG. 60, the IEGT element TA without skip has a portion where the gate capacitance becomes a negative value. Further, in the skipped IEGT element TB, a large negative gate capacitance C_GHas occurred.
[0064]
In the case of this type of trench element, the gate capacitance C_GHowever, the ratio of C2 +: C2− is generally a configuration without skipping, C2 +: C2− = 5: 1, and with a skipping configuration, C2 +: C2− = 4: It is 1.
[0065]
For this reason, in the structure without skipping, it is preferable that the value of C1 / (C2 ++ C1) is 1/6 or more. Similarly, in a configuration with skipping, it is preferable that the value of C1 / (C2 ++ C1) is 1/5 or more.
[0066]
In FIG. 60, a negative peak occurs in the vicinity of a gate voltage of 4.5 V. This negative peak is not considered because it is generated in a small current region where the collector current is small and is less affected by breakdown.
[0067]
Next, a method for controlling a semiconductor device according to the study by the present inventors will be described. This control method is mainly concerned with protection in the event of a short circuit.
[0068]
As shown in FIG. 61 and FIGS. 62 (a) to (b), the inventors have found that when the IGBT is short-circuited, the charge accumulated in the gate is reduced as compared with the normal operation. It was. That is, a state in which the charge accumulated in the gate is reduced as compared with the normal operation is detected as a short circuit state. Moreover, when the short circuit state is detected, the IGBT can be protected from the short circuit by reducing the gate voltage.
[0069]
FIG. 63 is a block diagram of a protection circuit prototyped based on this finding. A charge counter circuit (charge counter) CC is connected in series with the gate circuit of the main IGBT element M1.
[0070]
On the other hand, a transistor Tr1 is connected between the gate circuit and the ground.
[0071]
Here, the differential amplifier AM1 determines whether or not the gate charge amount detected by the charge detection circuit CC is equal to or less than a predetermined value (prohibited area shown in FIG. 61) while referring to the gate voltage. When the charge amount is equal to or less than a predetermined value, the differential amplifier AM1 applies a base current to the transistor Tr1 to control the Tr1 to be in an on state, thereby reducing the gate voltage.
[0072]
As a method for detecting the charge amount of the gate, voltage or current detection by an arbitrary circuit can be used as appropriate.
[0075]
Now, based on the knowledge and essence regarding the present invention described above, specifically, the following solutions are realized.
[0076]
  The invention according to claim 1 is a first conductivity type base layer, a second conductivity type emitter layer formed on a surface of the first conductivity type base layer, a collector electrode formed on the second conductivity type emitter layer, The first conductivity type base layer is formed on a surface opposite to the second conductivity type emitter layer., A region where a plurality of first conductivity type source layers are selectively formed on the surface, and a skip region where the first conductivity type source layer is not formedA second conductivity type base layer;In the region where the first conductivity type source layer is formed,A plurality of emitter electrodes formed on each of the first conductivity type source layers and the second conductivity type base layer;In the region where the plurality of first conductivity type source layers are formed,Embedded through a gate insulating film in a first trench formed from the surface of the first conductivity type source layer to the intermediate depth of the first conductivity type base layer through the second conductivity type base layer. Gate electrode and the first conductivity type source layer are not formedIn the skip region,A buried electrode as an ineffective electrode buried through an insulating film in a second trench formed from the surface of the second conductivity type base layer to a depth in the middle of the first conductivity type base layer; And the embedded electrode and the emitter electrode are electrically connected to have substantially the same potential.
[0077]
The invention corresponding to claim 2 is obtained by changing the relationship between the buried electrode and the emitter electrode of the invention corresponding to claim 1, and the buried electrode is fixed at a potential lower than the potential of the emitter electrode. It is a semiconductor device.
[0083]
(Function)
Therefore, the invention corresponding to claim 1 is provided with an embedded electrode (invalid gate electrode) which is the same structure as the gate electrode and is not wired to the gate circuit, and the embedded electrode is fixed at the same potential with respect to the emitter potential. The negative charge generated in the invalid gate electrode can be discharged and the influence of the negative charge can be prevented.
[0084]
In the invention corresponding to claim 2, since the buried electrode is fixed at a potential lower than the potential of the emitter electrode, the recombination capacity at the trench insulating film interface of the invalid gate electrode is reduced. The accumulated carriers in the conductive type base layer can be increased, so that the negative gate capacitance can be reduced.
[0088]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0089]
(First embodiment)
FIG. 1 is a plan view showing the configuration of the IGBT according to the first embodiment, and FIG. 2 is a cross-sectional view taken along lines IIA-IIA and IIB-IIB in FIG. Are denoted by the same reference numerals, and detailed description thereof will be omitted. Only different parts will be described here. In the following embodiments, the same description is omitted.
[0090]
That is, the semiconductor device according to the present embodiment stabilizes the gate voltage by eliminating the negative capacitance of the gate, and the p-type base layer 4 is formed as shown in FIGS. A portion of the gate insulating film 6 is partially formed on the n-type base layer 3 over the entire width. For this reason, the area of the interface portion where the n-type base layer 3 and the gate insulating film 6 are in contact with each other is made smaller than in the prior art.
[0091]
Specifically, the area S of the interface between the gate electrode 7 and the gate insulating film 6_G(The so-called area of the gate electrode 7) and the area S of the portion where the gate electrode 7 and the n-type base layer 3 overlap through the gate insulating film 6_NBThe ratio is defined by the following equation (7).
[0092]
[Expression 2]

[0093]
The equation (7) shows an equivalent relationship to the above-described equation (6). That is, the expression (7) describes from the reverse direction that the capacity C1 in the expression (6) is 1/3 or more of the total gate capacity, and the area S corresponding to the capacity C2._NBIs defined as 2/3 or less of the area corresponding to the total gate capacitance.
[0094]
Further, the thickness t of the gate insulating film 6 such as a terrace gate_oxAre partially different, the IGBT is designed to satisfy the following equation (8).
[0095]
[Equation 3]

Next, the operation of such an IGBT will be described.
[0096]
As described above, when the IGBT is turned on, when the collector voltage is high, holes injected from the p-type emitter layer 1 are accelerated by a high electric field in the n-type base layer 3, and the n-type base layer 3 and the gate insulating film 6 is reached.
[0097]
When the collector voltage is high, the potential of the n-type base layer 3 is higher than the gate voltage, so that a hole channel (storage layer) is formed at the interface of the n-type base layer 3.
[0098]
Due to the positive charge of the hole channel, a negative charge is induced in the gate electrode 7 along the IIA-IIA cross section.
[0099]
However, unlike the conventional IGBT, an n channel is generated at the interface with the gate insulating film 6 in the p-type base layer 4 in the portion shown in the IIB-IIB cross section, and this n channel causes the gate electrode 7 to have an n channel. The negative charge is canceled and a positive charge is induced in the gate electrode 7, so that no negative capacitance is generated. Further, since holes are discharged to the emitter electrode 8 at the time of a high collector voltage, it is further difficult to generate a negative capacity. Therefore, it is possible to ensure the stability of the gate voltage.
[0100]
As described above, according to the first embodiment, when a voltage is applied between the collector electrode 1 and the emitter electrode 8, the capacitance viewed from the gate electrode 7 is always a positive value or a zero value. By eliminating the negative differential capacity of the gate at the time of voltage, the gate voltage can be stabilized even at high voltage and high current, and current non-uniformity and oscillation can be prevented, thereby protecting the device from destruction and improving reliability. Can be improved.
[0101]
Further, when the current between the collector electrode 1 and the emitter electrode 8 is cut off, the minimum value of the capacitance viewed from the gate electrode 7 is set to 1/3 or more of the maximum value of the capacitance. Area S of the portion in contact with the n-type base layer 3_NBThe total area S of the gate electrode 7_GTherefore, the above-described effects can be easily and reliably achieved.
[0102]
In addition, since the length of the n-type base layer 3 is set to 100 μm or more, the above-described effects can be realized in a high breakdown voltage IGBT of 1200 V or more.
[0103]
(Second Embodiment)
Next, the IGBT according to the second embodiment will be described.
[0104]
FIG. 3 is a plan view showing the configuration of the IGBT. This embodiment is a modified configuration of the first embodiment, in which the planar shape of the p-type base layer 4 is modified. Specifically, as shown in FIG. The p-type base layer 4 formed on the n-type base layer 3 over the entire width 6 has a ladder-like planar shape.
[0105]
Even with the configuration as described above, the same effect as that of the first embodiment can be obtained, and the pattern of the p-type base layer 4 is formed more uniformly than the configuration shown in FIG. An improvement in the stability of the gate voltage can be expected.
[0106]
(Third embodiment)
Next, an IGBT according to a third embodiment will be described.
[0107]
FIG. 4 is a cross-sectional view showing the configuration of the IGBT. This embodiment is a modified configuration of the first embodiment, which is a modified configuration of the p-type base layer 4, specifically, as shown in FIG. 4, an n-type base just below the center portion of the gate electrode 7. A p-type layer 10 is selectively formed on the surface of the layer 3.
[0108]
Here, although not shown, the p-type layer 10 is connected to each p-type base layer 4 immediately below the emitter electrode 8.
[0109]
With such a configuration, the potential of the p-type layer 10 is fixed to the emitter potential. For this reason, the surface of the p-type layer 10 is kept at a low voltage even at a high collector voltage.
[0110]
Here, if the gate voltage is positive, an inversion layer is formed on the surface of the p-type layer 10, so that the gate voltage can be held positive as in the first embodiment.
[0111]
This structure is particularly effective for high breakdown voltage IGBTs of 2 kV or higher. For example, in the case of a high breakdown voltage IGBT, it is preferable to set the gate width L to, for example, 60 μm or more in order to achieve carrier accumulation and low on-resistance in the on state. In this case, the p-type layer may be 1/3 or more of the gate width L (for example, 20 μm width).
[0112]
According to this structure, since the gate width L is wide, the p-type layer 10 and the p-type base layer 4 can be integrated, and a low on-resistance can also be realized.
[0113]
(Fourth embodiment)
Next, a semiconductor device according to a fourth embodiment will be described.
[0114]
5 is a perspective sectional view showing the structure of the semiconductor device, FIG. 6 is a plan view showing the structure of the semiconductor device, and FIG. 7 is a line VII A-VII A and a line VII B-VII B in FIG. It is arrow sectional drawing.
[0115]
This embodiment is a modified configuration of the first embodiment, and is a configuration in which holes at the interface with the gate insulating film 6 in the n-type base layer 3 are positively discharged. Specifically, FIG. 7 to 7, an IGBT region in which a p-type layer 11 is selectively formed on the surface of an n-type base layer 3 and a p-channel MOSFET region using the p-type layer 11 as a source are provided in one chip. Yes.
[0116]
Here, in the p-channel MOSFET, the p-type source layer 11s in which the p-type layer 11 in the IGBT region is extended in the longitudinal direction on the surface of the n-type base layer 3, and the p-type base layer 4 of the IGBT is the n-type base layer 3 A p-type drain layer 4d extending in the longitudinal direction on the surface, and an IGBT emitter electrode 8 extending in the longitudinal direction on the p-type base layer 4 and the n-type source layer 5 are selected on the p-type drain layer 4d. And an emitter electrode 8e formed in a conventional manner.
[0117]
The p-channel MOSFET is gated on the p-type drain layer 4d, on the p-type source layer 11s and on the n-type base layer 3 between the layers 4d and 11s via the gate insulating film 6. An electrode 12 is formed. The gate electrode 12 is electrically connected to the emitter electrode 8e and is electrically insulated from the gate electrode 7 of the IGBT.
[0118]
A floating electrode 13 is formed on the p-type source layer 11s along the longitudinal direction thereof. The floating electrode 13 is for equalizing the potentials of the p-type layers 11s and 11 from the p-channel MOSFET region to the IGBT region, and is insulated from the electrodes 7, 8, 8e, and 12 in the IGBT and p-channel MOSFET. It is in a floating state in terms of potential.
[0119]
Next, the operation of such a semiconductor device will be described.
[0120]
As described above, when the IGBT is turned on, when the collector voltage is applied, the holes injected from the p-type emitter layer 1 are accelerated by the high electric field in the n-type base layer 3 and are insulated from the n-type base layer 3 and the gate insulation. It reaches the interface with the film 6. At this time, the p-type layer 11 of the IGBT is floating in potential, and does not prevent carrier accumulation at the interface between the n-type base layer 3 and the gate insulating film 6. Therefore, in this embodiment, the ON voltage does not increase.
[0121]
Here, when a high collector voltage is applied, since the potential of the n-type base layer 3 is higher than the gate voltage, a hole channel (p-channel) is formed at the interface of the n-type base layer 3.
[0122]
That is, at the time of a high collector voltage, the p-type source layer 11s and the p-type drain layer 4d of the p-channel MOSFET are short-circuited by this p-channel, while the potentials of the p-type layer 11 and the p-type source layer 11s rise by several volts. To do.
[0123]
Thereby, in the p-channel MOSFET, the hole current from the p-type layer 11 of the IGBT flows to the p-type drain layer 4d through the p-type source layer 11s and the p-channel, and the potential of the p-type source layer 11s becomes the p-channel. It is fixed to Vth (for example, about 4V) of the MOSFET.
[0124]
Therefore, since holes on the surface of the n-type base layer 3 of the IGBT can also be discharged from the p-type layer 11, negative gate capacitance is not generated, and the stability of the gate voltage can be improved. At this time, the capacity of C follows the formula (11) described later.
[0125]
(Fifth embodiment)
Next, an IGBT according to a fifth embodiment will be described.
[0126]
FIG. 8 is a cross-sectional view showing the structure of the IGBT, and only the parts different from FIG. 64 will be described. Unlike the method (6) in which the capacitance C1 is increased, the present embodiment is configured to prevent the negative capacitance of the gate using the emitter potential, and specifically, as shown in FIG. The thickness of the insulating film 14 u on the gate electrode 7 facing the n-type base layer 3 through the gate insulating film 6 and the gate electrode 7 is made thinner than other portions of the insulating film 14 on the gate electrode 7. It has a structure. Note that the emitter electrode 8 of each IGBT is connected to each other through the insulating films 14 and 14 u on the gate electrode 7.
[0127]
With such a structure, the negative potential of the emitter electrode 8 can induce a positive charge in the gate electrode 7 through the thin layer of the insulating film 14u, and as a result, the negative capacitance of the gate can be blocked. And the same effect as 2nd Embodiment is realizable, without reducing an effective operation area | region.
[0128]
(Sixth embodiment)
Next, an IGBT package according to a sixth embodiment will be described. FIG. 9 is a circuit diagram showing a configuration of the IGBT package. This IGBT package 21 has a configuration realized by the capacity design when the IGBT according to the present invention is packaged, and a capacitor C is connected between the gate G and the emitter E in the package of the IGBT.
[0129]
As a result, the capacitance C1 can be increased and the generation of a negative capacitance of the gate can be prevented.
[0130]
As shown in FIG. 10, in addition to the configuration shown in FIG. 9, a resistor R may be connected in series with the capacitor C between the gate G and the emitter E in the IGBT package 22. Even in such a configuration, in addition to the above-described effect due to the increase in the capacitance C1, the resistance R prevents vibration due to the wiring inductance, so that the stability can be further improved.
[0131]
(Seventh embodiment)
Next, an IGBT package according to a seventh embodiment will be described. FIG. 11 is a circuit diagram showing the configuration of the IGBT package. The IGBT package 23 has a configuration in which a capacitor C and a resistor R are connected in series between both gate electrodes of two IGBTs (regions or chips). Each gate electrode G of the IGBT package 23 can be individually connected to a gate bias circuit (not shown) via gate resistors RG1 and RG2.
[0132]
Here, the capacitance C inserted between the gates G is a value that satisfies the following equation (9) with respect to the original C2 + and C1 of the IGBT.
[0133]
[Expression 4]

[0134]
Equation (9) indicates that the capacitance C inserted between the gates G is ½ times that of the sixth embodiment. This is because, as shown in FIG. 66, the gate voltages V of the two IGBTs_GMoves symmetrically, so the gate voltage V due to the inserted capacitance C_GThis is because the effect is twice as large as when a capacitor is inserted between the gate and the emitter.
[0135]
With such a configuration, current unevenness when IGBTs are connected in parallel can be prevented.
[0136]
Similarly, as shown in FIG. 12, the IGBT package 24 may have a configuration in which three IGBTs are connected in parallel, and the gate electrodes G are individually connected to each other by a series circuit of a capacitor C and a resistor R.
[0137]
In the case of the three parallels, the capacity C is expressed by the following equation (10).
[0138]
[Equation 5]

[0139]
Similarly, an IGBT package in which four or more IGBTs are arranged in parallel also has a capacitance C (and a resistance R) each having a value (1 / IGBT number) times that of the capacitance C of the sixth embodiment. Connect between them.
[0140]
However, when the capacitor C is inserted between the IGBTs in a star shape, the capacitor C is a value that satisfies the following equation (11) regardless of the number of IGBTs.
[0141]
[Formula 6]

[0142]
(Eighth embodiment)
Next, IEGT according to the eighth embodiment will be described.
[0143]
13 is a plan view showing the configuration of the IEGT, and FIG. 14 is a cross-sectional view taken along line XIV A-XIV A and a cross-sectional view taken along line XIV B-XIV B in FIG. This embodiment is a modification in which the first and second embodiments are applied to a trench type element. Specifically, as shown in FIGS. 13 and 14, the planar type gate insulating film 6 and the gate electrode 7 are formed. Instead, a groove (trench) is dug in the surface of the n-type source layer 5 through the p-type base layer 4 to a depth reaching the n-type base layer 3.
[0144]
An embedded gate electrode 7t is disposed in the trench surrounded by a gate insulating film 6t provided on the side surface of the p-type base layer 4 sandwiched between the n-type base layer 3 and the n-type source layer 5. The gate electrode 7t is connected to a gate terminal (not shown).
[0145]
In addition, the p-type base layer 4 formed so that the two n-type source layers 5 are individually in contact with the surface of each groove between the grooves is selectively formed on the surface of the n-type base layer 3. That is, between each groove, each IEGT region having each n-type source layer 5 and p-type base layer 4 as shown between XIV B and XIV B in FIG. 14 and each XIV A-XIVA as shown in FIG. The element invalid regions not having the n-type source layer 5 and the p-type base layer 4 are alternately formed.
[0146]
Here, in the element invalid region, the p-type emitter layer 1 is formed deeper than the depth of the p-type emitter layer 1 in the IEGT region.
[0147]
As described above, the structure in which the p-type emitter layer 1 is partially formed deeply accelerates the holes injected from the p-type emitter layer 1 by partially canceling the high electric field in the n-type base layer 3. Since the degree is reduced and the amount of holes reaching the interface between the n-type base layer 3 and the gate insulating film 6t is reduced and the inversion layer is not generated, the negative capacity can be canceled.
[0148]
The configuration in which the p-type emitter layer 1 is partially deepened is applied to an invalid gate electrode 7t that is connected to the gate terminal but is not in contact with the n-type source layer 5 and the p-type base layer 4. Negative capacity can be negated.
[0149]
(Ninth embodiment)
Next, IEGT according to the ninth embodiment will be described.
[0150]
FIG. 15 is a cross-sectional view showing the configuration of the IEGT, and only parts different from FIG. 58 will be described. This embodiment is configured to reduce the influence of the high electric field of the n-type base layer 3 and prevent negative capacitance. Specifically, as shown in FIG. 15, there are usually two n-type source layers. The number of 5 is one for each gate, and the distance WG between the gates is reduced. Although the ninth to twelfth embodiments are not individually described, the n-type source layer 5 and the p-type base layer 4 have a constant configuration along the surface stripe direction, unlike FIG. It has become.
[0151]
The distance WG between the gates is designed to be about 3 to 4 μm, for example.
[0152]
With the configuration in which the distance WG between the gates is reduced to about 3 to 4 μm as described above, the amount of injected electrons can be increased, so that the influence of the high electric field in the n-type base layer 3 can be reduced, and thus negative. The gate capacitance can be prevented.
[0153]
In addition, with the configuration in which one n-type source layer 5 is provided between the gates, the distance WG between the gates can be easily and reliably reduced to about 3 to 4 μm.
[0154]
(Tenth embodiment)
Next, IEGT according to a tenth embodiment of the present invention will be described.
[0155]
FIG. 16 is a cross-sectional view showing the configuration of this IEGT, and only parts different from FIG. 59 will be described. In the present embodiment, negative charges are discharged from the gate electrode in the skip region. Specifically, as shown in FIG. 16, it is arranged between the p-type base layers 4 having no n-type source layer 5. The invalid gate electrode 7t is connected to the emitter terminal instead of the connection to the gate terminal.
[0156]
With the configuration as described above, the gate electrode 7t is fixed at a constant potential with respect to the emitter, so that the negative charge generated in the gate electrode 7t in the skip region is discharged, thereby preventing the influence of the negative charge on the gate electrode 7t. Can do.
[0157]
(Eleventh embodiment)
Next, IEGT according to an eleventh embodiment of the present invention will be described.
[0158]
FIG. 17 is a cross-sectional view showing the configuration of this IEGT, and only parts different from FIG. 59 will be described. In the present embodiment, in order to reduce the negative gate capacitance, the skip region and the IEGT region are grouped. Specifically, as shown in FIG. 17, two skips (n-type source layer) 5) and two IEGT regions are alternately arranged. Note that the ratio of the number of skip regions to the IEGT regions is 2: 2 (= 1: 1).
[0159]
The embedded gate electrode 7t in the skip region is connected to the emitter terminal. On the other hand, the gate electrode 7t indicated by G in the drawing is connected to a gate terminal (not shown) as usual, and so on.
[0160]
59 is different from the configuration shown in FIG. 59 in spite of the same skip number ratio (1: 1) as that of the configuration shown in FIG. 59, the gate electrode 7t in the skip region is different from the configuration shown in FIG. Since it is fixed at a constant potential with respect to the emitter, negative gate capacitance can be suppressed as described above.
[0161]
In addition, the invalid gate is separated from the gate electrode to be used in potential and connected to the ground or a fixed potential, so that the characteristics are improved as compared with the case of connecting to the gate potential. That is, since the gate capacitance is reduced, the switching speed when dropping to zero potential is improved. In addition, since there is no extra capacitance, the device operation is stabilized, so that reliability can be improved. Specifically, the SOA (safety operating area) can be expanded.
[0162]
As a modification, as shown in FIG. 18, when the skip region and the IEGT region are grouped by m, (n-1) invalid gates may be fixed at a constant potential with respect to the emitter. it can.
[0163]
In the present embodiment, only the case where the number of skip regions and IEGT regions is the same number has been described. However, the present invention is not limited to this, and the same applies to the number ratio when the skip region and IEGT region are different from each other. Can be implemented. Further, the number ratio of the IEGT regions to one skip region is preferably in the range of 1 to 4 in view of element characteristics such as high breakdown voltage and large current. Further, since this is a number ratio, it indicates that m skip regions and m to 4 m IEGT regions can be arranged alternately.
[0164]
(Twelfth embodiment)
Next, IEGT according to a twelfth embodiment of the present invention will be described.
[0165]
FIG. 19 is a cross-sectional view showing the configuration of the IEGT. This embodiment is a modified configuration of the eleventh embodiment, in which the number of carriers annihilated by interface recombination at the trench oxide film interface is reduced and the amount of accumulated carriers in the n-type base layer 3 is increased. Specifically, as shown in FIG. 19, for example, between the two gate electrodes and the emitter terminal in the three skip regions, the emitter terminal is set to the positive potential side, and the gate electrode is set to the negative potential side. The power supply 30 is inserted.
[0166]
With the above configuration, an inversion layer or an interface accumulation layer is formed at the trench oxide film interface between the gate insulating film 6t and the n-type base layer 3 in the gate electrode 7t in the skip region. In addition, the electron concentration ns at the interface and the hole concentration ps at the interface have a relationship in which one of them is very large compared to the other (n_s≪p_sOr n_s≫p_s).
[0167]
Here, in general, in the high injection state, carriers that disappear at the oxide film interface are (1 cm²Per second) Us = s₀(P_sn_s) / (P_s+ N_s). However, s₀Is the interface recombination rate.
[0168]
At this time, carriers recombined at the interface are p, as shown in FIG.₀= N₀Is the largest. For example, when the gate electrode 7t and the emitter terminal are at the same potential, p₀= About n₀It becomes.
[0169]
However, in the IEGT of this embodiment, a voltage is applied to the gate electrode 7t in the skip region, and the interface between the gate insulating film 6t and the n-type base layer 3 is n._s≪p_sOr n_s≫p_sTherefore, the amount of recombination at the interface of the trench oxide film can be reduced, the number of stored carriers in the n-type base layer 3 can be increased, and the negative gate capacitance can be reduced.
[0170]
The voltage applied to the gate electrode 7t in the skip region is effective even if the voltage is lower than about 0.5V. For this reason, even when a built-in voltage is generated in the gate by using a heavily doped polysilicon gate instead of applying a voltage, an equivalent effect can be obtained without applying a voltage from the outside.
[0171]
(No.1ofReference example)
  First1~7ofReference exampleRelates to protection of the device from short-circuit conditions.
[0172]
  21 and 22 show the first of the present invention.1ofReference exampleIt is a circuit diagram which shows the short circuit protection system of the semiconductor device which concerns on. This short-circuit protection system is intended to protect the semiconductor device at the time of a short circuit as in the configuration shown in FIG.
[0173]
Schematically, this short-circuit protection system includes C12, between the gate of a main IGBT element (model number: GT25Q101) M1 having a gate capacitance CG (10 nF in normal operation) and its gate driver Gd1. A voltage bridge circuit having R4 and R5, a differential amplifier (model number: LF356) AM1 connected to the voltage bridge circuit, and a transistor Tr1 that receives the output from the differential amplifier AM1 and makes the gate and ground conductive. A short-circuit protection circuit SCP having a model number: MPSA56) is inserted.
[0174]
Here, the voltage bridge circuit supplies a voltage corresponding to the gate charge of the main IGBT element M1 to the inverting input terminal of the differential amplifier AM1, and the gate charge is applied to the non-inverting input terminal as shown in FIG. It has a function of supplying a reference voltage for determining whether or not it is within. This voltage bridge circuit can dynamically change the gate charge inhibition region as shown in FIG. 23 by adjusting R4 (RRef) or the power supply Vref connected to R4.
[0175]
The differential amplifier AM1 detects the gate charge accumulated in the gate of the main IGBT element M1 from the voltage across the C12, and determines whether or not the detection result enters the prohibited region, a voltage bridge composed of CG, C12, R4 and R5. When it is detected by the circuit and the gate charge is in the prohibited region, it has a function of giving an output to the base of the transistor Tr1.
[0176]
The resistor R1 between the gate and the gate drive circuit has a function of removing unnecessary vibration between the gate capacitance CG and the capacitor C12, and can be changed or omitted to a smaller value when the wiring length is short. Is possible.
[0177]
Next, the operation of such a semiconductor device short-circuit protection system will be described. At normal times, the main IGBT element M1 is turned on / off within its operating range. At this time, the differential amplifier AM1 detects the gate charge of the main IGBT element M1 from the voltage across the C12, and detects that the detection result is outside the prohibited region by the voltage bridge circuit.
[0178]
On the other hand, at the time of a short circuit, a large current flows through the main IGBT element M1, and the gate charge enters the prohibited region in FIG.
[0179]
The differential amplifier AM1 detects that the gate charge has entered the prohibited region, and provides an output to the base of the transistor Tr1. The transistor Tr1 is turned on by the base input, and conducts the gate and the ground through the resistor R8, the diode D, and the like, and lowers the gate voltage.
[0180]
Due to the decrease in the gate voltage, the main IGBT element M1 is turned off, and the gate charge escapes from the prohibited area and enters the normal operation area, thereby protecting the main IGBT element M1.
[0181]
  Here, for example, as shown in FIG.Reference exampleWhen there is no short-circuit protection circuit SCP, a current of about 200 A flows through the main IGBT element M1 at the time of a short circuit. On the other hand, bookReference exampleWhen the short circuit protection circuit SCP is inserted as described above, the value of the current flowing through the main IGBT element M1 is suppressed. Further, the current value at which the protection operation is started can be arbitrarily set by changing Vref.
[0182]
  Book as mentioned aboveReference exampleAccording to the present invention, the gate charge is detected by the voltage bridge circuit, and the differential amplifier AM1 detects whether or not the gate charge is in the prohibited region. When in the prohibited state, the transistor Tr1 reduces the gate voltage to reduce the gate charge. Can be put in the normal operation region to protect the main IGBT element M1 from destruction.
[0183]
  Also bookReference exampleAs shown in FIG. 22, the short-circuit protection circuit SCP can be added to the main IGBT element M1 only by being inserted between the gate drive circuit Gd1 and the gate of the main IGBT element M1. For this reason, it can be easily applied to an existing IGBT or a device using an IGBT. That is, a short-circuit protection function can be added even to an IGBT chip that does not incorporate the sense IGBT element S1. Further, since the short circuit protection circuit can be built in the gate drive circuit by making it into an IC or the like, it can be realized with almost no increase in cost.
[0184]
The short-circuit protection circuit can be realized in a small area, and the feedback loop from the detection of the gate charge to the reduction of the gate voltage can be shortened. Therefore, unlike conventional methods, the protection delay and unstable oscillation can be eliminated. .
[0185]
The protection level can be electrically controlled by adjusting Vref and the like. For this reason, the short-circuit protection method can be programmed according to the situation such as the temperature of the main IGBT and the operation mode.
[0186]
(No.2ofReference example)
  FIG. 25 shows the first of the present invention.2ofReference exampleIt is a circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on.
[0187]
  BookReference exampleThe second1ofReference exampleIt is the modification which improved. I.e.1ofReference exampleDetects the gate charge by the voltage across the capacitor C12 inserted in series in the gate circuit. But this second1ofReference exampleSince the gate voltage changes due to the voltage sharing of the capacitor C12, when the main IGBT element M1 is on (when a positive voltage is applied to the gate), a voltage slightly lower than the voltage given by the gate drive circuit Gd1 is the main voltage. It is applied to the gate of the IGBT element M1.
[0188]
  On the other hand, bookReference exampleDetects the charge accumulated in the gate based on the current flowing through the power supply wiring of the gate drive circuit Gd1.
[0189]
As shown in the figure, since the input resistance of the gate drive circuit Gd1 is very high, the charge flowing into the gate integrates the difference between the current I1 flowing into the gate drive circuit Gd1 and the current I2 flowing out as shown in the following equation. Is obtained.
[0190]
QG = ∫ (I1−I2) dt or less. Similarly, the differential amplifier (not shown) detects whether or not the gate charge enters the prohibited region, and when the gate charge enters the prohibited region, the gate voltage is lowered. The main IGBT element M1 is protected from a short circuit.
[0191]
  Book as mentioned aboveReference exampleAccording to the number1ofReference exampleIn addition to the above effect, the short circuit protection operation can be realized by detecting the gate charge without reducing the voltage applied to the gate from the gate drive circuit.
[0192]
(No.3ofReference example)
  FIG. 26 shows the first aspect of the present invention.3ofReference exampleIt is a circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on.
[0193]
  BookReference exampleThe second2ofReference exampleIt is a modification of. Specifically, bookReference exampleAs shown in FIG. 26 and the following equation, the inflow current I1 and the outflow current I2 in the gate drive circuit Gd1 are detected by the voltage drop at the resistor Rcc, and the difference between both the currents I1 and I2 is integrated, The charge QG flowing into the gate is detected.
[0194]
  QG = ∫− (V1−V2) / Rcc dt
  However, I1 = V1 / Rcc, I2 = V2 / Rcc
  Even with this configuration,2ofReference exampleThe same effect can be obtained.
[0195]
  BookReference exampleCan be modified as shown in FIG. That is, as shown in FIG. 27, the difference between the two currents I1 and I2 may be taken out by the resistor Ra, and the charge QC accumulated in the gate may be detected by an integrating circuit as shown in the following equation.
[0196]
QG = 2 ・ R1 ・ C ・ V3 / Rcc
The same effect can be obtained even when deformed in this way.
[0197]
(No.4ofReference example)
  FIG.4ofReference exampleIt is a circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on.
[0198]
  BookReference exampleThe second2Or the second3ofReference exampleIt is a modification of. Specifically, bookReference example28, a current is detected through a current mirror circuit as shown in FIG. 28, and when this current flows into the capacitor C, the charge QG flowing into the gate becomes a voltage difference V4 across the capacitor C as shown in the following equation. Detect based on.
[0199]
  QG = C ・ V4 ・ r
  However, r; mirror current factor3Or the second4ofReference exampleThe same effect can be obtained. Also bookReference exampleIn this case, it is advantageous to make the effective area on the chip side of the mirror side transistors Tr13 and Tr14 of the current mirror circuit smaller than that of the input side transistors Tr11 and Tr12, because the power consumption of the circuit is reduced. It is desirable that the ratio of the effective area be within the range of 5 to 1000 for the input side transistors Tr11 and Tr12, where the mirror side transistors Tr13 and Tr14 are set to 1.
[0200]
(No.5ofReference example)
  FIG. 29 shows the first aspect of the present invention.5ofReference exampleIt is a circuit diagram which shows the detection method of the gate drive circuit and gate charge in the short circuit protection system of the semiconductor device which concerns on this.
[0201]
  BookReference exampleThe second4ofReference example28, the configuration shown in FIG. 28 including the gate drive circuit Gd1 is embodied as shown in FIG.
[0202]
In FIG. 29, Tr11 to Tr14 interlocked with the potential of the input terminal IN correspond to the gate drive circuit Gd1, and Tr15 to Tr18 for taking out the current flowing through Tr13 and Tr14 of the gate drive circuit Gd1 correspond to the current mirror circuit. However, for convenience of explanation, these composite circuits are denoted by reference numeral Gd1 in the drawings.
[0203]
The gate drive circuit Gd1 outputs a current from the drive output terminal OUT. The current mirror circuit outputs a current from the extraction terminal OUTREF. The current flowing through the drive output terminal OUT and the current flowing through the extraction terminal OUTREF are proportional to the ratio of the effective area of the mirror transistor, and are independent of the voltage at the extraction terminal OUTREF.
[0204]
  BookReference exampleWith the specific configuration as described above,4ofReference exampleThe same effect as can be obtained easily and reliably.
[0205]
(No.6ofReference example)
  FIG. 30 shows the present invention.6ofReference exampleFIG. 29 is a circuit diagram showing a short circuit protection system for a semiconductor device according to FIG. 29, and the circuit shown in FIG.
[0206]
  BookReference exampleThe second5ofReference exampleIs applied to a circuit using a voltage bridge circuit similar to FIG. Even with this configuration,1And the second5ofReference exampleThe same effect can be obtained.
[0207]
  Also bookReference exampleCan be modified as shown in FIG. The modification shown in FIG. 31 or FIG. 32 is a circuit in which a transistor Tr1 for short-circuit protection is arranged on the input side of the gate drive circuit Gd1, and gives the output of the differential amplifier AM1 to this transistor Tr1.
[0208]
In these modified examples, the transistor Tr1 (for example, MPSA 56) performs conduction with the ground at the high resistance input portion of the gate drive circuit Gd1, so that a large current does not flow through the gate drive circuit Gd1 even during short circuit protection. The drive circuit Gd1 has an advantage that there is little possibility of causing electrical loss and heat generation.
[0209]
Further, the transistor Tr1 only needs to be able to conduct the signal of the high resistance input portion of the gate drive circuit Gd1 to the ground, and therefore can be reduced in size compared to the case where it is provided on the output side of the gate drive circuit Gd1. Note that the modified example shown in FIG. 32 can stabilize the operation because the emitter potential is more stable than the configuration shown in FIG.
[0210]
(No.7ofReference example)
  FIG. 33 shows the first aspect of the present invention.7ofReference exampleIt is a block diagram which shows the structure of the short circuit protection system of the semiconductor device which concerns on.
[0211]
  thisReference exampleThe second1~6ofReference exampleSpecifically, as shown in FIG. 33, a PWM (pulse width modulation) controller 31, a digital logic circuit 32, an analog gate drive circuit 33, and a main IGBT element M1 are sequentially connected.
[0212]
Here, the PWM controller 31 supplies a gate signal and IGBT control data to the digital logic circuit 32 based on the operation state received from the digital logic circuit 32.
[0213]
The digital logic circuit 32 gives the gate signal received from the PWM controller 31 to the analog gate drive circuit 33 through the gate waveform control unit 32a, and starts short circuit protection based on the detection result received from the analog gate drive circuit 33. And has a function of giving a determination result to a supervisory circuit 33a of the analog gate driving circuit 33.
[0214]
In addition, the digital logic circuit 32 can be omitted, but has a function 32b for communicating an operation state with another short-circuit protection system.
[0215]
The analog gate drive circuit 33 provides a drive signal to the gate of the main IGBT element M1 based on the gate signal received from the digital logic circuit 32, and the gate charge, gate voltage, and collector voltage Vc of the main IGBT element M1. In addition, a supervisory circuit 33a is provided that gives detection results such as the collector current Ic and temperature Tj to the digital logic circuit 32 and controls the drive signal based on the determination result received from the digital logic circuit 32.
[0216]
  Even with the above configuration,1~6ofReference exampleThe same effect can be obtained. In addition, the short-circuit protection method can be programmed easily and reliably according to the temperature, operation mode, and other conditions of the main IGBT element M1.
[0217]
(No.8ofReference example)
  First8~12ofReference exampleRelates to protection of the device from an increase in dV / dt at turn-off.
[0218]
  FIG. 34 shows the first aspect of the present invention.8ofReference exampleIt is sectional drawing which shows the structure of the semiconductor device which concerns on. As shown in the figure, a collector electrode 42 is formed on one surface of the p + -type emitter layer 41. On the other surface of the p + -type emitter layer 41, an n-type buffer layer 43 and an n − -type base layer 44 are sequentially formed.
[0219]
A p-type base layer 45 is selectively formed on the surface of the n − -type base layer 44. An n + -type source layer 46 is selectively formed on the surface of the p-type base layer 45. A trench 47 is selectively formed on the surface of the n + -type source layer 46 so as to penetrate the p-type base layer 45 to a depth in the middle of the n − -type base layer 44.
[0220]
A gate electrode 49 is embedded in the trench 47 via a gate insulating film 48. An emitter electrode 50 is formed on a part of the n + -type source layer 46 and the p-type base layer 45.
[0221]
Note that a broken line portion from the emitter electrode 50 to the collector electrode 42 including the gate electrode 49 functions as the main IGBT element M1, and therefore is referred to as an element portion M1a in this specification.
[0222]
On the other hand, a sense electrode 52 is selectively formed on the n − -type base layer 44 away from the element portion M1a via an insulating film 51. The sense electrode 52 is connected to the emitter electrode 50 through the resistor 53 and is also connected to the gate control unit 60. Note that a broken line portion including the insulating film 51 and the sense electrode 52 from the collector electrode 42 to the resistor 53 has a function of detecting dV / dt, and is referred to as a dV / dt detector Dt1 in this specification.
[0223]
The gate controller 60 corresponds to the function of controlling the value of the gate resistance Rg between the gate electrode 49 and the gate drive circuit (not shown) corresponding to the potential of the sense electrode 52 and the potential of the emitter electrode 50. And a substrate potential fixing function.
[0224]
Here, a normally-on type p-channel MOSFET as shown in FIGS. 35 and 36 is applied to the gate controller 60. This p-channel MOSFET is normally in an on state and has a fixed channel resistance. When the potential of the control terminal 69 rises according to dV / dt and becomes close to the threshold voltage at the time of turn-off, the channel resistance increases. Has characteristics.
[0225]
Specifically, the gate control unit 60 includes an n-type well layer 62 selectively formed on the surface of the p-type substrate 61, p + -type drain layers 63 and p + selectively formed in the n-type well layer 62. A p-type layer 65 formed between the p-type source layer 64 and the p + -type layers 63 and 64 is provided as a semiconductor layer.
[0226]
In the p + -type drain layer 63, an input terminal 66 connected to a gate drive circuit (not shown) is formed. In the p + type source layer 64, an output terminal 67 connected to the gate electrode 49 of the element portion M1a is formed. A control terminal 69 is formed on the p− type layer 65 via an insulating film 68, and this control terminal 69 is connected to the sense electrode 52 of the dV / dt detector Dt1. A potential fixing terminal 70 is formed on the n-type well layer 62 and the p-type substrate 61, and this potential fixing terminal 70 is connected to the emitter electrode 50 of the element portion M1a.
[0227]
Next, the operation of such a semiconductor device will be described. When the element portion M1a is turned off, a flowing displacement current (a product of a depletion layer in the substrate, a capacitive component composed of the insulating film 51 and the sense electrode 52 on the substrate, and dV / dt) passes through the resistor 53 and the emitter electrode 50 Flowing into. At the same time, the potential of the sense electrode 52 rises and gives a control signal to the control terminal 69 of the gate controller 60.
[0228]
FIGS. 37A and 37B are the same as FIGS. 70A and 70B described above.
[0229]
FIG. 37 (c) shows a waveform in which the potential Vs of the sense electrode 52 changes following the change in dV / dt (when Rg is small). When the value of Vs exceeds the threshold voltage Va of the gate control unit 60, the gate control unit 60 operates and a resistance component between the input terminal 66 and the output terminal 67, as shown in FIG. Increase Rg.
[0230]
  As a result, as indicated by the solid line in FIG. 37 (e), the peak value of dV / dt is suppressed, and the element portion M1a is protected from destruction. BookReference exampleCompared with the conventional case where Rg is increased from the beginning and the peak value of dV / dt is suppressed, the turn-off is faster, so that the off loss can be reduced.
[0231]
  Book as mentioned aboveReference exampleAccording to the above, since the gate resistance Rg is made small in the normal on state and the gate resistance Rg is made large in the turn-off state, the device portion M1a (main IGBT) is turned off while preventing the destruction due to high dV / dt. The speed can be increased and the off loss can be reduced.
[0232]
  Also bookReference exampleHas described the case where the dV / dt detection unit Dt1 and the element unit M1a are formed on the same substrate. However, the present invention is not limited to this, and the present invention is similarly implemented even if both are provided separately. Can be obtained.
[0233]
(No.9ofReference example)
  FIG. 38 shows the first aspect of the present invention.9ofReference exampleIt is sectional drawing which shows the structure of the element part applied to the semiconductor device which concerns on. BookReference exampleIn FIG. 34, a planar IGBT is applied instead of the trench gate shown in FIG. That is, the trench 47 is omitted, the insulating film 71 is formed on the n− type base layer 44, the p type base layer 45 and the n + type source layer 46, and the gate electrode 72 is formed on the insulating layer 71.
[0234]
  Even with the above configuration,8ofReference exampleThe same effect can be obtained. 34 and 38, the case where the IGBT is used as the element portion M1a has been described. However, the present invention is not limited to this, and the present invention can be applied to all vertical MOS gate drive power semiconductor elements. .
[0235]
As this type of vertical MOS gate drive power semiconductor element, for example, there is a trench type MOSFET or a planar type MOSFET.
[0236]
In the trench type MOSFET, as shown in FIG. 39, an n + type drain layer 73 is formed instead of the p + type emitter layer 41 and the n type buffer layer 43 shown in FIG.
[0237]
Similarly, in the planar type MOSFET, as shown in FIG. 40, an n + type drain layer 73 is formed in place of the p + type emitter layer 41 and the n type buffer layer 43 shown in FIG.
[0238]
As described above, the IGBT and the MOSFET have different structures on the collector (drain in the MOSFET) side, but the present invention can be made in the same manner as described above by making the collector side of the dV / dt detector Dt1 with the same structure as the element M1a. Can be implemented.
[0239]
(No.10ofReference example)
  FIG. 41 shows the first aspect of the present invention.10ofReference exampleIt is sectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on. BookReference example, Instead of the insulating film 51 and the sense electrode 52 on the n − -type base layer 44 shown in FIG. 34, the insulating film 75 and the sense electrode 76 are formed on the p-type RESURF layer 74 at the junction termination as shown in FIG. Is formed.
[0240]
  With the above configuration,8ofReference exampleIn addition to the above effect, the effective area of the element portion M1a can be increased.
[0241]
(No.11ofReference example)
  FIG. 42 shows the first aspect of the present invention.11ofReference exampleIt is sectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on. BookReference exampleIs obtained by applying the trench structure of the element portion M1a shown in FIG. 34 to the dV / dt detection portion Dt1. That is, instead of the insulating layer 51 and the sense electrode 52 on the n− type base layer 44, the sense electrode is interposed in the trench 47a formed in the n− type base layer 44 via the insulating layer 48a as shown in FIG. 49a is embedded.
[0242]
With the configuration as described above, since the trench structures of both the element portion M1a and the dV / dt detection portion Dt1 can be formed simultaneously, in addition to the effect of the twentieth embodiment, the number of semiconductor device manufacturing steps can be reduced.
[0243]
(No.12ofReference example)
  FIG. 43 shows the first aspect of the present invention.12ofReference exampleIt is sectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on. BookReference exampleFIG. 41 and FIG. 42 are combined with each other. That is, instead of the insulating layer 51 and the sense electrode 52 on the n − -type base layer 44 shown in FIG. 34, a trench 47a is formed in the p-type RESURF layer 74 at the junction termination, as shown in FIG. A sense electrode 49a is embedded in the trench 47a via an insulating layer 48a.
[0244]
  With the above configuration,8ofReference exampleIn addition to the effects of10And the second11ofReference exampleThe effect of can be obtained at the same time.
[0245]
  The first8~12ofReference exampleThe configurations of the element unit M1a and the dv / dt detection unit Dt1 shown in FIG.
[0246]
In the present invention, the case where the main switching element is an IGBT or a MOSFET has been described as an example. However, the present invention is not limited to this, and the present invention can be implemented in various modifications to devices such as an MCT (CMOS Controlled Thyristor) and an IGBT.
[0247]
In addition, the present invention can be variously modified and implemented without departing from the scope of the invention.
[0248]
【The invention's effect】
As described above, according to the present invention, the gate voltage can be stabilized even at a high voltage and a large current, current non-uniformity, oscillation and the like can be prevented, and thus the device can be protected from destruction and the reliability can be improved. And a control method thereof.
[Brief description of the drawings]
FIG. 1 is a plan view showing a configuration of an IGBT according to a first embodiment.
2 is a cross-sectional view taken along line IIA-IIA and IIB-IIB in FIG.
FIG. 3 is a plan view showing a configuration of an IGBT according to a second embodiment.
FIG. 4 is a plan view showing a configuration of an IGBT according to a third embodiment.
FIG. 5 is a perspective sectional view showing a configuration of a semiconductor device according to a fourth embodiment.
FIG. 6 is an exemplary plan view showing the configuration of the semiconductor device according to the embodiment;
7 is a cross-sectional view taken along arrows VII A-VII A and VII B-VII B in FIG.
FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device according to a fifth embodiment.
FIG. 9 is a circuit diagram showing a configuration of an IGBT package according to a sixth embodiment.
FIG. 10 is a circuit diagram showing a modified configuration of the IGBT package according to the embodiment;
FIG. 11 is a circuit diagram showing a configuration of an IGBT package according to a seventh embodiment.
FIG. 12 is a circuit diagram showing a modified configuration of the IGBT package according to the embodiment;
FIG. 13 is a plan view showing the configuration of an IEGT according to the eighth embodiment.
14 is a cross-sectional view taken along line XIV A-XIV A and a cross-sectional view taken along line XIV B-XIV B of FIG.
FIG. 15 is a cross-sectional view showing a configuration of an IEGT according to a ninth embodiment
FIG. 16 is a cross-sectional view showing a configuration of an IEGT according to a tenth embodiment of the present invention.
FIG. 17 is a cross-sectional view showing a configuration of an IEGT according to an eleventh embodiment of the present invention.
FIG. 18 is a cross-sectional view showing a modified configuration of the IEGT in the same embodiment
FIG. 19 is a cross-sectional view showing a configuration of an IEGT according to a twelfth embodiment of the present invention.
FIG. 20 is a diagram showing the carrier ratio dependence of the number of recombination carriers for explaining the operation in the same embodiment;
FIG. 21 shows the first of the present invention.1ofReference exampleThe circuit diagram which shows the short circuit protection system of the semiconductor device which concerns on
Fig. 22Reference exampleSchematic diagram showing a semiconductor device short-circuit protection system
FIG. 23Reference exampleFor explaining setting adjustment and prohibited area
FIG. 24Reference exampleOf current suppression effect
FIG. 25 shows the first of the present invention.2ofReference exampleThe circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on
FIG. 26 shows the first of the present invention.3ofReference exampleThe circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on
FIG. 27Reference exampleThe circuit diagram which shows the deformation constitution of
FIG. 28 shows the first of the present invention.4ofReference exampleThe circuit diagram which shows the detection method of the gate charge in the short circuit protection system of the semiconductor device which concerns on
FIG. 29 shows the first of the present invention.5ofReference exampleThe circuit diagram which shows the detection method of the gate drive circuit and gate charge in the short circuit protection system of the semiconductor device which concerns
FIG. 30 shows the first of the present invention.6ofReference exampleThe circuit diagram which shows the short circuit protection system of the semiconductor device which concerns on
FIG. 31Reference exampleThe circuit diagram which shows the deformation constitution of
Fig. 32Reference exampleThe circuit diagram which shows the deformation constitution of
FIG. 33 shows the first of the present invention.7ofReference exampleThe block diagram which shows the structure of the short circuit protection system of the semiconductor device which concerns on
FIG. 34 shows the first of the present invention.8ofReference exampleSectional drawing which shows the structure of the semiconductor device which concerns on
Fig. 35Reference exampleCircuit symbol diagram showing the configuration of the gate control unit in
Fig. 36Reference exampleSectional drawing which shows the structure of the gate control part in
Fig. 37Reference exampleTime chart for explaining the operation of
FIG. 38 shows the first of the present invention.9ofReference exampleSectional drawing which shows the structure of the element part applied to the semiconductor device which concerns on
FIG. 39Reference exampleSectional drawing which shows the deformation | transformation structure of the element part in
FIG. 40Reference exampleSectional drawing which shows the deformation | transformation structure of the element part in
FIG. 41 shows the first of the present invention.10ofReference exampleSectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on
FIG. 42 shows the first of the present invention.11ofReference exampleSectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on
FIG. 43 shows the first of the present invention.12ofReference exampleSectional drawing which shows the structure of the dV / dt detection part applied to the semiconductor device which concerns on
FIG. 44 is a diagram showing experimental results for explaining the knowledge underlying the present invention
FIG. 45 is a diagram showing simulation results for explaining the findings
FIG. 46 is a diagram showing simulation results for explaining the findings
FIG. 47 is a schematic diagram for explaining the findings.
FIG. 48 is an equivalent circuit diagram for explaining the same knowledge.
FIG. 49 is an equivalent circuit diagram for explaining the same knowledge.
FIG. 50 is a cross-sectional view of an IGBT for explaining the essence of the present invention.
FIG. 51 is a diagram showing a conventional gate capacitance-gate voltage characteristic for explaining the same point
FIG. 52 is a diagram showing a capacitance C1-gate voltage characteristic for explaining the same point.
FIG. 53 is a diagram showing a capacitance C2-gate voltage characteristic for explaining the same point.
FIG. 54 is a diagram showing gate capacitance-gate voltage characteristics according to the present invention for explaining the same point.
FIG. 55 is a diagram showing experimental results confirming the knowledge underlying the present invention.
FIG. 56 is a circuit diagram showing a circuit applied to the experiment.
FIG. 57 is a diagram showing the behavior of the gate voltage after mixing a noise pulse in the same experiment
FIG. 58 is a diagram showing a configuration of a trench type IEGT element without a gate skipping, in which the knowledge underlying the present invention has been confirmed.
FIG. 59 is a diagram showing a configuration of a trench type IEGT element with a skipped gate in which the knowledge underlying the present invention has been confirmed.
FIG. 60 is a diagram showing the gate voltage dependence of the gate capacitance in two types of IEGT elements in which the same knowledge has been confirmed.
FIG. 61 is a diagram for explaining knowledge about short circuit protection according to the present invention;
FIG. 62 is a diagram for explaining the findings
FIG. 63 is a block diagram of a protection circuit based on the same knowledge.
FIG. 64 is a cross-sectional view showing a configuration of a conventional IGBT
FIG. 65 is a schematic diagram of an IGBT for explaining a conventional problem.
FIG. 66 is a diagram showing the behavior of the gate voltage when noise is mixed in the related art.
FIG. 67 is a diagram showing the behavior of collector voltage and collector current when noise is mixed in a conventional method.
FIG. 68 is a circuit diagram for explaining a conventional short circuit protection method of a semiconductor device;
FIG. 69 is a plan view showing the appearance of a conventional semiconductor device.
FIG. 70 is a time chart for explaining protection at the time of conventional turn-off.
[Explanation of symbols]
  1, 41 ... p-type emitter layer, 2,42 ... collector electrode, 3,44 ... n-type base layer, 4,45 ... p-type base layer, 4d ... p-type drain layer, 5,46 ... n-type source layer, 6, 6t, 48 ... gate insulating film, 7, 7t, 12, 49 ... gate electrode, 8, 8e, 50 ... emitter electrode, 10, 11 ... p-type layer, 11s ... p-type source layer, 13 ... floating electrode, 14, 14u ... insulating film, 21-24 ... IGBT package, 30 ... DC power supply, 31 ... PWM controller, 32 ... digital logic circuit, 32a ... gate waveform control unit, communication function ... 32b, 33 ... analog gate drive circuit, 33a ... Supervision circuit, 43 ... n-type buffer circuit, 47a ... trench, 48a ... insulating layer, 49a, 52, 76 ... sense electrode, 51 ... insulating film, 60 ... gate controller, 61 ... p-type substrate, 62 ... n Well layer 63 ... p + type drain layer 64 ... p + type source layer 65 ... p-type layer 66 ... input terminal 67 ... output terminal 51,68,71,75 ... insulating film 69 ... control Terminal, 70... Potential fixing terminal, 73... N + type drain layer, 74... P type RESURF layer, S_NB... Area, S_G... Area, R, RG1, RG2, RG, Rg, R1 to R9, Rcc, Ra, 53 ... Resistance, C, C1, C2, CG, C11 to C13 ... Capacity, Q_G... Charge, Gd1 ... Gate drive circuit, AM1 ... Differential amplifier, Tr1, Tr11 to Tr18 ... Transistor, SCP ... Short-circuit protection circuit, M1 ... Main IGBT element, S1 ... Sense IGBT element, I1, I2 ... Current, M1a ... Element Part, Dt1... DV / dt detector.

Claims (2)

A first conductivity type base layer;
A second conductivity type emitter layer formed on the surface of the first conductivity type base layer;
A collector electrode formed on the second conductivity type emitter layer;
A region formed on a surface of the first conductivity type base layer opposite to the second conductivity type emitter layer, and a plurality of first conductivity type source layers selectively formed on the surface; and the first conductivity type A second conductivity type base layer having a skip region if a type source layer is not formed ;
A plurality of emitter electrodes formed on each of the first conductivity type source layer and the second conductivity type base layer in a region where the first conductivity type source layer is formed ;
In the region where the plurality of first conductivity type source layers are formed, from the surface of the first conductivity type source layer to the intermediate depth of the first conductivity type base layer through the second conductivity type base layer. A gate electrode embedded through a gate insulating film in the formed first trench;
In the skip region where the first conductivity type source layer is not formed, an insulating film is formed in a second trench formed from the surface of the second conductivity type base layer to a depth in the middle of the first conductivity type base layer. And an embedded electrode as an invalid electrode embedded through,
The semiconductor device, wherein the embedded electrode and the emitter electrode are electrically connected to have substantially the same potential. A first conductivity type base layer;
A second conductivity type emitter layer formed on the surface of the first conductivity type base layer;
A collector electrode formed on the second conductivity type emitter layer;
A region formed on a surface of the first conductivity type base layer opposite to the second conductivity type emitter layer, and a plurality of first conductivity type source layers selectively formed on the surface; and the first conductivity type A second conductivity type base layer having a skip region if a type source layer is not formed ;
A plurality of emitter electrodes formed on each of the first conductivity type source layer and the second conductivity type base layer in a region where the first conductivity type source layer is formed ;
In the region where the plurality of first conductivity type source layers are formed, from the surface of the first conductivity type source layer to the intermediate depth of the first conductivity type base layer through the second conductivity type base layer. A gate electrode embedded through a gate insulating film in the formed first trench;
In the skip region where the first conductivity type source layer is not formed, an insulating film is formed in a second trench formed from the surface of the second conductivity type base layer to a depth in the middle of the first conductivity type base layer. And an embedded electrode as an invalid electrode embedded through,
The semiconductor device, wherein the embedded electrode is fixed at a potential lower than the potential of the emitter electrode.

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