JP3963597B2

JP3963597B2 - Short circuit protection circuit

Info

Publication number: JP3963597B2
Application number: JP29757798A
Authority: JP
Inventors: 賢一上岡
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1998-10-06
Filing date: 1998-10-06
Publication date: 2007-08-22
Anticipated expiration: 2018-10-06
Also published as: JP2000115987A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源回路におけるいわゆる短絡保護回路に係り、特に、半導体集積回路において用いられる定電圧レギュレータにおける短絡保護回路の改良に関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば図４に示されたようなものが公知・周知となっている。
以下、同図を参照しつつこの従来の定電圧レギュレータにおける短絡保護回路について概括的に説明する。
まず、この定電圧レギュレータは、被安定化電圧ＶDDが印加される入力端子４０と、図示されない負荷が接続される出力端子４１との間に、直列にＰチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタＰ１が設けられており、この出力トランジスタＰ１が、次述するように出力電圧のフィードバックに応じてその導通中状態が制御されて、出力電圧の安定化が図られるようになっている。
すなわち、出力電圧は、２つの抵抗器Ｒ３，Ｒ４により分圧されて誤差増幅器ＯＰ１の非反転入力端子に印加され、この誤差増幅器ＯＰ１の反転入力端子に印加される基準電圧ＶREFと大小比較されるようになっている。そして、基準電圧ＶREFとの差に応じた電圧が誤差増幅器ＯＰ１により出力され、出力トランジスタＰ１のゲートに印加される結果、出力電圧の安定化が図られるようになっている。
【０００３】
また、この定電圧レギュレータにおいては、出力端子４１から所定以上の出力電流が出力されないようにして回路保護を図るいわゆる短絡保護回路Ｓが形成されている。すなわち、まず、出力端子４１を介して図示されない負荷に流れる電流が必要以上に流れると、抵抗器Ｒ２における電圧降下が増大し、終にＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１のいわゆるスレッショルド電圧を超えるとＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１が導通するようになっている。その結果、ＰチャンネルエンハンスメントＣＭＯＳトランジスタＰ２も導通し、出力トランジスタＰ１のゲート電圧が入力端子４０に印加された正電圧ＶDDに保持されるため、出力トランジスタＰ１が非導通状態となり、出力電流の過出力が抑圧されて回路保護がなされるようになっている。
この従来回路は、実際には、Ｎ型半導体基板をベースにして、出力トランジスタＰ１等を形成して集積回路化されるものである。
【０００４】
【発明が解決しようとする課題】
ところで、上述の定電圧レギュレータは、正電圧の安定化を図るものであるが、集積回路において負電圧の安定化が必要となることもある。
このような場合に、例えば、上述したようなＮ型半導体基板をベースにしてなる負電圧用の定電圧レギュレータ回路においては、図４におけるＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１をＰチャンネルエンハンスメントＣＭＯＳトランジスタに変える必要がある。
しかしながら、回路全体がＮ型半導体基板をベースとしており、ＰチャンネルＣＭＯＳトランジスタが形成される部位を、正電圧ＶDDから分離することが半導体製造プロセスとの関係から不可能であるため、負電圧用の定電圧レギュレータにおいては、上述したような短絡保護回路を備えた回路構成とすることができないという問題があった。
本発明は、上記実状に鑑みてなされたもので、正電圧用の定電圧レギュレータを製造する場合と同じ半導体製造プロセスにより製造することができる負電圧用の定電圧レギュレータにおける短絡保護回路を提供するものである。
本発明の他の目的は、従来に比して動作電流の安定化を図ることができる短絡保護回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＮチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｎ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ドレインが前記第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＰチャンネルディプレッションＣＭＯＳトランジスタと、を具備してなることを特徴とする。
請求項２に係る発明は、請求項１記載の短絡保護回路において、出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、誤差増幅器が設けられ、当該誤差増幅器の非反転入力端子には所定の基準電圧が、反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする。
請求項３に係る発明は、被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＰチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｐ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ドレインが前記第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＮチャンネルディプレッションＣＭＯＳトランジスタと、を具備してなることを特徴とする。
請求項４に係る発明は、請求項３記載の短絡保護回路において、出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、誤差増幅器が設けられ、当該誤差増幅器の反転入力端子には所定の基準電圧が、非反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例における短絡保護回路は、Ｎ型半導体基板を用いて集積回路化されてなる負電圧用の定電圧レギュレータに設けられるもので、次述するように回路構成されたものである。
すなわち、まず、この第１の回路構成例における定電圧レギュレータは、被安定化電圧である負電圧ＶSSが印加される負電圧入力端子１２と、安定化電圧が出力される出力端子１３との間に、ＮチャンネルエンハンスメントＣＭＯＳ(Complementary Metal Oxide Semiconductor)出力トランジスタ（図１においては「Ｎ１」と表記）１が、そのソース側が負電圧入力端子１２に、ドレイン側が出力端子１３側に、それぞれ位置するように直列接続されている。
このＮチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（以下「出力トランジスタ」と言う）１のゲートには、誤差増幅器（図１においては「ＯＰ１」と表記）７の出力端子が接続されている。
誤差増幅器７は、例えば、演算増幅器を用いてなるもので、その非反転入力端子には、基準電圧ＶREFが印加されるようになっており、また、反転入力端子には、出力電圧がいわゆる抵抗分圧されたものが印加されるようになっている。
【０００９】
すなわち、出力端子１３と共通端子１５との間には、第３の抵抗器（図１においては「Ｒ３」と表記）１０と第４の抵抗器（図１においては「Ｒ４」と表記）１１とが直列接続されており、相互の接続点が先の誤差増幅器７の反転入力端子に接続されることで、出力電圧を分圧した電圧がいわゆるフィードバック電圧として誤差増幅器７へ入力されるようになっている。
そして、誤差増幅器７は、非反転入力端子に印加された基準電圧ＶREFと反転入力端子に印加されたフィードバック電圧との差に応じた電圧を出力するようになっている。すなわち、誤差増幅器７は、フィードバック電圧が基準電圧を下回る場合には、その差に対応する正電圧を、また、フィードバック電圧が基準電圧を超える場合には、その差に対応する負電圧を、それぞれ出力するようになっている。
【００１０】
また、この定電圧レギュレータにおいては、次述するように短絡保護回路Ｓ１が構成されている。
まず、負電圧入力端子１２と出力端子１３との間には、第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ３」と表記）３と第２の抵抗器（図１においては「Ｒ２」と表記）９とが直列接続されている。すなわち、第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第３のＮＭＯＳ」と言う）３のソースは、負電圧入力端子１２に接続される一方、ドレインは、第２の抵抗器９の一端に接続されており、第２の抵抗器９の他端は、出力端子１３に接続されている。さらに、第３のＮＭＯＳ３のゲートは、先の誤差増幅器７の出力端子に接続されている。
また、第２の抵抗器９と第３のＮＭＯＳ３のドレインとの接続点には、過電流検出用の第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ４」と表記）４のソースが接続され、第２の抵抗器９の他端には、第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第４のＮＭＯＳ」と言う）４のゲートが接続されている。
そして、第４のＮＭＯＳ４のドレインは、第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｐ１」と表記）５のゲート及び第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（図１においては「Ｐ２」と表記）６のドレインに接続されたものとなっている。
【００１１】
第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）５は、そのドレインが、第１の抵抗器（図１においては「Ｒ１」と表記）８を介して負電圧入力端子１２に印加された負の電圧ＶSSが印加されるようになっていると共に、第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ２」と表記）２のゲートに接続されている。
また、第１のＰＭＯＳ５のソースは、所定の共通電位が印加されるようになっている。すなわち、この回路構成例では、正電圧入力端子１４と、出力側の共通端子１５とが接続されて、正電圧入力端子１４には、所定の正電圧ＶDDが印加されるようになっている。そして、先の第１のＰＭＯＳ５のソース及び第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）６のソース並びに第２のＰＭＯＳ６のゲートは、共にこの正電圧入力端子１４及び共通端子１５に接続されるようになっており、共通電位ＶDDに保持されるようになっている。
一方、先の第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）２は、ソースが出力トランジスタ１のソースに、ドレインが出力トランジスタ１のゲートに、それぞれ接続されたものとなっている。
【００１２】
次に、かかる構成における動作について説明する。
まず、入力された電圧に対する安定化動作について説明すれば、この安定化動作は、基本的に従来と変わるところがないものである。すなわち、出力電圧ＶOUTは、第３及び第４の抵抗器１０，１１によりいわゆる抵抗分圧されて、ＶOUT×｛Ｒ４／（Ｒ３＋Ｒ４）｝で表される（Ｒ３，Ｒ４はそれぞれ第３及び第４の抵抗器１０，１１の抵抗値とする）大きさの分圧電圧で誤差増幅器７へフィードバックされるようになっている。
誤差増幅器７においては、抵抗分圧によりフィードバックされた電圧と基準電圧ＶREFとの大小比較が行われ、フィードバックされた分圧電圧が基準電圧ＶREFを下回る場合には、誤差増幅器７からは、２つの電圧の差に対応する正の電圧が出力されて、出力トランジスタ１のゲートに印加される結果、出力トランジスタ１の導通抵抗が小さくなり、出力電圧が上昇することとなる。
【００１３】
次に、短絡保護動作について説明すれば、まず、誤差増幅器７の反転入力端子へのフィードバック電圧が基準電圧ＶREFを上回ると、誤差増幅器７からは、その２つの電圧の差に対応する負の電圧が出力されるため、出力トランジスタ１の導通抵抗が大きくなり、出力電圧が低下することとなる。このようにして出力電圧に対応する分圧電圧のフィードバックにより出力トランジスタ１の導通状態が制御される結果、出力電圧は基準電圧ＶREFに安定化されるようになっている。
【００１４】
一方、出力端子１３に図示されない負荷が接続されて負荷電流が流れると、第２の抵抗器９にも、その負荷電流の大きさ応じた電流が流れ、電圧降下が生ずるようになっている。
そして、第２の抵抗器９における電圧降下が増加し、その大きさが第４のＮＭＯＳ４のいわゆる基板電位から上昇してスレッショルド電圧付近に達すると第４のＮＭＯＳ４が導通状態となる。ここで、第４のＮＭＯＳ４のドレインに接続された第２のＰＭＯＳ６のゲートには、基板電位である正電圧ＶDDが印加されているために、第４のＮＭＯＳ４の動作電流は、第２のＰＭＯＳ６の物理的なサイズに応じて低く抑圧されることとなる。
その結果、出力トランジスタ１が導通状態となり、第１の抵抗器８に電流が流れて電圧降下が生じ、この第１の抵抗器８の両端の電圧は、第２のＮＭＯＳ２の基板電位からスレッショルド電圧付近まで上昇することとなるため、第２のＮＭＯＳ２が導通することとなる。この第２のＮＭＯＳ２の導通により、出力トランジスタ１のゲート電圧は、負電圧ＶSSに保持されるため、出力トランジスタ１は非導通状態となり、過大な電流出力が回避されることとなり、回路保護が図られるようになっている。
【００１５】
次に、第２の回路構成例について、図２を参照しつつ説明する。
この第２の回路構成例は、Ｐ型半導体基板を用いて集積回路化された正電圧用の定電圧レギュレータで、その基本的な構成は、先の第１の回路構成例と同様のものである。なお、先の図１に示された構成要素と同一の構成要素については、同一の符号を付することとする。
以下、この第２の回路構成例について図２を参照しつつ説明する。
まず、この第２の回路構成例における定電圧レギュレータは、被安定化電圧である正電圧ＶDDが印加される正電圧入力端子２７と、安定化電圧が出力される出力端子２８との間に、ＰチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（図２においては「Ｐ１」と表記）２１が、そのソース側が正電圧入力端子２７に、ドレイン側が出力端子２８側に、それぞれ位置するように直列接続されている。
このＰチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（以下「出力トランジスタ」と言う）２１のゲートには、誤差増幅器７の出力端子が接続されている。
誤差増幅器７は、例えば、演算増幅器を用いてなるもので、その反転入力端子には、基準電圧ＶREFが印加されるようになっており、また、非反転入力端子には、出力電圧がいわゆる抵抗分圧されたものが印加されるようになっている。
【００１６】
すなわち、出力端子２８と共通端子３０との間には、第３の抵抗器１０と第４の抵抗器１１とが直列接続されており、相互の接続点が先の誤差増幅器７の非反転入力端子に接続されることで、出力電圧を分圧した電圧がいわゆるフィードバック電圧として誤差増幅器７へ入力されるようになっている。
そして、誤差増幅器７は、反転入力端子に印加された基準電圧ＶREFと非反転入力端子に印加されたフィードバック電圧との差に応じた電圧を出力するようになっている。すなわち、誤差増幅器７は、フィードバック電圧が基準電圧を下回る場合には、その差に対応する負電圧を、また、フィードバック電圧が基準電圧を超える場合には、その差に対応する正電圧を、それぞれ出力するようになっている。
【００１７】
また、この定電圧レギュレータにおいては、次述するように短絡保護回路Ｓ２が構成されている。
まず、正電圧入力端子２７と出力端子２８との間には、第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ３」と表記）２３と第２の抵抗器９とが直列接続されている。すなわち、第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第３のＰＭＯＳ」と言う）２３のソースは、正電圧入力端子２７に接続される一方、ドレインは、第２の抵抗器９の一端に接続されており、第２の抵抗器９の他端は、出力端子２８に接続されている。さらに、第３のＰＭＯＳ２３のゲートは、先の誤差増幅器７の出力端子に接続されている。
また、第２の抵抗器９と第３のＰＭＯＳ２３のドレインとの接続点には、過電流検出用の第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ４」と表記）２４のソースが接続され、第２の抵抗器９の他端には、第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第４のＰＭＯＳ」と言う）２４のゲートが接続されている。
そして、第４のＰＭＯＳ２４のドレインは、第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｎ１」と表記）２５のゲート及び第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（図２においては「Ｎ２」と表記）２６のドレインに接続されたものとなっている。
【００１８】
第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）２５は、そのドレインが、第１の抵抗器８を介して正電圧入力端子２７に印加された正の電圧ＶDDが印加されるようになっている共に、第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ２」と表記）２２のゲートに接続されている。
また、第１のＮＭＯＳ２５のソースは、所定の共通電位が印加されるようになっている。すなわち、この回路構成例では、負電圧入力端子２９と、出力側の共通端子３０とが接続されて、負電圧入力端子２９には、所定の負電圧ＶSSが印加されるようになっている。そして、先の第１のＮＭＯＳ２５のソース及び第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）２６のソース並びに第２のＮＭＯＳ２６のゲートは、共にこの負電圧入力端子２９及び共通端子３０に接続されるようになっており、共通電位ＶSSに保持されるようになっている。
一方、先の第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）２２は、ソースが出力トランジスタ２１のソースに、ドレインが出力トランジスタ２１のゲートに、それぞれ接続されたものとなっている。
【００１９】
次に、かかる構成における動作について説明する。
まず、入力された電圧に対する安定化動作は、基本的に図１に示された第１の回路構成例と同様であるので、ここでは概括的に説明することとする。
出力端子２８における出力電圧が変動し、誤差増幅器７において、出力電圧に対応する第３及び第４の抵抗器１０，１１による分圧電圧が、基準電圧ＶREFを下回ると、誤差増幅器７からはその２つの電圧の差に対応する負の電圧が出力されて、出力トランジスタ２１の導通抵抗が小さくなり、出力電圧が上昇することとなる。
一方、誤差増幅器７において、分圧電圧が、基準電圧ＶREFを上回ると、誤差増幅器７からはその２つの電圧の差に対応する正の電圧が出力されて、出力トランジスタ２１の導通状態抵抗が大きくなり、出力電圧が低下することとなる。
このようにして出力電圧に対応する分圧電圧のフィードバックにより出力トランジスタ２１の導通状態が制御される結果、出力電圧は基準電圧ＶREFに安定化されるようになっている。
【００２０】
次に、短絡保護動作について説明する。
まず、出力端子２８に図示されない負荷が接続されて負荷電流が流れると、第２の抵抗器９にも、その負荷電流の大きさ応じた電流が流れ、電圧降下が生ずるのは、先の図１に示された第１の回路構成例の場合と同様である。
そして、第２の抵抗器９における電圧降下が増加し、その大きさが第４のＰＭＯＳ２４のいわゆる基板電位から上昇してスレッショルド電圧付近に達すると第４のＰＭＯＳ２４が導通状態となる。ここで、第４のＰＭＯＳ２４のドレインに接続された第２のＮＭＯＳ２６のゲートには、いわゆる基板電位である負電圧ＶSSが印加されているために、第４のＰＭＯＳ２４の動作電流は、第２のＮＭＯＳ２６の物理的なサイズに応じて低く抑圧されることとなる。
その結果、出力トランジスタ２１が導通状態となり、第１の抵抗器８に電流が流れて電圧降下が生じ、この第１の抵抗器８の両端の電圧は、第２のＰＭＯＳ２２のいわゆる基板電位からスレッショルド電圧付近まで上昇することとなるため、第２のＰＭＯＳ２２が導通することとなる。そして、この第２のＰＭＯＳ２２の導通により、出力トランジスタ２１のゲート電圧は、負電圧ＶDDに保持されるため、出力トランジスタ２１は非導通状態となり、過大な電流出力が回避されて、回路保護が図られるようになっている。
【００２１】
図３には、上述した構成を有してなる定電圧レギュレータの出力特性が示されており、同図によれば、所定以上の出力電流を得ようとすると、出力電圧が低下してゆき、最終的には出力電圧が零となって回路保護が確実に図られるようになっていることが確認できる。
【００２２】
【発明の効果】
以上、述べたように、本発明によれば、短絡保護回路において過電流検出用のＣＭＯＳトランジスタを、ディプレッションＣＭＯＳトランジスタを用いて集積回路のベースとなる半導体基板に接続するような構成とすることにより、正電圧を安定化する定電圧レギュレータにおける短絡保護回路を集積回路化する場合と、負電圧を安定化する定電圧レギュレータにおける短絡保護回路を集積回路化する場合とで、同一の半導体基板をベースとして製造することができることとなるので、安定化する電圧の極性によって基本的な回路構成や、製造プロセスを違える必要がなくなり、電圧の極性に関わりなく比較的簡易な回路構成、製造プロセスにより集積回路化された短絡保護回路を提供することができるという効果を奏するものである。
また、特に、過電流検出用のエンハンスメントＣＭＯＳトランジスタのドレイン側にディプレッショントランジスタＣＭＯＳトランジスタを接続したので、短絡保護動作の際に、従来に比して、動作電流の安定化を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における短絡保護回路を有する定電圧レギュレータの第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における短絡保護回路を有する定電圧レギュレータの第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における定電圧レギュレータの出力特性を示す特性線図である。
【図４】従来の短絡保護回路を有する定電圧レギュレータの構成例を示す回路図である。
【符号の説明】
１…出力トランジスタ（第１の回路構成例）
４…第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（第１の回路構成例）
６…第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（第１の回路構成例）
７…誤差増幅器
２１…出力トランジスタ（第２の回路構成例）
２４…第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（第２の回路構成例）
２６…第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（第２の回路構成例）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a so-called short-circuit protection circuit in a power supply circuit, and more particularly to improvement of a short-circuit protection circuit in a constant voltage regulator used in a semiconductor integrated circuit.
[0002]
[Prior art]
Conventionally, as this type of circuit, for example, the one shown in FIG. 4 is known and well known.
Hereinafter, the short-circuit protection circuit in the conventional constant voltage regulator will be described generally with reference to FIG.
First, in this constant voltage regulator, an output transistor P1 composed of a P-channel enhancement CMOS transistor is provided in series between an input terminal 40 to which a regulated voltage VDD is applied and an output terminal 41 to which a load (not shown) is connected. As described below, the output transistor P1 is controlled in its conduction state in accordance with the feedback of the output voltage, so that the output voltage is stabilized.
That is, the output voltage is divided by the two resistors R3 and R4, applied to the non-inverting input terminal of the error amplifier OP1, and compared with the reference voltage VREF applied to the inverting input terminal of the error amplifier OP1. It is like that. A voltage corresponding to the difference from the reference voltage VREF is output by the error amplifier OP1 and applied to the gate of the output transistor P1, so that the output voltage is stabilized.
[0003]
In this constant voltage regulator, a so-called short-circuit protection circuit S is formed to protect the circuit so that an output current exceeding a predetermined level is not output from the output terminal 41. That is, first, if a current flowing through a load (not shown) flows through the output terminal 41 more than necessary, the voltage drop in the resistor R2 increases. Finally, when the so-called threshold voltage of the N-channel enhancement CMOS transistor N1 is exceeded, the N-channel is increased. The enhancement CMOS transistor N1 is made conductive. As a result, the P-channel enhancement CMOS transistor P2 is also turned on, and the gate voltage of the output transistor P1 is held at the positive voltage VDD applied to the input terminal 40, so that the output transistor P1 becomes non-conductive and the output current is excessively output. Is suppressed and circuit protection is made.
This conventional circuit is actually formed as an integrated circuit by forming an output transistor P1 and the like on the basis of an N-type semiconductor substrate.
[0004]
[Problems to be solved by the invention]
By the way, although the above-mentioned constant voltage regulator is intended to stabilize the positive voltage, it may be necessary to stabilize the negative voltage in the integrated circuit.
In such a case, for example, in the negative voltage constant voltage regulator circuit based on the N-type semiconductor substrate as described above, it is necessary to change the N-channel enhancement CMOS transistor N1 in FIG. 4 to a P-channel enhancement CMOS transistor. There is.
However, since the entire circuit is based on an N-type semiconductor substrate, it is impossible to separate the portion where the P-channel CMOS transistor is formed from the positive voltage VDD because of the relationship with the semiconductor manufacturing process. The constant voltage regulator has a problem that the circuit configuration including the short-circuit protection circuit as described above cannot be obtained.
The present invention has been made in view of the above circumstances, and provides a short-circuit protection circuit in a negative voltage constant voltage regulator that can be manufactured by the same semiconductor manufacturing process as that for manufacturing a positive voltage constant voltage regulator. Is.
Another object of the present invention is to provide a short-circuit protection circuit capable of stabilizing the operating current as compared with the prior art.
[0005]
[Means for Solving the Problems]
  In order to achieve the above object, an invention according to claim 1 is directed to an output transistor comprising an N-channel enhancement CMOS transistor between an input terminal to which a stabilized voltage is applied and an output terminal from which the stabilized voltage is output. Are connected in series, and the operation of the output transistor is controlled by comparing the magnitude of a feedback voltage corresponding to the output voltage at the output terminal with a predetermined reference voltage, and an integrated circuit based on an N-type semiconductor substrate And a second N-channel enhancement CMOS transistor having a source connected to the source of the output transistor and a drain connected to the gate of the output transistor, respectively, and a source Held at a common potential, drain through first resistor A first P-channel enhancement CMOS transistor connected to the input terminal and having a connection point between the first resistor and the drain connected to the gate of the second N-channel enhancement CMOS transistor; Is connected to the input terminal, a drain is connected to the output terminal via a second resistor, and a third N-channel enhancement CMOS transistor having a gate connected to the gate of the output transistor, and a source Is connected to the connection point between the drain of the third N-channel enhancement CMOS transistor and the second resistor, and the gate is connected to the connection point between the second resistor and the output terminal. N-channel enhancement CMOS transistor and drain Is connected to the gate of the first P-channel enhancement CMOS transistor and the drain of the fourth N-channel enhancement CMOS transistor, while the source and gate are held at a common potential, and a second P-channel depletion CMOS transistor It is characterized by comprising.
  The invention according to claim 2 is the short circuit protection circuit according to claim 1, wherein a plurality of voltage dividing resistors are connected in series between the output terminal and the common potential, and the plurality of voltage dividing resistors are predetermined. The divided voltage at the connection point is used as a feedback voltage, and an error amplifier is provided. A predetermined reference voltage is applied to the non-inverting input terminal of the error amplifier, and the feedback voltage is applied to the inverting input terminal. On the other hand, the output terminal of the error amplifier is connected to the gate of the output transistor.
  According to a third aspect of the present invention, an output transistor composed of a P-channel enhancement CMOS transistor is connected in series between an input terminal to which a stabilized voltage is applied and an output terminal from which the stabilized voltage is output, and the output A constant voltage regulator configured to control the operation of the output transistor by comparing a feedback voltage corresponding to an output voltage at a terminal with a predetermined reference voltage and integrated in a P-type semiconductor substrate A second P-channel enhancement CMOS transistor having a source connected to the source of the output transistor and a drain connected to the gate of the output transistor, the source being held at a common potential, and a drain Is connected to the input terminal through a first resistor. And a first N-channel enhancement CMOS transistor in which a connection point between the first resistor and the drain is connected to a gate of the second P-channel enhancement CMOS transistor, and a source connected to the input terminal, Are connected to the output terminal via a second resistor, respectively, and a third P-channel enhancement CMOS transistor having a gate connected to the gate of the output transistor, and a source connected to the third P-channel A fourth P-channel enhancement CMOS transistor having a drain connected to the drain of the enhancement CMOS transistor and the second resistor, and a gate connected to a connection point of the second resistor and the output terminal; , Drain is said first N channel A second N-channel depletion CMOS transistor connected to the gate of the enhancement CMOS transistor and the drain of the fourth P-channel enhancement CMOS transistor, and having the source and gate held at a common potential. It is characterized by.
  According to a fourth aspect of the present invention, in the short circuit protection circuit according to the third aspect, a plurality of voltage dividing resistors are connected in series between the output terminal and the common potential, and the plurality of voltage dividing resistors are predetermined. The divided voltage at the connection point is used as a feedback voltage, and an error amplifier is provided. A predetermined reference voltage is applied to the inverting input terminal of the error amplifier, and the feedback voltage is applied to the non-inverting input terminal. On the other hand, the output terminal of the error amplifier is connected to the gate of the output transistor.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3.
First, a first circuit configuration example will be described with reference to FIG.
The short-circuit protection circuit in this first circuit configuration example is provided in a negative voltage constant voltage regulator formed as an integrated circuit using an N-type semiconductor substrate, and is configured as described below. is there.
That is, first, the constant voltage regulator in the first circuit configuration example is provided between a negative voltage input terminal 12 to which a negative voltage VSS, which is a stabilized voltage, is applied, and an output terminal 13 from which a stabilized voltage is output. In addition, an N-channel enhancement CMOS (Complementary Metal Oxide Semiconductor) output transistor 1 (denoted as “N1” in FIG. 1) 1 is positioned such that its source side is located on the negative voltage input terminal 12 and its drain side is located on the output terminal 13 side. Are connected in series.
An output terminal of an error amplifier (referred to as “OP1” in FIG. 1) 7 is connected to the gate of the N-channel enhancement CMOS output transistor (hereinafter referred to as “output transistor”) 1.
The error amplifier 7 uses, for example, an operational amplifier. A reference voltage VREF is applied to a non-inverting input terminal, and an output voltage is a so-called resistor at the inverting input terminal. A partial pressure is applied.
[0009]
That is, between the output terminal 13 and the common terminal 15, a third resistor (indicated as “R3” in FIG. 1) 10 and a fourth resistor (indicated as “R4” in FIG. 1) 11 are provided. Are connected in series, and the connection point between them is connected to the inverting input terminal of the previous error amplifier 7 so that a voltage obtained by dividing the output voltage is input to the error amplifier 7 as a so-called feedback voltage. It has become.
The error amplifier 7 outputs a voltage corresponding to the difference between the reference voltage VREF applied to the non-inverting input terminal and the feedback voltage applied to the inverting input terminal. That is, the error amplifier 7 generates a positive voltage corresponding to the difference when the feedback voltage is lower than the reference voltage, and a negative voltage corresponding to the difference when the feedback voltage exceeds the reference voltage. It is designed to output.
[0010]
In this constant voltage regulator, a short-circuit protection circuit S1 is configured as described below.
First, between the negative voltage input terminal 12 and the output terminal 13, a third N-channel enhancement CMOS transistor (indicated as “N3” in FIG. 1) 3 and a second resistor (in FIG. 1, “R2”). 9) are connected in series. That is, the source of the third N-channel enhancement CMOS transistor (hereinafter referred to as “third NMOS”) 3 is connected to the negative voltage input terminal 12, and the drain is connected to one end of the second resistor 9. The other end of the second resistor 9 is connected to the output terminal 13. Further, the gate of the third NMOS 3 is connected to the output terminal of the previous error amplifier 7.
Further, the connection point between the second resistor 9 and the drain of the third NMOS 3 is connected to the source of the fourth N-channel enhancement CMOS transistor (indicated as “N4” in FIG. 1) 4 for detecting overcurrent. The other end of the second resistor 9 is connected to the gate of a fourth N-channel enhancement CMOS transistor (hereinafter referred to as “fourth NMOS”) 4.
The drain of the fourth NMOS 4 is connected to the gate of the first P-channel enhancement CMOS transistor (indicated as “P1” in FIG. 1) 5 and the second P-channel depletion CMOS transistor (in FIG. 1 as “P2”). Notation) It is connected to the drain of 6.
[0011]
The drain of the first P-channel enhancement CMOS transistor (hereinafter referred to as “first PMOS”) 5 is a negative voltage input terminal via a first resistor (indicated as “R1” in FIG. 1) 8. The negative voltage VSS applied to 12 is applied, and is connected to the gate of a second N-channel enhancement CMOS transistor (denoted as “N2” in FIG. 1) 2.
A predetermined common potential is applied to the source of the first PMOS 5. That is, in this circuit configuration example, the positive voltage input terminal 14 and the output side common terminal 15 are connected, and a predetermined positive voltage VDD is applied to the positive voltage input terminal 14. The source of the first PMOS 5 and the source of the second P-channel depletion CMOS transistor (hereinafter referred to as “second PMOS”) 6 and the gate of the second PMOS 6 are both connected to the positive voltage input terminal 14 and It is connected to the common terminal 15 and is held at the common potential VDD.
On the other hand, the second N-channel enhancement CMOS transistor (hereinafter referred to as “second NMOS”) 2 has a source connected to the source of the output transistor 1 and a drain connected to the gate of the output transistor 1. It has become.
[0012]
Next, the operation in this configuration will be described.
First, the stabilization operation for the input voltage will be described. This stabilization operation is basically the same as the conventional one. That is, the output voltage VOUT is so-called resistance-divided by the third and fourth resistors 10 and 11, and expressed by VOUT × {R4 / (R3 + R4)} (R3 and R4 are the third and fourth, respectively). The voltage is fed back to the error amplifier 7 with a divided voltage having a magnitude (which is the resistance value of the resistors 10 and 11).
The error amplifier 7 compares the voltage fed back by resistance voltage division with the reference voltage VREF, and when the fed back divided voltage is lower than the reference voltage VREF, the error amplifier 7 supplies two voltages. A positive voltage corresponding to the voltage difference is output and applied to the gate of the output transistor 1. As a result, the conduction resistance of the output transistor 1 is reduced and the output voltage is increased.
[0013]
Next, the short-circuit protection operation will be described. First, when the feedback voltage to the inverting input terminal of the error amplifier 7 exceeds the reference voltage VREF, the error amplifier 7 generates a negative voltage corresponding to the difference between the two voltages. Is output, the conduction resistance of the output transistor 1 increases and the output voltage decreases. In this way, as a result of controlling the conduction state of the output transistor 1 by feedback of the divided voltage corresponding to the output voltage, the output voltage is stabilized to the reference voltage VREF.
[0014]
On the other hand, when a load (not shown) is connected to the output terminal 13 and a load current flows, a current corresponding to the magnitude of the load current also flows through the second resistor 9 to cause a voltage drop.
Then, when the voltage drop in the second resistor 9 increases and the magnitude rises from the so-called substrate potential of the fourth NMOS 4 and reaches the vicinity of the threshold voltage, the fourth NMOS 4 becomes conductive. Here, since the positive voltage VDD which is the substrate potential is applied to the gate of the second PMOS 6 connected to the drain of the fourth NMOS 4, the operating current of the fourth NMOS 4 is the second PMOS 6. Depending on the physical size, it is suppressed to a low level.
As a result, the output transistor 1 becomes conductive, a current flows through the first resistor 8 and a voltage drop occurs. The voltage across the first resistor 8 is changed from the substrate potential of the second NMOS 2 to the threshold voltage. Since it rises to the vicinity, the second NMOS 2 becomes conductive. Due to the conduction of the second NMOS 2, the gate voltage of the output transistor 1 is held at the negative voltage VSS, so that the output transistor 1 is in a non-conduction state and an excessive current output is avoided, thereby protecting the circuit. It is supposed to be.
[0015]
Next, a second circuit configuration example will be described with reference to FIG.
The second circuit configuration example is a positive voltage constant voltage regulator integrated using a P-type semiconductor substrate, and the basic configuration is the same as the first circuit configuration example. is there. The same components as those shown in FIG. 1 are given the same reference numerals.
Hereinafter, the second circuit configuration example will be described with reference to FIG.
First, the constant voltage regulator in the second circuit configuration example includes a positive voltage input terminal 27 to which a positive voltage VDD as a stabilized voltage is applied, and an output terminal 28 from which a stabilized voltage is output. A P-channel enhancement CMOS output transistor (denoted as “P1” in FIG. 2) 21 is connected in series so that its source side is located on the positive voltage input terminal 27 and its drain side is located on the output terminal 28 side.
The output terminal of the error amplifier 7 is connected to the gate of the P-channel enhancement CMOS output transistor (hereinafter referred to as “output transistor”) 21.
The error amplifier 7 uses, for example, an operational amplifier. A reference voltage VREF is applied to its inverting input terminal, and an output voltage is a so-called resistor at its non-inverting input terminal. A partial pressure is applied.
[0016]
That is, the third resistor 10 and the fourth resistor 11 are connected in series between the output terminal 28 and the common terminal 30, and the mutual connection point is the non-inverting input of the error amplifier 7. By connecting to the terminal, a voltage obtained by dividing the output voltage is input to the error amplifier 7 as a so-called feedback voltage.
The error amplifier 7 outputs a voltage corresponding to the difference between the reference voltage VREF applied to the inverting input terminal and the feedback voltage applied to the non-inverting input terminal. That is, the error amplifier 7 generates a negative voltage corresponding to the difference when the feedback voltage is lower than the reference voltage, and a positive voltage corresponding to the difference when the feedback voltage exceeds the reference voltage. It is designed to output.
[0017]
In this constant voltage regulator, a short circuit protection circuit S2 is configured as described below.
First, a third P-channel enhancement CMOS transistor (denoted as “P3” in FIG. 2) 23 and a second resistor 9 are connected in series between the positive voltage input terminal 27 and the output terminal 28. Yes. That is, the source of the third P-channel enhancement CMOS transistor (hereinafter referred to as “third PMOS”) 23 is connected to the positive voltage input terminal 27, while the drain is connected to one end of the second resistor 9. The other end of the second resistor 9 is connected to the output terminal 28. Further, the gate of the third PMOS 23 is connected to the output terminal of the previous error amplifier 7.
Further, the connection point between the second resistor 9 and the drain of the third PMOS 23 is connected to the source of a fourth P-channel enhancement CMOS transistor (indicated as “P4” in FIG. 2) 24 for detecting overcurrent. The other end of the second resistor 9 is connected to the gate of a fourth P-channel enhancement CMOS transistor (hereinafter referred to as “fourth PMOS”) 24.
The drain of the fourth PMOS 24 is connected to the gate of the first N-channel enhancement CMOS transistor (denoted “N1” in FIG. 2) 25 and the second N-channel depletion CMOS transistor (“N2” in FIG. 2). (Notation) 26 is connected to the drain.
[0018]
The first N-channel enhancement CMOS transistor (hereinafter referred to as “first NMOS”) 25 has a drain applied with a positive voltage VDD applied to the positive voltage input terminal 27 via the first resistor 8. Both are connected to the gate of a second P-channel enhancement CMOS transistor (denoted as “P2” in FIG. 2) 22.
A predetermined common potential is applied to the source of the first NMOS 25. That is, in this circuit configuration example, the negative voltage input terminal 29 and the output side common terminal 30 are connected, and a predetermined negative voltage VSS is applied to the negative voltage input terminal 29. The source of the first NMOS 25, the source of the second N-channel depletion CMOS transistor (hereinafter referred to as “second NMOS”) 26, and the gate of the second NMOS 26 are both connected to the negative voltage input terminal 29 and It is connected to the common terminal 30 and is held at the common potential VSS.
On the other hand, the second P-channel enhancement CMOS transistor (hereinafter referred to as “second PMOS”) 22 has a source connected to the source of the output transistor 21 and a drain connected to the gate of the output transistor 21. It has become.
[0019]
Next, the operation in this configuration will be described.
First, the stabilization operation with respect to the input voltage is basically the same as that of the first circuit configuration example shown in FIG. 1, and will be generally described here.
When the output voltage at the output terminal 28 fluctuates and the divided voltage by the third and fourth resistors 10 and 11 corresponding to the output voltage in the error amplifier 7 is lower than the reference voltage VREF, the error amplifier 7 A negative voltage corresponding to the difference between the two voltages is output, the conduction resistance of the output transistor 21 is reduced, and the output voltage is increased.
On the other hand, in the error amplifier 7, when the divided voltage exceeds the reference voltage VREF, a positive voltage corresponding to the difference between the two voltages is output from the error amplifier 7, and the conduction state resistance of the output transistor 21 is increased. As a result, the output voltage decreases.
As described above, the conduction state of the output transistor 21 is controlled by feedback of the divided voltage corresponding to the output voltage. As a result, the output voltage is stabilized to the reference voltage VREF.
[0020]
Next, a short circuit protection operation will be described.
First, when a load (not shown) is connected to the output terminal 28 and a load current flows, a current corresponding to the magnitude of the load current flows to the second resistor 9 and a voltage drop occurs. This is the same as the case of the first circuit configuration example shown in FIG.
Then, when the voltage drop in the second resistor 9 increases and the magnitude rises from the so-called substrate potential of the fourth PMOS 24 and reaches the vicinity of the threshold voltage, the fourth PMOS 24 becomes conductive. Here, since the negative voltage VSS, which is a so-called substrate potential, is applied to the gate of the second NMOS 26 connected to the drain of the fourth PMOS 24, the operating current of the fourth PMOS 24 is the second Depending on the physical size of the NMOS 26, it is suppressed to a low level.
As a result, the output transistor 21 becomes conductive, a current flows through the first resistor 8 to cause a voltage drop, and the voltage across the first resistor 8 changes from the so-called substrate potential of the second PMOS 22 to a threshold. Since the voltage increases to near the voltage, the second PMOS 22 becomes conductive. Since the gate voltage of the output transistor 21 is held at the negative voltage VDD due to the conduction of the second PMOS 22, the output transistor 21 is turned off and an excessive current output is avoided, thereby protecting the circuit. It is supposed to be.
[0021]
FIG. 3 shows the output characteristics of the constant voltage regulator having the above-described configuration. According to FIG. 3, when an output current exceeding a predetermined value is obtained, the output voltage decreases. Finally, it can be confirmed that the output voltage becomes zero and the circuit protection is surely achieved.
[0022]
【The invention's effect】
As described above, according to the present invention, in the short-circuit protection circuit, the overcurrent detection CMOS transistor is connected to the semiconductor substrate serving as the base of the integrated circuit using the depletion CMOS transistor. Based on the same semiconductor substrate when integrating the short circuit protection circuit in the constant voltage regulator that stabilizes the positive voltage and when integrating the short circuit protection circuit in the constant voltage regulator that stabilizes the negative voltage Therefore, it is not necessary to change the basic circuit configuration and the manufacturing process depending on the polarity of the voltage to be stabilized, and the integrated circuit can be manufactured by a relatively simple circuit configuration and manufacturing process regardless of the polarity of the voltage. The short circuit protection circuit can be provided.
In particular, since the depletion transistor CMOS transistor is connected to the drain side of the overcurrent detection enhancement CMOS transistor, the operation current can be stabilized as compared with the conventional case during the short-circuit protection operation. It plays.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first circuit configuration example of a constant voltage regulator having a short circuit protection circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a second circuit configuration example of a constant voltage regulator having a short circuit protection circuit according to an embodiment of the present invention.
FIG. 3 is a characteristic diagram showing output characteristics of the constant voltage regulator in the embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration example of a constant voltage regulator having a conventional short circuit protection circuit.
[Explanation of symbols]
1... Output transistor (first circuit configuration example)
4 ... Fourth N-channel enhancement CMOS transistor (first circuit configuration example)
6: Second P-channel depletion CMOS transistor (first circuit configuration example)
7. Error amplifier
21 ... Output transistor (second circuit configuration example)
24. Fourth P-channel enhancement CMOS transistor (second circuit configuration example)
26: Second N-channel depletion CMOS transistor (second circuit configuration example)

Claims

An output transistor based on an N-channel enhancement CMOS transistor is connected in series between an input terminal to which the regulated voltage is applied and an output terminal from which the stabilized voltage is output, and feedback according to the output voltage at the output terminal. A short circuit protection circuit in a constant voltage regulator configured to control an operation of the output transistor by comparing a voltage with a predetermined reference voltage and integrated in an N-type semiconductor substrate;
A second N-channel enhancement CMOS transistor having a source connected to the source of the output transistor and a drain connected to the gate of the output transistor;
The source is held at a common potential, the drain is connected to the input terminal via a first resistor, and the connection point between the first resistor and the drain is connected to the second N-channel enhancement CMOS transistor. A first P-channel enhancement CMOS transistor connected to the gate;
A third N-channel enhancement CMOS transistor having a source connected to the input terminal, a drain connected to the output terminal via a second resistor, and a gate connected to the gate of the output transistor;
A source is connected to a connection point between the drain of the third N-channel enhancement CMOS transistor and the second resistor, and a gate is connected to a connection point between the second resistor and the output terminal. 4 N-channel enhancement CMOS transistors;
A second P-channel depletion CMOS transistor whose drain is connected to the gate of the first P-channel enhancement CMOS transistor and the drain of the fourth N-channel enhancement CMOS transistor, while the source and gate are held at a common potential When,
A short-circuit protection circuit comprising:

A plurality of voltage dividing resistors are connected in series between the output terminal and the common potential, and a divided voltage at a predetermined connection point of the plurality of voltage dividing resistors is used as a feedback voltage.
An error amplifier is provided, and a predetermined reference voltage is applied to the non-inverting input terminal of the error amplifier and the feedback voltage is applied to the inverting input terminal, while the output terminal of the error amplifier is connected to the gate of the output transistor. The short circuit protection circuit according to claim 1 , wherein the short circuit protection circuit is connected.

An output transistor based on a P-channel enhancement CMOS transistor is connected in series between an input terminal to which the regulated voltage is applied and an output terminal from which the stabilized voltage is output, and feedback according to the output voltage at the output terminal. A short circuit protection circuit in a constant voltage regulator configured to control an operation of the output transistor by comparing a voltage with a predetermined reference voltage and integrated in a P-type semiconductor substrate,
A second P-channel enhancement CMOS transistor having a source connected to the source of the output transistor and a drain connected to the gate of the output transistor;
The source is held at a common potential, the drain is connected to the input terminal via a first resistor, and the connection point between the first resistor and the drain is connected to the second P-channel enhancement CMOS transistor. A first N-channel enhancement CMOS transistor connected to the gate;
A third P-channel enhancement CMOS transistor having a source connected to the input terminal, a drain connected to the output terminal via a second resistor, and a gate connected to the gate of the output transistor;
A source is connected to a connection point between the drain of the third P-channel enhancement CMOS transistor and the second resistor, and a gate is connected to a connection point between the second resistor and the output terminal. 4 P-channel enhancement CMOS transistors;
A second N-channel depletion CMOS transistor whose drain is connected to the gate of the first N-channel enhancement CMOS transistor and the drain of the fourth P-channel enhancement CMOS transistor, while the source and gate are held at a common potential When,
A short-circuit protection circuit comprising:

A plurality of voltage dividing resistors are connected in series between the output terminal and the common potential, and a divided voltage at a predetermined connection point of the plurality of voltage dividing resistors is used as a feedback voltage.
An error amplifier is provided, and a predetermined reference voltage is applied to the inverting input terminal of the error amplifier, and the feedback voltage is applied to the non-inverting input terminal, while the output terminal of the error amplifier is connected to the gate of the output transistor. The short circuit protection circuit according to claim 3 , wherein the short circuit protection circuit is connected.