JP3972872B2 - Tape carrier for semiconductor device and manufacturing method thereof - Google Patents
Tape carrier for semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP3972872B2 JP3972872B2 JP2003194748A JP2003194748A JP3972872B2 JP 3972872 B2 JP3972872 B2 JP 3972872B2 JP 2003194748 A JP2003194748 A JP 2003194748A JP 2003194748 A JP2003194748 A JP 2003194748A JP 3972872 B2 JP3972872 B2 JP 3972872B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- base material
- tape carrier
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000463 material Substances 0.000 claims description 46
- 239000004020 conductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 18
- 238000003825 pressing Methods 0.000 claims description 12
- 230000001050 lubricating effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 6
- 238000007788 roughening Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置用テープキャリアおよびその製造方法に係り、特に、配線パターンをフォトリソ工程ではなく転写型を用いて形成する半導体装置用テープキャリアおよびその製造方法に関する。
【0002】
【従来の技術】
従来のプリント基板は、一般的にフォトリソ工程により配線パターンが形成されてきた。すなわち、基材表面の導体層上に露光現象によりレジストパターンを形成し、これをマスクとしてウェットエッチングにより導体層に配線パターンを形成する方式である。
【0003】
しかし、半導体装置用テープキャリアでは、実装の高密度化により配線幅、間隔も狭くなってきており、フォトリソ工程を用いた従来方式では安定的に配線を形成することが困難となってきた。
【0004】
これを補う方法として、型を転写することによって配線パターンを形成する方法が提案されている(例えば、特許文献1参照)。これは、型によって基材表面の配線領域のみを化学的に変性させて、その変性させた領域に配線を形成するものである。具体的には、図3に示すように、突起部5からなる配線用パターンが形成された型(スタンパ)1の突起部5に、基材2の表層を変性させる物質を塗布し(a)、このスタンパ1の突起部5を基材2の表面に接触させて変性物質を付着させ(b)、これにより化学的に変性した変性層3のパターンを基材2の表面に形成する(c)。ここで変性物質としては、例えば無電解めっきの触媒を用いる。この後に、機能性材料、例えば銅めっきなどの導電層4を変性層3の上に積み上げて配線パターンを形成して、パターン形成体を完成する(d)。
【0005】
また、同様に型を転写する方法であるが、型を押し込むことによって配線パターンを形成する方法も提案されている(例えば、特許文献2参照)。具体的には、図4に示すように、配線パターンにしたがって形成された突起部5を有するスタンパ1を用意し(a)、基材2の表面にシート状体6を配置して構成した積層体に、離型シート7を介在させてスタンパ1を押し込み(b)、これにより転写溝である配線用パターン溝8を形成するとともに積層体を一体化し(c)、その配線用パターン溝8に導体9を埋め込んで配線を形成する方法である(d)。
【0006】
【特許文献1】
特開2002−184752号公報(図1)
【0007】
【特許文献2】
特開2001−230526号公報(図1、図2)
【0008】
【発明が解決しようとする課題】
しかし、特許文献1に記載されたものでは、型を接触させて表面を変性させることにより配線パターンを形成するので、基材との接着強度が高いが、断面積の大きな配線パターンを一度に形成することができない。したがって変性層上に機能性材料を別個に積み上げて付着させる必要があった。その結果、プロセスが複雑になるという欠点があった。
【0009】
また、特許文献2に記載されたものでは、配線用パターン溝を直接転写するので、断面積の大きな配線パターンを形成できるが、配線用パターン溝の形成と同時に積層体を一体化させているため、シート状体を加熱する必要がありプロセスが複雑になるという欠点があった。また、配線形成には導電性の樹脂、あるいは銅めっきなどを、基材に形成した配線用パターン溝に埋め込む形を取っているが、積層体は表面が平滑であるため、導電性の物質あるいは銅めっきとの接着強度が弱く、配線が積層体から脱落するおそれがあった。さらに、積層体に対する型離れを良くするために、積層体とは別体の離型シートを介在させる必要があった。
【0010】
本発明の課題は、スタンパを基材に押し込んで配線パターンを形成する方式において、上述した従来技術の問題点を解消して、簡単なプロセスで、断面積の大きな配線パターンを一度に形成することが可能な半導体装置用テープキャリアを提供することにある。また本発明の課題は、導体と基材との密着性が良好な半導体装置用テープキャリアを提供することにある。また、本発明の課題は、離型シートを介在させることなく基材に対する型離れが容易な半導体装置用テープキャリアを提供することにある。また、本発明の課題は、信頼性の高い配線パターンを得ることが可能な半導体装置用テープキャリアの製造方法を提供することにある。
【0011】
【課題を解決するための手段】
第1の発明は、一体化した基材に、突起部の凸面が粗化された前記突起部からなる配線用パターンが形成された型を押圧して、前記基材上に配線用パターン溝を転写し、前記配線用パターン溝に導体を設けて配線を形成することにより得られる半導体装置用テープキャリアであって、前記基材上に配線用パターン溝を転写したときに、配線用パターン溝の溝底部が粗化されるようになっていることを特徴とする半導体装置用テープキャリアである。ここで一体化した基材とは、型による押圧前に既に一体化されているものをいい、単層体又は積層体で構成されており、積層体の場合には、押圧時にはじめて一体化されるものではなく、押圧時には既に一体化されているものである。また、導電性の材料を充填させることにより、あるいはメッキすることにより、配線用パターン溝に導体を設けて配線を形成することができる。
【0012】
型を押圧して基材上に配線用パターン溝を直接転写するので、型を接触させて表面を変性させるものと比べて、断面積の大きな配線パターンを一度に形成することができる。また既に一体化している基材上に配線用パターン溝を転写するプロセスだけなので、同時に積層体を一体化させるものと比べて、プロセスが単純である。
【0014】
また、型に形成された凸状の配線用パターンの凸面が粗化されていると、基材と配線用パターン溝に設けられる導体との密着性が良好となる。
【0015】
第2の発明は、第1の発明において、前記型の基材に接触する面が潤滑性の皮膜で覆われている半導体装置用テープキャリアである。
【0016】
型の基材に接触する面が潤滑性の皮膜で覆われていると、基材からの型離れが容易となる。
【0017】
第3の発明は、一体化した基材に、凸面を粗化した突起部からなる配線用パターンが形成された型を押圧して、前記基材上に溝底部が粗化された配線用パターン溝を転写する工程と、前記配線用パターン溝に導電性の材料を充填して配線を形成する工程と、を含むことを特徴とする半導体装置用テープキャリアの製造方法半導体装置用テープキャリアの製造方法である。
【0018】
導電性材料と基材に転写された配線用パターン溝との密着性が良好となるので、信頼性の高い半導体装置用テープキャリアを製造することができる。
【0019】
【発明の実施の形態】
以下に本発明の実施の形態を説明する。実施の形態では型(スタンパ)を基材に押し込んで配線パターンを形成する方式を採用している。
【0020】
図2は、そのスタンパの製造方法の一例を示す工程図である。スタンパ用の基材19としては、表面に粗化面22を有するものを用いる(a)。このとき粗化面22の形成方法は化学的処理でも、機械的処理でもよく、均一に処理できるものが望ましい。次に、スタンパ用の基材19の表面の配線パターンに相当する部分にレジスト膜23をフォトリソなどのプロセスにより形成する(b)。プラズマなどのドライエッチング手法により溝加工を行って、突起部21からなる配線用パターンを有するスタンパ20を作製する(c)。最後にレジスト膜23を除去し、突起部21からなる配線用パターンの突起部21の凸面が粗化されて粗化面22となっているスタンパ20が完成する(d)。
【0021】
ここでスタンパ材質としてはSi、レジスト膜としてはSiO2、エッチングガスにはSF6などの組合わせが考えられるが、その他の組合わせでもよい。また、スタンパ20に形成された突起部21の粗化面22の表面粗さ(粗化)はRa=0.2〜5.0μmとするのが好ましい。粗化が不足した状態では、基材と導体との密着力が十分取れず、後述する導体が基材から剥離する可能性がある。また、粗化が過度になった粗化面22では配線表面の平坦度を阻害することになる。したがって、上記粗化の範囲が適正範囲となる。
【0022】
図1は、上記のように作製されたスタンパ20(a)を用いて、半導体装置用テープキャリアなどの実装基板を製造する方法を示す工程図である。スタンパ20に設けた突起部21からなる配線パターンを、基材11上の配線パターン形成予定領域に押圧する(b)。ここで、基材11は単層体である。例えば高耐熱性、且つ熱硬化性の樹脂、より具体的にはポリイミド樹脂等が考えられるが、Bステージの半硬化状態の材料を用いれば加圧力が少なくても良くなり、成形が容易になる。なお、基材11は積層体であってもよいが、その場合、一体化したものを用いる。
【0023】
スタンパ20の押圧により、基材11上に配線用パターン溝12を形成する(c)。スタンパ20の押圧後には配線用パターン溝12の溝底部としての溝底面に粗化面13が転写される。スタンパ20を基材11から離した後、この配線用パターン溝12内に導体として、導電性ペーストなどの導電性の材料15を充填することによって配線が形成され、実装基板が完成する(d)。
【0024】
上述した実施の形態によれば、既に一体化されている基材にスタンパを押圧するだけで、この押圧で基材を一体化することまでを要求しないので、基材などを加熱する必要がなく、したがって積層体を一体化させるときに同時に配線用パターン溝を転写するものと比べて、プロセスを単純化できる。また、スタンパを用いて基材上に配線用パターン溝を押圧により直接転写するので、スタンパを基材に接触させて表面を変性させるものと比べて、断面積の大きな配線パターンを基材に一度に形成することができる。また、スタンパに形成された突起部の凸面が粗化されており、突起部によって形成される配線用パターン溝の溝底面が粗化されるので、導電性材料と基材に転写された配線用パターン溝との密着性が良好となり、導電性の物質が配線が基材から脱落するおそれがなくなる。導電性材料と基材に転写された配線用パターン溝との密着性が良好となり、信頼性の高い半導体装置用テープキャリアを製造することができる。
【0025】
なお、上述した実施の形態では、配線用パターン溝の形成時に基材11とスタンパ20が密着する場合があり、特に連続的な製品製作時には基材に対する型離れが悪くなり、良好な製品形状が得られないおそれがある。そこで、スタンパ20は、配線用パターン溝形成後に容易に剥離できることが必要となる。したがって、スタンパ20の少なくとも基材11と接触する面に、潤滑性に富む皮膜を形成するとよい。このように、基材11に対する型離れを良くするために、離型材としてスタンパ20に表面加工して皮膜を形成するので、押圧時に第3の部材である離型シートを介在させる必要がなくなり、また押圧後に離型シートを剥がす必要もなくなる。したがって、より良好な加工が可能となり、良好な製品形状が得られる。潤滑性に富む皮膜としては、例えば、テフロン(登録商標)、DLC(Diamond Like Carbon)、TiN、Si3N4、TiCなどがよく、これらからなる皮膜を基材と接触するスタンパ面に表面加工して設けるとよい。
【0026】
【発明の効果】
本発明の半導体装置用テープキャリアによれば、簡単なプロセスで、断面積の大きな高い配線パターンを一度に形成することができる。また、導体と基材との密着性を良好にでき、信頼性を向上できる。また、離型シートを介在させることなく、基材に対する型離れを容易に行うことができる。また、半導体装置用テープキャリアの製造方法によれば、信頼性の高い配線パターンを得ることができる。
【図面の簡単な説明】
【図1】第1の実施の形態による半導体装置用テープキャリアの製造方法を示す工程図である。
【図2】第2の実施の形態による半導体装置用テープキャリアの製造方法を示す工程図である。
【図3】従来例によるパターン形成体の製造方法を示す工程図である。
【図4】他の従来例による実装基板の製造方法を示す工程図である。
【符号の説明】
11 基材
12 配線パターン溝
13 溝底部の粗化面
15 導体
20 スタンパ(型)
21 突起部
22 突起部の粗化面[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a tape carrier for a semiconductor device and a method for manufacturing the same, and more particularly to a tape carrier for a semiconductor device in which a wiring pattern is formed using a transfer mold instead of a photolithography process and a method for manufacturing the same.
[0002]
[Prior art]
Conventional printed circuit boards generally have a wiring pattern formed by a photolithography process. That is, a resist pattern is formed on the conductor layer on the surface of the substrate by an exposure phenomenon, and a wiring pattern is formed on the conductor layer by wet etching using this as a mask.
[0003]
However, in the tape carrier for semiconductor devices, the wiring width and interval are becoming narrower due to the higher mounting density, and it has become difficult to stably form the wiring by the conventional method using the photolithography process.
[0004]
As a method for compensating for this, a method of forming a wiring pattern by transferring a mold has been proposed (for example, see Patent Document 1). In this method, only the wiring region on the surface of the base material is chemically modified by a mold, and wiring is formed in the modified region. Specifically, as shown in FIG. 3, a substance that modifies the surface layer of the substrate 2 is applied to the
[0005]
Similarly, as a method of transferring a mold, a method of forming a wiring pattern by pushing the mold is also proposed (see, for example, Patent Document 2). Specifically, as shown in FIG. 4, a stamper 1 having
[0006]
[Patent Document 1]
Japanese Patent Laying-Open No. 2002-184752 (FIG. 1)
[0007]
[Patent Document 2]
JP 2001-230526 A (FIGS. 1 and 2)
[0008]
[Problems to be solved by the invention]
However, in the one described in Patent Document 1, since the wiring pattern is formed by bringing the mold into contact with the surface to modify the surface, the wiring pattern having a large cross-sectional area is formed at a time although the adhesive strength with the base material is high. Can not do it. Therefore, it was necessary to deposit the functional material separately on the modified layer. As a result, the process is complicated.
[0009]
In addition, since the wiring pattern groove is directly transferred in the one described in Patent Document 2, a wiring pattern having a large cross-sectional area can be formed. However, since the laminated body is integrated at the same time as the wiring pattern groove is formed. The sheet-like body has to be heated and the process becomes complicated. The wiring is formed by embedding a conductive resin or copper plating in a wiring pattern groove formed on the base material. However, since the laminate has a smooth surface, the conductive material or Adhesive strength with copper plating was weak, and there was a possibility that the wiring might fall off the laminate. Furthermore, in order to improve mold release from the laminate, it is necessary to interpose a release sheet separate from the laminate.
[0010]
An object of the present invention is to form a wiring pattern having a large cross-sectional area at a time in a simple process by solving the above-mentioned problems of the prior art in a method of forming a wiring pattern by pushing a stamper into a substrate. An object of the present invention is to provide a tape carrier for semiconductor devices. Moreover, the subject of this invention is providing the tape carrier for semiconductor devices with favorable adhesiveness of a conductor and a base material. Moreover, the subject of this invention is providing the tape carrier for semiconductor devices with which mold release with respect to a base material is easy, without interposing a release sheet. Moreover, the subject of this invention is providing the manufacturing method of the tape carrier for semiconductor devices which can obtain a highly reliable wiring pattern.
[0011]
[Means for Solving the Problems]
According to a first aspect of the present invention, a wiring pattern groove is formed on the base material by pressing a mold in which a wiring pattern composed of the protrusions with the convex surfaces of the protrusions roughened is pressed on the integrated base material. A tape carrier for a semiconductor device obtained by transferring and forming a wiring by providing a conductor in the wiring pattern groove, and when the wiring pattern groove is transferred onto the substrate, the wiring pattern groove A tape carrier for a semiconductor device, characterized in that a groove bottom is roughened . The base material integrated here means one that has already been integrated before pressing with a mold, and is composed of a single layer body or a multilayer body. They are not integrated, but are already integrated when pressed. Further, by filling a conductive material or by plating, a conductor can be provided in the wiring pattern groove to form a wiring.
[0012]
Since the pattern groove for wiring is directly transferred onto the substrate by pressing the mold, a wiring pattern having a large cross-sectional area can be formed at a time as compared with the case where the surface is modified by contacting the mold. Further, since only the process of transferring the wiring pattern groove onto the already integrated base material is performed, the process is simpler than that in which the laminated body is integrated at the same time.
[0014]
Further, when the convex surface of the convex wiring pattern formed on the mold is roughened, the adhesion between the substrate and the conductor provided in the wiring pattern groove is improved.
[0015]
A second invention is the tape carrier for a semiconductor device according to the first invention, wherein a surface that contacts the base material of the mold is covered with a lubricating film.
[0016]
When the surface of the mold that comes into contact with the base material is covered with a lubricating film, it is easy to separate the mold from the base material.
[0017]
According to a third aspect of the present invention, there is provided a wiring pattern in which a groove bottom portion is roughened on the base material by pressing a mold in which a wiring pattern made of a protrusion having a roughened convex surface is formed on an integrated base material. A method of manufacturing a tape carrier for a semiconductor device, comprising: a step of transferring a groove; and a step of forming a wiring by filling the wiring pattern groove with a conductive material. Is the method.
[0018]
Since the adhesion between the conductive material and the wiring pattern groove transferred to the base material is improved, a highly reliable tape carrier for a semiconductor device can be manufactured.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below. In the embodiment, a method is employed in which a wiring pattern is formed by pressing a mold (stamper) into a base material.
[0020]
FIG. 2 is a process diagram showing an example of the stamper manufacturing method. As the
[0021]
Here, Si can be used as the stamper material, SiO 2 can be used as the resist film, and SF 6 can be used as the etching gas, but other combinations may be used. The surface roughness (roughening) of the roughened
[0022]
FIG. 1 is a process diagram showing a method of manufacturing a mounting substrate such as a tape carrier for a semiconductor device using the stamper 20 (a) manufactured as described above. A wiring pattern composed of the
[0023]
By pressing the
[0024]
According to the above-described embodiment, it is not necessary to press the stamper against the already integrated base material, and it is not necessary to integrate the base material by this pressing, so there is no need to heat the base material or the like. Therefore, the process can be simplified as compared with the case where the wiring pattern groove is simultaneously transferred when the laminated body is integrated. Also, since the wiring pattern groove is directly transferred onto the substrate by pressing using a stamper, a wiring pattern having a large cross-sectional area is once applied to the substrate as compared with the case where the stamper is brought into contact with the substrate to modify the surface. Can be formed. Also, the convex surface of the protrusion formed on the stamper is roughened, and the groove bottom surface of the wiring pattern groove formed by the protrusion is roughened, so that the wiring material transferred to the conductive material and the base material is used. Adhesiveness with the pattern groove is improved, and there is no possibility that the conductive substance is detached from the base material. Adhesiveness between the conductive material and the wiring pattern groove transferred to the base material is improved, and a highly reliable tape carrier for a semiconductor device can be manufactured.
[0025]
In the embodiment described above, the
[0026]
【The invention's effect】
According to the tape carrier for a semiconductor device of the present invention, a wiring pattern having a large cross-sectional area can be formed at a time by a simple process. Further, the adhesion between the conductor and the substrate can be improved, and the reliability can be improved. Moreover, mold release with respect to a base material can be performed easily without interposing a release sheet. Moreover, according to the manufacturing method of the tape carrier for semiconductor devices, a highly reliable wiring pattern can be obtained.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device tape carrier according to a first embodiment;
FIG. 2 is a process diagram showing a method for manufacturing a semiconductor device tape carrier according to a second embodiment;
FIG. 3 is a process diagram showing a method of manufacturing a pattern forming body according to a conventional example.
FIG. 4 is a process diagram showing a method of manufacturing a mounting board according to another conventional example.
[Explanation of symbols]
DESCRIPTION OF
21
Claims (3)
前記配線用パターン溝に導電性の材料を充填して配線を形成する工程と、
を含むことを特徴とする半導体装置用テープキャリアの製造方法。A step of pressing a mold on which a wiring pattern made of a projection having a roughened convex surface is formed on an integrated base material to transfer a wiring pattern groove having a roughened groove bottom on the base material; ,
Forming a wiring by filling the wiring pattern groove with a conductive material; and
A method for producing a tape carrier for a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003194748A JP3972872B2 (en) | 2003-07-10 | 2003-07-10 | Tape carrier for semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003194748A JP3972872B2 (en) | 2003-07-10 | 2003-07-10 | Tape carrier for semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005032892A JP2005032892A (en) | 2005-02-03 |
| JP3972872B2 true JP3972872B2 (en) | 2007-09-05 |
Family
ID=34205802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003194748A Expired - Fee Related JP3972872B2 (en) | 2003-07-10 | 2003-07-10 | Tape carrier for semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3972872B2 (en) |
-
2003
- 2003-07-10 JP JP2003194748A patent/JP3972872B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005032892A (en) | 2005-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100703612B1 (en) | Release layer transfer film and laminated film | |
| JP4555852B2 (en) | Circuit board manufacturing method | |
| JP4558776B2 (en) | Circuit board manufacturing method | |
| KR101063454B1 (en) | Printed Circuit Board Manufacturing Method | |
| JP2008300819A (en) | Printed circuit board and method for manufacturing the same | |
| US20120255764A1 (en) | Printed circuit board and manufacturing method thereof | |
| JP5177855B2 (en) | Wiring board manufacturing method | |
| JP3972872B2 (en) | Tape carrier for semiconductor device and manufacturing method thereof | |
| KR100999922B1 (en) | Printed circuit board and manufacturing method thereof | |
| JP3631184B2 (en) | Method for manufacturing printed wiring board | |
| JP2002353597A (en) | Metal transfer sheet, method for manufacturing the same, and printed circuit board | |
| JP2002185139A (en) | Printed wiring board and its manufacturing method | |
| JP2001127409A (en) | Plating transfer original plate, method of manufacturing the same, and method of manufacturing electronic component using the same | |
| JP4742409B2 (en) | Method for manufacturing printed wiring board | |
| JP3755333B2 (en) | Fine pattern manufacturing method and printed wiring board using the same | |
| JP2006093303A (en) | Printed wiring board and manufacturing method thereof | |
| US20160381793A1 (en) | Wiring board and method for manufacturing the same | |
| JP2542416B2 (en) | Manufacturing method of mold circuit board | |
| JPH0821776B2 (en) | Double-sided circuit board manufacturing method | |
| JP4691765B2 (en) | Method for manufacturing printed wiring board | |
| JP2002100851A (en) | Manufacturing method of printed wiring board | |
| KR20090095367A (en) | Pattern manufacturing method of semiconductor substrate | |
| KR100925762B1 (en) | Imprint method | |
| JP2004072028A (en) | Manufacturing method of wiring board with protruding electrodes | |
| JP2004179341A (en) | Method for manufacturing printed wiring material |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050826 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070420 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070420 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140622 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |