JP3973812B2

JP3973812B2 - アナログ分周回路

Info

Publication number: JP3973812B2
Application number: JP33692099A
Authority: JP
Inventors: 敏夫堀
Original assignee: インターニックス株式会社
Priority date: 1999-11-29
Filing date: 1999-11-29
Publication date: 2007-09-12
Anticipated expiration: 2019-11-29
Also published as: JP2001156624A

Description

【０００１】
【発明の属する技術分野】
本発明はアナログ分周回路、特に正弦波や三角波などのアナログ信号の周波数を分周するアナログ分周回路に関する。
【０００２】
【従来の技術】
従来のアナログ分周回路は、例えば図９に示され、可変抵抗器１０と、基準周波数発振器１１と、分周器１２と、位相検波器１３と、ループフィルタ１４と、電圧制御発振器１５により構成されている。
【０００３】
図９において、基準周波数発振器１１から出力された基準周波数ｆ_rのアナログ信号は、分周器１２に入力して上記基準周波数ｆ_rが所定の分周比１／Ｎで分周され、周波数ｆ_r×１／Ｎのアナログ信号が位相検波器１３に入力する。
【０００４】
また、位相検波器１３には、電圧制御発振器１５から出力された周波数ｆ₀のアナログ信号が入力する。
【０００５】
これにより、位相検波器１３からは、分周器１２と電圧制御発振器１５からの入力信号の位相差に比例する誤差信号が出力され、誤差信号は、ループフィルタ１４で高周波が除去され、高周波が除去された誤差信号の電圧ｖ_cが電圧制御発振器１５の制御電圧となる。
【０００６】
即ち、電圧制御発振器１５の入力電圧ｖ_cの電圧が変化すると、位相検波器１３からの誤差信号が小さくなる方向にｆ₀が変化し、ｆ₀がｆ_r×１／Ｎに一致するようになる。
【０００７】
これにより、電圧制御発振器１５の出力端子ＯＵＴからは、基準周波数ｆ_rを所定の分周比１／Ｎで分周した周波数ｆ₀＝ｆ_r×１／Ｎのアナログ信号、例えば正弦波が得られる。
【０００８】
【発明が解決しようとする課題】
【０００９】
上記従来のアナログ分周回路において、可変抵抗器１０を動作させることにより、ｆ１、ｆ２、ｆ３（図１０（Ａ））と分周器１２（図９）からの出力周波数ｆ_r×１／Ｎを変化させたとする。
【００１０】
この場合、電圧制御発振器１５の発振周波数ｆ₀は、位相検波器１３からの誤差信号が小さくなる方向に変化し、ｆ₀は、上記変化するｆ_r×１／Ｎにも追従して一致する筈である。
【００１１】
しかし、図９に示す従来のアナログ分周回路では、位相検波器１３からの誤差信号をループフィルタ１４に入力して高周波を除去するようになっている。
【００１２】
ところが、このループフィルタ１４は、積分回路を使用しており、そのため、ループフィルタ１４から出力された誤差信号の波形は、図１０（Ｂ）示すようになる。
【００１３】
そのため、従来のアナログ分周回路においては、セットリング時間が例えばｔ１、ｔ２だけ遅れ（図１０（Ｂ））、電圧制御発振器１５（図９）の発振周波数ｆ₀としては、例えばｆ１とｆ３しか使用できないことになる。
【００１４】
従って、従来のアナログ分周回路は（図９）、高速セットリング応答をしなければならない通信回路には適用できないという課題がある。
【００１５】
本発明の目的は、高速セットリング応答を可能にすることにより、通信回路に適用できるアナログ分周回路を提供する。
【００１６】
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明は、基準アナログ信号発振器１、５からのアナログ信号を第１位相シフト網２Aと第２位相シフト網３Aに入力して互いに位相が９０°シフトしたアナログ信号を出力し、第１位相シフト網２Ａからのアナログ信号に基づいてそれを所定のレベルにオフセットしたアナログ・オフセット波を、第２位相シフト網３Ａからにアナログ信号に基づいて基準アナログ信号の周波数を所定の分周比１／Ｎで分周した周波数のデジタル分周波をそれぞれ出力し、アナログ・オフセット波とデジタル分周波を乗算して基準アナログ信号の周波数を所定の分周比で分周した周波数のアナログ信号を出力することを特徴とするアナログ分周回路を提供する。
【００１８】
上記本発明の構成によれば、従来のアナログ分周回路（図９）と異なり、ループフィルタ１４が使用されていないので、セットリング時間が遅れるといった問題は無くなり、高速セットリング応答が可能となり、そのため通信回路に適用できるアナログ分周回路が提供される。
【００１９】
【発明の実施の形態】
【００２０】
以下、本発明を実施の形態により添付図面を参照して説明する。
【００２１】
図１は本発明の第１実施形態を示す図である。
【００２２】
図１に示すアナログ分周回路は、基準正弦波発振器１と、第１位相シフト網２Ａと、クランプ回路２Ｂと、平方根算出回路２Ｃと、第２位相シフト網３Ａと、コンパレータ３Ｄと、デジタル分周器３Ｅと、掛算器４により構成されている。
【００２３】
正弦波発振器１は、一定の周波数を有する正弦波を基準アナログ信号として発振する発振器である。
【００２４】
第１位相シフト網２Ａと第２位相シフト網３Ａは、基準正弦波発振器１から入力された正弦波の位相をシフトし、例えば互いに位相が９０°シフトした正弦波（ＳＩＮ波（図２（Ａ））とＣＯＳ波（図２（Ｄ））を出力する。
【００２５】
クランプ回路２Ｂは、第１位相シフト網２Ａから入力されたＳＩＮ波（図２（Ａ））の下端を一定の電位に固定することにより、所定のレベルにオフセットしアナログ・オフセット波を（図２（Ｂ））を出力する。
【００２６】
平方根算出回路２Ｃは、前段のクランプ回路２Ｂから出力されたアナログ・オフセット波の平方根を算出し、平方根波を出力する（図２（Ｃ））。
【００２７】
これにより、後述する掛算器４が、平方根波と（図２（Ｃ））デジタル分周波を（図２（Ｆ））乗算することにより、基準正弦波の周波数を分周比１／２で分周した周波数の正弦波を（図２（Ｇ））確実に出力できるようになっている。
【００２８】
コンパレータ３Ｄは、弱いヒステリシス特性を持ちノイズに対する安定性を確保したコンパレータであって、前段の第２位相シフト網３Ａから入力されたＣＯＳ波（図２（Ｄ））の電圧を基準電圧と比較し、ＣＯＳ波の正の部分に対応したデジタル波（図２（Ｅ））を出力することにより、基準正弦波の周波数を検出する。
【００２９】
デジタル分周器３Ｅは、例えば分周比１／２を有し、前段のコンパレータ３Ｄから入力されたデジタル波（図２（Ｅ））をこの分周比１／２で分周する。
【００３０】
これにより、基準正弦波の周波数（図２（Ｅ））の１／２の周波数（図２（Ｆ））を有するデジタル分周波が出力される。
【００３１】
掛算器４は、既述した平方根算出回路２Ｃから出力されたＳＩＮ波の平方根波（図２（Ｃ））と、上記デジタル分周器３Ｅから出力されたデジタル分周波（図２（Ｆ））を乗算することにより、基準正弦波の周波数（図２（Ｅ））を分周比１／２で分周した周波数の正弦波（図２（Ｇ））を出力する。
【００３２】
換言すれば、基準正弦波発振器１から出力された正弦波の周期３６０°（図２（Ｅ））の２倍の周期７２０°（図２（Ｆ））を有する正弦波が（図２（Ｇ））出力される。
【００３３】
以下、上記構成を有する本発明の動作を説明する。
【００３４】
先ず、基準正弦波発振器１から出力された正弦波は、第１位相シフト網２Ａと第２位相シフト網３Ａに入力し、互いに位相が９０°シフトした正弦波（図２（Ａ）と図２（Ｄ））が出力される。
【００３５】
第１位相シフト網２Ａから出力された正弦波は（図２（Ａ））、クランプ回路２Ｂに入力して所定のレベルにオフセットされたアナログ・オフセット波が出力され（図２（Ｂ））、アナログ・オフセット波は平方根算出回路２Ｃに入力して平方根波が出力され、この平方根波は（図２（Ｃ））、掛算器４に入力される。
【００３６】
この第１位相シフト網２Ａからの正弦波（図２（Ａ））に基づいた動作の流れ
は、図２の矢印（１）、（２）、（３）に示されている。
【００３７】
一方、第２位相シフト網３Ａから出力された正弦波は（図２（Ｄ））、コンパレータ３Ｄに入力して基準正弦波の周波数に等しい周波数のデジタル波が出力され（図２（Ｅ））、デジタル波はデジタル分周器３Ｅに入力して１／２分周されたデジタル分周波が出力され、このデジタル分周波は（図２（Ｆ））、掛算器４に入力される。
【００３８】
この第２位相シフト網３Ａからの正弦波（図２（Ｄ））に基づいた動作の流れは、図２の矢印（４）、（５）、（６）に示されている。
【００３９】
そして、掛算器４（図１）においては、上記平方根波（図２（Ｃ））とデジタル分周波（図２（Ｆ））が乗算されることにより、基準正弦波の周波数（図２（Ｅ））を分周比１／２で分周した周波数（図２（Ｆ））を有する正弦波が（図２（Ｇ））出力される（図２の矢印（７））。
【００４０】
図３は本発明の第２実施形態を示す図であり、図１と異なるのは、掛算器４の代わりに第１アナログ・スイッチ２Ｆと第２アナログ・スイッチ３Ｆが設けられている点である。
【００４１】
これにより、第１アナログ・スイッチ２Ｆと第２アナログ・スイッチ３Ｆからは、互いに位相が９０°シフトし基準正弦波の周波数を所定の分周比１／２で分周した周波数の正弦波が出力される（図４（Ｇ）、図４（Ｌ））。
【００４２】
即ち、図１がモノタイプとすれば、図３はステレオタイプであって、位相が９０°だけシフトした同様のアナログ分周波が２つ出力される（図４（Ｇ）、図４（Ｌ））。
【００４３】
図３において、第１位相シフト網２Ａの出力側に接続されているクランプ回路２Ｂと、その後段の平方根算出回路２Ｃ、及び第２位相シフト網３Ａの出力側に接続されているコンパレータ３Ｄと、その後段のデジタル分周器３Ｅについては、図１の場合と同様である。
【００４４】
そして、平方根算出回路２Ｃから出力された平方根波と（図４（Ｃ））、デジタル分周器３Ｅから出力されたデジタル分周波が（図４（Ｆ））、第１アナログ・スイッチ２Ｆに入力することにより、両者が乗算され（図４の矢印（３）、（６））、第１アナログ・スイッチ２Ｆからは、基準正弦波の周波数を分周比１／２で分周した周波数の正弦波が（図４（Ｇ））出力される（図４の矢印（７））。
【００４５】
このように、第１位相シフト網２Ａからの正弦波に基づくアナログ・オフセット波の平方根波と、第２位相シフト網３Ａからの正弦波に基づくデジタル分周波を乗算することにより、基準正弦波の周波数を分周比１／２で分周した周波数の正弦波が（図４（Ｇ））出力されるまでの動作は、図１の場合と全く同じである（図４の左側の矢印（１）〜（７））。
【００４６】
しかし、図３の場合は、第２位相シフト網３Ａの出力側にも、クランプ回路３Ｂが、その後段には、平方根算出回路３Ｃがそれぞれ接続され、更に、第１位相シフト網２Ａの出力側にも、コンパレータ２Ｄが、その後段には、デジタル分周器２Ｅがそれぞれ接続されている。
【００４７】
この構成により、第２位相シフト網３Ａから出力された正弦波は（図４（Ｄ））、クランプ回路３Ｂに入力して所定のレベルにオフセットされたアナログ・オフセット波が出力され（図４（Ｈ））、アナログ・オフセット波は平方根算出回路３Ｃに入力して平方根波が出力され、この平方根波は（図４（Ｉ））、第２アナログ・スイッチ３Ｆに入力される。
【００４８】
この第２位相シフト網３Ａからの正弦波（図４（D））に基づいた動作の流れは、図４の矢印（８）、（９）、（１０）に示されている。
【００４９】
一方、第１位相シフト網２Ａから出力された正弦波は（図４（Ａ））、コンパレータ２Ｄに入力して基準正弦波の周波数に等しい周波数のデジタル波が出力され（図４（Ｊ））、デジタル波はデジタル分周器２Ｅに入力して１／２分周されたデジタル分周波が出力され、このデジタル分周波は（図４（Ｋ））、第２アナログ・スイッチ３Ｆに入力される。
【００５０】
この第１位相シフト網２Ａからの正弦波（図４（Ａ））に基づいた動作の流れは、図４の矢印（１１）、（１２）、（１３）に示されている。
【００５１】
そして、第２アナログ・スイッチ３Ｆ（図３）においては、上記第２位相シフト網３Ａからの正弦波（図４（Ｄ））に基づく平方根波（図４（Ｉ））と、上記第１位相シフト網２Ａからの正弦波（図４（Ａ））に基づくデジタル分周波（図４（Ｋ））が乗算されることにより、基準正弦波の周波数（図４（Ｊ））を分周比１／２で分周した周波数（図４（Ｋ））を有する正弦波が（図４（Ｌ））出力される（図４の矢印（１４））。
【００５２】
図５は本発明の第３実施形態を示す図であり、図１と異なるのは、基準アナログ信号発振器が基準三角波発振器５により構成され、また平方根算出回路が設けられていない点である。
【００５３】
即ち、基準三角波発振器５から出力された三角波は、第１位相シフト網２Ａと第２位相シフト網３Ａに入力し、互いに位相が９０°シフトした三角波（図６（Ａ）と図６（Ｃ））が出力される。
【００５４】
第１位相シフト網２Ａから出力された三角波は（図６（Ａ））、クランプ回路２Ｂに入力して所定のレベルにオフセットされたアナログ・オフセット波が出力され（図６（Ｂ））、アナログ・オフセット波は掛算器４に入力される。
【００５５】
この第１位相シフト網２Ａからの三角波（図６（Ａ））に基づいた動作の流れは、図６の矢印（１５）、（１６）に示されている。
【００５６】
一方、第２位相シフト網３Ａから出力された三角波は（図６（Ｃ））、コンパレータ３Ｄに入力して基準三角波の周波数に等しい周波数のデジタル波が出力され（図６（Ｄ））、デジタル波はデジタル分周器３Ｅに入力して１／２分周されたデジタル分周波が出力され、このデジタル分周波は（図６（Ｅ））、掛算器４に入力される。
【００５７】
この第２位相シフト網３Ａからの三角波（図６（Ｃ））に基づいた動作の流れは、図６の矢印（１７）、（１８）、（１９）に示されている。
【００５８】
そして、掛算器４（図５）においては、上記アナログ・オフセット波（図６（Ｂ））とデジタル分周波（図６（Ｅ））が乗算されることにより、基準三角波の周波数（図６（Ｄ））を分周比１／２で分周した周波数（図６（Ｅ））を有する三角波が（図６（Ｆ））出力される（図６の矢印（２０））。
【００５９】
図７は本発明の第４実施形態を示す図であり、図５と異なるのは、掛算器４の代わりに第１アナログ・スイッチ２Ｆと第２アナログ・スイッチ３Ｆが設けられている点である。
【００６０】
この構成により、第１アナログ・スイッチ２Ｆと第２アナログ・スイッチ３Ｆからは、互いに位相が９０°シフトし基準三角波の周波数を所定の分周比１／２で分周した周波数の三角波が出力される（図８（Ｆ）、図８（Ｊ））。
【００６１】
即ち、図１と図３の関係と同様に、図５がモノタイプとすれば、図７はステレオタイプであって、上記のように位相が９０°だけシフトした同様のアナログ分周波が２つ出力される（図８（Ｆ）、図８（Ｊ））。
【００６２】
図７に示す構成により、第１アナログ・スイッチ２Ｆにおいて、第１位相シフト網２Ａ（図７）からの三角波（図８（Ａ））に基づくアナログ・オフセット波と（図８（Ｂ））、第２位相シフト網３Ａからの三角波（図８（Ｃ））に基づくデジタル分周波が（図８（Ｅ））乗算され、基準三角波の周波数を分周比１／２で分周した周波数の三角波が（図８（Ｆ））出力されるまでの動作は、図５の場合と全く同じである（図８の左側の矢印（１５）〜（２０））。
【００６３】
しかし、図７の場合は、図５と異なり、第２位相シフト網３Ａの出力側にも、クランプ回路３Ｂが、また、第１位相シフト網２Ａの出力側にも、コンパレータ２Ｄが、その後段には、デジタル分周器２Ｅがそれぞれ接続されている。
【００６４】
この構成により、第２位相シフト網３Ａから出力された三角波は（図８（Ｃ））、クランプ回路３Ｂに入力して所定のレベルにオフセットされたアナログ・オフセット波が出力され（図８（Ｇ））、アナログ・オフセット波は、第２アナログ・スイッチ３Ｆに入力される。
【００６５】
この第２位相シフト網３Ａからの三角波（図８（Ｃ））に基づいた動作の流れは、図８の矢印（２１）、（２２）に示されている。
【００６６】
一方、第１位相シフト網２Ａから出力された三角波は（図８（Ａ））、ヒステリシス・コンパレータ２Ｄに入力して基準三角波の周波数に等しい周波数のデジタル波が出力され（図８（Ｈ））、デジタル波はデジタル分周器２Ｅに入力して１／２分周されたデジタル分周波が出力され、このデジタル分周波は（図８（Ｉ））、第２アナログ・スイッチ３Ｆに入力される。
【００６７】
この第１位相シフト網２Ａからの三角波（図８（Ａ））に基づいた動作の流れは、図８の矢印（２３）、（２４）、（２５）に示されている。
【００６８】
そして、第２アナログ・スイッチ３Ｆ（図７）においては、上記第２位相シフト網３Ａからの三角波（図８（Ｃ））に基づくアナログ・オフセット波（図８（Ｇ））と、上記第１位相シフト網２Ａからの三角波（図８（Ａ））に基づくデジタル分周波（図４（Ｋ））が乗算されることにより、基準三角波の周波数（図８（Ｈ））を分周比１／２で分周した周波数（図８（Ｉ））を有する三角波が（図８（Ｊ））出力される（図８の矢印（２６））。
【００６９】
【発明の効果】
上記のとおり、本発明によれば、基準アナログ信号発振器からのアナログ信号を第１位相シフト網と第２位相シフト網に入力して互いに位相が９０°シフトしたアナログ信号を出力し、第１位相シフト網からのアナログ信号に基づいてそれを所定のレベルにオフセットしたアナログ・オフセット波を、第２位相シフト網からのアナログ信号に基づいて基準アナログ信号の周波数を所定の分周比で分周した周波数のデジタル分周波をそれぞれ出力し、アナログ・オフセット波とデジタル分周波を乗算して基準アナログ信号の周波数を所定の分周比で分周した周波数のアナログ信号を出力するようにした。
【００７０】
このため、本発明の構成によれば、従来のアナログ分周回路と異なり、ループフィルタが使用されていないので、セットリング時間が遅れるといった問題は無くなり、高速セットリング応答が可能となり、そのため通信回路に適用できるアナログ分周回路が提供されるという効果がある。
【００７１】
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す図である。
【図２】図１の各部の波形図である。
【図３】本発明の第２実施形態を示す図である。
【図４】図３の各部の波形図である。
【図５】本発明の第３実施形態を示す図である。
【図６】図５の各部の波形図である。
【図７】本発明の第４実施形態を示す図である。
【図８】図７の各部の波形図である。
【図９】従来技術の構成図である。
【図１０】従来技術の課題説明図である。
【符号の説明】
１基準正弦波発振器
２Ａ第１位相シフト網
２Ｂクランプ回路
２Ｃ平方根算出回路
２Ｄコンパレータ
２Ｅデジタル分周器
２Ｆ第１アナログ・スイッチ
３Ａ第２位相シフト網
３Ｂクランプ回路
３Ｃ平方根算出回路
３Ｄコンパレータ
３Ｅデジタル分周器
３Ｆ第２アナログ・スイッチ
４掛算器
５基準三角波発振器

Claims

基準アナログ信号発振器からのアナログ信号を第１位相シフト網と第２位相シフト網に入力して互いに位相が９０°シフトしたアナログ信号を出力し、第１位相シフト網からのアナログ信号に基づいてそれを所定のレベルにオフセットしたアナログ・オフセット波を、第２位相シフト網からのアナログ信号に基づいて基準アナログ信号の周波数を所定の分周比で分周した周波数のデジタル分周波をそれぞれ出力し、アナログ・オフセット波とデジタル分周波を乗算して基準アナログ信号の周波数を所定の分周比で分周した周波数のアナログ信号を出力することを特徴とするアナログ分周回路。
上記基準アナログ信号発振器が基準正弦波発振器により構成され、第１位相シフト網と第２位相シフト網から互いに位相が９０°シフトした正弦波を出力し、第１位相シフト網からの正弦波に基づくアナログ・オフセット波の平方根波と、第２位相シフト網からの正弦波に基づくデジタル分周波を掛算器に入力し、掛算器から基準正弦波の周波数を分周比１／２で分周した周波数の正弦波を出力する請求項１記載のアナログ分周回路。
上記掛算器の代わりに第１アナログ・スイッチと第２アナログ・スイッチを設け、第１位相シフト網からの正弦波に基づくアナログ・オフセット波の平方根波と第２位相シフト網からの正弦波に基づくデジタル分周波を第１アナログ・スイッチに、第２位相シフト網からの正弦波に基づくアナログ・オフセット波の平方根波と第１位相シフト網からの正弦波に基づくデジタル分周波を第２アナログ・スイッチにそれぞれ入力し、第１アナログ・スイッチと第２アナログ・スイッチから互いに位相が９０°シフトし基準正弦波の周波数を分周比１／２で分周した周波数の正弦波を出力する請求項２記載のアナログ分周回路。
上記基準アナログ信号発振器が基準三角波発振器により構成され、第１位相シフト網と第２位相シフト網から互いに位相が９０°シフトした三角波を出力し、第１位相シフト網からの三角波に基づくアナログ・オフセット波と、第２位相シフト網からの三角波に基づくデジタル分周波を掛算器に入力し、掛算器から基準三角波の周波数を分周比１／２で分周した周波数の三角波を出力する請求項１記載のアナログ分周回路。
上記掛算器の代わりに第１アナログ・スイッチと第２アナログ・スイッチを設け、第１位相シフト網からの三角波に基づくアナログ・オフセット波と第２位相シフト網からの三角波に基づくデジタル分周波を第１アナログ・スイッチに、第２位相シフト網からの三角波に基づくアナログ・オフセット波と第１位相シフト網からの三角波に基づくデジタル分周波を第２アナログ・スイッチにそれぞれ入力し、第１アナログ・スイッチと第２アナログ・スイッチから互いに位相が９０°シフトし基準三角波の周波数を分周比１／２で分周した周波数の三角波を出力する請求項４記載のアナログ分周回路。