JP3976288B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、酸化物誘電体を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
酸化物誘電体を有する半導体装置として、酸化物誘電体の一種である強誘電体を上下の電極ではさんだ構造の強誘電体コンデンサを用いたメモリ装置が知られている。図７Ａ〜図８Ｂに、このようなメモリ装置に用いられる従来の強誘電体コンデンサの製造方法を説明するための断面図を示す。
【０００３】
従来の強誘電体コンデンサを製造するには、まず、図７Ａに示すように、ＣＭＯＳ素子等（図示せず）の上に絶縁膜４を形成した基板２を用意し、絶縁膜４の上に、スパッタリングにより白金を堆積させることにより、白金層６を形成する。同様にして、図７Ｂ〜図７Ｃに示すように、白金層６の上に、強誘電体層８、白金層１０をこの順に形成する。
【０００４】
つぎに、図８Ａに示すように、レジスト（図示せず）をマスクとして白金層１０に対してＲＩＥ（反応性イオンエッチング）によりエッチングを行なうことにより、上部電極１２を形成する。同様にして、図８Ｂ〜図８Ｃに示すように、それぞれ別のレジスト（図示せず）をマスクとして、強誘電体層８、白金層６に対して、順次、エッチングを行なうことにより、強誘電体部１４、下部電極１６を形成する。最後に、基板２を覆うように絶縁膜（図示せず）を形成する。このようにして、強誘電体コンデンサが形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の強誘電体コンデンサの製造方法には、次のような問題があった。従来の製造方法においては、堆積させた強誘電体層８に対して、レジストをマスクとして、ＲＩＥによりエッチングを行なうことにより、強誘電体部１４を形成する。
【０００６】
したがって、ＲＩＥによるイオンの衝撃に起因する格子欠陥が強誘電体部１４に生じ易い。また、ＲＩＥによる還元反応が強誘電体部１４に生じ易い。したがって、強誘電体部１４の機能（強誘電性）が損われ易い。特に、強誘電体部１４の面積が小さい高集積メモリ装置においては、このような問題は深刻である。
【０００７】
この発明は、このような問題点を解決し、強誘電体のような酸化物誘電体部の機能が損われにくい半導体装置およびその製造方法を提供することを目的とする。
【０００８】
また、従来の強誘電体コンデンサの製造方法には、次のような問題もあった。強誘電体層８に対してエッチングを行なうに際し、除去困難なエッチング生成物（サイドウォールポリマー）が強誘電体部１４の側面１４ａに付着するのを防止するために、ＲＩＥにおける等方性エッチングの比率を高く設定している。したがって、強誘電体部１４の側面１４ａが大きく傾斜することになる。
【０００９】
このため、強誘電体部１４の所要面積が必要以上に大くきなってしまう。すなわち、強誘電体コンデンサを用いた半導体装置の集積度を上げる妨げとなっていた。さらに、エッチング条件などのバラ付きを考慮して、強誘電体部１４と上部電極１２または下部電極１６との間のマージンを大きくとる必要があった。
【００１０】
この発明は、また、これらの問題点を解決し、集積度の向上が容易な半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
この発明の半導体装置の製造方法は、半導体基板に第１の層を形成し、第１の層の上に絶縁体層を形成し、絶縁体層に、第１の層に到達する貫通穴を形成し、当該貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成し、酸化物誘電体部の上に第２の層を形成することを特徴とする。
【００１２】
したがって、貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成することで、貫通穴の内部形状に沿った形状の酸化物誘電体部を得ることができる。このため、エッチングによる切断を行なうことなく、酸化物誘電体部を所望の形状に形成することができる。すなわち、酸化物誘電体部に対するエッチングに伴う格子欠陥や還元反応を避けることができるので、酸化物誘電体部の機能が損われにくい。
【００１３】
また、貫通穴の形状を定めれば酸化物誘電体部の形状が決定されるので、エッチングで酸化物誘電体部の形状を決定する場合に比べ、当該形状のバラ付きが少ない。したがって、当該バラ付きを吸収するためのマージンを少なくすることができるので、装置の集積度を上げることが容易である。
【００１４】
さらに、第１の層と酸化物誘電体部との接触面積が、貫通穴の下端部の面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、たとえば、第１の層を下部電極とするコンデンサを形成するような場合には、容量値のバラ付きを少なくすることができる。
【００１５】
なお、絶縁体層に貫通穴を形成する方法は特に限定されるものではないが、たとえば、従来のエッチング方法を用いた場合にも、精度の十分高い穴あけを行なうことができる。
【００１６】
この発明の半導体装置の製造方法は、貫通穴を形成した後、貫通穴の内部および外部に酸化物誘電体物質を積み、積まれた酸化物誘電体物質のうち貫通穴の外部にある酸化物誘電体物質を除去することにより、貫通穴の内部に酸化物誘電体部を形成することを特徴とする。
【００１７】
したがって、たとえばゾル・ゲル（sol-gel）法を用いて貫通穴の内部および外部に酸化物誘電体物質を積むとともに、たとえばＣＭＰ（化学的機械的研磨）法を用いて貫通穴の外部にある酸化物誘電体物質を除去することにより、容易に酸化物誘電体部を形成することができる。
【００１８】
この発明の半導体装置の製造方法は、絶縁体層を形成する前に、第１の層を所定寸法に切断することを特徴とする。
【００１９】
したがって、第１の層より上にある層、たとえば第２の層をエッチング等により所定寸法に切断する工程において、最下層にある第１の層を切断する必要はない。すなわち、該切断工程において深く切下げる必要がないので、装置上面の凹凸がそれほど大きくならない。このため、装置上面を容易に平坦化することができる。
【００２０】
この発明の半導体装置の製造方法は、貫通穴の内部に酸化物誘電体物質を充填する前に、実質的に絶縁体層の上面を平坦化することを特徴とする。
【００２１】
したがって、たとえばＣＭＰ法を用いて貫通穴の外部にある酸化物誘電体物質を除去するような場合に、当該貫通穴外部の酸化物誘電体物質を、容易かつ確実に除去することができる。
【００２２】
この発明の半導体装置の製造方法は、前記第２の層を形成した後に、第２の層、絶縁体層、第１の層を所定寸法に切断したことを特徴とする。
【００２３】
したがって、酸化物誘電体部を形成する工程においては、第１の層はまだ切断されておらず、第１の層の上に形成された絶縁体層は平坦である。このため、酸化物誘電体部を形成する工程において、たとえばＣＭＰ法を用いて貫通穴の外部にある酸化物誘電体物質を除去するような場合に、当該貫通穴外部の酸化物誘電体物質を、容易かつ確実に除去することができる。
【００２４】
この発明の半導体装置の製造方法は、実質的に酸化物誘電体部の上面全体を覆う寸法に第２の層を切断することを特徴とする。
【００２５】
したがって、第２の層の切断をエッチングにより行なう場合であっても、当該エッチングの影響が酸化物誘電体部に及ぶことはない。このため、第２の層の切断に伴う酸化物誘電体部の格子欠陥や還元反応を避けることができる。すなわち、酸化物誘電体部の機能が、さらに損われにくい。
【００２６】
また、酸化物誘電体部と第２の層との接触面積が、貫通穴の上端部の面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、たとえば、第２の層を上部電極とするコンデンサを形成するような場合には、容量値のバラ付きを少なくすることができる。
【００２７】
この発明の半導体装置の製造方法は、貫通穴の内周壁を、実質的に絶縁体層に直交するよう形成することを特徴とする。
【００２８】
したがって、たとえば、第１の層を下部電極とし、第２の層を上部電極とするようなコンデンサを形成するような場合には、最小限の平面投影面積で所望の容量値を有するコンデンサを得ることができる。このため、装置の集積度を、さらに上げることができる。
【００２９】
この発明の半導体装置は、酸化物誘電体部の側面を酸化物誘電体部と実質的に直交するよう形成するとともに、当該側面を取囲むように形成された絶縁体層を設け、当該絶縁体層および酸化物誘電体部を挟むように、第１の層および第２の層を形成したことを特徴とする。
【００３０】
したがって、たとえば、第１の層を下部電極とし、第２の層を上部電極とするようなコンデンサに適用する場合には、最小限の平面投影面積で所望の容量値を有するコンデンサを実現することができる。このため、集積度の高い装置を得ることができる。
【００３１】
なお、請求項において「半導体基板に第１の層を形成する」、または「半導体基板に第１の層を設ける」とは、半導体基板に接して第１の層を形成する場合、半導体基板の上に形成した一層以上の別の層の上に第１の層を形成する場合、半導体基板自体が第１の層である場合を含む概念である。
【００３２】
【発明の実施の形態】
この発明の一実施形態による半導体装置である強誘電体コンデンサを備えたメモリ装置のうち、強誘電体コンデンサ部分の構造について説明する。図１Ａないし図３Ｃは、メモリ装置のうち強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【００３３】
図３Ｃに示すように、強誘電体コンデンサＣｆは、基板（図示せず）の上に形成された絶縁膜２４の上に形成されており、下部電極（第１の層）２７、強誘電体部（酸化物誘電体部）３１、上部電極（第２の層）３３をこの順に積み上げた構成を備えている。強誘電体コンデンサＣｆの上部には絶縁膜３４が形成されている。
【００３４】
また、強誘電体部３１の側面３１ａは、該強誘電体部３１と実質的に直交するよう形成されており、当該側面３１ａを取囲むように絶縁膜（絶縁体層）２８が形成されている。当該絶縁膜２８の一部および強誘電体部３１を挟むように、下部電極２７および上部電極３３が形成されている。
【００３５】
したがって、最小限の平面投影面積で所望の容量値を有する強誘電体コンデンサＣｆを実現することができる。このため、集積度の高いメモリ装置を得ることができる。
【００３６】
つぎに、図１Ａないし図３Ｃに基づいて、強誘電体コンデンサＣｆの製造方法を説明する。まず、図１Ａに示すように、基板に形成されたＣＭＯＳ素子等（図示せず）の上に、たとえばＢＰＳＧ（ホウ素・リン・ケイ酸ガラス）により構成された絶縁膜２４を形成したものを用意し、絶縁膜２４の上に、たとえばスパッタリングにより白金を堆積させることにより、白金層２６を形成する。なお、絶縁膜２４の上面は、たとえばリフロー（加熱流動処理）やＣＭＰ法などの平坦化技術を用いてあらかじめ平坦化しておくのが好ましい。
【００３７】
つぎに、図１Ｂに示すように、白金層２６を所望形状にパタニングすることにより、下部電極２７を形成する。白金層２６のパタニングは、白金層２６の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより白金層２６をエッチングすることにより行なう。
【００３８】
つぎに、図１Ｃに示すように、下部電極２７および絶縁膜２４を覆うように絶縁膜（絶縁体層）２８を形成する。絶縁膜２８は、たとえばシリコン酸化物をＣＶＤ（Chemical Vapor Deposition（化学的気相成長））法により堆積させることにより形成する。この実施形態においては、堆積させた絶縁膜２８の上面を平坦化するようにしている。
【００３９】
平坦化は、たとえばＳＯＧ（Spin On Glass）法を用いて絶縁膜２８の上面の凹部を埋めるようにＳＯＧ層（図示せず）を形成し、その後、上部をエッチバックすることにより行なう。また、ＣＭＰ法により、絶縁膜２８の上面の平坦化を行なうようにしてももい。
【００４０】
つぎに、図２Ａに示すように、下部電極２７に到達する貫通穴２８ａを、絶縁膜２８に形成する。貫通穴２８ａは、絶縁膜２８の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより絶縁膜２８をエッチングすることにより行なう。
【００４１】
つぎに、図２Ｂに示すように、強誘電体層３０を形成する。強誘電体層３０を形成するには、たとえばゾル・ゲル法、ＣＶＤ法、スパッタリング法等を用いて、たとえばＰＺＴにより構成された強誘電体物質（酸化物誘電体物質）を貫通穴２８ａおよび絶縁膜２８の上に積み上げればよい。これによって、貫通穴２８ａの内部に強誘電体物質が充填される。
【００４２】
つぎに、図２Ｃに示すように、強誘電体層３０のうち、貫通穴２８ａの内部以外の部分を除去することにより、強誘電体部（酸化物誘電体部）３１を形成する。強誘電体層３０のうち、貫通穴２８ａ外部にある部分を除去するには、たとえばＣＭＰ法を用いればよい。また、強誘電体層３０の上部をある程度エッチバックにより除去し、その後、ＣＭＰ法を用いて仕上げを行なうようにしてもよい。
【００４３】
上述のように、強誘電体層３０を形成する前に、絶縁膜２８の上面を平坦化している場合には、ＣＭＰ法やエッチバックにより、強誘電体層３０のうち貫通穴２８ａの外部にある強誘電体層３０のみを、容易かつ確実に除去することができる。
【００４４】
また、下部電極２７と強誘電体部３１との接触面積が、貫通穴２８ａの下端部の開口面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、強誘電体コンデンサＣｆ（図３Ｃ参照）の容量値のバラ付きを少なくすることができる。
【００４５】
つぎに、図３Ａに示すように、強誘電体部３１および絶縁膜２８の上に、スパッタリングにより白金を堆積させることにより、白金層３２を形成する。
【００４６】
つぎに、図３Ｂに示すように、白金層３２を所望形状にパタニングすることにより、上部電極３３を形成する。白金層３２のパタニングは、白金層３２の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより白金層３２をエッチングすることにより行なう。
【００４７】
上部電極３３を形成する前に下部電極２７は既に形成されている（図１Ｂ参照）。したがって、図３Ｂに示すように、白金層３２をエッチングして上部電極３３を形成する工程において、最下層にある白金層２６（図１Ａ参照）を切断する必要はない。すなわち、該エッチング工程において深く掘り下げる必要がないので、装置上面の凹凸がそれほど大きくならない。このため、装置上面を容易に平坦化することができる（図３Ｃ参照）。
【００４８】
また、図３Ｂに示すように、強誘電体部３１の上面全体を覆うように上部電極３３が形成される。したがって、上部電極３３を形成する際のエッチングの影響が強誘電体部３１に及ぶことはない。このため、当該エッチング工程に伴う強誘電体部３１の格子欠陥や還元反応を避けることができる。
【００４９】
また、強誘電体部３１と上部電極３３との接触面積が、貫通穴２８ａの上端部の開口面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、強誘電体コンデンサＣｆの容量値のバラ付きを少なくすることができる。
【００５０】
つぎに、図３Ｃに示すように、上部電極３３および絶縁膜２８を覆うように絶縁膜３４を形成する。絶縁膜３４は、たとえばシリコン酸化物をＣＶＤ法により堆積させることにより形成する。このようにして、強誘電体コンデンサＣｆを形成することができる。
【００５１】
このように、貫通穴２８ａの内部に強誘電体物質を充填することにより強誘電体部３１を形成することで、貫通穴２８ａの内部形状に沿った形状の強誘電体部３１を得ることができる。このため、エッチングによる切断を行なうことなく、強誘電体部３１を所望の形状に形成することができる。すなわち、強誘電体部３１に対するエッチングに伴う格子欠陥や還元反応を避けることができるので、強誘電体部３１の機能が損われにくい。
【００５２】
また、貫通穴２８ａの形状を定めれば強誘電体部３１の形状が決定されるので、エッチングにより強誘電体部３１を切出す場合に比べ、強誘電体部３１の形状のバラ付きが少ない。したがって、当該バラ付きを吸収するためのマージンを少なくすることが可能となるので、メモリ装置の集積度を上げることが容易である。
【００５３】
なお、上述の実施形態においては、貫通穴を形成する前に、絶縁体層の上面を平坦化するよう構成したが、絶縁体層の上面の凹凸がそれほど大きくない場合には、絶縁体層の上面を平坦化する処理を省略することもできる。
【００５４】
つぎに、図４Ａ〜図６Ｂに基づいて、この発明の他の実施形態による強誘電体コンデンサの製造方法を説明する。まず、図４Ａに示すように、ＣＭＯＳ素子等（図示せず）の上に、たとえばＢＰＳＧにより構成された絶縁膜４４を形成した基板４２を用意し、絶縁膜４４の上に、たとえばスパッタリングにより白金を堆積させることにより、白金層（第１の層）４６を形成する。なお、上述の実施形態の場合と同様に、絶縁膜４４の上面は、たとえばリフローやＣＭＰ法などの平坦化技術を用いてあらかじめ平坦化しておくのが好ましい。
【００５５】
つぎに、図４Ｂに示すように、白金層４６の上に絶縁膜（絶縁体層）４８を形成する。絶縁膜４８は、たとえばシリコン酸化物をＣＶＤにより堆積させることにより形成する。この実施形態においては、白金層４６はまだパタニングされていないので、その上に形成した絶縁膜４８の凹凸は少ない。したがって、前述の実施形態のように当該絶縁膜の上面を平坦化する必要はない。
【００５６】
つぎに、図４Ｃに示すように、白金層４６に到達する貫通穴４８ａを、絶縁膜４８に形成する。貫通穴４８ａは、絶縁膜４８の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより絶縁膜４８をエッチングすることにより行なう。
【００５７】
つぎに、図５Ａに示すように、強誘電体層５０を形成する。強誘電体層５０を形成するには、たとえばゾル・ゲル法、ＣＶＤ法、スパッタリング法等を用いて、たとえばＰＺＴにより構成された強誘電体物質（酸化物誘電体物質）を貫通穴４８ａおよび絶縁膜４８の上に積み上げればよい。これによって、貫通穴４８ａの内部に強誘電体物質が充填される。
【００５８】
つぎに、図５Ｂに示すように、強誘電体層５０のうち、貫通穴４８ａの内部以外の部分を除去することにより、強誘電体部（酸化物誘電体部）５１を形成する。強誘電体層５０のうち、貫通穴４８ａ外部にある部分を除去するには、たとえばＣＭＰ法を用いればよい。また、強誘電体層５０の上部をある程度エッチバックにより除去し、その後、ＣＭＰ法を用いて仕上げを行なうようにしてもよい。
【００５９】
上述のように、絶縁膜４８の上面は、特に平坦化処理を行なわなくても凹凸が少ないので、ＣＭＰ法やエッチングバックによって、貫通穴４８ａの外部にある強誘電体層５０のみを、容易かつ確実に除去することができる。
【００６０】
つぎに、図５Ｃに示すように、強誘電体部５１および絶縁膜４８の上に、スパッタリングにより白金を堆積させることにより、白金層（第２の層）５２を形成する。
【００６１】
つぎに、図６Ａに示すように、白金層５２、絶縁膜４８、白金層４６を所望形状にパタニングすることにより、上部電極５３および下部電極４７を形成する。たとえば、ＲＩＥ等のエッチングによりパタニングする場合には、白金層５２、絶縁膜４８、白金層４６に対して、それぞれ異なるレジスト（図示せず）を用いて、別個にエッチングしてもよいし、３つの層に対して一つのレジスト（図示せず）を用いて、一度にエッチングするようにしてもよい。
【００６２】
最後に、図６Ｂに示すように、上部電極５３および絶縁膜４４の上を覆うように絶縁膜５４を形成する。絶縁膜５４は、たとえばシリコン酸化物をＣＶＤ法により堆積させることにより形成する。このようにして、強誘電体コンデンサＣｆを形成することができる。
【００６３】
なお、上述の各実施形態においては、酸化物誘電体部の上面全体を覆う寸法に第２の層を切断するよう構成したが、酸化物誘電体部の一部が覆われないような寸法に第２の層を切断することもできる。
【００６４】
また、上述の各実施形態においては、貫通穴の内周壁を、絶縁体層に直交するよう構成したが、貫通穴の内周壁を、絶縁体層に直交しないよう構成することもできる。
【００６５】
また、上述の各実施形態においては、上部電極および下部電極が白金により構成されている場合を例に説明したが、上部電極または下部電極の材質は、白金に限定されるものではない。たとえば、上部電極または下部電極としてイリジウム酸化物やイリジウムなどを用いたり、２種以上の導電体層を重ねることによって上部電極または下部電極を形成することもできる。
【００６６】
また、上述の各実施形態においては、第１の層および第２の層として導電性を有する層を例に説明したが、第１の層および第２の層はこれに限定されるものではない。第１の層または第２の層が、たとえば半導体で構成されている場合や絶縁体で構成されている場合にも、この発明を適用することができる。具体例として、半導体基板上に強誘電体を積み、その上に上部電極を置いた構造にも適用することができる。この場合、半導体基板の一部または全体が第１の層を構成することになる。
【００６７】
また、上述の各実施形態においては、強誘電体物質としてＰＺＴを用いたが、強誘電体物質はこれに限定されるものではない。強誘電体物質として、たとえば、ＳＢＴなどを用いることもできる。
【００６８】
また、上述の各実施形態においては、酸化物誘電体物質として強誘電体物質を例に説明したが、この発明はこれに限定されるものではない。この発明は、誘電性を有する酸化物全般に適用することができる。
【００６９】
また、２種以上の酸化物誘電体層を重ねることによって、ひとつの酸化物誘電体層を構成することもできる。
【００７０】
また、上述の各実施形態においては、半導体装置としてメモリ装置を例に説明したが、この発明はこれに限定されるものではなく、半導体装置一般に適用することができる。
【図面の簡単な説明】
【図１】図１Ａないし図１Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図２】図２Ａないし図２Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図３】図３Ａないし図３Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図４】図４Ａないし図４Ｃは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図５】図５Ａないし図５Ｃは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図６】図６Ａないし図６Ｂは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図７】図７Ａないし図７Ｃは、従来の強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図８】図８Ａないし図８Ｃは、従来の強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【符号の説明】
２７・・・・・・下部電極
２８・・・・・・絶縁膜
２８ａ・・・・・貫通穴
３０・・・・・・強誘電体層
３１・・・・・・強誘電体部
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、酸化物誘電体を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
酸化物誘電体を有する半導体装置として、酸化物誘電体の一種である強誘電体を上下の電極ではさんだ構造の強誘電体コンデンサを用いたメモリ装置が知られている。図７Ａ〜図８Ｂに、このようなメモリ装置に用いられる従来の強誘電体コンデンサの製造方法を説明するための断面図を示す。
【０００３】
従来の強誘電体コンデンサを製造するには、まず、図７Ａに示すように、ＣＭＯＳ素子等（図示せず）の上に絶縁膜４を形成した基板２を用意し、絶縁膜４の上に、スパッタリングにより白金を堆積させることにより、白金層６を形成する。同様にして、図７Ｂ〜図７Ｃに示すように、白金層６の上に、強誘電体層８、白金層１０をこの順に形成する。
【０００４】
つぎに、図８Ａに示すように、レジスト（図示せず）をマスクとして白金層１０に対してＲＩＥ（反応性イオンエッチング）によりエッチングを行なうことにより、上部電極１２を形成する。同様にして、図８Ｂ〜図８Ｃに示すように、それぞれ別のレジスト（図示せず）をマスクとして、強誘電体層８、白金層６に対して、順次、エッチングを行なうことにより、強誘電体部１４、下部電極１６を形成する。最後に、基板２を覆うように絶縁膜（図示せず）を形成する。このようにして、強誘電体コンデンサが形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来の強誘電体コンデンサの製造方法には、次のような問題があった。従来の製造方法においては、堆積させた強誘電体層８に対して、レジストをマスクとして、ＲＩＥによりエッチングを行なうことにより、強誘電体部１４を形成する。
【０００６】
したがって、ＲＩＥによるイオンの衝撃に起因する格子欠陥が強誘電体部１４に生じ易い。また、ＲＩＥによる還元反応が強誘電体部１４に生じ易い。したがって、強誘電体部１４の機能（強誘電性）が損われ易い。特に、強誘電体部１４の面積が小さい高集積メモリ装置においては、このような問題は深刻である。
【０００７】
この発明は、このような問題点を解決し、強誘電体のような酸化物誘電体部の機能が損われにくい半導体装置およびその製造方法を提供することを目的とする。
【０００８】
また、従来の強誘電体コンデンサの製造方法には、次のような問題もあった。強誘電体層８に対してエッチングを行なうに際し、除去困難なエッチング生成物（サイドウォールポリマー）が強誘電体部１４の側面１４ａに付着するのを防止するために、ＲＩＥにおける等方性エッチングの比率を高く設定している。したがって、強誘電体部１４の側面１４ａが大きく傾斜することになる。
【０００９】
このため、強誘電体部１４の所要面積が必要以上に大くきなってしまう。すなわち、強誘電体コンデンサを用いた半導体装置の集積度を上げる妨げとなっていた。さらに、エッチング条件などのバラ付きを考慮して、強誘電体部１４と上部電極１２または下部電極１６との間のマージンを大きくとる必要があった。
【００１０】
この発明は、また、これらの問題点を解決し、集積度の向上が容易な半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
この発明の半導体装置の製造方法は、半導体基板に第１の層を形成し、第１の層の上に絶縁体層を形成し、絶縁体層に、第１の層に到達する貫通穴を形成し、当該貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成し、酸化物誘電体部の上に第２の層を形成することを特徴とする。
【００１２】
したがって、貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成することで、貫通穴の内部形状に沿った形状の酸化物誘電体部を得ることができる。このため、エッチングによる切断を行なうことなく、酸化物誘電体部を所望の形状に形成することができる。すなわち、酸化物誘電体部に対するエッチングに伴う格子欠陥や還元反応を避けることができるので、酸化物誘電体部の機能が損われにくい。
【００１３】
また、貫通穴の形状を定めれば酸化物誘電体部の形状が決定されるので、エッチングで酸化物誘電体部の形状を決定する場合に比べ、当該形状のバラ付きが少ない。したがって、当該バラ付きを吸収するためのマージンを少なくすることができるので、装置の集積度を上げることが容易である。
【００１４】
さらに、第１の層と酸化物誘電体部との接触面積が、貫通穴の下端部の面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、たとえば、第１の層を下部電極とするコンデンサを形成するような場合には、容量値のバラ付きを少なくすることができる。
【００１５】
なお、絶縁体層に貫通穴を形成する方法は特に限定されるものではないが、たとえば、従来のエッチング方法を用いた場合にも、精度の十分高い穴あけを行なうことができる。
【００１６】
この発明の半導体装置の製造方法は、貫通穴を形成した後、貫通穴の内部および外部に酸化物誘電体物質を積み、積まれた酸化物誘電体物質のうち貫通穴の外部にある酸化物誘電体物質を除去することにより、貫通穴の内部に酸化物誘電体部を形成することを特徴とする。
【００１７】
したがって、たとえばゾル・ゲル（sol-gel）法を用いて貫通穴の内部および外部に酸化物誘電体物質を積むとともに、たとえばＣＭＰ（化学的機械的研磨）法を用いて貫通穴の外部にある酸化物誘電体物質を除去することにより、容易に酸化物誘電体部を形成することができる。
【００１８】
この発明の半導体装置の製造方法は、絶縁体層を形成する前に、第１の層を所定寸法に切断することを特徴とする。
【００１９】
したがって、第１の層より上にある層、たとえば第２の層をエッチング等により所定寸法に切断する工程において、最下層にある第１の層を切断する必要はない。すなわち、該切断工程において深く切下げる必要がないので、装置上面の凹凸がそれほど大きくならない。このため、装置上面を容易に平坦化することができる。
【００２０】
この発明の半導体装置の製造方法は、貫通穴の内部に酸化物誘電体物質を充填する前に、実質的に絶縁体層の上面を平坦化することを特徴とする。
【００２１】
したがって、たとえばＣＭＰ法を用いて貫通穴の外部にある酸化物誘電体物質を除去するような場合に、当該貫通穴外部の酸化物誘電体物質を、容易かつ確実に除去することができる。
【００２２】
この発明の半導体装置の製造方法は、前記第２の層を形成した後に、第２の層、絶縁体層、第１の層を所定寸法に切断したことを特徴とする。
【００２３】
したがって、酸化物誘電体部を形成する工程においては、第１の層はまだ切断されておらず、第１の層の上に形成された絶縁体層は平坦である。このため、酸化物誘電体部を形成する工程において、たとえばＣＭＰ法を用いて貫通穴の外部にある酸化物誘電体物質を除去するような場合に、当該貫通穴外部の酸化物誘電体物質を、容易かつ確実に除去することができる。
【００２４】
この発明の半導体装置の製造方法は、実質的に酸化物誘電体部の上面全体を覆う寸法に第２の層を切断することを特徴とする。
【００２５】
したがって、第２の層の切断をエッチングにより行なう場合であっても、当該エッチングの影響が酸化物誘電体部に及ぶことはない。このため、第２の層の切断に伴う酸化物誘電体部の格子欠陥や還元反応を避けることができる。すなわち、酸化物誘電体部の機能が、さらに損われにくい。
【００２６】
また、酸化物誘電体部と第２の層との接触面積が、貫通穴の上端部の面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、たとえば、第２の層を上部電極とするコンデンサを形成するような場合には、容量値のバラ付きを少なくすることができる。
【００２７】
この発明の半導体装置の製造方法は、貫通穴の内周壁を、実質的に絶縁体層に直交するよう形成することを特徴とする。
【００２８】
したがって、たとえば、第１の層を下部電極とし、第２の層を上部電極とするようなコンデンサを形成するような場合には、最小限の平面投影面積で所望の容量値を有するコンデンサを得ることができる。このため、装置の集積度を、さらに上げることができる。
【００２９】
この発明の半導体装置は、酸化物誘電体部の側面を酸化物誘電体部と実質的に直交するよう形成するとともに、当該側面を取囲むように形成された絶縁体層を設け、当該絶縁体層および酸化物誘電体部を挟むように、第１の層および第２の層を形成したことを特徴とする。
【００３０】
したがって、たとえば、第１の層を下部電極とし、第２の層を上部電極とするようなコンデンサに適用する場合には、最小限の平面投影面積で所望の容量値を有するコンデンサを実現することができる。このため、集積度の高い装置を得ることができる。
【００３１】
なお、請求項において「半導体基板に第１の層を形成する」、または「半導体基板に第１の層を設ける」とは、半導体基板に接して第１の層を形成する場合、半導体基板の上に形成した一層以上の別の層の上に第１の層を形成する場合、半導体基板自体が第１の層である場合を含む概念である。
【００３２】
【発明の実施の形態】
この発明の一実施形態による半導体装置である強誘電体コンデンサを備えたメモリ装置のうち、強誘電体コンデンサ部分の構造について説明する。図１Ａないし図３Ｃは、メモリ装置のうち強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【００３３】
図３Ｃに示すように、強誘電体コンデンサＣｆは、基板（図示せず）の上に形成された絶縁膜２４の上に形成されており、下部電極（第１の層）２７、強誘電体部（酸化物誘電体部）３１、上部電極（第２の層）３３をこの順に積み上げた構成を備えている。強誘電体コンデンサＣｆの上部には絶縁膜３４が形成されている。
【００３４】
また、強誘電体部３１の側面３１ａは、該強誘電体部３１と実質的に直交するよう形成されており、当該側面３１ａを取囲むように絶縁膜（絶縁体層）２８が形成されている。当該絶縁膜２８の一部および強誘電体部３１を挟むように、下部電極２７および上部電極３３が形成されている。
【００３５】
したがって、最小限の平面投影面積で所望の容量値を有する強誘電体コンデンサＣｆを実現することができる。このため、集積度の高いメモリ装置を得ることができる。
【００３６】
つぎに、図１Ａないし図３Ｃに基づいて、強誘電体コンデンサＣｆの製造方法を説明する。まず、図１Ａに示すように、基板に形成されたＣＭＯＳ素子等（図示せず）の上に、たとえばＢＰＳＧ（ホウ素・リン・ケイ酸ガラス）により構成された絶縁膜２４を形成したものを用意し、絶縁膜２４の上に、たとえばスパッタリングにより白金を堆積させることにより、白金層２６を形成する。なお、絶縁膜２４の上面は、たとえばリフロー（加熱流動処理）やＣＭＰ法などの平坦化技術を用いてあらかじめ平坦化しておくのが好ましい。
【００３７】
つぎに、図１Ｂに示すように、白金層２６を所望形状にパタニングすることにより、下部電極２７を形成する。白金層２６のパタニングは、白金層２６の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより白金層２６をエッチングすることにより行なう。
【００３８】
つぎに、図１Ｃに示すように、下部電極２７および絶縁膜２４を覆うように絶縁膜（絶縁体層）２８を形成する。絶縁膜２８は、たとえばシリコン酸化物をＣＶＤ（Chemical Vapor Deposition（化学的気相成長））法により堆積させることにより形成する。この実施形態においては、堆積させた絶縁膜２８の上面を平坦化するようにしている。
【００３９】
平坦化は、たとえばＳＯＧ（Spin On Glass）法を用いて絶縁膜２８の上面の凹部を埋めるようにＳＯＧ層（図示せず）を形成し、その後、上部をエッチバックすることにより行なう。また、ＣＭＰ法により、絶縁膜２８の上面の平坦化を行なうようにしてももい。
【００４０】
つぎに、図２Ａに示すように、下部電極２７に到達する貫通穴２８ａを、絶縁膜２８に形成する。貫通穴２８ａは、絶縁膜２８の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより絶縁膜２８をエッチングすることにより行なう。
【００４１】
つぎに、図２Ｂに示すように、強誘電体層３０を形成する。強誘電体層３０を形成するには、たとえばゾル・ゲル法、ＣＶＤ法、スパッタリング法等を用いて、たとえばＰＺＴにより構成された強誘電体物質（酸化物誘電体物質）を貫通穴２８ａおよび絶縁膜２８の上に積み上げればよい。これによって、貫通穴２８ａの内部に強誘電体物質が充填される。
【００４２】
つぎに、図２Ｃに示すように、強誘電体層３０のうち、貫通穴２８ａの内部以外の部分を除去することにより、強誘電体部（酸化物誘電体部）３１を形成する。強誘電体層３０のうち、貫通穴２８ａ外部にある部分を除去するには、たとえばＣＭＰ法を用いればよい。また、強誘電体層３０の上部をある程度エッチバックにより除去し、その後、ＣＭＰ法を用いて仕上げを行なうようにしてもよい。
【００４３】
上述のように、強誘電体層３０を形成する前に、絶縁膜２８の上面を平坦化している場合には、ＣＭＰ法やエッチバックにより、強誘電体層３０のうち貫通穴２８ａの外部にある強誘電体層３０のみを、容易かつ確実に除去することができる。
【００４４】
また、下部電極２７と強誘電体部３１との接触面積が、貫通穴２８ａの下端部の開口面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、強誘電体コンデンサＣｆ（図３Ｃ参照）の容量値のバラ付きを少なくすることができる。
【００４５】
つぎに、図３Ａに示すように、強誘電体部３１および絶縁膜２８の上に、スパッタリングにより白金を堆積させることにより、白金層３２を形成する。
【００４６】
つぎに、図３Ｂに示すように、白金層３２を所望形状にパタニングすることにより、上部電極３３を形成する。白金層３２のパタニングは、白金層３２の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより白金層３２をエッチングすることにより行なう。
【００４７】
上部電極３３を形成する前に下部電極２７は既に形成されている（図１Ｂ参照）。したがって、図３Ｂに示すように、白金層３２をエッチングして上部電極３３を形成する工程において、最下層にある白金層２６（図１Ａ参照）を切断する必要はない。すなわち、該エッチング工程において深く掘り下げる必要がないので、装置上面の凹凸がそれほど大きくならない。このため、装置上面を容易に平坦化することができる（図３Ｃ参照）。
【００４８】
また、図３Ｂに示すように、強誘電体部３１の上面全体を覆うように上部電極３３が形成される。したがって、上部電極３３を形成する際のエッチングの影響が強誘電体部３１に及ぶことはない。このため、当該エッチング工程に伴う強誘電体部３１の格子欠陥や還元反応を避けることができる。
【００４９】
また、強誘電体部３１と上部電極３３との接触面積が、貫通穴２８ａの上端部の開口面積により定まる。したがって、当該接触面積のバラ付きが少ない。このため、強誘電体コンデンサＣｆの容量値のバラ付きを少なくすることができる。
【００５０】
つぎに、図３Ｃに示すように、上部電極３３および絶縁膜２８を覆うように絶縁膜３４を形成する。絶縁膜３４は、たとえばシリコン酸化物をＣＶＤ法により堆積させることにより形成する。このようにして、強誘電体コンデンサＣｆを形成することができる。
【００５１】
このように、貫通穴２８ａの内部に強誘電体物質を充填することにより強誘電体部３１を形成することで、貫通穴２８ａの内部形状に沿った形状の強誘電体部３１を得ることができる。このため、エッチングによる切断を行なうことなく、強誘電体部３１を所望の形状に形成することができる。すなわち、強誘電体部３１に対するエッチングに伴う格子欠陥や還元反応を避けることができるので、強誘電体部３１の機能が損われにくい。
【００５２】
また、貫通穴２８ａの形状を定めれば強誘電体部３１の形状が決定されるので、エッチングにより強誘電体部３１を切出す場合に比べ、強誘電体部３１の形状のバラ付きが少ない。したがって、当該バラ付きを吸収するためのマージンを少なくすることが可能となるので、メモリ装置の集積度を上げることが容易である。
【００５３】
なお、上述の実施形態においては、貫通穴を形成する前に、絶縁体層の上面を平坦化するよう構成したが、絶縁体層の上面の凹凸がそれほど大きくない場合には、絶縁体層の上面を平坦化する処理を省略することもできる。
【００５４】
つぎに、図４Ａ〜図６Ｂに基づいて、この発明の他の実施形態による強誘電体コンデンサの製造方法を説明する。まず、図４Ａに示すように、ＣＭＯＳ素子等（図示せず）の上に、たとえばＢＰＳＧにより構成された絶縁膜４４を形成した基板４２を用意し、絶縁膜４４の上に、たとえばスパッタリングにより白金を堆積させることにより、白金層（第１の層）４６を形成する。なお、上述の実施形態の場合と同様に、絶縁膜４４の上面は、たとえばリフローやＣＭＰ法などの平坦化技術を用いてあらかじめ平坦化しておくのが好ましい。
【００５５】
つぎに、図４Ｂに示すように、白金層４６の上に絶縁膜（絶縁体層）４８を形成する。絶縁膜４８は、たとえばシリコン酸化物をＣＶＤにより堆積させることにより形成する。この実施形態においては、白金層４６はまだパタニングされていないので、その上に形成した絶縁膜４８の凹凸は少ない。したがって、前述の実施形態のように当該絶縁膜の上面を平坦化する必要はない。
【００５６】
つぎに、図４Ｃに示すように、白金層４６に到達する貫通穴４８ａを、絶縁膜４８に形成する。貫通穴４８ａは、絶縁膜４８の上面に所定形状のレジスト（図示せず）を形成し、該レジストをマスクとしてＲＩＥにより絶縁膜４８をエッチングすることにより行なう。
【００５７】
つぎに、図５Ａに示すように、強誘電体層５０を形成する。強誘電体層５０を形成するには、たとえばゾル・ゲル法、ＣＶＤ法、スパッタリング法等を用いて、たとえばＰＺＴにより構成された強誘電体物質（酸化物誘電体物質）を貫通穴４８ａおよび絶縁膜４８の上に積み上げればよい。これによって、貫通穴４８ａの内部に強誘電体物質が充填される。
【００５８】
つぎに、図５Ｂに示すように、強誘電体層５０のうち、貫通穴４８ａの内部以外の部分を除去することにより、強誘電体部（酸化物誘電体部）５１を形成する。強誘電体層５０のうち、貫通穴４８ａ外部にある部分を除去するには、たとえばＣＭＰ法を用いればよい。また、強誘電体層５０の上部をある程度エッチバックにより除去し、その後、ＣＭＰ法を用いて仕上げを行なうようにしてもよい。
【００５９】
上述のように、絶縁膜４８の上面は、特に平坦化処理を行なわなくても凹凸が少ないので、ＣＭＰ法やエッチングバックによって、貫通穴４８ａの外部にある強誘電体層５０のみを、容易かつ確実に除去することができる。
【００６０】
つぎに、図５Ｃに示すように、強誘電体部５１および絶縁膜４８の上に、スパッタリングにより白金を堆積させることにより、白金層（第２の層）５２を形成する。
【００６１】
つぎに、図６Ａに示すように、白金層５２、絶縁膜４８、白金層４６を所望形状にパタニングすることにより、上部電極５３および下部電極４７を形成する。たとえば、ＲＩＥ等のエッチングによりパタニングする場合には、白金層５２、絶縁膜４８、白金層４６に対して、それぞれ異なるレジスト（図示せず）を用いて、別個にエッチングしてもよいし、３つの層に対して一つのレジスト（図示せず）を用いて、一度にエッチングするようにしてもよい。
【００６２】
最後に、図６Ｂに示すように、上部電極５３および絶縁膜４４の上を覆うように絶縁膜５４を形成する。絶縁膜５４は、たとえばシリコン酸化物をＣＶＤ法により堆積させることにより形成する。このようにして、強誘電体コンデンサＣｆを形成することができる。
【００６３】
なお、上述の各実施形態においては、酸化物誘電体部の上面全体を覆う寸法に第２の層を切断するよう構成したが、酸化物誘電体部の一部が覆われないような寸法に第２の層を切断することもできる。
【００６４】
また、上述の各実施形態においては、貫通穴の内周壁を、絶縁体層に直交するよう構成したが、貫通穴の内周壁を、絶縁体層に直交しないよう構成することもできる。
【００６５】
また、上述の各実施形態においては、上部電極および下部電極が白金により構成されている場合を例に説明したが、上部電極または下部電極の材質は、白金に限定されるものではない。たとえば、上部電極または下部電極としてイリジウム酸化物やイリジウムなどを用いたり、２種以上の導電体層を重ねることによって上部電極または下部電極を形成することもできる。
【００６６】
また、上述の各実施形態においては、第１の層および第２の層として導電性を有する層を例に説明したが、第１の層および第２の層はこれに限定されるものではない。第１の層または第２の層が、たとえば半導体で構成されている場合や絶縁体で構成されている場合にも、この発明を適用することができる。具体例として、半導体基板上に強誘電体を積み、その上に上部電極を置いた構造にも適用することができる。この場合、半導体基板の一部または全体が第１の層を構成することになる。
【００６７】
また、上述の各実施形態においては、強誘電体物質としてＰＺＴを用いたが、強誘電体物質はこれに限定されるものではない。強誘電体物質として、たとえば、ＳＢＴなどを用いることもできる。
【００６８】
また、上述の各実施形態においては、酸化物誘電体物質として強誘電体物質を例に説明したが、この発明はこれに限定されるものではない。この発明は、誘電性を有する酸化物全般に適用することができる。
【００６９】
また、２種以上の酸化物誘電体層を重ねることによって、ひとつの酸化物誘電体層を構成することもできる。
【００７０】
また、上述の各実施形態においては、半導体装置としてメモリ装置を例に説明したが、この発明はこれに限定されるものではなく、半導体装置一般に適用することができる。
【図面の簡単な説明】
【図１】図１Ａないし図１Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図２】図２Ａないし図２Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図３】図３Ａないし図３Ｃは、この発明の一実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図４】図４Ａないし図４Ｃは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図５】図５Ａないし図５Ｃは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図６】図６Ａないし図６Ｂは、この発明の他の実施形態による強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図７】図７Ａないし図７Ｃは、従来の強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【図８】図８Ａないし図８Ｃは、従来の強誘電体コンデンサ部分の製造方法を説明するために、強誘電体コンデンサ部分の断面を主要な工程ごとに示した図面である。
【符号の説明】
２７・・・・・・下部電極
２８・・・・・・絶縁膜
２８ａ・・・・・貫通穴
３０・・・・・・強誘電体層
３１・・・・・・強誘電体部
Claims (5)
- 半導体基板に第１の層を形成し、
第１の層の上に絶縁体層を形成し、
絶縁体層に、第１の層に到達する貫通穴を形成し、
当該貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成し、
酸化物誘電体部の上に第２の層を形成する半導体装置の製造方法であって、
前記第２の層を形成した後に、第２の層、絶縁体層、第１の層を所定寸法に切断した、
ことを特徴とする半導体装置の製造方法。 - 請求項１の半導体装置の製造方法において、
前記貫通穴の内部に前記酸化物誘電体物質を充填する前に、実質的に前記絶縁体層の上面を平坦化すること、
を特徴とする半導体装置の製造方法。 - 請求項１または２の半導体装置の製造方法において、
実質的に前記酸化物誘電体部の上面全体を覆う寸法に前記第２の層を切断すること、
を特徴とする半導体装置の製造方法。 - 請求項１〜請求項３のいずれかの半導体装置の製造方法において、
前記貫通穴の内周壁を、実質的に前記絶縁体層に直交するよう形成すること、
を特徴とする半導体装置の製造方法。 - 半導体基板に設けられた第１の層と、第１の層の上に設けられた酸化物誘電体部および当該酸化物誘電体部の側面を取囲むように形成された絶縁体層と、酸化物誘電体部の上に設けられた第２の層と、を備えた、絶縁体層および酸化物誘電体部を挟むように第１の層および第２の層を形成した半導体装置であって、
絶縁体層に、第１の層に到達する貫通穴を形成し、
当該貫通穴の内部に酸化物誘電体物質を充填することにより酸化物誘電体部を形成し、
酸化物誘電体部の上に第２の層を形成し、
前記第２の層を形成した後に、第２の層、絶縁体層、第１の層を所定寸法に切断したこと、
を特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00943398A JP3976288B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置および半導体装置の製造方法 |
| EP99901122A EP1092235A1 (en) | 1998-01-21 | 1999-01-20 | Integrated capacitor and method of fabricating the same |
| US09/508,718 US6335206B1 (en) | 1998-01-21 | 1999-01-20 | Integrated capacitor device and method of fabricating the same |
| KR1020007002989A KR100616710B1 (ko) | 1998-01-21 | 1999-01-20 | 반도체장치 및 그 반도체장치의 제조방법 |
| PCT/JP1999/000193 WO1999038203A1 (en) | 1998-01-21 | 1999-01-20 | Integrated capacitor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00943398A JP3976288B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214626A JPH11214626A (ja) | 1999-08-06 |
| JP3976288B2 true JP3976288B2 (ja) | 2007-09-12 |
Family
ID=11720202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00943398A Expired - Lifetime JP3976288B2 (ja) | 1998-01-21 | 1998-01-21 | 半導体装置および半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6335206B1 (ja) |
| EP (1) | EP1092235A1 (ja) |
| JP (1) | JP3976288B2 (ja) |
| KR (1) | KR100616710B1 (ja) |
| WO (1) | WO1999038203A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3622598B2 (ja) | 1999-10-25 | 2005-02-23 | セイコーエプソン株式会社 | 不揮発性メモリ素子の製造方法 |
| KR20030056927A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 평탄화 방법 |
| JP3630671B2 (ja) | 2003-01-31 | 2005-03-16 | 沖電気工業株式会社 | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 |
| JP4977946B2 (ja) * | 2004-06-29 | 2012-07-18 | 富士ゼロックス株式会社 | インクジェット記録ヘッドの製造方法 |
| JP6116005B2 (ja) * | 2013-08-27 | 2017-04-19 | 国立大学法人東京工業大学 | メタマテリアルの製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4759823A (en) * | 1987-06-02 | 1988-07-26 | Krysalis Corporation | Method for patterning PLZT thin films |
| US5109357A (en) * | 1988-04-22 | 1992-04-28 | Ramtron Corporation | DRAM memory cell and method of operation thereof for transferring increased amount of charge to a bit line |
| JPH02238672A (ja) | 1989-03-10 | 1990-09-20 | Seiko Epson Corp | 強誘電体メモリ |
| DE69014027T2 (de) * | 1989-08-30 | 1995-06-01 | Nippon Electric Co | Dünnfilmkondensatoren und deren Herstellungsverfahren. |
| NL9000602A (nl) * | 1990-03-16 | 1991-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum. |
| US5187638A (en) * | 1992-07-27 | 1993-02-16 | Micron Technology, Inc. | Barrier layers for ferroelectric and pzt dielectric on silicon |
| US5407855A (en) | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US5555486A (en) * | 1994-12-29 | 1996-09-10 | North Carolina State University | Hybrid metal/metal oxide electrodes for ferroelectric capacitors |
| US5631804A (en) * | 1995-11-13 | 1997-05-20 | Micron Technology, Inc. | Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer |
-
1998
- 1998-01-21 JP JP00943398A patent/JP3976288B2/ja not_active Expired - Lifetime
-
1999
- 1999-01-20 EP EP99901122A patent/EP1092235A1/en not_active Ceased
- 1999-01-20 KR KR1020007002989A patent/KR100616710B1/ko not_active Expired - Fee Related
- 1999-01-20 WO PCT/JP1999/000193 patent/WO1999038203A1/en not_active Ceased
- 1999-01-20 US US09/508,718 patent/US6335206B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999038203A1 (en) | 1999-07-29 |
| KR100616710B1 (ko) | 2006-08-28 |
| KR20010030641A (ko) | 2001-04-16 |
| US6335206B1 (en) | 2002-01-01 |
| EP1092235A1 (en) | 2001-04-18 |
| JPH11214626A (ja) | 1999-08-06 |
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