JP3978838B2 - Magnetic head drive circuit - Google Patents

Description

により表されると共に、
【数２】

で表されるようにして時間経過に従ってレベルが変化する（増加する）ものであり、結果的に
【数３】

により表される積分波形となる。
コイルＬにおいては、前述したフライバック電流に対して上記（数３）で示される電流ｉＤ１が合成するようにして流れる結果、期間ｔ１〜ｔ３にかけては、図１６（ｈ）に示す傾きを有する波形によるコイル電流ｉＬが得られることになる。
【００１２】
続いて時点ｔ３において、再度、スイッチング素子Ｑ１，Ｑ４がオフで、スイッチング素子Ｑ２，Ｑ３がオンに切り替わるように制御されると、期間ｔ１〜ｔ２にて説明したのと同様の作用によって、期間ｔ３〜ｔ４において、図１６（ｇ）に示すようにして、ｂ点にフライバック電圧ｖｂが発生し、続く期間ｔ４〜ｔ５においては、電源Ｖｃｃ→スイッチング素子Ｑ３→逆流阻止用ダイオードＤ３→コイルＬ→スイッチング素子Ｑ２→アースの電流経路が形成され、電流ｉＤ３が電源Ｖｃｃからスイッチング素子Ｑ３→逆流阻止用ダイオードＤ３を介してコイルＬに流れるようにされる。
この電流ｉＤ３は、電流ｉＤ１と同様に、
【数４】

により上限値が表され、また、
【数５】

により表されるようにしてそのレベルが変化するものであり、
【数６】

として表されることになる。
このようにして、図１６（ｈ）の期間ｔ３〜ｔ５に示すように、期間ｔ１〜ｔ３とはほぼ逆極性の波形によるコイル電流ｉＬが得られることになる。
【００１３】
更に続いて、時点ｔ５において、スイッチング素子Ｑ１，Ｑ４がオン、スイッチング素子Ｑ２，Ｑ３がオフとなるように切り替えられると、期間ｔ１〜ｔ２の場合と同様にして、期間ｔ５〜ｔ６において発生するフライバック電圧ｖａ（図１６（ｆ））により、コイル電流ｉＬは、負極性から正極性に急激に反転し、時点ｔ６以降は（数１）で表される電流ｉＤ１の作用によって、図１６（ｈ）に示すようにして、（数１）で表される上限値に至るまで、（数２）で表すようにして徐々に上昇していく波形が得られることになる。
【００１４】
このように、図１５に示す磁気ヘッド駆動回路では、主として第１から第４のスイッチング手段（スイッチング素子Ｑ１〜Ｑ４）及びＬＣ共振回路を備え、第１と第２のスイッチング手段からなる直列接続と、第３と第４のスイッチング手段からなる直列接続とをそれぞれ電源に対して接続すると共に、第１スイッチング手段と第２のスイッチング手段の接続点と、第３のスイッチング手段と第４のスイッチング手段の接続点間をＬＣ共振回路により結合することで、回路図的に図１５に示すように略Ｈ字型のブリッジ形式の回路を形成している。
そして、図１６により説明したように、記録データ波形の反転に応じて、第１と第４のスイッチング手段から成る組と、第２と第３のスイッチング手段からなる組とで交互にオン／オフするように制御して、電流経路を切り替えることで磁気ヘッドを形成するコイルＬに流れる駆動電流の極性を反転させるものである。そして、駆動電流の極性を反転させるときには、ＬＣ共振回路に発生するフライバック電圧を利用して強制的に反転時の電流レベルを立ち上げるようにしている。
なお、以降本明細書においては、上記のような構成に基づく磁気ヘッド駆動回路について、「共振転流型Ｈブリッジ回路」ということにする。
【００１５】
【発明が解決しようとする課題】
ところで、光磁気ディスク等のディスクメディアに対して記録される記録データ、即ち、図１５及び図１６における記録データＤＲは、通常、ディスクへの記録に適合させるために所定方式による変調が施された変調符号とされている。このような変調符号として、例えば最小ランｄ及び最大ランｋが制限される（ｄ，ｋ）ランレングスリミテッド（ＲＬＬ：Run Length Rimited) 符号が知られており、特にオーディオデータであればＥＦＭ(Eight to Fourteen Modulation)等によるランレングスリミテッド符号が知られている。
【００１６】
上記のような（ｄ，ｋ）ＲＬＬ符号、やＥＦＭ等の変調方式では、データ符号列の最小反転区間Ｔｍｉｎと、最大反転区間Ｔｍａｘがそれぞれ規定されている。具体例として、最小ランｄ＝１，最大ランｋ＝７として規定されている（１，７）ＲＬＬ符号であれば、最小反転区間Ｔｍｉｎ＝２Ｔ、最大反転区間Ｔｍａｘ＝８Ｔとなる。また、ＥＦＭであれば、最小反転区間Ｔｍｉｎ＝３Ｔ、最大反転区間Ｔｍａｘ＝１１Ｔとなる。
【００１７】
先に図１５及び図１６により説明した構成により動作する磁気ヘッド駆動回路１００においても、記録データＤＲとしては変調後の符号波形が入力されることになるのであるが、前述のように、図１６による駆動方式では、磁気ヘッドに対する駆動電流であるコイル電流ｉＬは、極性反転時の直後において磁気記録に必要とされる最小磁界強度を満足するだけのレベルが得られるようにフライバック電圧ｖａにより強制的に立ち上げられるようにされており、この後、（数２）或いは（数５）により表されるようにして徐々に上昇していくようにされている。
これにより、例えば図１６（ａ）の記録データＤＲとして示すように、最小反転間隔２Ｔの短い区間に相当する期間ｔ１〜ｔ３、ｔ３〜ｔ５であっても、充分に高い絶対値レベルのコイル電流ｉＬを得ることができるようにしているが、逆に最小反転間隔よりも長い反転区間となった場合には、例えば図１６（ｈ）の時点ｔ６以降に示すようにして、コイル電流ｉＬは時点ｔ６に得られたレベルから、以降の時間経過に従って上限値に至るまで増加していくことになる。即ち、コイル電流（駆動電流）ｉＬは、記録データの反転区間が長くなるのに従ってレベルが増加していく傾向となる。
【００１８】
ここで、コイル電流ｉＬが、極性反転直後において既に最小印加磁界強度が得られる程度のレベルを有しているものとすると、上記時点ｔ６以降に得られるコイル電流ｉＬのレベルの増加分は余剰であり、それだけ電力消費が大きくなって低消費電力化の妨げになる。
例えば、コイルＬの損失抵抗、及び各スイッチング素子Ｑ１〜Ｑ４のオン抵抗が小さくなるように図１５に示す回路を構成すれば、回路に流れる電流に対する抵抗が小さくなって低消費電力化を図ることが可能になるが、この場合には、コイル電流ｉＬのサグ（反転区間ごとの波形の傾き）が増加するため有効でない。
【００１９】
また、機器によっては記録時におけるディスクに対する印加磁界強度が所定範囲内でないと適正な記録が行われないものがあり、このような機器に対して図１５及び図１６に示したような磁気ヘッド駆動回路を採用すると、場合によっては、記録データの反転区間が長くなってコイル電流ｉＬのレベルが増加したときに適正な磁気記録が行われなくなる可能性がある。
【００２０】
【課題を解決するための手段】
そこで本発明は上記した課題を考慮して、磁気ヘッドのコイルに供給する駆動電流（コイル電流）が反転区間ごとに所定の適正レベルでほぼ保たれるようにすることで、低消費電力化を促進すると共に、安定的な熱磁気記録動作が得られるようにすることを目的とする。
【００２１】
このため、所定の熱磁気記録媒体に所定の変調方式により変調された変調信号波形に基づいて変調された変調磁界を印加する磁気ヘッドに対して、上記変調磁界を生成するための駆動電流を供給する共振転流型Ｈブリッジ回路を備えた磁気ヘッド駆動回路として、上記共振転流型Ｈブリッジ回路において、電源側に接続されるスイッチング手段、又はグラウンド側に接続されるスイッチング手段のうち、何れか一方のスイッチング手段については、上記変調信号波形に基づいて生成された第１のスイッチング信号でオン／オフを行うようにすると共に、他方のスイッチング手段については、上記変調信号波形が所定長以下であった場合には上記変調信号波形に基づいて生成された第２のスイッチング信号でオン／オフし、上記変調信号波形が所定長を超える場合には上記変調信号波形と、上記変調信号波形に同期したクロック信号とに基づいて、上記一方のスイッチング手段がオンとされるタイミングから第１の所定期間及び上記一方のスイッチング手段がオフとなるタイミングの直前となる第２の所定期間はオンとされ、前記第１の所定期間と前記第２の所定期間の間の期間は上記クロック信号の１周期に相当する各期間においてオン／オフが切り換えられるように生成された第２のスイッチング信号でオン／オフを行うスイッチング制御手段が備えられているようにする。
【００２２】
上記構成によれば、共振転流型Ｈブリッジ回路において駆動電流を生成するための電流経路を形成するために導通制御される２組の各一対のスイッチング手段のうち（一対とは、上記一方のスイッチング手段と、上記他方のスイッチング手段）、一方のスイッチング手段の導通期間として規定される期間に、他方のスイッチング手段をクロック信号を用いて設定した所定タイミングでオン／オフさせることができる。そして、この他方のスイッチング手段がオフとされる期間は、磁気ヘッドのコイルに供給する電流のレベルを上記コイルの特性により決定される時定数により減衰させるように動作させることが可能となる。従って、上記他方のスイッチング手段の断続タイミングの設定によって、＋又は−の電流発生期間内における駆動電流のレベルをほぼ一定に保つことが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を次の順序で説明していく。
（１．記録再生装置の構成）
（２．第１の実施の形態）
（３．第２の実施の形態）
（４．第３の実施の形態）
（５．第４の実施の形態）
（６．第５の実施の形態）
【００２６】
（１．記録再生装置の構成）
図１のブロック図は、後述する第１〜第５の各実施の形態としての磁気ヘッド駆動回路が搭載される記録再生装置の一構成例を示している。なお、本実施の形態としての記録再生装置では、最小ランｄ＝１，最大ランｋ＝７として規定されている（１，７）ＲＬＬ符号による変調方式に対応していることを前提として以降の説明を行うこととする。
【００２７】
この図において、光磁気ディスク１（以降単にディスクという）は、当該記録再生装置に装填されることでスピンドルモータ２により回転駆動される。光学ヘッド３はディスク１に対して記録／再生時にレーザ光を照射する部位とされ、記録時には記録トラックをキュリー温度まで加熱するための高レベルのレーザ光を出力し、再生時には磁気カー効果により反射光からデータを検出するための比較的低レベルのレーザ光を出力する。
【００２８】
このため、光学ヘッド３はレーザ出力手段としてのレーザダイオードや、偏光ビームスプリッタや対物レンズ等からなる光学系、及び反射光を検出するためのディテクタが搭載されている。対物レンズ３ａは二軸機構４によってディスク半径方向及びディスクに接離する方向に変位可能に保持されており、また、光学ヘッド３全体はスレッド機構５によりディスク半径方向に移動可能とされている。また、磁気ヘッド６は、供給された情報によって変調された磁界を光磁気ディスクに印加するために設けられ、ディスク１を挟んで光学ヘッド３と対向する位置に配置されている。
【００２９】
再生動作によって、光学ヘッド３によりディスク１から検出された情報はＲＦアンプ７に供給される。ＲＦアンプ７は供給された情報の演算処理により、再生ＲＦ信号、トラッキングエラー信号、フォーカスエラー信号、グルーブ情報（ディスク１にプリグルーブ（ウォブリンググルーブ）として記録されている絶対位置情報）等を抽出する。そして、抽出された再生ＲＦ信号はデコーダ部８に供給される。また、トラッキングエラー信号、フォーカスエラー信号はサーボ回路１０に供給される。
また、アドレスデコーダ９ではグルーブ情報をデコードして絶対位置情報を得る。さらにデータとして記録されたアドレス情報はデコーダ部８で抽出される。これらのアドレス情報はシステムコントローラ１１に供給され、各種の制御動作に用いられる。
【００３０】
サーボ回路１０は供給されたトラッキングエラー信号、フォーカスエラー信号や、システムコントローラ１１からのトラックジャンプ指令、アクセス指令、回転速度検出情報等により各種サーボ駆動信号を発生させ、二軸機構４及びスレッド機構５を制御してフォーカス及びトラッキング制御をなし、またスピンドルモータ２を一定線速度（ＣＬＶ）あるいは角速度一定（ＣＡＶ）に制御する。
【００３１】
再生ＲＦ信号はデコーダ部８で２値化された後、（１，７）ＲＬＬ符号列に対応する復調処理、及び所定の方式に対応するエラー訂正処理等が施され、システムコントローラ１１を介して出力端子１２から図示ない所要の処理部に再生データとして供給される。
【００３２】
また、記録動作の際にディスク１に記録すべき情報として入力端子１３からシステムコントローラ１１に供給された情報はエンコーダ部１４において所定方式によるエラー訂正符号の付加、及び（１，７）ＲＬＬ符号化等のエンコード処理が施され、記録データＤＲとして磁気ヘッド駆動回路１５に供給される。なお、本実施の形態では、エンコーダ部１４から上記記録データＤＲと共に、この記録データＤＲに同期したクロック信号ＣＬＫも供給される。この場合、クロック信号ＣＬＫは、記録データＤＲの反転区間１Ｔ（なお、実際の（１，７）ＲＬＬ符号列には、規則上１Ｔの反転区間は存在しない）を１周期とする周波数を有するものとされている。
【００３３】
磁気ヘッド駆動回路１５は、上記記録データＤＲ及びこの記録データＤＲに同期したクロック信号ＣＬＫを利用して変調した駆動電流を生成して磁気ヘッド６のコイルに供給する。これにより、磁気ヘッド６において変調磁界を発生させ、光磁気ディスク１に対して記録データＤＲの波形に応じたＮ極又はＳ極の磁界印加を行う。また、このときシステムコントローラ１１は光学ヘッド３に対して、記録時に適合して設定されたレベルのレーザ光を出力するように光学ヘッド３に対する制御を行う。なお、磁気ヘッド駆動回路１５の内部構成及びその動作については、後に第１から第４の実施の形態として詳述する。
システムコントローラ１１は、例えばマイクロコンピュータ等を備えて構成され、当該記録再生装置の各種動作を制御する。
【００３４】
（２．第１の実施の形態）
図２は、本発明の第１の実施の形態としての磁気ヘッド駆動回路１５の内部構成を示す回路図である。本実施の形態の磁気ヘッド駆動回路１５は、エンコーダ部１４から供給された記録データＤＲ及びクロック信号ＣＬＫを入力してスイッチング素子Ｑ１〜Ｑ４をスイッチング駆動するためのゲート電圧であるスイッチング制御信号ｖ１〜ｖ４を生成する制御信号生成回路１６と、主として４本のスイッチング素子Ｑ１〜Ｑ４、及び磁気ヘッド６のコイルＬ及びコンデンサＣの並列接続により形成されるＬＣ共振回路から成る「共振転流型Ｈブリッジ回路」を備えて構成される。
【００３５】
この図に示す共振転流型Ｈブリッジ回路は、先に図１５に示した構成と同様であるが、ここで再度詳しく説明する。先ず、共振転流型Ｈブリッジ回路を形成する４本のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のうち、スイッチング素子Ｑ１，Ｑ３には、エンハンスメント型のＰチャンネルＭＯＳ−ＦＥＴを用い、スイッチング素子Ｑ２，Ｑ４には、エンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴを用いている。
【００３６】
スイッチング素子Ｑ１のソースは電源Ｖｃｃのラインに対して接続され、ドレインは逆流阻止用ダイオードＤ１（アノード→カソード）を介してスイッチング素子Ｑ２のドレインと接続される。スイッチング素子Ｑ２のソースはアースに接地される。
同様にして、スイッチング素子Ｑ３は、そのソースが電源Ｖｃｃのラインに対して接続され、ドレインは逆流阻止用ダイオードＤ３（アノード→カソード）を介してスイッチング素子Ｑ４のドレインと接続され、スイッチング素子Ｑ４のソースはアースに接地される。
即ち、スイッチング素子Ｑ１，Ｑ２の組は逆流阻止用ダイオードＤ１を介して直列接続されて電源Ｖｃｃに対して接続され、スイッチング素子Ｑ３，Ｑ４の組は逆流阻止用ダイオードＤ３を介して直列接続されて電源Ｖｃｃに対して接続されることになる。
【００３７】
また、フライホイールダイオードＤ２は、アノード側がスイッチング素子Ｑ２のドレインと接続され、カソード側がアースに接地されるようにして挿入される。同様にして、フライホイールダイオードＤ４は、アノード側がスイッチング素子Ｑ４のドレインと接続され、カソード側がアースに接地されるようにして挿入される。
【００３８】
また、磁気ヘッドを形成する所定のインダクタンスを有するコイルＬと、所定のキャパシタンスを有するコンデンサＣが並列接続されることにより、共振回路（Ｌ，Ｃ）が形成され、この共振回路（Ｌ，Ｃ）の一端（ａ点）は、逆流阻止用ダイオードＤ１（カソード）とスイッチング素子Ｑ２（ドレイン）の接続点に対して接続され、他端（ｂ点）は逆流阻止用ダイオードＤ３（カソード）とスイッチング素子Ｑ４（ドレイン）の接続点に対して接続される。つまり、各々直列接続されたスイッチング素子Ｑ１，Ｑ２の組と、スイッチング素子Ｑ３，Ｑ４の組との各中点との間を結合するようにして設けられる。
【００３９】
制御信号生成回路１６は例えば所要の論理回路等を備えて構成され、前述のようにして入力される（１，７）ＲＬＬ符号列の記録データＤＲ及びクロック信号ＣＬＫを利用して、後述する波形パターンのスイッチング制御信号ｖ１〜ｖ４を生成して出力する。スイッチング制御信号ｖ１〜ｖ４は、それぞれスイッチング素子Ｑ１〜Ｑ４のゲートに対して供給される。
【００４０】
このように、本実施の形態としての共振転流型Ｈブリッジ回路の構成は、先に従来例として図１５に示した構成と同様とされるが、スイッチング素子Ｑ１〜Ｑ４のスイッチング動作が異なり、この結果、コイル電流ｉＬの振幅レベルが略同一レベルに保たれるようにされる。そこで、第１の実施の形態としての共振転流型Ｈブリッジ回路の動作について、図３のタイミングチャートを参照して説明する。
【００４１】
図３（ａ）及び図３（ｂ）には、それぞれ制御信号生成回路１６に入力される（１，７）ＲＬＬ符号列としての記録データＤＲ及びクロック信号ＣＬＫが示されている。図３（ａ）に示す記録データＤＲは、期間ｔ１〜ｔ６及びこれに続く期間ｔ６〜ｔ１１がそれぞれ‘１’（Ｈレベル）、‘０’（Ｌレベル）を示す２Ｔの最小反転間隔による反転区間とされており、時点ｔ１１以降は最小反転間隔２Ｔより大きく最大反転間隔８Ｔ以内とされるある反転間隔を有する‘１’（Ｈレベル）による波形とされているものとする。
また、クロック信号ＣＬＫは、記録データＤＲに同期していると共に、記録データＤＲの１Ｔを１周期とする周波数による信号とされている。また、この図では説明の簡単のために、１周期内のＨレベルとＬレベルとのデューティ比は５０％ではなく、ある偏りをもった所定のデューティ比が設定されている。このデューティ比は、後述するようにしてスイッチング制御電圧ｖ１及びｖ３を反転区間内においてチョップ（断続）するためのタイミングを決定する要素であり、コイル電流ｉＬの反転区間ごとにそのレベルを略一定に保つことを目的として設定されるものである。
【００４２】
制御信号生成回路１６では、上記図３（ａ）及び図３（ｂ）に示す波形の記録データＤＲ及びクロック信号ＣＬＫが入力されると、図３（ｃ）〜（ｆ）に示す波形パターンのスイッチング制御信号ｖ１〜ｖ４を出力する。これらスイッチング制御信号のうち、スイッチング制御信号ｖ２及びｖ４は、記録データＤＲに基づいて生成することができる。即ち、スイッチング制御信号ｖ２は記録データＤＲの波形を反転させることにより生成され、スイッチング制御信号ｖ４は記録データＤＲの波形パターンをそのまま利用するようにされる。
また、スイッチング制御信号ｖ１及びｖ３は、記録データＤＲ及びクロック信号ＣＬＫを利用して生成されるものであり、スイッチング制御信号ｖ１は、記録データＤＲがＨレベル、かつクロック信号ＣＬＫがＬレベルの状態時にのみＬレベルとされて、それ以外の論理の組み合わせ状態では常にＨレベルとして出力される信号となる。スイッチング制御信号ｖ３は、記録データＤＲ及びクロック信号ＣＬＫが共にＬレベルの状態時にのみＬレベルとされて、それ以外の論理の組み合わせ状態では常にＨレベルとして出力される信号となる。
なお、これらスイッチング制御信号ｖ１〜ｖ４のＨレベル時の電圧レベルは例えば５Ｖ程度とされる。
【００４３】
このようなスイッチング制御信号ｖ１，ｖ２，ｖ３，ｖ４がスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の各ゲートに印加される場合の動作について説明する。
図３に示す時点ｔ１以前においては、図３（ｉ）に示すようにして負極性（点ｂ→点ａの方向）によりコイルＬに対してコイル電流ｉＬが流れているものとされる。このとき、時点ｔ１の直前のタイミングにおいては、スイッチング素子Ｑ２，Ｑ３が共にオンとされ、スイッチング素子Ｑ１，Ｑ４は共にオフの状態とされていることにより、電源Ｖｃｃ→スイッチング素子Ｑ３→逆流阻止用ダイオードＤ３→コイルＬ→スイッチング素子Ｑ２→アースによる電流経路（以降「第２の電流経路」ともいうことにする）が形成されている。
【００４４】
そして、時点ｔ１に至ると、これまでオンとされていたスイッチング素子Ｑ２，Ｑ３が時点ｔ６（記録データＤＲの次の反転時点）に至るまで共にオフとなるようにされる。また、スイッチング素子Ｑ１，Ｑ４の組についてはスイッチング素子Ｑ４は時点ｔ６まで継続的にオンとされるのに対して、スイッチング素子Ｑ１は時点ｔ３までオフとなるようにされる。
このとき、時点ｔ１以前までコイルＬを流れていたコイル電流ｉＬは、スイッチング素子Ｑ２，Ｑ３が共にオフとなるのに従って急激に遮断されることで、コイルＬのインダクタンス作用によって、ａ点においては、図３（ｇ）に示すように約１００Ｖ程度の非常に高いレベルのフライバック電圧ｖａを発生させる。このフライバック電圧ｖａは共振回路（Ｌ，Ｃ）の共振波形の半周期分に相当し、従ってフライバック電圧ｖａが現れる期間ｔ１〜ｔ２は、共振回路（Ｌ，Ｃ）の共振周波数の半周期分の時間となる。
【００４５】
ここで、逆流阻止用ダイオードＤ１は、上記期間ｔ１〜ｔ２において発生するフライバック電圧ｖａが、スイッチング素子Ｑ１のドレイン→ソースの方向により存在する寄生ダイオードを介して電源Ｖｃｃに吸収されないようにするために設けられる。また、期間ｔ１〜ｔ２においてｂ点（コイルＬと逆流阻止用ダイオードＤ３（カソード）との接続点）に同時に発生し得るフライバック電圧ｖｂは、フライホイールダイオードＤ４によりクランプされるために、期間ｔ１〜ｔ２においては、図３（ｈ）に示すようにフライバック電圧ｖｂは発生しないようにされている。
また、逆流阻止用ダイオードＤ３及びフライホイールダイオードＤ２も上記と同様の作用を有するものである。即ち、逆流阻止用ダイオードＤ３は、後述する時点ｔ６において、スイッチング素子Ｑ１，Ｑ４の組がオンからオフに切り替わって、コイルＬに正方向（点ａ→点ｂ）に流れるコイル電流が遮断されたときに、期間ｔ３〜ｔ４においてｂ点に発生するフライバック電圧ｖｂが電源Ｖｃｃに吸収されることを阻止し、フライホイールダイオードＤ２は、期間ｔ３〜ｔ４においてａ点に発生しうるフライバック電圧ｖａをクランプするために設けらるものである。
【００４６】
上述のようにして、期間ｔ１〜ｔ２においてフライバック電圧ｖａが発生することで、共振回路（Ｌ，Ｃ）の電流共振動作によって発生する正方向（ａ点→ｂ点）の高レベルなフライバック電流がコイルＬに流れることになる。これにより、期間ｔ１〜ｔ２の短時間（例えば約２０ｎｓｅｃ）において、図３（ｉ）に示すようにコイル電流ｉＬが負極側から正極側に反転し、かつ、時点ｔ２においてはディスクに対する熱磁気記録が適正に行われるために磁気ヘッド６にて発生される最小印加磁界強度を越える程度にまで、その電流レベルが引き上げられるようにされる。
【００４７】
続く期間ｔ２〜ｔ３においては、スイッチング素子Ｑ４はオンであるのに対してスイッチング素子Ｑ１はオフの状態が継続されていることから、電源Ｖｃｃ→スイッチング素子Ｑ１→逆流阻止用ダイオードＤ１→コイルＬ→スイッチング素子Ｑ４→アースの電流経路（以降「第１の電流経路」ともいうことにする）に電流は依然流れないようにされる。これにより、期間ｔ２〜ｔ３におけるコイル電流ｉＬとしては、図３（ｉ）に示すように、先に発生したフライバック電流が、コイルＬのインダクタンス及びその損失抵抗により決定する時定数に従って減衰する傾向となる。
続く期間ｔ３〜ｔ４においては、スイッチング素子Ｑ１，Ｑ４が共にオンとなることから、上記第１の電流経路が形成されて、電源Ｖｃｃからスイッチング素子Ｑ１、及び逆流阻止用ダイオードＤ１を介してコイルＬに電流ｉＤ１が流れるようにされる。この電流ｉＤ１は、先に説明した（数３）により表されるものであり、この（数３）に示す式に従って時間経過と共に正方向に増加する電流である。これにより、期間ｔ３〜ｔ４のコイル電流ｉＬとしては、図３（ｉ）に示すように（数３）に従ってそのレベルが増加する傾向を見せることになる。
【００４８】
更に期間ｔ４〜ｔ５においては、スイッチング素子Ｑ４がオンであるのに対してスイッチング素子Ｑ１はオフに切り替わって第１の電流経路は再度遮断されることになる。このときには、コイルＬのインダクタンスによりｂ点に発生するフライバック電圧、及びフライホイールダイオードＤ２によるａ点に発生しうるフライバック電圧の抑制が行われることによる作用と、コイルＬのインダクタンス及びその損失抵抗により決定する時定数との作用により得られる傾きによって、コイル電流ｉＬが減衰することになる。
これに続く期間ｔ５〜ｔ６においては、スイッチング素子Ｑ１，Ｑ４が共にオンとなることから、先の期間ｔ３〜ｔ４のときと同様にして、コイル電流ｉＬは（数３）に示す式に従ってそのレベルが増加することになる。
【００４９】
このように、記録データＤＲがある反転間隔を有して‘１’（Ｈレベル）となるような場合には、第１の電流経路（電流ｉＤ１）をクロック周期ごとに所定のデューティに従ったタイミングで断続するようにされる。これにより、第１の電流経路の断続に応じてコイル電流ｉＬのレベルが短い周期で増減を交互に行うようにされる結果、例えば期間ｔ１〜ｔ６の反転区間内においては、コイル電流ｉＬのレベルが略一定に保たれるように制御されることになる。
従って、第１の電流経路（電流ｉＤ１）の断続タイミングを決定するクロック信号ＣＬＫの１周期内（記録データＤＲの１Ｔに相当）におけるＨレベルとＬレベルとのデューティ比は、電流ｉＤ１の増加時と減衰時の各傾きのバランスを考慮したうえで、コイル電流ｉＬのレベルを略一定に保つための値が設定されることになる。
【００５０】
続いて、記録データＤＲが‘０’（Ｌレベル）により２Ｔの反転区間となる期間ｔ６〜ｔ１１においては、スイッチング素子Ｑ１，Ｑ４の組が共にオフとなるように制御される（図３（ｃ）（ｆ））一方で、電源Ｖｃｃ側のスイッチング素子Ｑ２を定常的にオン（図３（ｄ）），アース側のスイッチング素子Ｑ３はクロック信号ＣＬＫの１周期ごとのデューティに従って、図３（ｅ）に示すタイミングでオン／オフを行うようにされる。
【００５１】
これにより、期間ｔ６〜ｔ７においては、スイッチング素子Ｑ１，Ｑ４がオフに切り替わって第１の電流経路が急峻に遮断されることによって、図３（ｈ）のようにｂ点にフライバック電圧ｖｂが発生し、（この際、フライバック電圧ｖａはフライホイールダイオードＤ２により抑制される（図３（ｇ））、これにより、逆方向のフライバック電流を利用してコイル電流ｉＬを正方向から逆方向に急峻に反転させたうえで、最小印加磁界強度を充分に超えるとされる所要のレベルにまで到達するようにされる。
そして、期間ｔ７〜ｔ８においては、スイッチング素子Ｑ２はオンであるのに対してスイッチング素子Ｑ３はオフの状態が継続されていることで第２の電流経路による電流は流れないようにされるので、期間ｔ７〜ｔ８においてｂ点→ａ点の方向（逆方向）に流れるコイル電流ｉＬとしては、図３（ｉ）に示すようにコイルＬのインダクタンス及びその損失抵抗により決定する時定数に従ってその絶対値レベルが減衰する。そして、続く期間ｔ８〜ｔ９においては、スイッチング素子Ｑ２，Ｑ３が共にオンとなって第２の電流経路が形成され、電源Ｖｃｃからスイッチング素子Ｑ３、及び逆流阻止用ダイオードＤ３を介してコイルＬに電流ｉＤ３が流れるようにされる。
この電流ｉＤ３も、先に説明した（数６）に示す式に従って時間経過と共に負方向において増加する電流である。これにより、期間ｔ３〜ｔ４のコイル電流ｉＬとしては、図３（ｉ）に示すように（数３）に従ってその絶対値レベルが増加する。
【００５２】
続く期間ｔ９〜ｔ１０においては、スイッチング素子Ｑ２がオン状態の元で、スイッチング素子Ｑ３はオフに切り替わって第２の電流経路は再度遮断されるので、時点ｔ９においてコイルＬのインダクタンスによりａ点に発生するフライバック電圧、及びｂ点に発生しうるフライバック電圧に対するフライホイールダイオードＤ４による抑制が行われることによる作用と、コイルＬのインダクタンス及びその損失抵抗により決定する時定数との作用により得られる傾きによって、コイル電流ｉＬの絶対値レベルが減衰することになる。更に、続く期間ｔ１０〜ｔ１１においては、スイッチング素子Ｑ２，Ｑ３が共にオンとなることから、期間ｔ８〜ｔ９のときと同様にして、コイル電流ｉＬは（数３）に示す式に従ってその絶対値レベルが増加することになる。
【００５３】
このようにして、記録データＤＲが２Ｔの反転区間により‘０’（Ｌレベル）となるような場合においても、第２の電流経路（電流ｉＤ３）をクロック周期ごとに所定のデューティに従ったタイミングで断続するようにスイッチング制御を行うようにされる。これにより、第２の電流経路として逆方向に流れるコイル電流ｉＬのレベルがクロック周期ごとに交互に増減を行う動作が得られることで、負極側の反転区間のコイル電流ｉＬとしても、所定の適正レベルにより略一定に保たれることになる。
【００５４】
時点ｔ１１以降は、図３（ａ）に示すように記録データＤＲは、‘１’（Ｈレベル）により、最小反転間隔２Ｔより大きく最大反転間隔８Ｔ以内とされるある反転間隔による波形となる。
この時点ｔ１１以降においては、図３（ｃ）〜（ｆ）に示すように、スイッチング素子Ｑ２，Ｑ３は共にオフ状態となるように切り替わる一方で、スイッチング素子Ｑ４は継続的にオン、スイッチング素子Ｑ１はクロック信号ＣＬＫの１周期ごとのＨ／Ｌレベルのデューティ比に従ったタイミングでオフ／オンを交互に繰り返すようにされる。
これにより、時点ｔ１１から開始される反転間隔１Ｔに相当する期間においては先に説明した期間ｔ１〜ｔ４と同様の動作が得られ、以降は、期間ｔ４〜ｔ５として説明した動作が繰り返されることになる。これにより、時点ｔ１１以降のコイル電流ｉＬは、図３（ｉ）に示すようにして正極性により所定の適正レベルが維持された波形が得られることになる。
【００５５】
このような動作が行われることより、（１，７）ＲＬＬ符号として変調された記録データＤＲの波形に応じて変調される磁気ヘッド６の駆動電流（コイル電流ｉＬ）は、（１，７）ＲＬＬ符号の最小反転間隔２Ｔから最大反転間隔８Ｔまでの反転間隔ごとにおいて、ほぼ一定の振幅レベルが得られることになる。これにより、駆動電流（コイル電流ｉＬ）により磁気ヘッド６において発生される磁界強度も、Ｎ極とＳ極とで、それぞれ時間経過に関わらず所要の適正値がほぼ一定に保たれることになる。
【００５６】
なお、説明の便宜上、図３（ｂ）に示すクロック信号ＣＬＫは、コイル電流ｉＬを略一定に保つべく設定された１周期内のＨ／Ｌレベルのパルスのデューティ比を既に有して、制御信号生成回路１６に入力されているものとして説明したが、例えば制御信号生成回路１６に入力される段階では、クロック信号ＣＬＫのＨ／Ｌレベルのパルスのデューティ比は１：１とされていても構わない。そして、制御信号生成回路１６において所要の論理回路等を利用することにより、所定のデューティ比に基づいたタイミングにより第１及び第２の電流経路を流れる電流をチョップするためのスイッチング制御信号（ｖ２，ｖ４）を生成するように構成することも当然可能であり、これについては、以降説明する各実施の形態についても同様である。
【００５７】
（３．第２の実施の形態）
図４は、本発明の第２の実施の形態としての磁気ヘッド駆動回路１５の内部構成を示す回路図であり、図２と同一部分については同一符号を付して説明を省略する。
図２に示す共振転流型Ｈブリッジ回路においては、スイッチング素子Ｑ１，Ｑ３はエンハンスメント型のＰチャンネルＭＯＳ−ＦＥＴとされていたが、図４においては、これらスイッチング素子Ｑ１，Ｑ３は、エンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴとされている。即ち、本実施の形態においてはスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４には全てエンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴが採用されることになる。これにより、例えば磁気ヘッド駆動回路を生成するスイッチング素子の部品管理等がより容易になり得る。
【００５８】
図５は、上記図４に示す構成による本実施の形態の磁気ヘッド駆動回路１５の動作を示すタイミングチャートであり、図３と同一部分については同一符号を付している。
この場合には、スイッチング素子Ｑ１，Ｑ３が、エンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴとされたのに対応して、スイッチング素子Ｑ１，Ｑ３をスイッチング駆動するためのスイッチング制御信号ｖ１（図５（ｃ）），ｖ３（図５（ｅ））は、それぞれ図３（ｃ）（ｅ）に示すスイッチング制御信号ｖ１，ｖ３に対して反転した波形となるようにされる。これら図５（ｃ）（ｅ）に示すスイッチング制御信号ｖ１，ｖ３は、制御信号生成回路１６において、入力された記録データＤＲ、及びクロック信号ＣＬＫを所定の論理回路等に供給することで発生させることができる。
【００５９】
このようなスイッチング制御信号によって駆動されることで、磁気ヘッド駆動回路１５の動作としては、図３にて説明したのと同様の動作が得られることになり、結果的に、図５（ｉ）に示すコイル電流ｉＬも、図３（ｉ）と同様の波形が得られることになる。
なお、本実施の形態においては、スイッチング素子Ｑ１，Ｑ３をオンとするように制御するには、例えば電源Ｖｃｃが５Ｖ程度に設定されているとすると、スイッチング素子Ｑ１，Ｑ３に印加すべきゲート電圧（スイッチング制御信号ｖ１，ｖ３）として１０Ｖ程度が必要とされる。ただし、このときスイッチング素子Ｑ２，Ｑ４に印加すべきゲート電圧（スイッチング制御信号ｖ２，ｖ４）としては、５Ｖ程度でよいものとされる。
【００６０】
（４．第３の実施の形態）
図６は、本発明の第３の実施の形態としての磁気ヘッド駆動回路１５の内部構成を示す回路図であり、図２と同一部分については同一符号を付して説明を省略する。
この場合、共振転流型Ｈブリッジ回路を形成する４本のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のうち、スイッチング素子Ｑ１，Ｑ３にはエンハンスメント型のＰチャンネルＭＯＳ−ＦＥＴを用い、スイッチング素子Ｑ２，Ｑ４にはエンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴを用いている点と、スイッチング素子Ｑ１，Ｑ４の組とスイッチング素子Ｑ２，Ｑ３の組がそれぞれ記録データの反転区間ごとのタイミングで交互に所定の動作を行うようにされている点では、図２に示した第１の実施の形態と同様とされるが、この第３の実施の形態では、後述するように、電源Ｖｃｃ側に接続されるスイッチング素子Ｑ２，Ｑ４が第１、第２の電流経路をチョップ（断続）するためのスイッチング素子として機能し、スイッチング素子Ｑ１，Ｑ３が、記録データＤＲの反転区間ごとに応じたタイミングでオン／オフすべきスイッチング素子として機能する。
【００６１】
従って、図６においてはダイオードＤ１，Ｄ３がフライホイールダイオードとされる。これらフライホイールダイオードＤ１，Ｄ３は、それぞれアノードがａ点、ｂ点に対して接続されると共に、カソードが電源Ｖｃｃに対して接続されるようにして挿入される。
また、ダイオードＤ２，Ｄ４が逆流阻止用とされて、逆流阻止用ダイオードＤ２は、アノードがａ点（スイッチング素子Ｑ１のドレイン）と接続され、カソードがスイッチング素子Ｑ２のドレインと接続されるようにして挿入される。逆流阻止用ダイオードＤ４は、アノードがｂ点（スイッチング素子Ｑ３のドレイン）と接続され、カソードがスイッチング素子Ｑ４のドレインと接続されるようにして挿入されることになる。
【００６２】
図７は、図６に示す第３の実施の形態としての磁気ヘッド駆動回路１５の動作を示すタイミングチャートであり図３と同一部分には同一符号を付して説明を省略する。なお、図７（ａ）において記録データＤＲは、説明の便宜上、図３（ａ）に示す波形と逆相の波形が示されている。即ち、期間ｔ１〜ｔ６が‘０’（Ｌレベル）による２Ｔの反転間隔、続く期間ｔ６〜ｔ１１が‘１’（Ｈレベル）による２Ｔの反転間隔、時点ｔ１１以降が‘０’（Ｌレベル）とされる最小反転間隔２Ｔより大きく、かつ最大反転間隔８Ｔ以内とされる所定の反転間隔とされている。
【００６３】
この場合には、スイッチング素子Ｑ２，Ｑ４が第１、第３の電流経路をチョップ（断続）するためのスイッチング素子とされ、スイッチング素子Ｑ１，Ｑ３が、記録データＤＲの反転区間ごとに応じたタイミングでオン／オフするように動作することから、各スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のゲートに印加されるべきスイッチング制御信号ｖ１，ｖ２，ｖ３，ｖ４は、制御信号生成回路１６において次のような波形により生成される。
スイッチング制御信号ｖ１は、記録データＤＲを反転することにより得られる波形となり、スイッチング制御信号ｖ１と動作的に対となるスイッチング制御信号ｖ４は、記録データＤＲが‘１’（Ｈレベル）で、かつクロック信号ＣＬＫがＬレベルの時にのみＨレベルとなる信号として出力される。
また、スイッチング制御信号ｖ３は、記録データＤＲと同一の波形として出力するようにされ、このスイッチング制御信号ｖ３と動作的に対となるスイッチング制御信号ｖ２は、記録データＤＲ及びクロック信号ＣＬＫが共に‘０’（Ｌレベル）の時にのみＨレベルとなる信号として出力される。
【００６４】
記録データＤＲが‘１’（Ｈレベル）とされている時点ｔ１以前においては、、図７（ｉ）に示すようにして正方向（点ａ→点ｂの方向）によりコイルＬにコイル電流ｉＬが流れており、特に時点ｔ１の直前のタイミングにおいては、スイッチング素子Ｑ１，Ｑ４が共にオン、スイッチング素子Ｑ２，Ｑ３は共にオフの状態とされていることにより、第１の電流経路が形成されている。
【００６５】
時点ｔ１に至ると、これまでオンとされていたスイッチング素子Ｑ１，Ｑ４が時点ｔ６（記録データＤＲの次の反転時点）に至るまで共にオフとなるようにされる。また、スイッチング素子Ｑ２，Ｑ３の組のうち、スイッチング素子Ｑ３は時点ｔ６まで継続的にオンとされるのに対して、スイッチング素子Ｑ１は時点ｔ３まで継続してオフの状態が保たれる。
この時点ｔ１では、スイッチング素子Ｑ１，Ｑ４が共にオフとなって第２の電流経路が遮断される、つまり、時点ｔ１以前までコイルＬを流れていたコイル電流ｉＬが急激に遮断されることで、コイルＬのインダクタンス作用によって、この場合にはａ点において、図７（ｇ）に示すように約−１００Ｖ程度の非常に高いレベルのフライバック電圧ｖａが発生する。
【００６６】
このときには、逆流阻止用ダイオードＤ２が挿入されていることで、期間ｔ１〜ｔ２において発生するフライバック電圧ｖａが、スイッチング素子Ｑ２のソース→ドレインの方向により存在する寄生ダイオードを介してアースに吸収されないようにされる。また、期間ｔ１〜ｔ２においてｂ点（コイルＬと逆流阻止用ダイオードＤ３（カソード）との接続点）に同時に発生し得るフライバック電圧ｖｂは、フライホイールダイオードＤ３によりクランプされるために、期間ｔ１〜ｔ２においては、図７（ｈ）に示すようにフライバック電圧ｖｂは発生しないようにされている。
【００６７】
上記期間ｔ１〜ｔ２において発生したフライバック電圧ｖａに基づき、共振回路（Ｌ，Ｃ）の電流共振動作によって発生する逆方向（ｂ点→ａ点）のフライバック電流がコイルＬには流れることになり、図７（ｉ）に示すようにコイル電流ｉＬが正極側から負極側に反転し、かつ、時点ｔ２ではディスクに対する最小印加磁界強度を越える程度にまで、その電流レベルが引き上げられているものとされる。
【００６８】
続く期間ｔ２〜ｔ３においては、スイッチング素子Ｑ３はオンであるのに対してスイッチング素子Ｑ２はオフの状態が継続されていることから、第２の電流経路を介して電流は依然流れないようにされる。これにより、期間ｔ２〜ｔ３におけるコイル電流ｉＬとしては、図７（ｉ）に示すようにコイルＬのインダクタンス及びその損失抵抗により決定する時定数に従ってその絶対値レベルが減衰する傾向となる。
続く期間ｔ３〜ｔ４においては、スイッチング素子Ｑ２，Ｑ３が共にオン状態となることから、上記第２の電流経路が形成されて、電源Ｖｃｃからスイッチング素子Ｑ３、及び逆流阻止用ダイオードＤ２を介してコイルＬに電流ｉＤ２が流れるようにされる。この電流ｉＤ２は、
【数７】

に従って時間経過と共に逆方向（ｂ点→ａ点）において増加するように流れる電流であり、従って、期間ｔ３〜ｔ４のコイル電流ｉＬとしては、図７（ｉ）に示すように（数７）に基づく傾きによってその絶対値レベルが増加する。
【００６９】
更に期間ｔ４〜ｔ５においては、スイッチング素子Ｑ３がオンであるのに対してスイッチング素子Ｑ２はオフに切り替わって第２の電流経路は再度遮断されることになる。このときには、コイルＬのインダクタンスによりａ点に発生するフライバック電圧、及びフライホイールダイオードＤ３によるｂ点に発生しうるフライバック電圧の抑制が行われることによる作用と、コイルＬのインダクタンス及びその損失抵抗により決定する時定数との作用により得られる傾きによって、逆方向（ｂ点→ａ点）に流れるコイル電流ｉＬが減衰する、つまり、コイル電流ｉＬの絶対値レベルが減少することになる。
これに続く期間ｔ５〜ｔ６においては、スイッチング素子Ｑ２，Ｑ３が共にオン状態となる。これにより、先の期間ｔ３〜ｔ４のときと同様にして、コイル電流ｉＬは（数７）に示す式に従ってその絶対値レベルが増加する変化を示す。
【００７０】
続いて、記録データＤＲが‘１’（Ｈレベル）により２Ｔの反転区間となる期間ｔ６〜ｔ１１においては、スイッチング素子Ｑ２，Ｑ３の組が共にオフとなるように制御される（図７（ｄ）（ｅ））一方で、電源Ｖｃｃ側のスイッチング素子Ｑ１は定常的にオン（図７（ｃ）），アース側のスイッチング素子Ｑ４はクロック信号ＣＬＫの１周期ごとのデューティに従って、図７（ｆ）に示すタイミングでオン／オフを行うようにされる。
この場合、先ず期間ｔ６〜ｔ７においては、スイッチング素子Ｑ２，Ｑ３がオフに切り替わって第２の電流経路が急峻に遮断されるので、図７（ｈ）のようにｂ点にフライバック電圧ｖｂが発生し、（この際、フライバック電圧ｖａはフライホイールダイオードＤ１により抑制される（図７（ｉ））、これにより、コイル電流ｉＬを負方向から正方向に急峻に反転させたうえで、最小印加磁界強度を充分に超えるとされる所要の絶対値レベルにまで到達するようにされる。
そして、期間ｔ７〜ｔ８においては、スイッチング素子Ｑ１はオンであるのに対してスイッチング素子Ｑ４はオフの状態が継続されていることで第１の電流経路による電流は流れないようにされる。このため、期間ｔ７〜ｔ８においてａ点→ｂ点の方向（正方向）に流れるコイル電流ｉＬは、図７（ｉ）に示すようにコイルＬのインダクタンス及びその損失抵抗により決定する時定数に従って、時点ｔ７にて得られたフライバック電流のレベルが減衰する。そして、続く期間ｔ８〜ｔ９においては、スイッチング素子Ｑ１，Ｑ４が共にオンとなって第１の電流経路が形成され、電源Ｖｃｃからスイッチング素子Ｑ１を介してコイルＬに電流ｉＤ４が流れるようにされる。
この電流ｉＤ４は、
【数８】

に示す式に従って時間経過と共に正方向において増加する電流である。従って、期間ｔ７〜ｔ８のコイル電流ｉＬ（図７（ｉ））は、（数８）に従ってそのレベルが増加する。
続く期間ｔ９〜ｔ１０においては、スイッチング素子Ｑ１がオン状態で、スイッチング素子Ｑ４はオフに切り替わって第２の電流経路は再度遮断されるので、時点ｔ９においてコイルＬのインダクタンスによりａ点に発生するフライバック電圧、及びｂ点に発生し得るフライバック電圧に対するフライホイールダイオードＤ３による抑制が行われることによる作用と、コイルＬのインダクタンス及びその損失抵抗により決定する時定数との作用により得られる傾きによって、コイル電流ｉＬのレベルが減衰する。更に、続く期間ｔ１０〜ｔ１１においては、スイッチング素子Ｑ１，Ｑ４が共にオンに変化するので、期間ｔ８〜ｔ９のときと同様に、コイル電流ｉＬのレベルは（数８）に示す式に従って増加する。
【００７１】
図７（ａ）に示す記録データＤＲが‘０’（Ｌレベル）に反転する時点ｔ１１以降、図７（ｃ）〜（ｆ）に示すように、スイッチング素子Ｑ１，Ｑ４は共にオフ状態となるように切り替わる一方で、スイッチング素子Ｑ３は継続的にオン、スイッチング素子Ｑ２はクロック信号ＣＬＫの１周期ごとのＨ／Ｌレベルのデューティ比に従ったタイミングでオフ／オンを交互に繰り返すようにされる。
これにより、時点ｔ１１から開始される反転間隔１Ｔに相当する期間においては先に説明した期間ｔ１〜ｔ４と同様の動作となり、更にこれより以降は、期間ｔ４〜ｔ５として説明した動作が繰り返されることになる。
【００７２】
このような動作とすることで、第３の実施の形態における磁気ヘッド６の駆動電流（コイル電流ｉＬ）も、（１，７）ＲＬＬ符号の最小反転間隔２Ｔから最大反転間隔８Ｔまでの反転間隔ごとにおいて、ほぼ一定の振幅レベルが得られるようにされることになる。
【００７３】
（５．第４の実施の形態）
図８は、本発明の第４の実施の形態としての磁気ヘッド駆動回路１５の内部構成を示す回路図であり、第３の実施の形態である図６と同一部分については同一符号を付して説明を省略する。
図８に示す磁気ヘッド駆動回路１５の共振転流型Ｈブリッジ回路では、図６においてはエンハンスメント型のＰチャンネルＭＯＳ−ＦＥＴとされていたスイッチング素子Ｑ１，Ｑ３が、エンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴとされている構成が示されている。従って、本実施の形態においてはスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４には全てエンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴが用いられることになる。
【００７４】
図９は、上記図４に示す構成による本実施の形態の磁気ヘッド駆動回路１５の動作を示すタイミングチャートであり、図７と同一部分については同一符号を付している。
図９においては、スイッチング素子Ｑ１，Ｑ３が、エンハンスメント型のＮチャンネルＭＯＳ−ＦＥＴとされたことに対応して、スイッチング素子Ｑ１，Ｑ３をスイッチング駆動するためのスイッチング制御信号ｖ１（図９（ｃ）），ｖ３（図９（ｅ））は、それぞれ図７（ｃ）（ｅ）に示すスイッチング制御信号ｖ１，ｖ３に対して反転した波形が発生するように構成されている。
このようなスイッチング制御信号ｖ１〜ｖ４によってスイッチング素子Ｑ１〜Ｑ４を駆動する磁気ヘッド駆動回路１５では、図７にて説明したのと同様の動作が得られることになる。従って図９（ｉ）に示すコイル電流ｉＬも、図７（ｉ）と同様の波形が得られることになる。
【００７５】
（６．第５の実施の形態）
以上の第１〜第４の実施の形態では、第１の電流経路及び第２の電流経路での動作期間において、それぞれクロックタイミングに基づいてチョップすることで、コイルに発生する駆動電流の安定化をはかってきた。
ところが、例えば記録動作としての転送レートの高速化などの要望により、記録装置として、より周波数の高いクロック信号ＣＬＫを用いるようになることを考えると、それに応じてパルス期間（スイッチング素子のオン期間）が短くなることから、電流切換タイミングの直前及び／又は直後に、コイルＬに十分な電流を流すことが難しくなる。
一方、上述してきたチョッパ動作のためのパルスデューティを変え、スイッチング素子がオンとなる期間を長くすれば、電流量を増加させることはできるが、この場合チョッパ動作の効果が小さくなる。
【００７６】
第５の実施の形態としては、このような事情に鑑みて、特にクロック信号ＣＬＫの高周波数化にも好適に対応できる例を説明する。
磁気ヘッド駆動回路１５の構成例としては、上記第２の実施の形態として例示した図４の構成を用いることとし、共振転流型Ｈブリッジ回路についての説明は省略する。
そして、この第５の実施の形態として特徴的となる、スイッチング制御信号ｖ１〜ｖ４の生成動作について説明していく。
【００７７】
第５の実施の形態としては、図４に示したように、共振転流型Ｈブリッジ回路のスイッチング素子Ｑ１〜Ｑ４に対してスイッチング制御信号を供給する制御信号生成回路１６が、図１０、図１１のように構成され、図１２、図１３で示す動作でスイッチング制御信号ｖ１〜ｖ４を生成する。
【００７８】
例えば制御信号生成回路１６は、図１０に示すようにフリップフロップＦＦ１、信号生成部１６ａ、１６ｂから構成される。
フリップフロップＦＦ１はクロック信号ＣＬＫをラッチクロックとし、入力される記録データＤＲのラッチを行う。
【００７９】
フリップフロップＦＦ１のＱ出力は信号ｖ１０とされて信号生成部１６ａに供給される。信号生成部１６ａについては図１１で述べるが、信号ｖ１０を用いてスイッチング素子Ｑ４に対するスイッチング制御信号ｖ４を生成し、また信号ｖ１０とクロック信号ＣＬＫを用いてスイッチング素子Ｑ１に対するスイッチング制御信号ｖ１を生成する。ここでクロック信号ＣＬＫを用いるというのは、単に例えばラッチクロックなどとして用いることではなく、上述した各実施の形態の場合と同様に、チョップ動作のためのパルスの論理生成にクロック信号ＣＬＫのパルス成分を利用するという意味である。
またフリップフロップＦＦ１の反転Ｑ出力は信号ｖ３０とされて信号生成部１６ｂに供給される。信号生成部１６ｂでは、信号ｖ３０を用いてスイッチング素子Ｑ２に対するスイッチング制御信号ｖ２を生成し、また信号ｖ３０とクロック信号ＣＬＫを用いてスイッチング素子Ｑ３に対するスイッチング制御信号ｖ３を生成する。つまりクロック信号ＣＬＫをチョップ動作のためのスイッチング制御信号ｖ３としてのパルスの論理生成に利用する。
【００８０】
信号生成部１６ａ、１６ｂの内部構成及び動作は同様となるため、信号生成部１６ａを例にあげて、その内部構成を図１１に示し、スイッチング制御信号ｖ１、ｖ４の生成動作波形を図１２に示す。
図１１に示すように、信号生成部１６ａは、フリップフロップＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５、アンドゲートＡ１，Ａ２、ノアゲートＮＯＲ１、インバータＩＶ１、オアゲートＯＲ１による論理で、入力される信号ｖ１０及びクロック信号ＣＬＫからスイッチング制御信号ｖ１，ｖ４を生成する。
各フリップフロップＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５には、クロック信号ＣＬＫがラッチクロックとして供給されている。
【００８１】
図１２（ａ）（ｂ）には入力されるクロック信号ＣＬＫ、及び信号ｖ１０の例を示している。ここでは信号ｖ１０（即ち記録データＤＲと同等の波形）として３Ｔ期間と６Ｔ期間を示している。
信号ｖ１０がフリップフロップＦＦ２でクロックタイミングでラッチ出力されることで、図１２（ｃ）のようなＱ出力、及び図１２（ｄ）の反転Ｑ出力が得られる。
ここで、図１２（ｃ）のＱ出力は、そのままスイッチング制御信号ｖ４として出力されることになる。つまりスイッチング制御信号ｖ４は信号ｖ１０から１クロックタイミングだけ遅延された信号として生成される。
【００８２】
また図１２（ｃ）のＱ出力は、フリップフロップＦＦ３においてラッチされ、その反転Ｑ出力として図１２（ｅ）に示す信号が得られる。
この図１２（ｅ）の反転Ｑ出力と、信号ｖ１０は、アンドゲートＡ１で論理積がとられることで、図１２（ｆ）の信号▲１▼が得られる。
この信号▲１▼がフリップフロップＦＦ５でラッチされることで、そのＱ出力として図１２（ｇ）に示す信号が得られ、これがオアゲートＯＲ１に供給される。
【００８３】
一方、ノアゲートＮＯＲ１には、図１２（ｄ）に示すフリップフロップＦＦ２の反転Ｑ出力と、信号ｖ１０が入力され、これによってノアゲートＮＯＲ１からは反転論理和として図１２（ｉ）に示す信号▲３▼が出力される。この信号▲３▼はオアゲートＯＲ１に供給される。
また、クロック信号ＣＬＫはインバータＩＶ１で反転され、図１２（ｈ）の信号▲２▼とされてオアゲートＯＲ１に供給される。
【００８４】
オアゲートでは信号▲２▼、信号▲３▼、フリップフロップＦＦ５のＱ出力、即ち図１２（ｇ）（ｈ）（ｉ）の論理和がとられることになり、この結果オアゲートＯＲ１からは図１２（ｊ）に示す信号▲４▼が出力される。
フリップフロップＦＦ４では、信号ｖ１０をラッチしてＱ出力とすることで、図１２（ｃ）と同等の波形をアンドゲートＡ２に供給することになり、この信号と信号▲４▼の論理積により、アンドゲートＡ２からは図１２（ｋ）に示す信号が得られる。これがスイッチング制御信号ｖ１とされる。
【００８５】
この図１２（ｋ）のスイッチング制御信号は、上述してきたチョップ動作を行うためにクロック周期内でスイッチング素子Ｑ１をオン／オフさせる波形要素を備えるとともに、スイッチング制御信号ｖ４のエッジタイミングの前後では、それぞれ所定期間スイッチング素子Ｑ１をオンとさせる波形要素を備えるものである。
スイッチング制御信号ｖ４のエッジタイミングとは、上述してきた各実施の形態の説明からわかるように、コイルＬに流れる電流の方向を切り換えるタイミングである。詳しくいえば、スイッチング制御信号ｖ４によりスイッチング素子Ｑ４がオンとなるタイミングは、第２の電流経路を構成するスイッチング素子Ｑ２、Ｑ３がオフとなって図４のａ点にフライバック電圧が発生するタイミングであり、また、スイッチング制御信号ｖ４によりスイッチング素子Ｑ４がオフとなるタイミングは、第１の電流経路を構成するスイッチング素子Ｑ１、Ｑ４がオフとなって図４のｂ点にフライバック電圧が発生するタイミングである。
【００８６】
図１２（ｋ）からわかるように、本例では、スイッチング制御信号ｖ４によりスイッチング素子Ｑ４がオンとなるタイミングから２Ｔの期間は、スイッチング素子Ｑ１が必ずオンとなるようにスイッチング制御信号ｖ１が生成され、またスイッチング制御信号ｖ４によりスイッチング素子Ｑ４がオフとなるタイミングの直前の１．５Ｔの期間も、スイッチング素子Ｑ１が必ずオンとなるようにスイッチング制御信号ｖ１が生成されている。
そして、この２Ｔ期間と１．５Ｔ期間の中間の期間は、クロック信号ＣＬＫに基づくパルスデューティでスイッチング素子Ｑ１がオン／オフされる。つまりチョップ動作が行われるものとなる。
【００８７】
なお、この２Ｔ期間と１．５Ｔ期間は必ずスイッチング素子Ｑ１がオンとされるようにするためのスイッチング制御信号ｖ１の生成論理が形成されていることにより、記録データＤＲとしてのパルス幅が４Ｔ（＞２Ｔ＋１．５Ｔ）以上の場合のみ、チョップ動作が行われることになる。つまり図１２（ｋ）において信号ｖ１０（＝記録データＤＲ）の６Ｔ期間に相当する期間では、クロック信号ＣＬＫのパルス幅に応じたチョップ動作が行われていることが理解されるが、信号ｖ１０の３Ｔ期間に相当する期間は、図からわかるようにクロック信号ＣＬＫのパルス幅に応じたチョップ動作は行われないことになる。
【００８８】
図１３では、図１３（ａ）のような記録データＤＲに応じて信号生成部１６ａで生成されるスイッチング制御信号ｖ１、ｖ４を図１３（ｅ）（ｆ）に示し、また図１１と同様の構成の信号生成部１６ｂで生成されるスイッチング制御信号ｖ３、ｖ２を図１３（ｇ）（ｈ）に示している。
なお図１３（ｂ）（ｃ）（ｄ）はクロック信号ＣＬＫ、信号ｖ１０、信号ｖ３０を示している。
【００８９】
この図１３からわかるように、第１の電流経路を構成するスイッチング素子Ｑ１はスイッチング制御信号ｖ１によって、スイッチング素子Ｑ４がオンとなっている期間の始端から２Ｔ期間及び終端直前の１．５Ｔ期間は必ずオンとされるとともに、記録データＤＲが４Ｔ以上のパルス幅となっている際においては、始端から２Ｔ期間及び終端直前の１．５Ｔ期間に含まれない中間の期間には、チョップ動作としてオフとされる期間が発生することになる。
同様に第２の電流経路を構成するスイッチング素子Ｑ３はスイッチング制御信号ｖ３によって、スイッチング素子Ｑ２がオンとなっている期間の始端から２Ｔ期間及び終端直前の１．５Ｔ期間は必ずオンとされるとともに、記録データＤＲが４Ｔ以上のパルス幅となっている際においては、始端から２Ｔ期間及び終端直前の１．５Ｔ期間に含まれない中間の期間には、チョップ動作としてオフとされる期間が発生することになる。
【００９０】
このような本例の動作によれば、まず、スイッチング直後の２Ｔ期間においてチョップを行わないことで、スイッチング直後のコイルＬに流れる電流量を十分確保することができる。
またスイッチング直前の１．５Ｔ期間においてチョップを行わないことで、スイッチング直前のコイルＬに流れる電流量を十分確保することができる。
これによってクロック信号ＣＬＫの周波数が高くなったとしても、電流反転前後のコイル電流量（及びフライバック電圧）を十分確保することができ、好適な電流反転動作を実現できる。
さらに、この２Ｔ期間及び１．５Ｔ期間の中間期間は上述してきた実施の形態と同様にチョップを行うことになるため、コイルＬに流れる電流ｉＬの振幅をほぼ一定に保つことができる。
【００９１】
なお、この第５の実施の形態を、上記第２の実施の形態の磁気ヘッド駆動回路１５の構成に当てはめて説明したが、第１、第３、第４の実施の形態の磁気ヘッド駆動回路の構成を採用する場合でも、この第５の実施の形態のようなスイッチング動作を採用することは当然可能である。
【００９２】
また第５の実施の形態においては、上記２Ｔ期間、１．５Ｔ期間としての期間長は一例であり、チョップを行わない期間としてこれ以外の期間長を採用することもできる。さらに、チョップを行わないのはスイッチング直後の所定期間もしくはスイッチング直前の所定期間のいずれか一方とすることも考えられる。
【００９３】
以上第１〜第５の実施の形態について説明してきたが、各例において、チョップ動作として特定のスイッチング素子をオン／オフとする期間は、クロック信号ＣＬＫに基づくデューティとした（デューティ５０％）。しかしながらこれは一例であり、例えば電流ｉＬの振幅が略一定にならないような場合は、チョップ動作としてのオフ期間を規定するデューティを変えることで調整することができる。すなわち、チョップ期間を規定するパルスデューティは必ずしも５０％とは限られない。さらに、連続して行うチョップ期間長を必ず同一の期間長とする必要はない。例えば、図１３の８Ｔ期間には、図１３（ｇ）からわかるように、第２の電流経路が５回チョップされているが、この各チョップ期間に相当するスイッチング制御信号ｖ３のパルスデューティの全部又は一部が異なるように変化させることも考えられる。
【００９４】
また、上記第１の実施の形態から第５の実施の形態に示した共振転流型Ｈブリッジ回路においては、スイッチング素子Ｑ１〜Ｑ４について、エンハンスメント型によるＮチャンネル又はＰチャンネルのＭＯＳ−ＦＥＴが用いられていたが、これに代えて、バイポーラトランジスタを用いることも可能とされる。この場合、ＮチャンネルのＭＯＳ−ＦＥＴに代えてＮＰＮトランジスタを用い、ＰチャンネルのＭＯＳ−ＦＥＴに代えてＰＮＰトランジスタを用いるようにすればよいことになる。
この場合、スイッチング素子Ｑ１〜Ｑ４を駆動するために制御信号生成回路１６で生成されるスイッチング制御信号は、例えば各実施の形態におけるタイミングチャート（図３（ｃ）〜（ｆ），図５（ｃ）〜（ｆ），図７（ｃ）〜（ｆ），図９（ｃ）〜（ｆ），図１３（ｅ）〜（ｈ））に示したのと同様の波形による電流とされる。即ち、電流駆動となる。
そして、これらスイッチング制御信号（ベース電流）は、例えば所定抵抗値を有するベース電流制限抵抗を介して、各スイッチング素子を形成するバイポーラトランジスタのベースに供給するようにされることになる。
本発明においては更に他の種類の半導体素子等をスイッチング素子として採用することも考えられる。
【００９５】
また、これまでの説明においては、記録データＤＲが（１，７）ＲＬＬ符号による変調方式に対応していることを前提としていたが、これに限定されるものではなく、例えば他の（ｄ，ｋ）ＲＬＬ符号による変調方式やＥＦＭ変調方式などをはじめ、他の変調方式が採用されている場合にも当然のこととして本発明の適用が可能である。
更に、上記各実施の形態として各図に示した共振転流型Ｈブリッジ回路の構成の細部は、実際の適用条件等に応じて適宜変更されて構わない。
【００９６】
【発明の効果】
以上説明したように本発明は、共振転流型Ｈブリッジ回路を備えた磁気ヘッド駆動回路として、電源側に接続されるスイッチング手段、又はグラウンド側に接続されるスイッチング手段のうち、何れか一方のスイッチング手段については、上記変調信号波形に基づいて生成したスイッチング信号でオン／オフを行うようにすると共に、他方のスイッチング手段については、上記変調信号波形と、この変調信号波形に同期したクロック信号を用いて生成したスイッチング信号でオン／オフを行うようにしている。これにより、一方のスイッチング手段の導通期間に、他方のスイッチング手段をクロック信号を用いて設定した所定タイミングでオン／オフさせることができ、この他方のスイッチング手段がオフとされる期間としてチョップ動作が実現されるため、磁気ヘッドを駆動する駆動電流についてほぼ一定の振幅レベルを保つことが可能となる。
【００９７】
これにより、従来のように磁気ヘッドを駆動する駆動電流が時間経過と共に上昇することが無くなるため、本発明では、適切な印加磁界強度に対応する駆動電流の振幅レベルを設定すれば、それだけ低消費電力化を促進することが可能になるという効果を有している。
また、低消費電力化が実現されることで磁気ヘッド駆動回路を形成する部品素子や回路基板等の小型化も図ることが可能になる。また、駆動電流が一定に保たれることで、適正な印加磁界強度も一定に保つようにされることから、それだけ安定的な記録動作が得られることにもなる。
更に、従来程度の消費電力が許容される使用条件の下であれば、駆動電流レベルの設定によっては、従来より強い磁界をディスクに印加させるように構成することも可能である。このため、例えばディスクや記録装置の記録特性や性能等によって印加磁界強度が比較的強い方が安定的な記録が行われるとされるような条件の下では、より記録装置としての信頼性が高められることになる。
【００９８】
また本発明では、上記他方のスイッチング手段に対するスイッチング信号は、上記一方のスイッチング手段がオンとされるタイミングから所定期間は、上記他方のスイッチング手段がオンとされる信号とする。又は上記他方のスイッチング手段に対するスイッチング信号は、上記一方のスイッチング手段がオフとなるタイミングの直前となる所定期間は、上記他方のスイッチング手段がオンとされる信号とする。
即ち、スイッチング直後及び／又はスイッチング直前の各所定期間はチョップを行わないようにしていることで、例えクロック信号ＣＬＫの周波数を高くすることが必要となったとしても、スイッチング直前、直後にコイルＬに流れる電流量を十分確保することができ、好適な電流反転動作を実現できる。即ち安定した記録動作を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の磁気ヘッド駆動回路が備えられる記録再生装置の構成例を示すブロック図である。
【図２】第１の実施の形態としての磁気ヘッド駆動回路の構成を示す回路図である。
【図３】第１の実施の形態の磁気ヘッド駆動回路の動作を示すタイミングチャートである。
【図４】第２の実施の形態としての磁気ヘッド駆動回路の構成を示す回路図である。
【図５】第２の実施の形態の磁気ヘッド駆動回路の動作を示すタイミングチャートである。
【図６】第３の実施の形態としての磁気ヘッド駆動回路の構成を示す回路図である。
【図７】第３の実施の形態の磁気ヘッド駆動回路の動作を示すタイミングチャートである。
【図８】第４の実施の形態としての磁気ヘッド駆動回路の構成を示す回路図である。
【図９】第４の実施の形態の磁気ヘッド駆動回路の動作を示すタイミングチャートである。
【図１０】第５の実施の形態の制御信号生成回路のブロック図である。
【図１１】第５の実施の形態の制御信号生成回路の信号生成部の回路図である。
【図１２】第５の実施の形態の信号生成部の動作を示す波形図である。
【図１３】第５の実施の形態におけるスイッチング制御信号の説明図である。
【図１４】磁界変調方式における記録動作を説明するための概念図である。
【図１５】従来例としての磁気ヘッド駆動回路の構成を示す回路図である。
【図１６】従来例の磁気ヘッド駆動回路の動作を示すタイミングチャートである。
【符号の説明】
１ 光磁気ディスク、２ スピンドルモータ、３ 光学ヘッド、３ａ 対物レンズ、４ 二軸機構、５ スレッド機構、６ 磁気ヘッド、７ ＲＦアンプ、８デコーダ部、９ アドレスデコーダ、１０ サーボ回路、１１ システムコントローラ、１２ 出力端子、１３ 入力端子、１４ エンコーダ部、１５ 磁気ヘッド駆動回路、１６ 制御信号生成回路、１６ａ，１６ｂ 信号生成部、ｖ１，ｖ２，ｖ３，ｖ４ スイッチング制御信号、Ｄ１，Ｄ３ 逆流阻止用ダイオード（フライホイールダイオード）、Ｄ２，Ｄ４ フライホイールダイオード（逆流阻止用ダイオード）、Ｒ 記録データ、Ｌ コイル、Ｑ１，Ｑ２，Ｑ３，Ｑ４スイッチング素子、Ｖｃｃ 電源、ＦＦ１〜ＦＦ５ フリップフロップ、Ａ１，Ａ２ アンドゲート、ＮＯＲ１ ノアゲート、ＯＲ１ オアゲート、ＩＶ１ インバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a magnetic head drive circuit for driving a magnetic head that applies a magnetic field to a recording medium when data is recorded on a magneto-optical disk or the like by a thermomagnetic recording technique.
[0002]
[Prior art]
In recent years, magneto-optical discs have been put to practical use as music and data recording media, and systems that allow users to record music and data on magneto-optical discs as well as for reproduction only are known.
A so-called magnetic field modulation method is widely adopted as a magneto-optical recording method for magneto-optical disks.
[0003]
In the case of the magnetic field modulation method, as shown in FIG. 14, the recording head for the disk 91 is arranged such that the optical head 92 and the magnetic head 93 face each other with the disk 91 interposed therebetween. Reference numeral 91 a denotes a perpendicular magnetization film formed on the disk 91.
During the recording operation, the perpendicular magnetic film 91a is irradiated with laser light from the optical head 92, and the recording portion of the perpendicular magnetic film 91a is raised to the Curie temperature or higher. At this time, the magnetic pattern is recorded on the perpendicular magnetization film 91a by applying a magnetic field modulated to have the polarity of N or S in response to the reversal of the recording data waveform from the magnetic head 93. That is, data recording on the disk is performed by a thermomagnetic recording technique.
For this reason, in a disk drive device that employs a magnetic field modulation method, a recording data waveform is generated with respect to the coil 93a of the magnetic head 93 shown in FIG. 14 so that a magnetic field corresponding to the recording data waveform is generated in the magnetic head. A magnetic head drive circuit is provided for supplying a drive current whose polarity is changed accordingly.
[0004]
FIG. 15 shows an example of the configuration of a magnetic head drive circuit employed in the magnetic field modulation method.
The magnetic head drive circuit 100 shown in this figure includes four switching elements Q1, Q2, Q3, and Q4. Here, among these four switching elements Q1, Q2, Q3, and Q4, an enhancement type P-channel MOS-FET (Field Effect Transistor) is used for the switching elements Q1 and Q3, and the switching elements Q2 and Q4 are used as the switching elements Q2 and Q4. An enhancement type N-channel MOS-FET is used.
[0005]
The switching elements Q1 and Q2 are connected in series via a backflow prevention diode D1 inserted in the direction shown in the figure and connected to the power supply Vcc. The switching elements Q3 and Q4 are connected via a backflow prevention diode D3. The power supply Vcc is connected in series. The flywheel diodes D2 and D4 are connected in parallel to the drain-source of the switching elements Q2 and Q4 in the directions shown in the figure.
[0006]
The coil L corresponds to the coil 93a of the magnetic head 93 shown in FIG. 14, and is connected in parallel with the capacitor C to form a resonance circuit (L, C) having a predetermined resonance frequency. As shown in the figure, the resonance circuit (L, C) includes a connection point between a backflow prevention diode D1 (cathode) and a switching element Q2 (drain), a backflow prevention diode D2 (cathode), and a switching element Q4 (drain). It is inserted so as to be connected to the connection point.
[0007]
The control signal generation circuit 101 is a switching control signal (gate signal) v1, for switching each of the switching elements Q1, Q2, Q3, and Q4 in a predetermined pattern based on the recording data DR modulated by a predetermined modulation method. v2, v3, and v4 are output.
[0008]
FIG. 16 is a timing chart showing the operation of the magnetic head drive circuit configured as shown in FIG.
For example, it is assumed that the recording data DR having the waveform shown in FIG. In this case, the recording data DR is, for example, a (1, 7) RLL code defined as minimum run d = 1 and maximum run k = 7. The periods t1 to t3 and the periods t3 to t5 are 2T minimum inversion sections based on the H level and the L level, respectively. After the time t5, the inversion section is larger than 2T within the maximum inversion interval 8T. And
In the control signal generation circuit 101, the switching control signals v1, v2, v3, and v4 having waveforms shown in FIGS. 16B to 16E are respectively obtained by using the input recording data DR shown in FIG. Generate and output. That is, the switching control signals v1 and v2 form a rectangular wave by inverting the recording data DR, and the switching control signals v3 and v4 output a signal with a rectangular wave having the same polarity as the recording data DR. Note that the voltage levels of the switching control signals v1 to v4 at the H level are about 5V.
[0009]
By applying such switching control signals v1, v2, v3, and v4 to the gates of the switching elements Q1, Q2, Q3, and Q4, the switching elements Q1, Q4 are turned off before the time point t1, and the switching elements Control is performed so that Q2 and Q3 are turned on. In this state, a current path of power source Vcc → switching element Q3 → reverse current blocking diode D3 → coil L → switching element Q2 → ground is formed.
At time t1, when the switching operation is switched so that the switching elements Q1, Q4 are turned on and the switching elements Q2, Q3 are turned off, the coil current iL flowing through the coil L before time t1 is suddenly turned off. Therefore, due to the inductance effect of the coil L, a very high level (about 100 V) is obtained at the point a (the connection point between the coil L and the backflow prevention diode D1 (cathode)) as shown in FIG. ) Is generated. A period t1 to t2 in which the flyback voltage va is generated corresponds to a half cycle of the resonance frequency of the resonance circuit (L, C).
[0010]
Here, the reverse current blocking diode D1 prevents the flyback voltage va generated in the period t1 to t2 from being absorbed by the power supply Vcc via the parasitic diode existing in the drain → source direction of the switching element Q1. Is provided. Further, since the flyback voltage vb that can be generated at the point b (the connection point between the coil L and the backflow prevention diode D3 (cathode)) is clamped by the flywheel diode D4, during the period t1 to t2, the flyback voltage vb It does not occur at point b as shown in 16 (g).
The reverse current blocking diode D3 and the flywheel diode D2 are similarly provided to generate the flyback voltage vb at the point b and clamp the flyback voltage va in periods t3 to t4 described later.
[0011]
In this manner, the flyback voltage va is generated in the period t1 to t2, so that a high level positive polarity (a point → b point) flyback current generated by the current resonance action of the resonance circuit (L, C) is generated. It will flow to the coil L. As a result, the coil current iL is inverted as shown in FIG. 16H in a short period of the period t1 to t2, and the almost necessary and sufficient level (that is, the minimum applied magnetic field strength is satisfied) that meets the recording conditions. Level).
At time t2, the flyback voltage va becomes substantially 0 V, so that the reverse current blocking diode D1 becomes conductive, and a current path of switching element Q1 → reverse current blocking diode D1 → coil L → switching element Q4 → ground is formed. Thus, in the period t2 to t3, the current iD1 flows from the power source Vcc to the coil L via the switching element Q1 → the reverse current blocking diode D1. The current iD1 has an upper limit value
[Expression 1]

Represented by
[Expression 2]

As shown in the above, the level changes (increases) over time, and as a result
[Equation 3]

The integrated waveform represented by
In the coil L, the current iD1 expressed by the above (Formula 3) flows as combined with the flyback current described above. As a result, the waveform having the slope shown in FIG. Thus, the coil current iL is obtained.
[0012]
Subsequently, when the switching elements Q1 and Q4 are turned off again and the switching elements Q2 and Q3 are turned on again at the time point t3, the same action as described in the periods t1 to t2 is performed. At t4, a flyback voltage vb is generated at point b as shown in FIG. 16 (g), and during the following period t4 to t5, power supply Vcc → switching element Q3 → backflow prevention diode D3 → coil L → A current path of switching element Q2 → ground is formed, and current iD3 is caused to flow from power supply Vcc to coil L via switching element Q3 → backflow prevention diode D3.
This current iD3 is similar to the current iD1,
[Expression 4]

Represents the upper limit, and
[Equation 5]

The level changes as represented by
[Formula 6]

Will be represented as
In this way, as shown in the periods t3 to t5 in FIG. 16 (h), the coil current iL having a waveform having a polarity substantially opposite to that of the periods t1 to t3 is obtained.
[0013]
Subsequently, when switching is performed so that the switching elements Q1 and Q4 are turned on and the switching elements Q2 and Q3 are turned off at the time point t5, flyover occurring in the periods t5 to t6 is performed in the same manner as in the periods t1 to t2. Due to the back voltage va (FIG. 16 (f)), the coil current iL suddenly reverses from the negative polarity to the positive polarity, and after the time point t6, the action of the current iD1 expressed by (Equation 1) causes the FIG. As shown in (2), a waveform gradually rising as shown in (Equation 2) is obtained until the upper limit value expressed in (Equation 1) is reached.
[0014]
As described above, the magnetic head driving circuit shown in FIG. 15 mainly includes first to fourth switching means (switching elements Q1 to Q4) and an LC resonance circuit, and includes a series connection including the first and second switching means. A series connection of the third and fourth switching means is connected to the power source, and a connection point between the first switching means and the second switching means, and the third switching means and the fourth switching means. As shown in FIG. 15 in a circuit diagram, a substantially H-shaped bridge-type circuit is formed by coupling the connection points of the two by an LC resonance circuit.
Then, as described with reference to FIG. 16, according to the reversal of the recording data waveform, the pair consisting of the first and fourth switching means and the pair consisting of the second and third switching means are alternately turned on / off. The polarity of the drive current flowing through the coil L forming the magnetic head is reversed by switching the current path by controlling the current path. When the polarity of the drive current is inverted, the current level at the time of inversion is forcibly raised using the flyback voltage generated in the LC resonance circuit.
Hereinafter, in the present specification, the magnetic head driving circuit based on the above configuration is referred to as a “resonant commutation type H-bridge circuit”.
[0015]
[Problems to be solved by the invention]
Incidentally, the recording data recorded on a disk medium such as a magneto-optical disk, that is, the recording data DR in FIGS. 15 and 16 is usually modulated by a predetermined method in order to be adapted for recording on the disk. It is a modulation code. As such a modulation code, for example, a (d, k) run length limited (RLL) code in which the minimum run d and the maximum run k are limited is known, and particularly for audio data, EFM (Eight to Fourteen Modulation) is known.
[0016]
In the modulation scheme such as the (d, k) RLL code and EFM as described above, the minimum inversion section Tmin and the maximum inversion section Tmax of the data code string are respectively defined. As a specific example, if the minimum run d = 1 and the maximum run k = 7 (1,7) RLL code, the minimum inversion section Tmin = 2T and the maximum inversion section Tmax = 8T. In the case of EFM, the minimum inversion section Tmin = 3T and the maximum inversion section Tmax = 11T.
[0017]
In the magnetic head drive circuit 100 operating with the configuration described above with reference to FIGS. 15 and 16 as well, the code waveform after modulation is input as the recording data DR. In the driving method according to, the coil current iL, which is the driving current for the magnetic head, is forced by the flyback voltage va so that a level sufficient to satisfy the minimum magnetic field strength required for magnetic recording is obtained immediately after polarity reversal. After that, it is gradually raised as expressed by (Equation 2) or (Equation 5).
Thus, for example, as shown as the recording data DR in FIG. 16A, the coil current having a sufficiently high absolute value level can be obtained even in the periods t1 to t3 and t3 to t5 corresponding to the short interval of the minimum inversion interval 2T. iL can be obtained, but conversely, when the inversion interval is longer than the minimum inversion interval, the coil current iL is determined as shown in FIG. From the level obtained at t6, it will increase until it reaches the upper limit value as time passes thereafter. That is, the level of the coil current (drive current) iL tends to increase as the recording data inversion interval becomes longer.
[0018]
Here, assuming that the coil current iL has a level at which the minimum applied magnetic field strength can be obtained immediately after the polarity reversal, the increase in the level of the coil current iL obtained after the time point t6 is surplus. Yes, the power consumption increases accordingly, which hinders low power consumption.
For example, if the circuit shown in FIG. 15 is configured such that the loss resistance of the coil L and the on-resistances of the switching elements Q1 to Q4 are reduced, the resistance to the current flowing through the circuit is reduced, thereby reducing the power consumption. However, in this case, the sag of the coil current iL (the slope of the waveform for each inversion interval) increases, which is not effective.
[0019]
Also, depending on the device, proper recording cannot be performed unless the magnetic field strength applied to the disk at the time of recording is within a predetermined range. For such a device, the magnetic head drive as shown in FIGS. When the circuit is employed, depending on the case, there is a possibility that proper magnetic recording may not be performed when the inversion interval of the recording data becomes long and the level of the coil current iL increases.
[0020]
[Means for Solving the Problems]
In view of the above-described problems, the present invention reduces the power consumption by keeping the drive current (coil current) supplied to the coil of the magnetic head substantially at a predetermined appropriate level for each inversion section. It is intended to promote and to obtain a stable thermomagnetic recording operation.
[0021]
Therefore, a drive current for generating the modulation magnetic field is supplied to a magnetic head that applies a modulation magnetic field modulated based on a modulation signal waveform modulated by a predetermined modulation method to a predetermined thermomagnetic recording medium. As a magnetic head drive circuit including a resonant commutation type H-bridge circuit, in the resonant commutation type H-bridge circuit, any one of switching means connected to the power supply side or switching means connected to the ground side One switching means is turned on / off by the first switching signal generated based on the modulation signal waveform, and the other switching means has the modulation signal waveform of a predetermined length or less. In the case of turning on / off with the second switching signal generated based on the modulated signal waveform, the modulated signal waveform is And the modulation signal waveform in the case where more than a constant length, based on the clock signal and synchronized with the modulation signal waveform The first predetermined period from the timing when the one switching means is turned on and the second predetermined period immediately before the timing when the one switching means is turned off are turned on, and the first predetermined period is The period between the second predetermined periods is switched on / off in each period corresponding to one period of the clock signal. Switching control means for turning on / off with the generated second switching signal is provided.
[0022]
According to the above configuration, among the two pairs of switching means whose conduction is controlled to form a current path for generating a drive current in the resonant commutation type H-bridge circuit (a pair is one of the above-mentioned ones) In the period defined as the conduction period of the switching means and the other switching means), the other switching means can be turned on / off at a predetermined timing set using a clock signal. During the period in which the other switching means is turned off, it is possible to operate so that the level of the current supplied to the coil of the magnetic head is attenuated by a time constant determined by the characteristics of the coil. Therefore, by setting the intermittent timing of the other switching means, it is possible to keep the drive current level substantially constant within the + or − current generation period.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in the following order.
(1. Configuration of recording / reproducing apparatus)
(2. First embodiment)
(3. Second embodiment)
(4. Third embodiment)
(5. Fourth embodiment)
(6. Fifth embodiment)
[0026]
(1. Configuration of recording / reproducing apparatus)
The block diagram of FIG. 1 shows an example of the configuration of a recording / reproducing apparatus on which a magnetic head drive circuit as each of first to fifth embodiments described later is mounted. In the recording / reproducing apparatus according to the present embodiment, it is assumed that the modulation method based on the (1, 7) RLL code defined as the minimum run d = 1 and the maximum run k = 7 is used. I will explain.
[0027]
In this figure, a magneto-optical disk 1 (hereinafter simply referred to as a disk) is rotationally driven by a spindle motor 2 by being loaded into the recording / reproducing apparatus. The optical head 3 is a part that irradiates the disk 1 with laser light during recording / reproduction, outputs a high level laser light for heating the recording track to the Curie temperature during recording, and reflects by the magnetic Kerr effect during reproduction. A relatively low level laser beam for detecting data from the light is output.
[0028]
For this reason, the optical head 3 is equipped with a laser diode as laser output means, an optical system including a polarizing beam splitter, an objective lens, and the like, and a detector for detecting reflected light. The objective lens 3 a is held by a biaxial mechanism 4 so as to be displaceable in the disk radial direction and the direction in which the objective lens 3 a contacts and separates from the disk, and the entire optical head 3 is movable in the disk radial direction by the sled mechanism 5. The magnetic head 6 is provided to apply a magnetic field modulated by the supplied information to the magneto-optical disk, and is disposed at a position facing the optical head 3 with the disk 1 interposed therebetween.
[0029]
Information detected from the disk 1 by the optical head 3 by the reproducing operation is supplied to the RF amplifier 7. The RF amplifier 7 extracts a reproduction RF signal, a tracking error signal, a focus error signal, groove information (absolute position information recorded as a pre-groove (wobbling groove) on the disk 1), and the like by arithmetic processing of the supplied information. . The extracted reproduction RF signal is supplied to the decoder unit 8. Further, the tracking error signal and the focus error signal are supplied to the servo circuit 10.
The address decoder 9 decodes the groove information to obtain absolute position information. Further, the address information recorded as data is extracted by the decoder unit 8. The address information is supplied to the system controller 11 and used for various control operations.
[0030]
The servo circuit 10 generates various servo drive signals based on the supplied tracking error signal, focus error signal, track jump command, access command, rotation speed detection information from the system controller 11, and the like, and the biaxial mechanism 4 and the thread mechanism 5 To control the focus and tracking, and the spindle motor 2 is controlled to a constant linear velocity (CLV) or a constant angular velocity (CAV).
[0031]
The reproduced RF signal is binarized by the decoder unit 8 and then subjected to demodulation processing corresponding to the (1,7) RLL code string, error correction processing corresponding to a predetermined method, and the like via the system controller 11. The reproduction data is supplied from the output terminal 12 to a required processing unit (not shown).
[0032]
In addition, information supplied from the input terminal 13 to the system controller 11 as information to be recorded on the disk 1 during the recording operation is added with an error correction code by a predetermined method and (1, 7) RLL encoding in the encoder unit 14. The encoding process is performed and supplied to the magnetic head drive circuit 15 as recording data DR. In the present embodiment, the encoder unit 14 also supplies the clock data CLK synchronized with the recording data DR together with the recording data DR. In this case, the clock signal CLK has a frequency having one cycle of the inversion interval 1T of the recording data DR (note that there is no 1T inversion interval in the actual (1,7) RLL code string). It is said that.
[0033]
The magnetic head driving circuit 15 generates a driving current modulated using the recording data DR and a clock signal CLK synchronized with the recording data DR, and supplies it to the coil of the magnetic head 6. As a result, a modulated magnetic field is generated in the magnetic head 6 and an N-pole or S-pole magnetic field is applied to the magneto-optical disk 1 in accordance with the waveform of the recording data DR. At this time, the system controller 11 controls the optical head 3 so that the optical head 3 outputs a laser beam having a level set in conformity with the recording. The internal configuration and operation of the magnetic head drive circuit 15 will be described in detail later as first to fourth embodiments.
The system controller 11 includes, for example, a microcomputer and controls various operations of the recording / reproducing apparatus.
[0034]
(2. First embodiment)
FIG. 2 is a circuit diagram showing the internal configuration of the magnetic head drive circuit 15 as the first embodiment of the invention. The magnetic head drive circuit 15 according to the present embodiment receives the recording data DR and the clock signal CLK supplied from the encoder unit 14 and switches the switching control signals v1 to v, which are gate voltages for switching the switching elements Q1 to Q4. A “resonance commutation type H bridge” comprising a control signal generation circuit 16 for generating v4, an LC resonance circuit formed mainly by four switching elements Q1 to Q4, and a coil L and a capacitor C of the magnetic head 6 connected in parallel. Circuit ".
[0035]
The resonant commutation type H-bridge circuit shown in FIG. FIG. The configuration is the same as that shown in FIG. First, among the four switching elements Q1, Q2, Q3, and Q4 forming the resonant commutation type H-bridge circuit, enhancement type P-channel MOS-FETs are used for the switching elements Q1 and Q3, and For Q4, an enhancement type N-channel MOS-FET is used.
[0036]
The source of the switching element Q1 is connected to the line of the power supply Vcc, and the drain is connected to the drain of the switching element Q2 via a backflow prevention diode D1 (anode → cathode). The source of the switching element Q2 is grounded.
Similarly, the switching element Q3 has a source connected to the line of the power supply Vcc, a drain connected to the drain of the switching element Q4 via a backflow prevention diode D3 (anode → cathode), and the switching element Q4. The source is grounded.
That is, the set of switching elements Q1 and Q2 is connected in series via the backflow prevention diode D1 and connected to the power supply Vcc, and the set of switching elements Q3 and Q4 is connected in series via the backflow prevention diode D3. It is connected to the power supply Vcc.
[0037]
The flywheel diode D2 is inserted such that the anode side is connected to the drain of the switching element Q2, and the cathode side is grounded to the ground. Similarly, the flywheel diode D4 is inserted such that the anode side is connected to the drain of the switching element Q4 and the cathode side is grounded to the ground.
[0038]
Further, a resonance circuit (L, C) is formed by connecting a coil L having a predetermined inductance forming a magnetic head and a capacitor C having a predetermined capacitance in parallel, and this resonance circuit (L, C). One end (point a) is connected to the connection point between the backflow prevention diode D1 (cathode) and the switching element Q2 (drain), and the other end (point b) is the backflow prevention diode D3 (cathode) and the switching element. Connected to the connection point of Q4 (drain). In other words, the switching elements Q1 and Q2 connected in series with each other and the midpoints of the switching elements Q3 and Q4 are connected to each other.
[0039]
The control signal generation circuit 16 includes, for example, a required logic circuit and the like, and uses the recording data DR and the clock signal CLK of the (1, 7) RLL code string input as described above, and a waveform to be described later. Pattern switching control signals v1 to v4 are generated and output. The switching control signals v1 to v4 are supplied to the gates of the switching elements Q1 to Q4, respectively.
[0040]
Thus, the configuration of the resonant commutation type H-bridge circuit according to the present embodiment is the conventional example. FIG. However, the switching operations of the switching elements Q1 to Q4 are different, and as a result, the amplitude level of the coil current iL is maintained at substantially the same level. Therefore, the operation of the resonant commutation type H-bridge circuit as the first embodiment will be described with reference to the timing chart of FIG.
[0041]
3A and 3B show recording data DR and a clock signal CLK as a (1, 7) RLL code string input to the control signal generation circuit 16, respectively. The recording data DR shown in FIG. 3A is inverted by a minimum inversion interval of 2T in which the periods t1 to t6 and the subsequent periods t6 to t11 indicate “1” (H level) and “0” (L level), respectively. It is assumed that the waveform is a waveform of '1' (H level) having a certain inversion interval that is larger than the minimum inversion interval 2T and within the maximum inversion interval 8T after time t11.
The clock signal CLK is synchronized with the recording data DR and is a signal having a frequency with 1T of the recording data DR as one cycle. Further, in this figure, for simplicity of explanation, the duty ratio between the H level and the L level in one cycle is not 50%, but a predetermined duty ratio having a certain bias is set. This duty ratio is an element that determines the timing for chopping (interrupting) the switching control voltages v1 and v3 in the inversion interval as will be described later, and the level is kept substantially constant for each inversion interval of the coil current iL. It is set for the purpose of keeping.
[0042]
When the recording signal DR and the clock signal CLK having the waveforms shown in FIGS. 3A and 3B are input to the control signal generation circuit 16, the waveform patterns shown in FIGS. The switching control signals v1 to v4 are output. Of these switching control signals, the switching control signals v2 and v4 can be generated based on the recording data DR. That is, the switching control signal v2 is generated by inverting the waveform of the recording data DR, and the switching control signal v4 uses the waveform pattern of the recording data DR as it is.
The switching control signals v1 and v3 are generated using the recording data DR and the clock signal CLK, and the switching control signal v1 is a state in which the recording data DR is at the H level and the clock signal CLK is at the L level. The signal is always set to the L level only, and is always output as the H level in other logic combination states. The switching control signal v3 is set to the L level only when both the recording data DR and the clock signal CLK are at the L level, and is always output as the H level in other logic combination states.
Note that the voltage level of the switching control signals v1 to v4 at the H level is, for example, about 5V.
[0043]
The operation when such switching control signals v1, v2, v3, v4 are applied to the gates of switching elements Q1, Q2, Q3, Q4 will be described.
Before time t1 shown in FIG. 3, it is assumed that the coil current iL flows through the coil L due to the negative polarity (the direction from point b to point a) as shown in FIG. 3 (i). At this time, at the timing immediately before time t1, the switching elements Q2 and Q3 are both turned on and the switching elements Q1 and Q4 are both turned off, so that the power supply Vcc → switching element Q3 → backflow prevention. A current path by diode D3 → coil L → switching element Q2 → ground is formed (hereinafter also referred to as “second current path”).
[0044]
When the time point t1 is reached, the switching elements Q2 and Q3 that have been turned on so far are both turned off until the time point t6 (the next inversion time of the recording data DR). Further, for the set of switching elements Q1 and Q4, the switching element Q4 is continuously turned on until time t6, while the switching element Q1 is turned off until time t3.
At this time, the coil current iL that has been flowing through the coil L before time t1 is suddenly cut off as the switching elements Q2 and Q3 are both turned off, and at the point a due to the inductance action of the coil L, As shown in FIG. 3G, a very high level flyback voltage va of about 100V is generated. The flyback voltage va corresponds to a half period of the resonance waveform of the resonance circuit (L, C). Therefore, the period t1 to t2 in which the flyback voltage va appears is a half period of the resonance frequency of the resonance circuit (L, C). It will be minutes.
[0045]
Here, the reverse current blocking diode D1 prevents the flyback voltage va generated in the period t1 to t2 from being absorbed by the power supply Vcc via the parasitic diode existing in the drain → source direction of the switching element Q1. Is provided. In addition, the flyback voltage vb that can be generated simultaneously at the point b (the connection point between the coil L and the backflow prevention diode D3 (cathode)) in the period t1 to t2 is clamped by the flywheel diode D4, so that the period t1 In t2, the flyback voltage vb is not generated as shown in FIG.
Further, the backflow prevention diode D3 and the flywheel diode D2 have the same operation as described above. That is, in the backflow prevention diode D3, at the time t6 to be described later, the set of the switching elements Q1 and Q4 is switched from on to off, and the coil current flowing in the forward direction (point a → point b) to the coil L is cut off. Sometimes, the flyback voltage vb generated at the point b in the period t3 to t4 is prevented from being absorbed by the power source Vcc, and the flywheel diode D2 has a flyback voltage va that can be generated at the point a in the period t3 to t4. Is provided for clamping.
[0046]
As described above, the flyback voltage va is generated in the period t1 to t2, so that a high-level flyback in the positive direction (a point → b point) generated by the current resonance operation of the resonance circuit (L, C). A current flows through the coil L. As a result, the coil current iL is reversed from the negative electrode side to the positive electrode side as shown in FIG. 3 (i) in a short period of time from t1 to t2 (for example, about 20 nsec), and thermomagnetic recording is performed on the disk at time t2. Therefore, the current level is raised to the extent that the minimum applied magnetic field intensity generated by the magnetic head 6 is exceeded.
[0047]
In the subsequent period t2 to t3, since the switching element Q4 is on while the switching element Q1 is kept off, the power source Vcc → the switching element Q1 → the reverse current blocking diode D1 → the coil L → Current is prevented from flowing in the current path of the switching element Q4 → earth (hereinafter also referred to as “first current path”). Thereby, as the coil current iL in the period t2 to t3, as shown in FIG. 3 (i), the flyback current generated earlier tends to attenuate according to the time constant determined by the inductance of the coil L and its loss resistance. It becomes.
In the subsequent periods t3 to t4, since the switching elements Q1 and Q4 are both turned on, the first current path is formed, and the coil L is supplied from the power source Vcc through the switching element Q1 and the reverse current blocking diode D1. The current iD1 is allowed to flow through. This current iD1 is represented by the above-described (Equation 3), and is a current that increases in the positive direction as time elapses according to the equation shown in (Equation 3). As a result, the coil current iL during the period t3 to t4 tends to increase according to (Equation 3) as shown in FIG. 3 (i).
[0048]
Further, in the period t4 to t5, the switching element Q4 is turned on, whereas the switching element Q1 is turned off, and the first current path is cut off again. At this time, the flyback voltage generated at the point b due to the inductance of the coil L and the flyback voltage that can be generated at the point a by the flywheel diode D2 are suppressed, and the inductance of the coil L and the loss resistance thereof. The coil current iL is attenuated by the slope obtained by the action with the time constant determined by the above.
In the subsequent periods t5 to t6, since the switching elements Q1 and Q4 are both turned on, the coil current iL has its level according to the equation shown in (Equation 3) as in the previous periods t3 to t4. Will increase.
[0049]
As described above, when the recording data DR becomes “1” (H level) with a certain inversion interval, the first current path (current iD1) follows a predetermined duty every clock cycle. Intermittent with timing. As a result, the level of the coil current iL is alternately increased / decreased in a short cycle according to the on / off of the first current path. As a result, for example, in the inversion interval of the period t1 to t6, the level of the coil current iL Is controlled to be kept substantially constant.
Therefore, the duty ratio between the H level and the L level within one cycle of the clock signal CLK (corresponding to 1T of the recording data DR) that determines the intermittent timing of the first current path (current iD1) is the time when the current iD1 increases. And a value for keeping the level of the coil current iL substantially constant in consideration of the balance of each inclination at the time of attenuation.
[0050]
Subsequently, in the period t6 to t11 in which the recording data DR is “0” (L level) and becomes a 2T inversion period, the pair of the switching elements Q1 and Q4 is controlled to be turned off (FIG. 3C). (F)) On the other hand, the switching element Q2 on the power supply Vcc side is steadily turned on (FIG. 3 (d)), and the switching element Q3 on the ground side is switched according to the duty for each cycle of the clock signal CLK as shown in FIG. On / off is performed at the timing shown in FIG.
[0051]
Thereby, in the period t6 to t7, the switching elements Q1 and Q4 are switched off and the first current path is sharply cut off, so that the flyback voltage vb is applied to the point b as shown in FIG. (At this time, the flyback voltage va is suppressed by the flywheel diode D2 (FIG. 3 (g)), and thus the coil current iL is reversed from the forward direction using the reverse flyback current. And a required level that is sufficiently exceeded the minimum applied magnetic field strength.
In the period t7 to t8, the switching element Q2 is on, while the switching element Q3 is kept off so that no current flows through the second current path. The coil current iL flowing in the direction from the point b to the point a (reverse direction) in the period t7 to t8 has an absolute value according to a time constant determined by the inductance of the coil L and its loss resistance as shown in FIG. The level is attenuated. In the subsequent period t8 to t9, the switching elements Q2 and Q3 are both turned on to form a second current path, and a current is supplied from the power source Vcc to the coil L via the switching element Q3 and the backflow prevention diode D3. iD3 is allowed to flow.
This current iD3 is also a current that increases in the negative direction over time according to the equation shown in (Expression 6) described above. As a result, the absolute value level of the coil current iL in the period t3 to t4 increases according to (Equation 3) as shown in FIG.
[0052]
In the subsequent period t9 to t10, the switching element Q3 is turned off and the second current path is interrupted again at the time point t9 due to the inductance of the coil L. The slope obtained by the action of the flyback voltage to be generated and the flyback voltage that can be generated at the point b being suppressed by the flywheel diode D4 and the action of the inductance of the coil L and the time constant determined by its loss resistance As a result, the absolute value level of the coil current iL is attenuated. Further, since the switching elements Q2 and Q3 are both turned on in the subsequent periods t10 to t11, the coil current iL has its absolute value level according to the equation shown in (Equation 3) as in the periods t8 to t9. Will increase.
[0053]
In this way, even when the recording data DR becomes “0” (L level) due to the 2T inversion interval, the timing of the second current path (current iD3) according to a predetermined duty for each clock cycle. The switching control is performed so as to be intermittent. As a result, an operation in which the level of the coil current iL flowing in the reverse direction as the second current path is alternately increased / decreased for each clock cycle is obtained, so that the coil current iL in the inversion section on the negative electrode side can be set to a predetermined appropriate level. It will be kept almost constant depending on the level.
[0054]
After time t11, as shown in FIG. 3A, the recording data DR has a waveform with a certain inversion interval that is larger than the minimum inversion interval 2T and within the maximum inversion interval 8T due to '1' (H level).
After this time t11, as shown in FIGS. 3C to 3F, the switching elements Q2 and Q3 are both turned off so that the switching element Q4 is continuously turned on and the switching element Q1 is turned on. Is alternately turned off / on at a timing according to the duty ratio of the H / L level for each cycle of the clock signal CLK.
As a result, in the period corresponding to the inversion interval 1T started from the time point t11, the same operation as that in the previously described periods t1 to t4 is obtained, and thereafter, the operation described in the periods t4 to t5 is repeated. Become. As a result, the coil current iL after the time point t11 has a waveform in which a predetermined appropriate level is maintained by the positive polarity as shown in FIG. 3 (i).
[0055]
By performing such an operation, the drive current (coil current iL) of the magnetic head 6 modulated according to the waveform of the recording data DR modulated as the (1, 7) RLL code is (1, 7). A substantially constant amplitude level is obtained at every inversion interval from the minimum inversion interval 2T to the maximum inversion interval 8T of the RLL code. As a result, the magnetic field strength generated in the magnetic head 6 by the drive current (coil current iL) is also maintained at a substantially constant required value regardless of the passage of time at the N and S poles. .
[0056]
For convenience of explanation, the clock signal CLK shown in FIG. 3B already has a duty ratio of H / L level pulses within one cycle set to keep the coil current iL substantially constant, and is controlled. Although described as being input to the signal generation circuit 16, for example, at the stage of input to the control signal generation circuit 16, the duty ratio of the H / L level pulse of the clock signal CLK may be 1: 1. I do not care. Then, by using a required logic circuit or the like in the control signal generation circuit 16, a switching control signal (v 2) for chopping the current flowing through the first and second current paths at a timing based on a predetermined duty ratio. It is of course possible to generate v4), and this is the same for the embodiments described below.
[0057]
(3. Second embodiment)
FIG. 4 is a circuit diagram showing the internal configuration of the magnetic head drive circuit 15 according to the second embodiment of the present invention. The same parts as those in FIG.
In the resonant commutation type H-bridge circuit shown in FIG. 2, the switching elements Q1 and Q3 are enhancement type P-channel MOS-FETs. However, in FIG. 4, these switching elements Q1 and Q3 are enhancement type. An N-channel MOS-FET is used. That is, in the present embodiment, enhancement type N-channel MOS-FETs are all employed for the switching elements Q1, Q2, Q3, and Q4. Thereby, for example, component management of the switching element that generates the magnetic head drive circuit can be made easier.
[0058]
FIG. 5 is a timing chart showing the operation of the magnetic head drive circuit 15 of the present embodiment having the configuration shown in FIG. 4, and the same parts as those in FIG. 3 are denoted by the same reference numerals.
In this case, in response to the switching elements Q1 and Q3 being enhancement-type N-channel MOS-FETs, a switching control signal v1 for switching the switching elements Q1 and Q3 (FIG. 5C). ) And v3 (FIG. 5 (e)) have inverted waveforms with respect to the switching control signals v1 and v3 shown in FIGS. 3 (c) and 3 (e), respectively. The switching control signals v1 and v3 shown in FIGS. 5C and 5E are generated by supplying the input recording data DR and the clock signal CLK to a predetermined logic circuit or the like in the control signal generation circuit 16. be able to.
[0059]
By being driven by such a switching control signal, the operation of the magnetic head drive circuit 15 is the same as that described with reference to FIG. 3, and as a result, FIG. As for the coil current iL shown in FIG. 3, a waveform similar to that shown in FIG.
In this embodiment, in order to control switching elements Q1 and Q3 to be on, for example, assuming that power supply Vcc is set to about 5 V, gate voltage to be applied to switching elements Q1 and Q3 About 10V is required as (switching control signals v1, v3). However, the gate voltage (switching control signals v2, v4) to be applied to the switching elements Q2, Q4 at this time may be about 5V.
[0060]
(4. Third embodiment)
FIG. 6 is a circuit diagram showing the internal configuration of the magnetic head drive circuit 15 according to the third embodiment of the present invention. The same parts as those in FIG.
In this case, among the four switching elements Q1, Q2, Q3, and Q4 that form the resonant commutation type H-bridge circuit, enhancement type P-channel MOS-FETs are used for the switching elements Q1 and Q3, Q4 uses an enhancement type N-channel MOS-FET, and a set of switching elements Q1 and Q4 and a set of switching elements Q2 and Q3 alternately perform a predetermined operation at the timing of each inversion section of recording data. 2 is the same as that of the first embodiment shown in FIG. 2, but in the third embodiment, as will be described later, a switching element connected to the power supply Vcc side. Q2 and Q4 function as switching elements for chopping (interrupting) the first and second current paths, and the switching element Q , Q3 functions as a switching element to be turned on / off at a timing corresponding to each inversion interval of the recording data DR.
[0061]
Accordingly, in FIG. 6, the diodes D1 and D3 are flywheel diodes. These flywheel diodes D1 and D3 are inserted such that the anode is connected to the points a and b, and the cathode is connected to the power source Vcc.
Further, the diodes D2 and D4 are for backflow prevention, and the backflow prevention diode D2 has an anode connected to the point a (the drain of the switching element Q1) and a cathode connected to the drain of the switching element Q2. Inserted. The backflow prevention diode D4 is inserted such that the anode is connected to the point b (the drain of the switching element Q3) and the cathode is connected to the drain of the switching element Q4.
[0062]
FIG. 7 is a timing chart showing the operation of the magnetic head drive circuit 15 according to the third embodiment shown in FIG. 6, and the same parts as those in FIG. In FIG. 7A, the recording data DR shows a waveform having a phase opposite to that shown in FIG. 3A for convenience of explanation. That is, the 2T inversion interval due to “0” (L level) in the period t1 to t6, the 2T inversion interval due to “1” (H level) in the subsequent period t6 to t11, and “0” (L level) after the time point t11. The predetermined inversion interval is greater than the minimum inversion interval 2T and within the maximum inversion interval 8T.
[0063]
In this case, the switching elements Q2 and Q4 are switching elements for chopping (interrupting) the first and third current paths, and the switching elements Q1 and Q3 have timings corresponding to the inversion sections of the recording data DR. Therefore, the switching control signals v1, v2, v3, v4 to be applied to the gates of the switching elements Q1, Q2, Q3, Q4 in the control signal generation circuit 16 are as follows. Generated by a simple waveform.
The switching control signal v1 has a waveform obtained by inverting the recording data DR. The switching control signal v4 operatively paired with the switching control signal v1 has the recording data DR of “1” (H level), and Only when the clock signal CLK is at L level, it is output as a signal that becomes H level.
Further, the switching control signal v3 is output as the same waveform as the recording data DR. The switching control signal v2 operatively paired with the switching control signal v3 has both the recording data DR and the clock signal CLK. Only when it is 0 '(L level), it is output as a signal that becomes H level.
[0064]
Before the time point t1 when the recording data DR is “1” (H level), the coil current iL is applied to the coil L in the positive direction (point a → point b direction) as shown in FIG. In particular, at the timing immediately before time t1, the switching elements Q1 and Q4 are both on, and the switching elements Q2 and Q3 are both off, so that the first current path is formed. Yes.
[0065]
When the time point t1 is reached, the switching elements Q1 and Q4 that have been turned on so far are both turned off until the time point t6 (the next inversion time of the recording data DR). In addition, in the set of the switching elements Q2 and Q3, the switching element Q3 is continuously turned on until the time point t6, whereas the switching element Q1 is continuously turned off until the time point t3.
At this time t1, the switching elements Q1 and Q4 are both turned off and the second current path is interrupted, that is, the coil current iL that was flowing through the coil L until time t1 is suddenly interrupted. Due to the inductance effect of the coil L, in this case, a very high level flyback voltage va of about −100 V is generated at point a as shown in FIG.
[0066]
At this time, since the backflow prevention diode D2 is inserted, the flyback voltage va generated in the period t1 to t2 is not absorbed by the ground via the parasitic diode that exists in the source-to-drain direction of the switching element Q2. To be done. In addition, the flyback voltage vb that can be generated simultaneously at the point b (the connection point between the coil L and the backflow prevention diode D3 (cathode)) in the period t1 to t2 is clamped by the flywheel diode D3, so that the period t1 At t2, the flyback voltage vb is not generated as shown in FIG.
[0067]
Based on the flyback voltage va generated in the period t1 to t2, a flyback current in the reverse direction (b point → a point) generated by the current resonance operation of the resonance circuit (L, C) flows in the coil L. As shown in FIG. 7 (i), the coil current iL is reversed from the positive electrode side to the negative electrode side, and the current level is raised to a level exceeding the minimum applied magnetic field strength to the disk at time t2. It is said.
[0068]
In the subsequent period t2 to t3, the switching element Q3 is on but the switching element Q2 is kept off, so that no current flows through the second current path. The As a result, the coil current iL in the period t2 to t3 tends to attenuate its absolute value level according to the time constant determined by the inductance of the coil L and its loss resistance, as shown in FIG.
In the subsequent periods t3 to t4, since the switching elements Q2 and Q3 are both turned on, the second current path is formed, and the coil is connected from the power source Vcc to the switching element Q3 and the reverse current blocking diode D2. The current iD2 flows through L. This current iD2 is
[Expression 7]

As shown in FIG. 7 (i), the coil current iL flowing so as to increase in the reverse direction (b point → a point) with time elapses. The absolute value level increases with the slope based.
[0069]
Further, in the period t4 to t5, the switching element Q3 is turned on, whereas the switching element Q2 is turned off, and the second current path is cut off again. At this time, the flyback voltage generated at the point a by the inductance of the coil L and the flyback voltage that can be generated at the point b by the flywheel diode D3 are suppressed, and the inductance of the coil L and the loss resistance thereof. The coil current iL flowing in the reverse direction (from point b to point a) is attenuated by the inclination obtained by the action of the time constant determined by (1), that is, the absolute value level of the coil current iL is reduced.
In subsequent periods t5 to t6, both the switching elements Q2 and Q3 are turned on. As a result, in the same manner as in the previous periods t3 to t4, the coil current iL shows a change in which the absolute value level increases according to the equation shown in (Expression 7).
[0070]
Subsequently, in the period t6 to t11 in which the recording data DR is “1” (H level) and becomes a 2T inversion interval, the pair of switching elements Q2 and Q3 is controlled to be turned off (FIG. 7D). (E)) On the other hand, the switching element Q1 on the power supply Vcc side is steadily turned on (FIG. 7 (c)), and the switching element Q4 on the ground side follows FIG. 7 (f) according to the duty for each cycle of the clock signal CLK. On / off is performed at the timing shown in FIG.
In this case, first, in the period t6 to t7, the switching elements Q2 and Q3 are switched off and the second current path is sharply interrupted, so that the flyback voltage vb is applied to the point b as shown in FIG. (At this time, the flyback voltage va is suppressed by the flywheel diode D1 (FIG. 7 (i)). As a result, the coil current iL is abruptly reversed from the negative direction to the positive direction. The required absolute value level, which is assumed to sufficiently exceed the applied magnetic field strength, is reached.
In the period t7 to t8, the switching element Q1 is on, while the switching element Q4 is kept off, so that no current flows through the first current path. For this reason, the coil current iL flowing in the direction from point a to point b (positive direction) in the period t7 to t8 is in accordance with a time constant determined by the inductance of the coil L and its loss resistance as shown in FIG. The level of the flyback current obtained at time t7 is attenuated. In subsequent periods t8 to t9, switching elements Q1 and Q4 are both turned on to form a first current path, and current iD4 flows from power supply Vcc to coil L via switching element Q1. .
This current iD4 is
[Equation 8]

The current increases in the positive direction over time according to the equation shown in FIG. Therefore, the level of the coil current iL (FIG. 7 (i)) in the period t7 to t8 increases according to (Equation 8).
In the subsequent period t9 to t10, the switching element Q1 is in the on state, the switching element Q4 is switched off and the second current path is interrupted again. Therefore, the flyover generated at the point a due to the inductance of the coil L at time t9. By the effect obtained by the suppression by the flywheel diode D3 with respect to the buck voltage and the flyback voltage that can occur at the point b, and the slope obtained by the action of the time constant determined by the inductance of the coil L and its loss resistance, The level of the coil current iL is attenuated. Further, in the subsequent periods t10 to t11, since both the switching elements Q1 and Q4 are turned on, the level of the coil current iL increases according to the equation shown in (Formula 8) as in the periods t8 to t9.
[0071]
After time t11 when the recording data DR shown in FIG. 7A is inverted to “0” (L level), as shown in FIGS. 7C to 7F, the switching elements Q1 and Q4 are both turned off. On the other hand, the switching element Q3 is continuously turned on, and the switching element Q2 is alternately turned off / on at a timing according to the duty ratio of the H / L level for each cycle of the clock signal CLK. .
As a result, in the period corresponding to the inversion interval 1T started from the time point t11, the operation is the same as that in the period t1 to t4 described above, and thereafter, the operation described in the period t4 to t5 is repeated. become.
[0072]
With this operation, the driving current (coil current iL) of the magnetic head 6 in the third embodiment is also the inversion interval from the minimum inversion interval 2T of the (1, 7) RLL code to the maximum inversion interval 8T. In each case, a substantially constant amplitude level is obtained.
[0073]
(5. Fourth embodiment)
FIG. 8 is a circuit diagram showing the internal configuration of the magnetic head drive circuit 15 according to the fourth embodiment of the present invention. Components identical with those shown in FIG. 6 according to the third embodiment are designated by like reference characters. The description is omitted.
In the resonant commutation type H-bridge circuit of the magnetic head drive circuit 15 shown in FIG. 8, the switching elements Q1 and Q3, which are the enhancement type P-channel MOS-FETs in FIG. 6, are the enhancement type N-channel MOS-FETs. The configuration is shown. Therefore, in the present embodiment, enhancement type N-channel MOS-FETs are used for the switching elements Q1, Q2, Q3, and Q4.
[0074]
FIG. 9 is a timing chart showing the operation of the magnetic head drive circuit 15 of the present embodiment configured as shown in FIG. 4, and the same parts as those in FIG.
In FIG. 9, in response to the switching elements Q1 and Q3 being enhancement-type N-channel MOS-FETs, a switching control signal v1 for switching the switching elements Q1 and Q3 (FIG. 9C). ) And v3 (FIG. 9 (e)) are configured to generate waveforms that are inverted with respect to the switching control signals v1 and v3 shown in FIGS. 7 (c) and (e), respectively.
In the magnetic head drive circuit 15 that drives the switching elements Q1 to Q4 by such switching control signals v1 to v4, the same operation as described in FIG. 7 is obtained. Accordingly, the coil current iL shown in FIG. 9 (i) also has the same waveform as that in FIG. 7 (i).
[0075]
(6. Fifth embodiment)
In the first to fourth embodiments described above, the drive current generated in the coil is stabilized by performing chopping based on the clock timing in the operation periods of the first current path and the second current path, respectively. I've been trying.
However, considering that the clock signal CLK having a higher frequency is used as a recording apparatus due to a demand for an increase in transfer rate as a recording operation, for example, a pulse period (an ON period of a switching element) is accordingly used. Therefore, it becomes difficult to pass a sufficient current through the coil L immediately before and / or immediately after the current switching timing.
On the other hand, if the pulse duty for the chopper operation described above is changed and the period during which the switching element is turned on is lengthened, the amount of current can be increased, but in this case, the effect of the chopper operation is reduced.
[0076]
In the fifth embodiment, in view of such circumstances, an example that can suitably cope with an increase in the frequency of the clock signal CLK will be described.
As a configuration example of the magnetic head drive circuit 15, the configuration shown in FIG. 4 exemplified as the second embodiment is used, and the description of the resonant commutation type H-bridge circuit is omitted.
Then, the generation operation of the switching control signals v1 to v4, which is characteristic as the fifth embodiment, will be described.
[0077]
As a fifth embodiment, as shown in FIG. 4, a control signal generation circuit 16 for supplying a switching control signal to the switching elements Q1 to Q4 of the resonant commutation type H bridge circuit is shown in FIG. The switching control signals v1 to v4 are generated by the operations shown in FIGS.
[0078]
For example, the control signal generation circuit 16 includes a flip-flop FF1 and signal generation units 16a and 16b as shown in FIG.
The flip-flop FF1 uses the clock signal CLK as a latch clock and latches the input recording data DR.
[0079]
The Q output of the flip-flop FF1 is converted to a signal v10 and supplied to the signal generator 16a. The signal generator 16a will be described with reference to FIG. 11. The signal v10 is used to generate the switching control signal v4 for the switching element Q4, and the signal v10 and the clock signal CLK are used to generate the switching control signal v1 for the switching element Q1. . Here, the use of the clock signal CLK is not simply used as, for example, a latch clock, but the pulse component of the clock signal CLK is used to generate a pulse logic for the chop operation, as in the above-described embodiments. Means to use.
Further, the inverted Q output of the flip-flop FF1 is set as a signal v30 and is supplied to the signal generator 16b. The signal generator 16b generates a switching control signal v2 for the switching element Q2 using the signal v30, and generates a switching control signal v3 for the switching element Q3 using the signal v30 and the clock signal CLK. That is, the clock signal CLK is used to generate a logic pulse as the switching control signal v3 for the chop operation.
[0080]
Since the signal generators 16a and 16b have the same internal configuration and operation, the signal generator 16a is taken as an example, the internal configuration is shown in FIG. 11, and the generation operation waveforms of the switching control signals v1 and v4 are shown in FIG. Show.
As shown in FIG. 11, the signal generation unit 16a is composed of flip-flops FF2, FF3, FF4, FF5, AND gates A1 and A2, NOR gate NOR1, inverter IV1, and OR gate OR1. Are used to generate switching control signals v1 and v4.
Each flip-flop FF2, FF3, FF4, FF5 is supplied with a clock signal CLK as a latch clock.
[0081]
FIGS. 12A and 12B show examples of the input clock signal CLK and the signal v10. Here, a 3T period and a 6T period are shown as the signal v10 (that is, a waveform equivalent to the recording data DR).
The signal v10 is latched and output at the clock timing by the flip-flop FF2, so that a Q output as shown in FIG. 12C and an inverted Q output as shown in FIG. 12D are obtained.
Here, the Q output of FIG. 12C is output as it is as the switching control signal v4. That is, the switching control signal v4 is generated as a signal delayed by one clock timing from the signal v10.
[0082]
Further, the Q output of FIG. 12C is latched in the flip-flop FF3, and the signal shown in FIG. 12E is obtained as its inverted Q output.
The inverted Q output of FIG. 12 (e) and the signal v10 are ANDed by the AND gate A1, and the signal (1) of FIG. 12 (f) is obtained.
The signal {circle around (1)} is latched by the flip-flop FF5 to obtain the signal shown in FIG. 12 (g) as its Q output, which is supplied to the OR gate OR1.
[0083]
On the other hand, the NOR gate NOR1 receives the inverted Q output of the flip-flop FF2 shown in FIG. 12 (d) and the signal v10. As a result, the NOR gate NOR1 outputs the inverted signal OR shown in FIG. 12 (i) (3). Is output. This signal (3) is supplied to the OR gate OR1.
Further, the clock signal CLK is inverted by the inverter IV1 to be the signal (2) in FIG. 12 (h) and supplied to the OR gate OR1.
[0084]
In the OR gate, the signal {circle over (2)}, the signal {circle around (3)}, the Q output of the flip-flop FF5, that is, the logical sum of FIGS. 12 (g), (h) and (i) are taken. Signal (4) shown in j) is output.
In the flip-flop FF4, the signal v10 is latched and set to the Q output, so that a waveform equivalent to that shown in FIG. 12C is supplied to the AND gate A2. By the logical product of this signal and the signal (4), The signal shown in FIG. 12 (k) is obtained from the AND gate A2. This is the switching control signal v1.
[0085]
The switching control signal in FIG. 12 (k) includes a waveform element that turns on / off the switching element Q1 within the clock period in order to perform the above-described chop operation, and before and after the edge timing of the switching control signal v4, Each has a waveform element that turns on the switching element Q1 for a predetermined period.
The edge timing of the switching control signal v4 is the timing at which the direction of the current flowing through the coil L is switched, as can be seen from the description of each embodiment described above. More specifically, the timing at which the switching element Q4 is turned on by the switching control signal v4 is the timing at which the switching elements Q2 and Q3 constituting the second current path are turned off and the flyback voltage is generated at point a in FIG. In addition, the timing when the switching element Q4 is turned off by the switching control signal v4 is such that the switching elements Q1 and Q4 constituting the first current path are turned off and a flyback voltage is generated at point b in FIG. It is timing.
[0086]
As can be seen from FIG. 12 (k), in this example, the switching control signal v1 is generated so that the switching element Q1 is always turned on for a period of 2T from the timing when the switching element Q4 is turned on by the switching control signal v4. In addition, the switching control signal v1 is generated so that the switching element Q1 is always turned on during a period of 1.5T immediately before the timing when the switching element Q4 is turned off by the switching control signal v4.
In the middle period between the 2T period and the 1.5T period, the switching element Q1 is turned on / off with a pulse duty based on the clock signal CLK. That is, a chop operation is performed.
[0087]
In addition, since the generation logic of the switching control signal v1 for making sure that the switching element Q1 is always turned on is formed in the 2T period and the 1.5T period, the pulse width as the recording data DR is 4T ( The chopping operation is performed only when> 2T + 1.5T) or more. That is, in FIG. 12K, it is understood that the chopping operation corresponding to the pulse width of the clock signal CLK is performed in the period corresponding to the 6T period of the signal v10 (= recording data DR). As can be seen from the figure, the chop operation corresponding to the pulse width of the clock signal CLK is not performed during the period corresponding to the 3T period.
[0088]
In FIG. 13, switching control signals v1 and v4 generated by the signal generator 16a in accordance with the recording data DR as shown in FIG. 13A are shown in FIGS. 13E and 13F, and the same as in FIG. Switching control signals v3 and v2 generated by the signal generator 16b having the configuration are shown in FIGS. 13 (g) and 13 (h).
FIGS. 13B, 13C, and 13D show the clock signal CLK, the signal v10, and the signal v30.
[0089]
As can be seen from FIG. 13, the switching element Q1 constituting the first current path is switched by the switching control signal v1 from the beginning of the period when the switching element Q4 is turned on to the 2T period and the 1.5T period immediately before the termination. When the recording data DR has a pulse width of 4T or more, the chopping operation is turned off during the intermediate period not included in the 2T period from the start and the 1.5T period immediately before the end. Will occur.
Similarly, the switching element Q3 constituting the second current path is always turned on by the switching control signal v3 during the 2T period from the beginning of the period when the switching element Q2 is on and the 1.5T period immediately before the termination. When the recording data DR has a pulse width of 4T or more, a period that is turned off as a chop operation occurs in an intermediate period that is not included in the 2T period from the start and the 1.5T period immediately before the end. Will do.
[0090]
According to the operation of this example, first, by not performing chopping in the 2T period immediately after switching, a sufficient amount of current flowing in the coil L immediately after switching can be secured.
Further, by not performing chopping in the 1.5T period immediately before switching, a sufficient amount of current flowing in the coil L immediately before switching can be secured.
As a result, even if the frequency of the clock signal CLK is increased, a sufficient amount of coil current (and flyback voltage) before and after current reversal can be secured, and a suitable current reversal operation can be realized.
Further, since the chopping is performed in the intermediate period between the 2T period and the 1.5T period in the same manner as in the above-described embodiment, the amplitude of the current iL flowing through the coil L can be kept substantially constant.
[0091]
The fifth embodiment has been described by applying it to the configuration of the magnetic head drive circuit 15 of the second embodiment, but the magnetic head drive circuit of the first, third, and fourth embodiments. Even when the above configuration is adopted, it is naturally possible to adopt the switching operation as in the fifth embodiment.
[0092]
In the fifth embodiment, the period lengths as the 2T period and the 1.5T period are merely examples, and other period lengths may be employed as the periods in which chopping is not performed. Further, it is conceivable that the chopping is not performed for either a predetermined period immediately after switching or a predetermined period immediately before switching.
[0093]
Although the first to fifth embodiments have been described above, in each example, a period during which a specific switching element is turned on / off as a chop operation is set to a duty based on the clock signal CLK (duty 50%). However, this is merely an example. For example, when the amplitude of the current iL does not become substantially constant, the current iL can be adjusted by changing the duty that defines the off period as the chopping operation. That is, the pulse duty that defines the chop period is not necessarily 50%. Furthermore, it is not always necessary to set the chop period length to be continuously performed to the same period length. For example, in the 8T period of FIG. 13, as can be seen from FIG. 13G, the second current path is chopped five times, but the entire pulse duty of the switching control signal v <b> 3 corresponding to each chop period is Alternatively, it may be changed so that a part thereof is different.
[0094]
In the resonant commutation type H-bridge circuit shown in the first to fifth embodiments, enhancement type N-channel or P-channel MOS-FETs are used for the switching elements Q1 to Q4. However, instead of this, a bipolar transistor can be used. In this case, an NPN transistor may be used instead of the N-channel MOS-FET, and a PNP transistor may be used instead of the P-channel MOS-FET.
In this case, the switching control signal generated by the control signal generation circuit 16 for driving the switching elements Q1 to Q4 is, for example, the timing chart in each embodiment (FIGS. 3C to 3F and FIG. ) To (f), FIGS. 7 (c) to (f), FIGS. 9 (c) to (f), and FIGS. 13 (e) to (h)). That is, current driving is performed.
These switching control signals (base currents) are supplied to the bases of the bipolar transistors forming the respective switching elements via, for example, a base current limiting resistor having a predetermined resistance value.
In the present invention, it is also conceivable to employ other types of semiconductor elements as switching elements.
[0095]
In the description so far, it has been assumed that the recording data DR corresponds to the modulation scheme based on the (1, 7) RLL code. However, the present invention is not limited to this, and other (d, k) The present invention is naturally applicable even when other modulation methods such as a modulation method using an RLL code or an EFM modulation method are employed.
Furthermore, the details of the configuration of the resonant commutation type H-bridge circuit shown in each drawing as each of the above embodiments may be appropriately changed according to actual application conditions and the like.
[0096]
【The invention's effect】
As described above, the present invention is a magnetic head drive circuit having a resonant commutation type H-bridge circuit, and is one of switching means connected to the power supply side or switching means connected to the ground side. The switching means is turned on / off with a switching signal generated based on the modulated signal waveform, and the other switching means is configured to receive the modulated signal waveform and a clock signal synchronized with the modulated signal waveform. On / off is performed by using the switching signal generated by the above method. Thus, during the conduction period of one switching means, the other switching means can be turned on / off at a predetermined timing set using the clock signal, and the chop operation is performed as a period during which the other switching means is turned off. Since it is realized, it becomes possible to maintain a substantially constant amplitude level for the drive current for driving the magnetic head.
[0097]
As a result, the driving current for driving the magnetic head does not increase with time as in the prior art. Therefore, in the present invention, if the amplitude level of the driving current corresponding to the appropriate applied magnetic field strength is set, the consumption is reduced accordingly. There is an effect that it becomes possible to promote electric power generation.
In addition, by realizing low power consumption, it is possible to reduce the size of component elements, circuit boards, and the like that form the magnetic head drive circuit. Further, since the drive current is kept constant, the appropriate applied magnetic field strength is also kept constant, so that a stable recording operation can be obtained.
Furthermore, if the power consumption of the conventional level is allowed, it is possible to apply a stronger magnetic field to the disk depending on the setting of the drive current level. For this reason, the reliability of the recording apparatus is further improved under the condition that, for example, stable recording is performed when the applied magnetic field strength is relatively strong due to the recording characteristics and performance of the disk or the recording apparatus. Will be.
[0098]
In the present invention, the switching signal for the other switching means is a signal for turning on the other switching means for a predetermined period from the timing when the one switching means is turned on. Alternatively, the switching signal for the other switching means is a signal for turning on the other switching means for a predetermined period immediately before the timing when the one switching means is turned off.
That is, since the chopping is not performed immediately after switching and / or immediately before switching, even if it is necessary to increase the frequency of the clock signal CLK, the coil L immediately before and immediately after switching. A sufficient amount of current can be secured, and a suitable current reversal operation can be realized. That is, there is an effect that a stable recording operation can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration example of a recording / reproducing apparatus provided with a magnetic head drive circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a magnetic head drive circuit as a first embodiment.
FIG. 3 is a timing chart showing the operation of the magnetic head drive circuit according to the first embodiment.
FIG. 4 is a circuit diagram showing a configuration of a magnetic head driving circuit as a second embodiment;
FIG. 5 is a timing chart showing the operation of the magnetic head drive circuit according to the second embodiment.
FIG. 6 is a circuit diagram showing a configuration of a magnetic head driving circuit as a third embodiment.
FIG. 7 is a timing chart showing the operation of the magnetic head drive circuit according to the third embodiment.
FIG. 8 is a circuit diagram showing a configuration of a magnetic head drive circuit as a fourth embodiment.
FIG. 9 is a timing chart showing the operation of the magnetic head drive circuit according to the fourth embodiment.
FIG. 10 is a block diagram of a control signal generation circuit according to a fifth embodiment.
FIG. 11 is a circuit diagram of a signal generation unit of a control signal generation circuit according to a fifth embodiment.
FIG. 12 is a waveform diagram showing an operation of the signal generation unit of the fifth exemplary embodiment.
FIG. 13 is an explanatory diagram of a switching control signal in the fifth embodiment.
FIG. 14 is a conceptual diagram for explaining a recording operation in a magnetic field modulation method.
FIG. 15 is a circuit diagram showing a configuration of a conventional magnetic head drive circuit.
FIG. 16 is a timing chart showing the operation of a conventional magnetic head drive circuit.
[Explanation of symbols]
1 magneto-optical disk, 2 spindle motor, 3 optical head, 3a objective lens, 4 biaxial mechanism, 5 thread mechanism, 6 magnetic head, 7 RF amplifier, 8 decoder section, 9 address decoder, 10 servo circuit, 11 system controller, 12 output terminal, 13 input terminal, 14 encoder section, 15 magnetic head drive circuit, 16 control signal generation circuit, 16a, 16b signal generation section, v1, v2, v3, v4 switching control signal, D1, D3 backflow prevention diode ( Flywheel diode), D2, D4 Flywheel diode (backflow prevention diode), R recording data, L coil, Q1, Q2, Q3, Q4 switching element, Vcc power supply, FF1-FF5 flip-flop, A1, A2 and gate, NOR1 NOR gate, OR1 orage , IV1 inverter

Claims (5)

Resonant rotation that supplies a drive current for generating the modulation magnetic field to a magnetic head that applies a modulation magnetic field modulated based on a modulation signal waveform modulated by a predetermined modulation method to a predetermined thermomagnetic recording medium. As a magnetic head drive circuit equipped with a flow-type H bridge circuit,
In the resonant commutation type H-bridge circuit, one of the switching means connected to the power supply side or the switching means connected to the ground side is generated based on the modulation signal waveform. The first switching signal is turned on / off, and the other switching means has a second generated based on the modulation signal waveform when the modulation signal waveform is less than a predetermined length. When the switching signal is turned on / off and the modulation signal waveform exceeds a predetermined length, the one switching means is turned on based on the modulation signal waveform and a clock signal synchronized with the modulation signal waveform To the first predetermined period and the second predetermined period immediately before the timing when the one switching means is turned off. Is turned on, the second switching period between the first predetermined period and said second predetermined period is generated as on / off is switched in each period corresponding to one cycle of the clock signal A magnetic head drive circuit comprising switching control means for turning on / off by a signal.   The switching means connected to the power supply side is formed by a P-channel MOS field effect transistor, and the switching means connected to the ground side is formed by an N-channel MOS field effect transistor. 2. A magnetic head driving circuit according to 1.   2. The magnetic head drive circuit according to claim 1, wherein the switching means connected to the power supply side and the switching means connected to the ground side are each formed by an N-channel MOS field effect transistor.   2. The magnetic head drive circuit according to claim 1, wherein the switching means connected to the power supply side is formed by PNP transistors, and the switching means connected to the ground side is formed by NPN transistors.   2. The magnetic head drive circuit according to claim 1, wherein the switching means connected to the power supply side and the switching means connected to the ground side are each formed by an NPN transistor.

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