JP3983449B2 - パルス幅変調回路、光書き込み装置及び画像形成装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レーザプリンタ、ＬＥＤプリンタ、光ディスク装置、デジタル複写機、光通信装置等における光源の光出力制御等に用いられるパルス幅変調回路、このようなパルス幅変調回路による変調信号を用いる光書き込み装置、及びこの光書き込み装置を備えるレーザプリンタ、ＬＥＤプリンタ、デジタル複写機、ファクシミリ等の画像形成装置に関する。
【０００２】
【従来の技術】
光源の光出力を変調する方式としては、光の量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、及びその両者を組み合わせたパワー・パルス幅混合変調方式などがある。その内のパルス幅変調方式においては、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し、これをコンパレータでアナログビデオ信号と比較することでパルス幅変調信号を生成する方式や、高周波クロックを生成し、このクロックをデジタル的に分周することで遅延パルスを生成し、その論理和又は論理積でパルス幅変調信号を生成する方式などが提案されている。
【０００３】
特開平６−２８４２７６号公報には、パルス幅変調にて画像の階調表現を行う画像形成装置において、所定の基準クロック信号をもとに、入力した画像信号により遅延量を決定する手段と、前記遅延量において設定された遅延時間遅れた所定パルス幅を有する信号を発生する手段とを備え、前記所定パルス幅が有する信号に従って前記パルス幅変調を行うことを特徴とする画像形成装置が記載されている。
【０００４】
特開平９−１８３２５０号公報には、画像信号に基づいて変調された光源からの光で回転感光体を走査する走査手段と該回転感光体に対し所定の位置において前記走査手段からの走査光を検出する走査光検出手段と基準発振器とを有し、該基準発振器からの発振出力と前記走査光検出手段からの検出信号に基づいた所定タイミングで前記回転感光体を走査して前記画像信号に応じた静電潜像を形成し、記録媒体に該静電潜像に応じた画像を形成する画像形成装置において、前記基準発振器からの発振出力のｎ倍（ｎはｎ≧２なる整数）の周波数の高周波クロックを生成する高周波クロック生成手段と、該高周波クロックと前記走査光検出手段からの前記検出信号とに基づいて、前記検出信号に同期した画像処理クロック信号を生成する画像処理クロック生成手段と、該高周波クロックに基づいて前記画像信号を変調することで画像変調信号を生成する変調手段とを具備し、該画像変調信号に基づいて前記光源を駆動することを特徴とする画像形成装置が記載されている。
【０００５】
【発明が解決しようとする課題】
画像形成装置においては、動作速度の高速化が望まれており、上記パルス幅変調方式を使用したものでは、三角波もしくはのこぎり波の直線性・再現性と動作速度の高速化が両立せず、また高周波クロックをデジタル的に分周するパルス幅変調方式の場合には、最高動作周波数はデバイスに依存し、画像の階調性と動作速度の高速化が両立しない問題があった。
【０００６】
例えば、画素クロックが５０ＭＨｚの場合において２５６値変調をパルス幅で行おうとすれば、三角波もしくはのこぎり波においては２０ｎｓの周期において良好な直線性及びスイングを有することは困難であり、また高周波クロックをデジタル的に分周するパルス幅変調方式の場合には５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを有する構成を実現することが困難である。
【０００７】
本発明は、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現でき、小型、低コスト、省電力にできるパルス幅変調回路、光書き込み装置及び画像形成装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明のパルス幅変調回路は、基準となるクロック信号と、デジタルデータ入力信号に略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタルデータ入力信号に略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えるものである。
【００１０】
請求項２に係る発明は、請求項１記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅を前記基準となるクロック信号の周期未満とするものである。
【００１１】
請求項３記載の発明は、請求項１または２に記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記基準となるクロック信号の周期未満と前記クロック信号の周期とで切替自在である。
ものである。
【００１２】
請求項４記載の発明は、請求項１ないし３の何れか一に記載のパルス幅変調回路において、前記信号生成手段と前記遅延量生成手段とを複数系統有するものである。
ものである。
【００１３】
請求項５記載の発明は、請求項２又は３記載のパルス幅変調回路において、前記デジタルデータ入力信号が画像データであり、前記クロック信号の正転もしくは反転信号を基準とし１ドット内における書き込み位相を制御するようにしたものである。
ものである。
【００１４】
請求項６記載の発明のパルス幅変調回路は、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタルデータ入力信号の上位ビット信号に基づき選択するパルス選択手段と、デジタルデータ入力信号の下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えたものである。
【００１６】
請求項７記載の発明は、請求項６記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が前記パルス信号の周期未満とするものである。
【００１７】
請求項８記載の発明は、請求項６または７に記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記パルス信号の周期未満と前記パルス信号の周期とで切替自在である。
【００１８】
請求項９記載の発明は、請求項６ないし８の何れか一に記載のパルス幅変調回路において、前記信号生成手段と前記遅延量生成手段とを複数系統有するものである。
【００１９】
請求項１０記載の発明は、請求項７または８記載のパルス幅変調回路において、前記デジタルデータ入力信号が画像データであり、位相の異なる前記複数のパルス信号のうちの何れか１つのパルス信号を基準とし１ドット内における書き込み位相を制御するようにしたものである。
【００２０】
請求項１１記載の発明の光書き込み装置は、デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成する光書き込み装置において、請求項１ないし１０の何れか一に記載のパルス幅変調回路と、前記パルス幅変調回路からの画像変調信号により前記光源を駆動する光源駆動部と、を備えたものである。
【００２１】
請求項１２記載の発明は、請求項１１記載の光書き込み装置において、前記走査手段からの走査光を所定の位置で検出する走査光検出手段と、この走査光検出手段からの検出信号に同期した基準となるクロック信号を生成するクロック生成部とを有し、このクロック生成部と前記光源駆動部と前記パルス幅変調回路とを１チップの集積回路で構成したものである。
【００２２】
請求項１３記載の発明は、請求項１１または１２記載の光書き込み装置において、デジタル多値画像データによるデジタルデータ入力信号における文字領域を認識する文字領域認識手段と、この文字領域認識手段により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素分とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素分とするパルス幅変調を行うようにしたものである。
【００２３】
請求項１４記載の発明は、デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、請求項１１ないし１３の何れか一に記載の光書き込み装置を備えたものである。
【００２４】
【発明の実施の形態】
図１は本発明の一実施の形態を示す。この実施の形態は、パルス幅変調回路の例である。画素クロックの周波数逓倍回路であるＰＬＬ回路は、電圧制御発振器（ＶＣＯ）１１、分周回路１２、位相比較器または位相周波数比較器１３により構成され、基準となるクロック信号（画素クロック）の周波数を逓倍して更に分周回路１２にてその逓倍したクロック信号より位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３を生成する。
【００２５】
セレクタ１４は、分周回路１２からの位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３のいずれかをデジタルデータ入力信号であるデジタル多値画像データの上位ビット信号に基づいて選択し、クロック信号Ｘ０をデジタル多値画像データの上位ビット信号に基づいて遅延させたものとする。アナログ遅延部１５はセレクタ１４からのパルス信号(クロック信号)をアナログ的にデジタル多値画像データの下位ビット信号に基づいて所定量遅延させ、遅延量制御部１６はアナログ遅延部１５の遅延量を制御する。パルス幅生成部１７はアナログ遅延部１５からのパルス信号と分周回路１２からの位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３のうちの１つのクロック信号Ｘ０とから、パルス幅変調された画像変調信号を生成する。
【００２６】
図２は本実施の形態の動作概念図を示す。図２においては、説明の簡単化のため、ＰＬＬ回路が画素クロックの周波数を４逓倍するとし、‘４×Ｃｌｏｃｋ’がその４逓倍したクロック信号を表す。この４逓倍したクロック信号はデューティが５０％であるとする。この４逓倍したクロック信号よりπ／２ずつ位相の異なるクロック信号Ｘ０〜Ｘ３を生成する。
【００２７】
ここで、デジタル多値画像データは、最上位ビットがＤ４、最下位ビットがＤ０である画像データが入力される。つまり、１ドット当たり３２階調のパルス幅変調を行うと仮定し、デジタル多値画像データは、最上位ビット信号がＤ４、上位ビット信号がＤ３，Ｄ２、下位ビット信号がＤ１，Ｄ０である画像データとする。この実施の形態におけるセレクタ１４の論理は、セレクタ１４の出力信号をＰｓｅｌｅｃｔＬとすると、
PselectL =D4・(D3・D2・X3+D3・/D2・X2+/D3・D2・X1+/D3・/D2・X0)+/D4・(D3・D2・/X3+D3・/D2・/X2+/D3・D2・/X1+/D3・/D2・/X0)
とする。ここに、“／”は反転を意味し、／Ｄ３はＤ３の反転信号を意味する。“・”は論理積を意味し、Ｄ３・Ｄ２・Ｘ３はＤ３，Ｄ２＝（１，１）であればＸ３を選択することを意味する。
【００２８】
次に、アナログ遅延部１５の論理は、クロック信号Ｘ０の周期をＴとすると、下位ビットデータＤ１，Ｄ０に従い、
Ｄ１・Ｄ０（Ｄ１，Ｄ０＝１，１） ：（3/32）Ｔ遅延
Ｄ１・／Ｄ０（Ｄ１，Ｄ０＝１，０） ：（2/32）Ｔ遅延
／Ｄ１・Ｄ０（Ｄ１，Ｄ０＝０，１） ：（1/32）Ｔ遅延
／Ｄ１・／Ｄ０（Ｄ１，Ｄ０＝０，０）：遅延なし
とする。
【００２９】
ここで、例えばＤ３，Ｄ２，Ｄ１，Ｄ０＝（１，０，１，０）とし、アナログ遅延部１５の上記論理による出力信号をＤＰｕｌｓｅとすると、図２に示すようにＤＰｕｌｓｅはＸ２＋Δ１（＝（2/32）Ｔ遅延）となる。なお、Ｘ２＋Δ１はＸ２をΔ１遅延させたものである。アナログ遅延部１５において、ＤＰｕｌｓｅと分周回路１２からのクロック信号／Ｘ０とにより論理手段でＬＰｕｌｓｅ＝／Ｘ０・（Ｘ２＋Δ１）なる演算を行うことにより、図２に示すようなＬＰｕｌｓｅが得られる。
【００３０】
パルス幅生成部１７は、最上位ビット信号Ｄ４が１の場合にＸ０がハイレベルの時にパルス信号を出力するものとし、図２に示すようにアナログ遅延部１５からのＬＰｕｌｓｅ１と分周回路１２からのクロック信号Ｘ０とからパルス幅変調された画像変調信号（ＬＰｕｌｓｅ１とＸ０とを加算したもの）ＰＷＭＯＵＴ０を１ドット毎に出力する。図２の例では、１ドット内において左に寄せたドットを形成するパルス幅変調信号を生成しているが、セレクタ１４の論理やアナログ遅延部１５の設定によりドット内において右に寄せたドットを形成するパルス幅変調信号を生成することも可能であり、図３はその場合の本発明の実施の形態の動作概念図を示す。
【００３１】
図３の実施の形態では、上記実施の形態において、セレクタ１４の論理は、セレクタ１４の出力をＰｓｅｌｅｃｔＲとすると、
PselectR =D4・(D3・D2・X0+D3・/D2・X1+/D3・D2・X2+/D3・/D2・X4)+/D4・(D3・D2・/X0+D3・/D2・/X1+/D3・D2・/X2+/D3・/D2・/X3)
とする。
【００３２】
次に、アナログ遅延部１５の論理は、下位ビットデータＤ１，Ｄ０に従い、
Ｄ１・Ｄ０ ：（1/32）Ｔ遅延
Ｄ１・／Ｄ０ ：（2/32）Ｔ遅延
／Ｄ１・Ｄ０ ：（3/32）Ｔ遅延
／Ｄ１・／Ｄ０：（4/32）Ｔ遅延
とする。
【００３３】
ここで、例えばＤ３，Ｄ２，Ｄ１，Ｄ０＝（０，１，０，１）とし、図３に示すようにアナログ遅延部１５の生成パルス信号ＤＰｕｌｓｅはＸ２＋Δ２（＝（3/32）Ｔ遅延）となる。アナログ遅延部１５において、ＤＰｕｌｓｅと分周回路１２からのクロック信号／Ｘ０とにより論理手段でＲＰｕｌｓｅ＝Ｘ０・（Ｘ２＋Δ２）なる演算を行うことにより、図３に示すようなＲＰｕｌｓｅ１が得られる。
【００３４】
また、パルス幅生成部１７は、最上位ビットＤ４が１の場合に／Ｘ０がハイレベルの時にパルス幅を出力するものとし、図３に示すように分周回路１２からのクロック信号Ｘ０とアナログ遅延部１５からのＲＰｕｌｓｅ１とからパルス幅変調された画像変調信号ＰＷＭＯＵＴ１（ＲＰｕｌｓｅ１とＸ０とを加算したもの）ＰＷＭＯＵＴ１を１ドット毎に出力する。
【００３５】
このように、セレクタ１４の論理やアナログ遅延部１５の設定によりドット内において右に寄せたドットを形成するパルス幅変調信号を生成することも可能であり、セレクタ１４の論理やアナログ遅延部１５の設定を切り替えるモードセレクタがあれば、外部制御信号によるモードセレクタの制御により、1ドット内でドット毎に左寄せ、右寄せのドット形成が可能である。
【００３６】
図４は上記遅延量制御部１６の構成例を示す。この遅延量制御部１６では、分周回路１２からのクロック信号Ｘ０，／Ｘ０が遅延部１８で遅延され、位相遅れ検出部１９が遅延部１８からのクロック信号の位相遅れ量を検出する。誤差増幅部２０は、位相遅れ検出部１９の出力信号と基準信号とを比較し、その差に応じた遅延量制御信号により遅延部１８の遅延量を制御する。アナログ遅延部１５の遅延量は誤差増幅部２０からの遅延量制御信号により制御される。
【００３７】
図５は上記遅延量制御部１６の他の構成例を示す。この遅延量制御部１６は、上記図４に示す遅延量制御部において、位相遅れ検出部１９に制御信号を加えて位相遅れ検出部１９の位相遅れ検出量を制御できる構成としたものであり、誤差増幅部２０の構成を簡略化して回路素子数を削減することができる。
【００３８】
図６は上記遅延量制御部１６の動作タイミングを示す。まず、クロック信号Ｘ０、／Ｘ０が遅延部１８により時間ΔＴだけ遅延されてＸ０Ｄ、／Ｘ０Ｄとなる。位相遅れ検出部１９の論理は、その出力をＣとすると、
Ｃ＝Ｘ０・／Ｘ０Ｄ＋／Ｘ０・Ｘ０Ｄ
で表される。位相遅れ検出部１９の論理をこのようにしている理由は、入力パルス信号Ｘ０，／Ｘ０のデューティが５０％でなくても位相遅れ量が正確に検出できるようにするためである。この場合、位相遅れ検出部１９の出力信号Ｃは、図６に示すような遅延時間ΔＴのパルスがＴ／２周期で現れる波形となる。ここで、位相遅れ検出部１９の出力信号Ｃは電流出力であり、その電流値はＮ×Ｉｒｅｆとする。
【００３９】
誤差増幅部２０は、位相遅れ検出部１９の電流出力Ｃと、基準信号となる基準電流Ｉｒｅｆを比較して、遅延部１８の遅延量を決定する電流Ｉｄｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８となるように遅延部１８の遅延量が制御される。一般に、
遅延時間ΔＴ＝Ｔ／２Ｎ
と表すことができる。つまり、Ｎを自由に設定することにより、入力信号Ｘ０，／Ｘ０の半分の周期Ｔ／２の範囲内の遅延で、遅延時間ΔＴが制御されたパルス信号を自由に得ることができる。
【００４０】
図７は上記遅延量制御部１６をバイポーラトランジスタで構成した具体的回路例を示す。トランジスタＱ１６〜Ｑ１８及び抵抗Ｒ０で構成される電流源１００により、遅延量生成部１０１の遅延量を決定する電流Ｉｄｅｌａｙが生成される。入力されたパルス信号Ｘ０，／Ｘ０は、トランジスタＱ２１，Ｑ２２で構成される差動回路１０２を介して、トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０３、及びトランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０４により遅延される。
【００４１】
トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０３の出力は非常に小さい振幅を有するので、トランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０４の出力信号がトランジスタＱ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路１０５を介して出力されることで、スイングが調整される。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論理回路１０６は、その出力をＣとすると、上記２値化回路１０５からの入力信号Ｘ０Ｄ，／Ｘ０Ｄにより
Ｃ＝／Ｘ０・Ｘ０Ｄ＋Ｘ０・／Ｘ０Ｄ
とし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路１０７により反転されてトランジスタＱ１４及び抵抗Ｒ1で生成される基準電流Ｉｒｅｆと比較される。比較部１０８であるトランジスタＱ１４のコレクタは、ハイインピーダンスであり、また対グランドＧＮＤに対して容量Ｃ１が接続されていることにより、ＩｃとＩｒｅｆとが比較され、その比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流源１０９で生成される電流となる。
【００４２】
ここで、トランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成される電流源１００，１０９は、エミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生成される電流はＩｄｅｌａｙとなり、遅延量生成部１０１の遅延量が所望の遅延量となるようにトランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及び抵抗Ｒ０による出力で制御される。
【００４３】
ここで、トランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１０の電流をＩｒｅｆのＮ倍とすると、上述のように
遅延時間ΔＴ＝Ｔ／２Ｎ
となる遅延パルス信号Ｘ０Ｄ、／Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合には、
Ｒ１：Ｒ２＝４：１
トランジスタＱ１３のエリアファクタ（エミッタ面積）：トランジスタＱ１４のエリアファクタ（エミッタ面積）＝４：１
となるように設定すれば、正確に４×Ｉｒｅｆなる電流をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１０に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルス信号Ｘ０Ｄ、／Ｘ０Ｄを生成することができる。上記遅延量制御部１６をアナログ遅延部１５のすべての設定したい遅延量に対してそれぞれ構成すれば、すべての遅延時間を制御することが可能となる。
【００４４】
ここで、遅延時間と遅延を生成する電流Ｉｄｅｌａｙとの関係を考える。例えば、図７に示す遅延量制御部１６の場合、パルス信号Ｘ０がハイレベルの時、トランジスタＱ２１，Ｑ２２で構成される差動回路１０２のトランジスタＱ２２はオフとなっており、その結果として、トランジスタＱ２２に対してダイオード負荷となっているトランジスタＱ２はオフであり電流が流れていない。
【００４５】
パルス信号Ｘ０がハイレベルの状態からローレベルの状態に高速に変化した時の過渡動作を考えると、トランジスタＱ２２に電流が流れ始めるが、トランジスタＱ２のエミッタ抵抗は電流がほとんど流れていないためハイインピーダンスとなっている。トランジスタＱ２２のコレクタにはコレクタサブストレート間寄生容量などの寄生容量があるため、トランジスタＱ２２に流れる電流はその寄生容量の変化電位に対する充放電電流となる。
【００４６】
一般に容量をＣ、その変化電位をΔＶ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、
Ｑ＝Ｃ・ΔＶ＝Ｉ・ｔ
で表現できる。つまり、ｔは
ｔ＝（Ｃ・ΔＶ）／Ｉ
であり、寄生容量の充放電に要する時間、つまり遅延時間は容量に充放電する電流に反比例する。上述の例の遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延時間と遅延制御電流の関係を式で表すと、
τ／８＝Ｋ／Ｉ８＋Δτ…（１）
となる。ここで、τは周期、Ｋは比例定数、Ｉ８はτ／８遅れを制御する遅延制御電流、Δτは固定遅れ定数である。
【００４７】
同様に、
Ｉ１６：τ／８＋τ／１６遅れを制御する電流
Ｉ３２：τ／８＋τ／３２遅れを制御する電流
Ｉ６４：τ／８＋τ／６４遅れを制御する電流
Ｉ１２８：τ／８＋τ／１２８遅れを制御する電流
Ｉ２５６：τ／８＋τ／２５６遅れを制御する電流…（２）
とすると、
τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ
τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ
τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ
τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ
τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ
と表すことができる。
【００４８】
一般に、
τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ…（３）
となる。ここで、遅延量制御部１６において、τ／８遅れを生成する電流Ｉ８及び、τ／１６遅れを生成する電流Ｉ１６の２つの制御電流を生成すると考えると、（１）（２）（３）式よりτ、Ｋ、Δτを消去して、
In＝2・I8・I16/{32・(I8-I16）/An+2・I16} …（４）
と、ＩｎをＩ８とＩ１６を用いて表すことができる。
【００４９】
図８は上記アナログ遅延部１５をバイポーラトランジスタで構成した具体的回路例を示す。まず、図８における割り算回路１２１の動作を説明する。割り算回路１２１は電流Ｉ０，Ｉ１，Ｉ２をそれぞれ生成する電流源２１〜２３を有し、トランジスタＱ３２，Ｑ３３のコレクタには電流Ｉｎ，Ｉｎ‘が流れる。差動スイッチＩＤ０〜ＩＤ３は電流源２４〜２７からの電流ΔＩ／８，ΔＩ／４，ΔＩ／２，ΔＩをデジタル多値画像データの下位ビットデータに応じてスイッチングして加算することによりデジタル多値画像データの下位ビットデータをＤ／Ａ変換して電流源２２の電流Ｉ１に加算するが、今差動スイッチＩＤ０〜ＩＤ３から電流源２２の電流Ｉ１に加算される電流がないとする。
【００５０】
トランジスタＱ３０，Ｑ３１で構成される差動回路１２２のベース電位はそのままトランジスタＱ３４，Ｑ３５で構成されるエミッタフォロワ回路１２３を介してトランジスタＱ３２，Ｑ３３で構成される差動回路１２４のベース電位に入力されるので、トランジスタＱ３０，Ｑ３１で構成される差動回路１２２に流れる電流比とトランジスタＱ３２，Ｑ３３で構成される差動回路１２４に流れる電流比は同じである。
【００５１】
このことより、
Ｉｎ＋Ｉｎ‘＝Ｉ２
Ｉｎ：Ｉｎ‘＝Ｉ０：（Ｉ１−Ｉ０）
なる関係式が導かれ、その結果、この割り算回路１２１は
Ｉｎ＝Ｉ０・Ｉ２／Ｉ１…（５）
で表される割り算回路であることが分かる。
【００５２】
（４）（５）式より、
Ｉ０＝Ｉ８
Ｉ２＝２・Ｉ１６
Ｉ１＝２・Ｉ１６
ΔＩ＝Ｉ８−Ｉ１６
とすると、図８に示す回路構成により（４）式に示す制御電流Ｉｎを生成することが可能となり、制御電流Ｉｎにより遅延部７５の遅延時間が制御される。電流源２２，２３はそれぞれ図４又は図５に示す誤差増幅部２０の出力信号により制御され、遅延部７５はセレクタ１４からのパルス信号を上記制御電流Ｉｎに応じた時間遅延させる。従って、セレクタ１４からのパルス信号は、遅延部７５にて、デジタル多値画像データの下位ビットデータに基づいて遅延され、かつ、遅延量制御部１６で決定された遅延量遅延され、さらに、上述のように論理手段で／Ｘ０との論理積がとられる。
【００５３】
図８に示す回路構成の場合、ＤＡ変換回路１２５の一部を構成する差動スイッチＩＤ０〜ＩＤ３、トランジスタＱ３０，Ｑ３１で構成される差動回路１２２、トランジスタＱ３２，Ｑ３３で構成される差動回路１２４はすべて高速に動作することにより、入力される画像データに従い、各ドット毎に遅延量を高速に変化させることが可能である構成を実現できる。図８に示す回路例は、制御電流Ｉ８，Ｉ１６をそれぞれ生成し、４ビット構成の差動スイッチＩＤ０〜ＩＤ３により１ドット当たり８ビット階調（２５６階調）表現を行う構成例を示しているが、もちろん更に高階調表現が必要な系や階調数の少ない系においても同様の構成により自由にパルス幅を生成することが可能である。
【００５４】
この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段としてのＰＬＬ回路１１〜１３及びアナログ遅延部１５内のＤＡ変換回路１２５及び割り算回路１２１と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段としての遅延部７５と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部１６と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部１７とを備えたので、高速アナログ遅延回路を用いることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００５５】
また、この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段としてのＰＬＬ回路１１〜１３と、この手段１１〜１３からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段としてのセレクタ１４と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段としてのアナログ遅延部１５内のＤＡ変換回路１２５及び割り算回路１２１と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段としての遅延部７５と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部１６と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部１７とを備えたので、高速アナログ遅延回路とデジタル遅延回路を組み合わせることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００５６】
図９は本発明の他の実施の形態を示す。この実施の形態は、１ドット当たり８ビット階調（２５６階調）出力が可能となるＰＷＭパルス生成ブロックの構成例を示す。図９では、基準となるクロック（画素クロック）信号からクロック信号Ｘ０〜Ｘ３を生成するＶＣＯ、分周回路、位相比較器または位相周波数比較器などで構成されるＰＬＬ回路からなる周波数逓倍回路は省略されている。
【００５７】
セレクタ２８の論理は、セレクタの出力をＬＰＷＭ１、ＲＰＷＭ１とすると、
LPWM1＝LD6・LD5・/X1+LD6・/LD5・/X0+/LD6・LD5・X3+/LD6・/LD5・/X2
RPWM1＝RD6・RD5・/X1+RD6・/RD5・/X0+/RD6・RD5・X3+/RD6・/RD5・/X2
となる。ここで、ＬＤ５、ＬＤ６、ＲＤ５、ＲＤ６で示されるデータは、図示しない論理手段により図１０に示すように、それぞれＬラッチパルス、Ｒラッチパルスによりラッチされた画像データにより、以下の論理により生成されるデータである。
【００５８】
LD6=M・(P・D6+/P・/D6)+/M・(D7・D6+/D7・/D6)
LD5=M・(P・D5+/P・/D5)+/M・(D7・D5+/D7・/D5)
LD4=M・(P・D4+/P・/D4)+/M・(D7・D4+/D7・/D4)
LD3=M・(P・D3+/P・/D3)+/M・/(D7+D6+D5+D4)
LD2=M・(P・D2+/P・/D2)+/M・/(D7+D6+D5+D4)
LD1=M・(P・D1+/P・/D1)+/M・/(D7+D6+D5+D4)
LD0=M・(P・D0+/P・/D0)+/M・/(D7+D6+D5+D4)
RD6=M・(P・D6+/P・/D6)+/M・(D3・D2+/D3・/D2)
RD5=M・(P・D5+/P・/D5)+/M・(D3・D1+/D3・/D1)
RD4=M・(P・D4+/P・/D4)+/M・(D3・D0+/D3・/D0)
RD3=M・(P・D3+/P・/D3)+/M・/(D3+D2+D1+D0)
RD2=M・(P・D2+/P・/D2)+/M・/(D3+D2+D1+D0)
RD1=M・(P・D1+/P・/D1)+/M・/(D3+D2+D1+D0)
RD0=M・(P・D0+/P・/D0)+/M・/(D3+D2+D1+D0)
LON=M・P・D7 +/M・D7・D6・D5・D4
RON=M・/P・D7+/M・D3・D2・D1・D0
RPOS=M・P+/M・D3
LPOS=M・P+/M・D7
【００５９】
ここで、Ｍはモード切り換え信号、Ｐはポジション信号であり、Ｍがハイレベルの時は通常モード、Ｍがローレベルの時は倍速モードである。Ｐがハイレベルの場合にはドットを左から形成する左モード、Ｐがローレベルの場合にはドットを右から形成する右モードとなる。また、ＬＤ６，ＬＤ５が１，１の時に／Ｘ１のパルスを選択する理由は、後段における遅延量を考慮して選択がなされているからである。図１０はそのタイミングを示す。
【００６０】
π／４遅延・３π／８遅延セレクタ２９は、遅延量生成手段であって、図８に示すアナログ遅延部１５と同様にＤＡ変換回路、割り算回路及び遅延部を有し、セレクタ２８からのＬＰＷＭ１、ＲＰＷＭ１をデータＬＤ４，ＲＤ４により
LPulse＝LD4・(LPWM1を3π/8遅延させたもの)＋/LD4・(LPWM1をπ/4遅延させたもの)
RPulse＝RD4・(RPWM1を3π/8遅延させたもの)＋/RD4・(RPWM1をπ/4遅延させたもの)
とする。このπ／４遅延・３π／８遅延セレクタ２９は、遅延量制御部３２により、π／８遅れ（π／４位相遅れ）を生成する電流Ｉ８と３π／１６遅れ（３π／８位相遅れ）を生成する電流Ｉ１６が制御される。
【００６１】
Ｌ位相シフト部３０は、図８に示す回路において、４ビット構成の差動スイッチＩＤ０〜ＩＤ３にそれぞれＬＤ０〜ＬＤ３を入力することにより、出力信号ＬＰＷＭを
とする。上式中点々で表している部分には上下の論理と同様に論理式が継続しているものとする。
【００６２】
同様に、Ｒ位相シフト部３１は、出力信号ＲＰＷＭを、
とする。
【００６３】
上記論理により、例えば、Ｌ位相シフト部３０はＬｐｕｌｓｅより画像データにより位相がπ／４〜略３π/８遅れたＬＰＷＭを生成することができる。Ｌ位相シフト部３０、Ｒ位相シフト部３１と位相シフト部が２つ構成されている理由は、図８に示すアナログ遅延部１５はＤＡ変換回路１２５も割り算回路１２１も十分に高速に動作して遅延電流を生成するが、遅延電流生成が十分に安定した後に遅延を行う方がより安定した正確な遅延パルスが得られるからである。
【００６４】
遅延量制御部３２は、図４もしくは図５に示す回路が２チャンネルで構成され、その１チャンネルにてτ／８遅れ（π／４位相遅れ）を生成する電流Ｉ８が制御され、もう１チャンネルにて３τ／１６遅れ（３π／８位相遅れ）を生成する電流Ｉ１６が制御される。
【００６５】
次に、ＰＷＭ生成部３３の動作を説明する。ＰＷＭ生成部３３には、ＰＷＭパルスを生成する基本クロックとなるＸ２（ＰＬＬ回路からのＸ２）が遅延量調整部３４で遅延量の微調整を受けたものＤＣＬＫが入力される。また、パルス幅をドットの左端及び右端のどちらから画像データに従いドットを形成するかを決定する位置制御信号であるＰＯＳ信号が図示しない論理手段により上式で示すＬＰＯＳ，ＲＰＯＳとされてＰＷＭ生成部３３に入力される。
【００６６】
ＰＷＭ生成部３３の論理は、その出力信号をＰＷＭＯＵＴとすると、
PWMOUT=DCLK・(/LPWM・LPOS+LPWM・/LPOS+LON)＋/DCLK・(/RPWM・RPOS+RPWM・/RPOS+RON)・・・（６）
とする。ＰＷＭ生成部３３をこのような構成とすることにより、1ドット当たりパルス幅変調による２５６値階調出力が得られ、またドットの書き込み位置制御機能によりドットの左寄せ及び右寄せが自在である高速な光書き込み装置を備えた画像形成装置の実現が可能となる。
【００６７】
レベル調整部３５においては、ＰＷＭ生成部３３の出力ＰＷＭＯＵＴの出力レベルの調整を行う。このレベル調整を行う際、強制光源点灯信号としての強制ＬＤ点灯信号ＬＤＯＮや、強制光源消灯信号としての強制ＬＤ消灯信号ＬＤＯＦＦをスイッチからレベル調整部３５に入力してＬＤをＯＮ、ＯＦＦさせることにより、強制ＬＤ点灯機能、強制ＬＤ消灯機能を付加することが可能である。
【００６８】
倍速モード時、上式の論理に従い、通常のドットの左半分の画像データとしてＤ７、Ｄ６、Ｄ５、Ｄ４を与え、通常のドットの右半分の画像データとしてＤ３、Ｄ２、Ｄ１、Ｄ０を与えれば、通常のドットの左半分及び右半分はそれぞれ独立のドットとなり、それぞれ４ビット階調分のＰＷＭ変調が実現できる。このような倍速モードを用いれば、画素クロック及び画像データの転送レートを変更することなく、階調数は減少するが、見かけ上倍の動作速度で動作するパルス幅変調回路を実現できる。
【００６９】
このことは、例えば、レーザプリンタやデジタル複写機のようにレーザ光をポリゴンミラーなどを用いてラスタースキャンする系においては、ポリゴンミラーの回転数を倍にすれば、画素クロックもしくは画像データ転送レートの倍の速度で動作する高速な光書き込み装置を備えた画像形成装置が実現でき、また、ポリゴンミラーの回転数が同じであれば、主走査方向の密度が倍になる高密度な画像形成装置が実現できる。具体的には、例えば画素クロックが５０ＭＨｚで通常モードの1ドット当たり（時間では２０ｎｓ当たり）８ビット（２５６階調）の変調を行えるとすれば、倍速モード時には、画素クロック及び画像データ転送は５０ＭＨｚであるが、1ドット当たり（時間では１０ｎｓで通常モード時のドットの半分当たり）４ビット（１６値）の変調がモード切り換え部の切り換えにより容易に可能であるパルス幅変調回路、及びそのパルス幅変調信号を画像変調信号とする光書き込み装置を備えた画像形成装置を実現できる。つまり、画素クロック及び画像データの転送レートを変化させることなく、書き込みは画像クロックの倍の速度で行うことができる光書き込み装置を備えた画像形成装置を実現できる。
【００７０】
この実施の形態によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段とを構成するＰＬＬ回路、Ｌ位相シフト部３０、Ｒ位相シフト部３１と、前記遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部３２と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのＰＷＭ生成部３３とを備えたので、高速アナログ遅延回路を用いることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００７１】
また、この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段としてのＰＬＬ回路と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段としてのセレクタ２８と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段及び、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段を構成するＬ位相シフト部３０、Ｒ位相シフト部３１と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部３２と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部３３とを備えたので、高速アナログ遅延回路とデジタル遅延回路を組み合わせることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００７２】
図１１は、本発明の他の実施の形態を示す。この実施の形態は、デジタル遅延とアナログ遅延を行うパルス幅変調部（ＰＬＬ回路を含む）にＬＤ駆動部３６を付加して１チップの集積回路としてＩＣ化したものである。この実施の形態では、図９の実施の形態において、Ｍ，Ｐが用いられず、セレクタ２８はデータＬＤ５，ＬＤ６，ＲＤ５，ＲＤ６の代りに画像データＤ６，Ｄ５が入力されて図９の実施の形態の場合と同じ論理で１つの出力信号を生成する。
【００７３】
π／４遅延・３π／８遅延セレクタ２９は、ＬＤ４，ＲＤ４の代りに画像データＤ４が用いられ、図９の実施の形態の場合と同じ論理で１つの出力信号を生成する。アナログ遅延部３０ａは、Ｌ位相シフト部３０（又はＲ位相シフト部３１）においてデータＬＤ０〜ＬＤ３の代りに画像データＤ０〜Ｄ３が入力され、Ｌ位相シフト部３０（又はＲ位相シフト部３１）と同じ論理で１つの出力信号を生成する。ＰＷＭ生成部３３ａは、最上位ビット信号Ｄ７が１の場合にＸ２がハイレベルの時にパルスを出力し、アナログ遅延部３０ａからのパルス信号と分周回路１２からのクロック信号Ｘ２により、パルス幅変調された画像変調信号を生成する。
【００７４】
ＬＤ駆動部３６は、ＰＷＭ生成部３３ａの出力信号により光源である半導体レーザＬＤ３７を高速に駆動する電流駆動部からなり、受光素子３８はＬＤ３７の光出力を受光してその光量を検出する。受光素子３８の出力は抵抗３９で受けられて検出され、抵抗３９の電圧が誤差増幅器４０で基準信号と比較されてその比較出力がＬＤ駆動部３６にフィードバックされてＬＤ駆動部３６の設定電流となる。この実施の形態は、上記図９に示す実施の形態と同様な効果を奏し、かつ、ＩＣ化されたことにより、１チップでＰＷＭからＬＤ駆動までを高速に実現できる。この実施の形態では、光源をＬＤしているが、光源をＬＥＤとしても同様の効果が得られる。
【００７５】
図１２は本発明の他の実施の形態における光走査装置（光書き込み装置）１５１を示す。光源としてのＬＤ３７は、ＰＷＭパルス生成及びＬＤ駆動を行う回路、例えば図１１に示すＰＷＭ・ＬＤ駆動回路４１のＬＤ駆動部３６からのレーザ変調・駆動信号により変調・駆動され、光変調されたレーザビームを出射する。ＬＤ３７から出射されたレーザビームは、コリメータレンズ４２及びシリンダレンズ４３を介して、図示しない駆動部により回転駆動されている走査手段としてのポリゴンミラー４４に入射して偏向走査される。ポリゴンミラー４４からのレーザビームは、ｆθレンズ４５、反射ミラー４６、トロイダルレンズ４７を介して感光体４８に照射される。このような光走査装置１５１は、特に図示しないが、光学ハウジング内に収納されることにより光書き込みユニットとしてユニット化され、感光体４８に対する一つのプロセス部材として配設される。
【００７６】
感光体４８は、例えば感光体ドラムが用いられ、図示しない駆動部により回転駆動される。この感光体４８は、周知の電子写真プロセスにより画像が形成され、すなわち、帯電手段により一様に帯電された後に、トロイダルレンズ４７からのレーザビームによりポリゴンミラー４４の回転に伴って主走査方向に走査されるとともに感光体４８の回転に伴い副走査方向に所定のタイミングで走査されて露光されることで静電潜像が形成される。この感光体４８上の静電潜像は現像装置により現像されてトナー像となり、副走査方向に給送される記録媒体に感光体４８上のトナー像が転写手段により転写されて定着装置により記録媒体上のトナー像が定着される。
【００７７】
この場合、水平同期センサ４９はｆθレンズ４５からのレーザビームを画像形成領域外の走査開始側で検知し、画像処理部５０は画像信号を所定の処理を行った後に水平同期センサ４９からの水平同期信号に同期してＰＷＭ生成・ＬＤ駆動回路４１へ出力する。
【００７８】
図１３は本発明の他の実施の形態における光走査装置（光書き込み装置）１５１を示す。この実施の形態では、図１２に示す実施の形態において、クロック生成、ＰＷＭパルス生成及びＬＤ駆動を行う回路、例えば図１１に示すＰＷＭ生成・ＬＤ駆動回路とクロック生成部とが１チップの集積回路で構成されてクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１が構成されている。
【００７９】
クロック生成・ＰＷＭ生成・ＬＤ駆動回路５１のクロック生成部は水平同期センサ４９からの水平同期信号に同期した基準クロックを画像処理部５２に入力し、画像処理部５２は画像信号を所定の処理を行った後にクロック生成部からの基準クロックに同期してクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１に入力する。ＬＤ３７はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１からのレーザ変調・駆動信号により変調・駆動される。この実施の形態は、図１４に示すようにクロック生成部５３、パルス幅変調部５４、ＬＤ駆動部５５からなるクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を１チップの集積回路に集積化することにより、より小型、低コストな画像形成装置を実現できる。
【００８０】
図１５はクロック生成部５３の構成例を示す。このクロック生成部５３は、周波数ｆｒの入力信号とＶＣＯ５６の出力信号との位相の差あるいは周波数の差を検出する位相比較器５７と、この位相比較器５７から出力される位相差若しくは周波数差を積分して直流電圧を得るローパスフィルタ５８と、このローパスフィルタ５８で得られる直流電圧により発振周波数が可変されるＶＣＯ５６から構成されている。ローパスフィルタ５８には、ラグフィルタ、ラグリードフィルタ、アクティブフィルタなどが良く使用される。
【００８１】
図１６はクロック生成部５３の別の構成例を示す。このクロック生成部５３は、図１５に示すクロック生成部において、ＶＣＯ５６と位相比較器５７との問にプログラマブルディバイダ５９が挿入された周波数シンセサイザの例であり、ＶＣＯ５６の出力がプログラマブルディバイダ５９で分周されて位相比較器５７に入力される。このプログラマブルディバイダ５９は、任意進ディバイダとも呼ばれ、内蔵のプログラムを変えることによりそれに従って分周比を変化させることができるディバイダである。プログラマブルディバイダ５９の分周比を１／ｍとすると、このＰＬＬループが入力信号に完全にロックした場合には
ｆｒ＝ｆ０／ｍ
となる。ここに、ｍは任意進（Ｍ＝１，２，３・・・・・）であるので、ＶＣＯ５６の発振周波数ｆ０はｆｒの周波数ステップで変化させることが可能である。
【００８２】
図１７はＶＣＯ５６の構成例を示す。このＶＣＯ５６はエミッタ結合型非安定マルチバイブレータからなるＶＣＯの基本構成例である。このＶＣＯ５６は、トランジスタＱ３６〜Ｑ３９、電流源６０、６１、抵抗Ｒ５，Ｒ６及びコンデンサＣ２からなり、発振周波数がコンデンサＣ２の電圧制御電流Ｉａ，Ｉｂによる充放電で近似的に決定され、電流源６０，６１の電流Ｉａ，Ｉｂが制御電圧入力により可変される。このマルチバイブレータは、高速化のため、トランジスタＱ３６，Ｑ３７で構成されるダイオード負荷となっている。このタイプのＶＣＯの特徴としては、電圧−周波数特性がリニアであり、周波数の調整が容易である。また、図１７はバイポーラトランジスタを用いたＶＣＯ５６の例を示しているが、ＶＣＯ５６をバイポーラトランジスタを用いて構成した場合のクロックの振幅は図１７のような構成では増幅しても集積回路内では精々２５０ｍＶ程度であり、ＣＭＯＳ回路で構成した場合の振幅（大よそ電源−グランド間電圧で例えば５Ｖや３．５Ｖ)に比較して約１／１０以下であり、エネルギー量で考えると１／１０以下となるので、ＥＭＩなどに関しても図１７の構成例などを用いて１チップの集積回路をバイポーラトランジスタを用いて構成した場合に有利となることは明白である。
【００８３】
図１８は上記クロック生成部５３の構成例を示す。この構成例は、走査光検出手段としての水平同期センサ４９から得られた水平同期信号に同期した基準となるクロック信号を生成する構成例である。この構成では、基準周波数ｆｒの入力信号より図１６に示すような周波数シンセサイザ５６〜５９を用いて基準となる周波数ｆ０の周波数逓倍クロックを生成し、同期パルス生成部６０にてその周波数逓倍クロックを分周することにより基準周波数ｆｒと同じ周波数の位相の異なる複数のパルスを生成して該複数のパルスのうちから水平同期信号により１つのパルスを選択することで、水平同期信号と同期がとれた、所望の周波数である基準クロックを生成する。
【００８４】
図１２、図１３の実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部を含むＰＷＭ生成・ＬＤ駆動回路４１又はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を備えたので、動作速度が速い場合でも画像の高階調性を実現できる。
【００８５】
また、図１２、図１３の実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部を含むＰＷＭ生成・ＬＤ駆動回路４１又はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を備えたので、動作速度が速い場合でも画像の高階調性を実現できる。
【００８６】
また、図１３の実施の形態によれば、前記変調信号生成手段からの画像変調信号により前記光源を駆動する光源駆動部としてのＬＤ駆動部３６と、前記走査手段からの走査光を所定の位置で検出する走査光検出手段としての水平同期センサ４９と、この走査光検出手段４９からの検出信号に同期した基準となるクロック信号を生成するクロック生成部５３とを有し、このクロック生成部５３と前記光源駆動部３６と前記パルス幅変調部とを１チップの集積回路５１で構成したので、ＥＭＩに強く、小型、低コスト、省電力にできる。
【００８７】
図１９は上記クロック生成部５３の別の構成例を示す。この構成例は複数の同期パルス生成部６１、６２…を有する構成例であり、同期パルス生成部６１，６２…はそれぞれ周波数シンセサイザ５６〜５９により生成された周波数逓倍クロックを分周することにより基準周波数ｆｒと同じ周波数の位相の異なる複数のパルスを生成して該複数のパルスのうちから水平同期信号1、水平同期信号2…により各々１つのパルスを選択することで、水平同期信号1、水平同期信号2…とそれぞれ同期がとれた、所望の周波数である基準クロック1、基準クロック2…を生成する。ここに、光走査装置が複数本のレーザビームで感光体４８を走査し、水平同期センサ４９がその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2…を生成する。
【００８８】
図２０は本発明の実施の形態における集積回路５１０全体の構成例を示す。この実施の形態では、図１３に示す実施の形態において、光走査装置１５１が複数のＬＤからの複数本のレーザビームで感光体４８を走査し、水平同期センサ４９がその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2…を生成し、同期パルス生成部が複数個ある。図２０は説明の簡単のため同期パルス生成部が２個ある場合の集積回路５１０全体の構成例を示している。
【００８９】
光走査装置１５１は、光源として２個のＬＤ３７１，ＬＤ３７２を有し、このＬＤ３７１，ＬＤ３７２からのレーザビームをコリメータレンズ４３などを走査手段としてのポリゴンミラー４４により偏向走査し、ｆθレンズ４５などを介して感光体４８に照射することで感光体４８を露光して静電潜像を形成する。水平同期センサ４９はその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2を生成する。
【００９０】
ＬＤ３７１、３７２はそれぞれＬＤ駆動部５５１，５５２により駆動され、受光素子３８１，３８２はそれぞれＬＤ３７１、３７２の光出力を受光してその光量を検出する。受光素子３８１，３８２の出力はそれぞれ抵抗３９１，３９２で受けられて検出され、抵抗３９１，３９２の電圧がＬＤ駆動部５５１，５５２に入力される。パルス幅変調部５４１，５４２及びＬＤ駆動部５５１，５５２は上記パルス幅変調部５４及びＬＤ駆動部５５と同様に構成され、パルス幅変調部５４１，５４２にはＬＤ３７１，３７２を変調するための各デジタル多値画像データが入力される。
【００９１】
クロック生成部５３は水平同期センサ４９からの水平同期信号1、水平同期信号2に同期した書き込みパルス（基準クロック1、基準クロック2）を生成するが、この基準クロック1、基準クロック2は周波数が同一である。つまり、多数のＬＤを同時に変調する場合でもクロック生成部５３は１つあれば良く、多数のＬＤを駆動する集積回路５１０を構成する場合、図１９のようなクロック生成部５３をＬＤ駆動部、パルス幅変調部と一緒にバイポーラトランジスタを用いた１チップの集積回路で構成することにより、高周波発振回路が１個で更にバイポーラトランジスタで構成されているので、ＥＭＩに強く、小型、省電力、低コストとなる画像形成装置を実現できる。なお、光源としてのＬＤ３７１，３７２は、アノードコモンタイプであるが、もちろんカソードコモンタイプでも良く、また同時に複数の光源の駆動及びパルス幅変調を行える構成であるので、光源はＬＥＤを用いても同様の効果が得られる画像形成装置を実現することができる。この実施の形態は、上記図１２、図１３の実施の形態と同様な効果が得られる。
【００９２】
図２１は本発明の他の実施の形態における画像入力から画像出力までの画像処理の流れを示し、図２２は該実施の形態の一部を示す。この実施の形態は、上記実施の形態とは以下の点が異なる。この実施の形態では、画像入力は、コンピュータからの画像データ入力でも、複写機のように画像入力部７１による画像データ入力でも良い。通常、入力される画像データの解像度と画像形成の解像度が異なるので、画像処理部７２で入力画像データの解像度を画像形成の解像度に変換する。
【００９３】
ここで、画像処理部５２は、画像処理部７２からの画像データの絵領域と文字領域を分離する機能（絵文字分離部）７３を有する。一般に、画像形成を行う場合、文字を形成したい時には、階調数は少なくても書き込み密度が高い方がシャープで良好な画像が得られる。しかしながら、写真のような画像を形成したい場合には、階調数が少なく書き込み密度が高いままとすると、画像の平滑性が悪くぼそぼその画像が形成されてしまうので、文字の場合とは逆に階調数が多く書き込み密度が低い方が滑らかで原画に忠実な画像形成が可能となる。
【００９４】
そこで、絵文字分離部７３は画像処理部７２からの画像データの絵領域と文字領域を分離し、文字領域で文字領域信号を書き込みデータ生成部７４へ出力する。さらに、絵文字分離部７３は上記モード切り換え信号Ｍをクロックに同期して画像データの絵領域と文字領域に応じて切り換え、書き込みデータ生成部７４は画像処理部７２からの画像データを絵文字分離部７３からの文字領域信号に基づきクロックに同期して画像データの絵領域と文字領域に応じて切り換えてクロック生成部５３からの基準クロックに同期してパルス幅変調部５４へ出力する。
【００９５】
例えば、絵文字分離部７３は、画像データの文字領域を分離した場合にはパルス幅変調部５４へのＭをローレベルとして倍速モードでパルス幅変調を行わせ、画像データの絵領域を分離した場合にはパルス幅変調部５４へのＭをハイレベルとして通常モードでパルス幅変調を行わせる。この実施の形態では、パルス幅変調部５４は図９に示すものが用いられる。従って、文字領域を出力する場合は、主走査方向には通常モードの場合に比較して倍の書き込み密度とすることができ、例えば通常モードの場合の書き込み密度６００ｄｐｉに比べて倍の１２００ｄｐｉの書き込み密度とすることができる。
【００９６】
例えば、入力画像データが８ビットであるとすると、画像データの絵領域を出力する場合には画像データを８ビット階調で出力し、画像データの文字領域を出力する場合には画像データを、４ビット階調をパラレルに合計８ビットデータとして出力する。通常モード時の主走査方向の書き込み密度を６００ｄｐｉとすると、画像データの絵領域を出力する通常モードでは、主走査方向の書き込み密度は６００ｄｐｉの１ドット当たり２５６階調のパルス幅変調表現（８ビット）となり、また画像データの文字領域を出力する倍速モード時では、主走査方向の書き込み密度は１２００ｄｐｉの１ドット当たり１６階調のパルス幅変調表現（４ビット）となる構成が書き込みクロックを変更すること無く実現できる。なお、図２１には文字領域出力時主走査方向１２００ｄｐｉ出力、文字領域外出力時主走査方向６００ｄｐｉ出力と記載したが、これは一例であり、本発明においてはパルス幅変調を行う場合には、文字領域出力時と文字領域外出力時では主走査方向に対して倍（又は半分）の書き込み密度に切り換えることができる画像形成装置を実現できる。
【００９７】
この実施の形態によれば、上記図１２、図１３の実施の形態と同様な効果が得られる。また、この実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部５１と、前記デジタル多値画像データにおける文字領域を認識する文字領域認識手段としての絵文字分離部７３と、この絵文字分離部（文字領域認識手段）７３により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段としての書き込みデータ生成部７４とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素とするパルス幅変調を行うので、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【００９８】
また、この実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（デジタルデータ入力信号）を生成する変調信号生成手段とを有するパルス幅変調部５１と、前記デジタル多値画像データにおける文字領域を認識する文字領域認識手段としての絵文字分離部７３と、この絵文字分離部（文字領域認識手段）７３により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段としての書き込みデータ生成部７４とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素とするパルス幅変調を行うので、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【００９９】
図２３は、本発明の他の実施の形態における説明図を示す。前述した実施の形態のアナログ遅延量制御部１６においては、基準となるクロック信号Ｘ０または／Ｘ０より遅延量を制御できることを図６及び図７により説明した。このような構成例によれば、遅延量は基準となるクロック信号（周期T）に対して、例えば、Ｔ、Ｔ／２、Ｔ／３，Ｔ／４・・・等自由に設定が可能である。この遅延時間量に対して、例えば、３ビットのパルス幅を生成することができるので、図２３に示すような出力が可能となる。図２３中では、３ビット（＝８値）でパルス幅変調を行う場合の例を示している。周期Ｔを画像における１ドットとすると、基準時間幅＝フルスケール時間Ｔ（遅延基準値１）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ａ）、フルスケール時間３Ｔ／４（遅延基準値２）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ｂ）、フルスケール時間Ｔ／２（遅延基準値３）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ｃ）である。
【０１００】
このようにパルス幅変調を行う基準時間幅＝フルスケールを周期Ｔ以下で自在に変更しても高速パルス幅生成が可能であるので階調性を保持することができる。例えば、文字画像を出力する場合には周期Ｔをフルスケールとするパルス幅変調を行い、写真画像を出力する場合には、周期Ｔ未満をフルスケールとするパルス幅変調を行うこと等により、パルス幅変調の密度が可変となり、ハイライト部における階調性が向上し、高速・高解像度の光書き込み装置を備えた画像形成装置が実現できる。
【０１０１】
なお、図２３では、１ドット内において、右寄せでパルスを出力する場合を示しているが、左寄せや中央寄せでも同様の効果があることは明白である。
【０１０２】
このように、信号生成手段をデジタルデータ入力信号をＤＡ変換するＤＡ変換回路１２５と、割り算回路１２１とで構成することにより、高速なパルス幅生成が可能となり、パルス幅変調を行うフルスケールを基準となるクロック信号の周期Ｔ未満とすることにより階調性を損なうことのない高解像度のパルス幅変調回路を実現することができる。特に、パルス幅変調を行うフルスケールを基準となるクロック信号の周期Ｔと周期Ｔ未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。即ち、画像形成装置で考えると、高濃度部や文字領域における出力と、画像のハイライト部における出力とを切替えでき、高濃度部や文字領域における画像の鮮明さとハイライト部における画像の階調性を損なうこと無く高解像度を実現できる。
【０１０３】
図２４及び図２５は、本発明の他の実施の形態におけるパルス幅変調回路の構成例、特に遅延パルスを生成する構成例を示すブロック図である。まず、図２４に示す構成例の動作を説明すると、画像データは、図８に示した高速の遅延信号生成部１５により瞬時に遅延量生成電流となり、遅延量生成部１０１において、遅延量が制御された遅延パルスを生成する。この遅延パルスは、基準となるクロック信号と論理和もしくは論理積をとられることにより、変調パルスを生成する。
【０１０４】
基準となるクロック信号が遅い場合には、この構成でも十分変調パルスを正確に生成可能であるが、基準となるクロック信号が高速になった場合、遅延信号生成部１５が如何に瞬時に遅延量生成電流を生成するといっても、どうしても時間遅れが生じてしまうため、正確に変調パルスを生成することが困難となる。この問題を解決するため、この実施の形態では、図２５に示すように、遅延信号生成部及び遅延量生成部が遅延信号生成部１５ａ，１５ｂ及び遅延量生成部１０１ａ，１０１ｂとして複数系統、ここでは、２系統に構成されている。
【０１０５】
例えば、プリンタにおける光書き込みで説明すると、あるドットにおける変調パルス生成を遅延信号生成部１ １５ａ及び遅延量生成部１ １０１ａで行い、次のドットにおける変調パルス生成を遅延信号生成部２ １５ｂ及び遅延量生成部２ １０１ｂで行い、また次のドットは遅延信号生成部１ １５ａ及び遅延量生成部１ １０１ａで行うように交互に（トグル作用）変調パルスを生成する構成とした場合、遅延信号生成部１５で生成される遅延量生成電流は、１つ前のドットの変調パルスを生成している時間分のセットアップ、ホールド時間の余裕があるため、基準となるクロック信号が高速になっても、高精度の変調パルスを生成することが可能となる。
【０１０６】
本実施の形態では、２系統としているが、基準クロックが更に高速となった場合には、同様に複数系統の遅延信号生成部及び遅延量生成部を設けることにより、基準クロックの速度に関わらず高精度の変調パルスを生成することが可能となる。
【０１０７】
図２６は、本発明の他の実施の形態における説明図を示す。図２６では、１ドットを決定する基準となるクロック信号（例えば、Ｘ０）の正転信号（正転クロック）を用いて遅延基準値４を生成している例と、クロック信号の反転信号（反転クロック）を用いて遅延基準値３を生成している例を図示している。この図２６に示すように、例えば、基準となるクロック信号のデューティが５０％の場合には、基準となるクロック信号の正転クロックと反転クロックとのどちらを選択して基準信号とするかにより、１ドット内において、右からパルス幅変調を行うか、左からパルス幅変調を行うかを選択することができ、書き込むドットの位相をシフトさせることが可能となるので、本実施の形態では主走査方向に対して、更に高解像度のパルス幅変調を実現することが可能となる。
【０１０８】
なお、このように１ドット内における書き込み位相を制御する上で、図１等に示したようにＰＬＬ回路等によるデジタル遅延回路を含む構成の場合であれば、デジタル遅延回路により生成される複数のクロック信号（パルス信号）Ｘ０，Ｘ１，Ｘ２，Ｘ３又はこれらの反転信号／Ｘ０，／Ｘ１，／Ｘ２，／Ｘ３のうちの何れか１つの信号を選択し、それを基準とすることにより制御するようにしてもよい。これらによれば、１ドット内の中央寄り位置等を選択することも可能となる。
【０１０９】
【発明の効果】
以上のように請求項１に係る発明のパルス幅変調回路によれば、高速アナログ遅延回路によるため、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
また遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段とで構成することにより、高速なパルス幅生成が可能となり、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
【０１１１】
請求項２に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅を基準となるクロック信号の周期未満とすることにより、階調性を損なうことのない高解像度を実現できる。
【０１１２】
請求項３に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅を基準となるクロック信号の周期と周期未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。
【０１１３】
請求項４に係る発明のパルス幅変調回路によれば、より高速化に対応することができる。
【０１１４】
請求項５に係る発明のパルス幅変調回路によれば、パルス幅変調の密度を変えることができ、例えば、ハイライト部における階調性を向上させることができる。
【０１１５】
請求項６に係る発明のパルス幅変調回路によれば、高速アナログ遅延回路にデジタル遅延回路を加えた構成によるため、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
また、高速アナログ遅延回路部分の遅延量生成手段を、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段とで構成することにより、高速なパルス幅生成が可能となり、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
【０１１７】
請求項７に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅をパルス信号の周期未満とすることにより、階調性を損なうことのない高解像度を実現できる。
【０１１８】
請求項８に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅をパルス信号の周期と周期未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。
【０１１９】
請求項９に係る発明のパルス幅変調回路によれば、より高速化に対応することができる。
【０１２０】
請求項１０に係る発明のパルス幅変調回路によれば、パルス幅変調の密度を変えることができ、例えば、ハイライト部における階調性を向上させることができる。
【０１２１】
請求項１１に係る発明の光書き込み装置によれば、請求項１ないし１２の何れか一に記載のパルス幅変調回路を用いているので、動作速度が速い場合でも画像の高階調性を実現できる。
【０１２２】
請求項１２に係る発明の光書き込み装置によれば、ＥＭＩに強く、小型、低コスト、省電力にできる。
【０１２３】
請求項１３に係る発明の光書き込み装置によれば、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【０１２４】
請求項１４に係る発明の光書き込み装置によれば、請求項１３ないし１５の何れか一に記載の光書き込み装置を用いているので、動作速度が速い場合でも画像の高階調性を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図である。
【図２】同実施の形態の動作概念図である。
【図３】本発明の他の実施の形態の動作概念図である。
【図４】上記実施の形態の遅延量制御部の構成例を示すブロック図である。
【図５】上記実施の形態の遅延量制御部の他の構成例を示すブロック図である。
【図６】上記遅延量制御部の動作タイミングを示すタイミングチャートである。
【図７】上記実施の形態の遅延量制御部をバイポーラトランジスタで構成した具体的回路例を示す回路図である。
【図８】上記実施の形態のアナログ遅延部をバイポーラトランジスタで構成した具体的回路例を示す回路図である。
【図９】本発明の他の実施の形態を示すブロック図である。
【図１０】同実施の形態の動作概念図である。
【図１１】本発明の他の実施の形態を示すブロック図である。
【図１２】本発明の他の実施の形態における光走査装置を示す斜視図である。
【図１３】本発明の他の実施の形態における光走査装置を示す斜視図である。
【図１４】同実施の形態のクロック生成・ＰＷＭ・ＬＤ駆動回路を示すブロック図である。
【図１５】クロック生成部の構成例を示すブロック図である。
【図１６】クロック生成部の別の構成例を示すブロック図である。
【図１７】ＶＣＯの構成例を示す回路図である。
【図１８】上記実施の形態におけるクロック生成部の構成例を示すブロック図である。
【図１９】クロック生成部の別の構成例を示すブロック図である。
【図２０】本発明の実施の形態における集積回路全体の構成例を示すブロック図である。
【図２１】本発明の他の実施の形態における画像入力から画像出力までの画像処理の流れを示フローチャートである。
【図２２】同実施の形態の一部を示すブロック図である。
【図２３】本発明の他の実施の形態を示す説明図である。
【図２４】本発明の他の実施の形態の前提的構成例を示すブロック図である。
【図２５】同実施の形態の構成例を示すブロック図である。
【図２６】本発明の他の実施の形態を示す説明図である。
【符号の説明】
１４、２８ セレクタ（パルス選択手段）
１５，３０ａ アナログ遅延部（信号生成手段）
１６，３２ 遅延量制御部（遅延量制御手段）
１７，３３，３３ａ パルス幅生成部（変調信号生成手段）
２９ π／４遅延・３π／８遅延セレクタ（遅延量生成手段）
３０ Ｌ位相シフト部（遅延量生成手段）
３１ Ｒ位相シフト部（遅延量生成手段）
３７ ＬＤ（光源）
４４ 走査手段
４８ 感光体
４９ 水平同期センサ（走査光検出手段）
５３ クロック生成部
５４ パルス幅変調回路
５５ ＬＤ駆動部（光源駆動部）
７３ 絵文字分離部（文字領域認識手段）
７４ 書き込みデータ生成部（書き込みデータ生成手段）
７５ 遅延部（遅延量生成手段）
１２１ 割り算回路
１２５ ＤＡ変換回路
１５１ 光書き込み装置
【発明の属する技術分野】
本発明は、レーザプリンタ、ＬＥＤプリンタ、光ディスク装置、デジタル複写機、光通信装置等における光源の光出力制御等に用いられるパルス幅変調回路、このようなパルス幅変調回路による変調信号を用いる光書き込み装置、及びこの光書き込み装置を備えるレーザプリンタ、ＬＥＤプリンタ、デジタル複写機、ファクシミリ等の画像形成装置に関する。
【０００２】
【従来の技術】
光源の光出力を変調する方式としては、光の量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、及びその両者を組み合わせたパワー・パルス幅混合変調方式などがある。その内のパルス幅変調方式においては、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し、これをコンパレータでアナログビデオ信号と比較することでパルス幅変調信号を生成する方式や、高周波クロックを生成し、このクロックをデジタル的に分周することで遅延パルスを生成し、その論理和又は論理積でパルス幅変調信号を生成する方式などが提案されている。
【０００３】
特開平６−２８４２７６号公報には、パルス幅変調にて画像の階調表現を行う画像形成装置において、所定の基準クロック信号をもとに、入力した画像信号により遅延量を決定する手段と、前記遅延量において設定された遅延時間遅れた所定パルス幅を有する信号を発生する手段とを備え、前記所定パルス幅が有する信号に従って前記パルス幅変調を行うことを特徴とする画像形成装置が記載されている。
【０００４】
特開平９−１８３２５０号公報には、画像信号に基づいて変調された光源からの光で回転感光体を走査する走査手段と該回転感光体に対し所定の位置において前記走査手段からの走査光を検出する走査光検出手段と基準発振器とを有し、該基準発振器からの発振出力と前記走査光検出手段からの検出信号に基づいた所定タイミングで前記回転感光体を走査して前記画像信号に応じた静電潜像を形成し、記録媒体に該静電潜像に応じた画像を形成する画像形成装置において、前記基準発振器からの発振出力のｎ倍（ｎはｎ≧２なる整数）の周波数の高周波クロックを生成する高周波クロック生成手段と、該高周波クロックと前記走査光検出手段からの前記検出信号とに基づいて、前記検出信号に同期した画像処理クロック信号を生成する画像処理クロック生成手段と、該高周波クロックに基づいて前記画像信号を変調することで画像変調信号を生成する変調手段とを具備し、該画像変調信号に基づいて前記光源を駆動することを特徴とする画像形成装置が記載されている。
【０００５】
【発明が解決しようとする課題】
画像形成装置においては、動作速度の高速化が望まれており、上記パルス幅変調方式を使用したものでは、三角波もしくはのこぎり波の直線性・再現性と動作速度の高速化が両立せず、また高周波クロックをデジタル的に分周するパルス幅変調方式の場合には、最高動作周波数はデバイスに依存し、画像の階調性と動作速度の高速化が両立しない問題があった。
【０００６】
例えば、画素クロックが５０ＭＨｚの場合において２５６値変調をパルス幅で行おうとすれば、三角波もしくはのこぎり波においては２０ｎｓの周期において良好な直線性及びスイングを有することは困難であり、また高周波クロックをデジタル的に分周するパルス幅変調方式の場合には５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを有する構成を実現することが困難である。
【０００７】
本発明は、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現でき、小型、低コスト、省電力にできるパルス幅変調回路、光書き込み装置及び画像形成装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明のパルス幅変調回路は、基準となるクロック信号と、デジタルデータ入力信号に略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタルデータ入力信号に略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えるものである。
【００１０】
請求項２に係る発明は、請求項１記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅を前記基準となるクロック信号の周期未満とするものである。
【００１１】
請求項３記載の発明は、請求項１または２に記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記基準となるクロック信号の周期未満と前記クロック信号の周期とで切替自在である。
ものである。
【００１２】
請求項４記載の発明は、請求項１ないし３の何れか一に記載のパルス幅変調回路において、前記信号生成手段と前記遅延量生成手段とを複数系統有するものである。
ものである。
【００１３】
請求項５記載の発明は、請求項２又は３記載のパルス幅変調回路において、前記デジタルデータ入力信号が画像データであり、前記クロック信号の正転もしくは反転信号を基準とし１ドット内における書き込み位相を制御するようにしたものである。
ものである。
【００１４】
請求項６記載の発明のパルス幅変調回路は、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタルデータ入力信号の上位ビット信号に基づき選択するパルス選択手段と、デジタルデータ入力信号の下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えたものである。
【００１６】
請求項７記載の発明は、請求項６記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が前記パルス信号の周期未満とするものである。
【００１７】
請求項８記載の発明は、請求項６または７に記載のパルス幅変調回路において、前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記パルス信号の周期未満と前記パルス信号の周期とで切替自在である。
【００１８】
請求項９記載の発明は、請求項６ないし８の何れか一に記載のパルス幅変調回路において、前記信号生成手段と前記遅延量生成手段とを複数系統有するものである。
【００１９】
請求項１０記載の発明は、請求項７または８記載のパルス幅変調回路において、前記デジタルデータ入力信号が画像データであり、位相の異なる前記複数のパルス信号のうちの何れか１つのパルス信号を基準とし１ドット内における書き込み位相を制御するようにしたものである。
【００２０】
請求項１１記載の発明の光書き込み装置は、デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成する光書き込み装置において、請求項１ないし１０の何れか一に記載のパルス幅変調回路と、前記パルス幅変調回路からの画像変調信号により前記光源を駆動する光源駆動部と、を備えたものである。
【００２１】
請求項１２記載の発明は、請求項１１記載の光書き込み装置において、前記走査手段からの走査光を所定の位置で検出する走査光検出手段と、この走査光検出手段からの検出信号に同期した基準となるクロック信号を生成するクロック生成部とを有し、このクロック生成部と前記光源駆動部と前記パルス幅変調回路とを１チップの集積回路で構成したものである。
【００２２】
請求項１３記載の発明は、請求項１１または１２記載の光書き込み装置において、デジタル多値画像データによるデジタルデータ入力信号における文字領域を認識する文字領域認識手段と、この文字領域認識手段により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素分とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素分とするパルス幅変調を行うようにしたものである。
【００２３】
請求項１４記載の発明は、デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、請求項１１ないし１３の何れか一に記載の光書き込み装置を備えたものである。
【００２４】
【発明の実施の形態】
図１は本発明の一実施の形態を示す。この実施の形態は、パルス幅変調回路の例である。画素クロックの周波数逓倍回路であるＰＬＬ回路は、電圧制御発振器（ＶＣＯ）１１、分周回路１２、位相比較器または位相周波数比較器１３により構成され、基準となるクロック信号（画素クロック）の周波数を逓倍して更に分周回路１２にてその逓倍したクロック信号より位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３を生成する。
【００２５】
セレクタ１４は、分周回路１２からの位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３のいずれかをデジタルデータ入力信号であるデジタル多値画像データの上位ビット信号に基づいて選択し、クロック信号Ｘ０をデジタル多値画像データの上位ビット信号に基づいて遅延させたものとする。アナログ遅延部１５はセレクタ１４からのパルス信号(クロック信号)をアナログ的にデジタル多値画像データの下位ビット信号に基づいて所定量遅延させ、遅延量制御部１６はアナログ遅延部１５の遅延量を制御する。パルス幅生成部１７はアナログ遅延部１５からのパルス信号と分周回路１２からの位相の異なる複数のクロック信号Ｘ０、Ｘ１、Ｘ２、Ｘ３のうちの１つのクロック信号Ｘ０とから、パルス幅変調された画像変調信号を生成する。
【００２６】
図２は本実施の形態の動作概念図を示す。図２においては、説明の簡単化のため、ＰＬＬ回路が画素クロックの周波数を４逓倍するとし、‘４×Ｃｌｏｃｋ’がその４逓倍したクロック信号を表す。この４逓倍したクロック信号はデューティが５０％であるとする。この４逓倍したクロック信号よりπ／２ずつ位相の異なるクロック信号Ｘ０〜Ｘ３を生成する。
【００２７】
ここで、デジタル多値画像データは、最上位ビットがＤ４、最下位ビットがＤ０である画像データが入力される。つまり、１ドット当たり３２階調のパルス幅変調を行うと仮定し、デジタル多値画像データは、最上位ビット信号がＤ４、上位ビット信号がＤ３，Ｄ２、下位ビット信号がＤ１，Ｄ０である画像データとする。この実施の形態におけるセレクタ１４の論理は、セレクタ１４の出力信号をＰｓｅｌｅｃｔＬとすると、
PselectL =D4・(D3・D2・X3+D3・/D2・X2+/D3・D2・X1+/D3・/D2・X0)+/D4・(D3・D2・/X3+D3・/D2・/X2+/D3・D2・/X1+/D3・/D2・/X0)
とする。ここに、“／”は反転を意味し、／Ｄ３はＤ３の反転信号を意味する。“・”は論理積を意味し、Ｄ３・Ｄ２・Ｘ３はＤ３，Ｄ２＝（１，１）であればＸ３を選択することを意味する。
【００２８】
次に、アナログ遅延部１５の論理は、クロック信号Ｘ０の周期をＴとすると、下位ビットデータＤ１，Ｄ０に従い、
Ｄ１・Ｄ０（Ｄ１，Ｄ０＝１，１） ：（3/32）Ｔ遅延
Ｄ１・／Ｄ０（Ｄ１，Ｄ０＝１，０） ：（2/32）Ｔ遅延
／Ｄ１・Ｄ０（Ｄ１，Ｄ０＝０，１） ：（1/32）Ｔ遅延
／Ｄ１・／Ｄ０（Ｄ１，Ｄ０＝０，０）：遅延なし
とする。
【００２９】
ここで、例えばＤ３，Ｄ２，Ｄ１，Ｄ０＝（１，０，１，０）とし、アナログ遅延部１５の上記論理による出力信号をＤＰｕｌｓｅとすると、図２に示すようにＤＰｕｌｓｅはＸ２＋Δ１（＝（2/32）Ｔ遅延）となる。なお、Ｘ２＋Δ１はＸ２をΔ１遅延させたものである。アナログ遅延部１５において、ＤＰｕｌｓｅと分周回路１２からのクロック信号／Ｘ０とにより論理手段でＬＰｕｌｓｅ＝／Ｘ０・（Ｘ２＋Δ１）なる演算を行うことにより、図２に示すようなＬＰｕｌｓｅが得られる。
【００３０】
パルス幅生成部１７は、最上位ビット信号Ｄ４が１の場合にＸ０がハイレベルの時にパルス信号を出力するものとし、図２に示すようにアナログ遅延部１５からのＬＰｕｌｓｅ１と分周回路１２からのクロック信号Ｘ０とからパルス幅変調された画像変調信号（ＬＰｕｌｓｅ１とＸ０とを加算したもの）ＰＷＭＯＵＴ０を１ドット毎に出力する。図２の例では、１ドット内において左に寄せたドットを形成するパルス幅変調信号を生成しているが、セレクタ１４の論理やアナログ遅延部１５の設定によりドット内において右に寄せたドットを形成するパルス幅変調信号を生成することも可能であり、図３はその場合の本発明の実施の形態の動作概念図を示す。
【００３１】
図３の実施の形態では、上記実施の形態において、セレクタ１４の論理は、セレクタ１４の出力をＰｓｅｌｅｃｔＲとすると、
PselectR =D4・(D3・D2・X0+D3・/D2・X1+/D3・D2・X2+/D3・/D2・X4)+/D4・(D3・D2・/X0+D3・/D2・/X1+/D3・D2・/X2+/D3・/D2・/X3)
とする。
【００３２】
次に、アナログ遅延部１５の論理は、下位ビットデータＤ１，Ｄ０に従い、
Ｄ１・Ｄ０ ：（1/32）Ｔ遅延
Ｄ１・／Ｄ０ ：（2/32）Ｔ遅延
／Ｄ１・Ｄ０ ：（3/32）Ｔ遅延
／Ｄ１・／Ｄ０：（4/32）Ｔ遅延
とする。
【００３３】
ここで、例えばＤ３，Ｄ２，Ｄ１，Ｄ０＝（０，１，０，１）とし、図３に示すようにアナログ遅延部１５の生成パルス信号ＤＰｕｌｓｅはＸ２＋Δ２（＝（3/32）Ｔ遅延）となる。アナログ遅延部１５において、ＤＰｕｌｓｅと分周回路１２からのクロック信号／Ｘ０とにより論理手段でＲＰｕｌｓｅ＝Ｘ０・（Ｘ２＋Δ２）なる演算を行うことにより、図３に示すようなＲＰｕｌｓｅ１が得られる。
【００３４】
また、パルス幅生成部１７は、最上位ビットＤ４が１の場合に／Ｘ０がハイレベルの時にパルス幅を出力するものとし、図３に示すように分周回路１２からのクロック信号Ｘ０とアナログ遅延部１５からのＲＰｕｌｓｅ１とからパルス幅変調された画像変調信号ＰＷＭＯＵＴ１（ＲＰｕｌｓｅ１とＸ０とを加算したもの）ＰＷＭＯＵＴ１を１ドット毎に出力する。
【００３５】
このように、セレクタ１４の論理やアナログ遅延部１５の設定によりドット内において右に寄せたドットを形成するパルス幅変調信号を生成することも可能であり、セレクタ１４の論理やアナログ遅延部１５の設定を切り替えるモードセレクタがあれば、外部制御信号によるモードセレクタの制御により、1ドット内でドット毎に左寄せ、右寄せのドット形成が可能である。
【００３６】
図４は上記遅延量制御部１６の構成例を示す。この遅延量制御部１６では、分周回路１２からのクロック信号Ｘ０，／Ｘ０が遅延部１８で遅延され、位相遅れ検出部１９が遅延部１８からのクロック信号の位相遅れ量を検出する。誤差増幅部２０は、位相遅れ検出部１９の出力信号と基準信号とを比較し、その差に応じた遅延量制御信号により遅延部１８の遅延量を制御する。アナログ遅延部１５の遅延量は誤差増幅部２０からの遅延量制御信号により制御される。
【００３７】
図５は上記遅延量制御部１６の他の構成例を示す。この遅延量制御部１６は、上記図４に示す遅延量制御部において、位相遅れ検出部１９に制御信号を加えて位相遅れ検出部１９の位相遅れ検出量を制御できる構成としたものであり、誤差増幅部２０の構成を簡略化して回路素子数を削減することができる。
【００３８】
図６は上記遅延量制御部１６の動作タイミングを示す。まず、クロック信号Ｘ０、／Ｘ０が遅延部１８により時間ΔＴだけ遅延されてＸ０Ｄ、／Ｘ０Ｄとなる。位相遅れ検出部１９の論理は、その出力をＣとすると、
Ｃ＝Ｘ０・／Ｘ０Ｄ＋／Ｘ０・Ｘ０Ｄ
で表される。位相遅れ検出部１９の論理をこのようにしている理由は、入力パルス信号Ｘ０，／Ｘ０のデューティが５０％でなくても位相遅れ量が正確に検出できるようにするためである。この場合、位相遅れ検出部１９の出力信号Ｃは、図６に示すような遅延時間ΔＴのパルスがＴ／２周期で現れる波形となる。ここで、位相遅れ検出部１９の出力信号Ｃは電流出力であり、その電流値はＮ×Ｉｒｅｆとする。
【００３９】
誤差増幅部２０は、位相遅れ検出部１９の電流出力Ｃと、基準信号となる基準電流Ｉｒｅｆを比較して、遅延部１８の遅延量を決定する電流Ｉｄｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８となるように遅延部１８の遅延量が制御される。一般に、
遅延時間ΔＴ＝Ｔ／２Ｎ
と表すことができる。つまり、Ｎを自由に設定することにより、入力信号Ｘ０，／Ｘ０の半分の周期Ｔ／２の範囲内の遅延で、遅延時間ΔＴが制御されたパルス信号を自由に得ることができる。
【００４０】
図７は上記遅延量制御部１６をバイポーラトランジスタで構成した具体的回路例を示す。トランジスタＱ１６〜Ｑ１８及び抵抗Ｒ０で構成される電流源１００により、遅延量生成部１０１の遅延量を決定する電流Ｉｄｅｌａｙが生成される。入力されたパルス信号Ｘ０，／Ｘ０は、トランジスタＱ２１，Ｑ２２で構成される差動回路１０２を介して、トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０３、及びトランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０４により遅延される。
【００４１】
トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０３の出力は非常に小さい振幅を有するので、トランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０４の出力信号がトランジスタＱ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路１０５を介して出力されることで、スイングが調整される。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論理回路１０６は、その出力をＣとすると、上記２値化回路１０５からの入力信号Ｘ０Ｄ，／Ｘ０Ｄにより
Ｃ＝／Ｘ０・Ｘ０Ｄ＋Ｘ０・／Ｘ０Ｄ
とし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路１０７により反転されてトランジスタＱ１４及び抵抗Ｒ1で生成される基準電流Ｉｒｅｆと比較される。比較部１０８であるトランジスタＱ１４のコレクタは、ハイインピーダンスであり、また対グランドＧＮＤに対して容量Ｃ１が接続されていることにより、ＩｃとＩｒｅｆとが比較され、その比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流源１０９で生成される電流となる。
【００４２】
ここで、トランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成される電流源１００，１０９は、エミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生成される電流はＩｄｅｌａｙとなり、遅延量生成部１０１の遅延量が所望の遅延量となるようにトランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及び抵抗Ｒ０による出力で制御される。
【００４３】
ここで、トランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１０の電流をＩｒｅｆのＮ倍とすると、上述のように
遅延時間ΔＴ＝Ｔ／２Ｎ
となる遅延パルス信号Ｘ０Ｄ、／Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合には、
Ｒ１：Ｒ２＝４：１
トランジスタＱ１３のエリアファクタ（エミッタ面積）：トランジスタＱ１４のエリアファクタ（エミッタ面積）＝４：１
となるように設定すれば、正確に４×Ｉｒｅｆなる電流をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１０に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルス信号Ｘ０Ｄ、／Ｘ０Ｄを生成することができる。上記遅延量制御部１６をアナログ遅延部１５のすべての設定したい遅延量に対してそれぞれ構成すれば、すべての遅延時間を制御することが可能となる。
【００４４】
ここで、遅延時間と遅延を生成する電流Ｉｄｅｌａｙとの関係を考える。例えば、図７に示す遅延量制御部１６の場合、パルス信号Ｘ０がハイレベルの時、トランジスタＱ２１，Ｑ２２で構成される差動回路１０２のトランジスタＱ２２はオフとなっており、その結果として、トランジスタＱ２２に対してダイオード負荷となっているトランジスタＱ２はオフであり電流が流れていない。
【００４５】
パルス信号Ｘ０がハイレベルの状態からローレベルの状態に高速に変化した時の過渡動作を考えると、トランジスタＱ２２に電流が流れ始めるが、トランジスタＱ２のエミッタ抵抗は電流がほとんど流れていないためハイインピーダンスとなっている。トランジスタＱ２２のコレクタにはコレクタサブストレート間寄生容量などの寄生容量があるため、トランジスタＱ２２に流れる電流はその寄生容量の変化電位に対する充放電電流となる。
【００４６】
一般に容量をＣ、その変化電位をΔＶ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、
Ｑ＝Ｃ・ΔＶ＝Ｉ・ｔ
で表現できる。つまり、ｔは
ｔ＝（Ｃ・ΔＶ）／Ｉ
であり、寄生容量の充放電に要する時間、つまり遅延時間は容量に充放電する電流に反比例する。上述の例の遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延時間と遅延制御電流の関係を式で表すと、
τ／８＝Ｋ／Ｉ８＋Δτ…（１）
となる。ここで、τは周期、Ｋは比例定数、Ｉ８はτ／８遅れを制御する遅延制御電流、Δτは固定遅れ定数である。
【００４７】
同様に、
Ｉ１６：τ／８＋τ／１６遅れを制御する電流
Ｉ３２：τ／８＋τ／３２遅れを制御する電流
Ｉ６４：τ／８＋τ／６４遅れを制御する電流
Ｉ１２８：τ／８＋τ／１２８遅れを制御する電流
Ｉ２５６：τ／８＋τ／２５６遅れを制御する電流…（２）
とすると、
τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ
τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ
τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ
τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ
τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ
と表すことができる。
【００４８】
一般に、
τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ…（３）
となる。ここで、遅延量制御部１６において、τ／８遅れを生成する電流Ｉ８及び、τ／１６遅れを生成する電流Ｉ１６の２つの制御電流を生成すると考えると、（１）（２）（３）式よりτ、Ｋ、Δτを消去して、
In＝2・I8・I16/{32・(I8-I16）/An+2・I16} …（４）
と、ＩｎをＩ８とＩ１６を用いて表すことができる。
【００４９】
図８は上記アナログ遅延部１５をバイポーラトランジスタで構成した具体的回路例を示す。まず、図８における割り算回路１２１の動作を説明する。割り算回路１２１は電流Ｉ０，Ｉ１，Ｉ２をそれぞれ生成する電流源２１〜２３を有し、トランジスタＱ３２，Ｑ３３のコレクタには電流Ｉｎ，Ｉｎ‘が流れる。差動スイッチＩＤ０〜ＩＤ３は電流源２４〜２７からの電流ΔＩ／８，ΔＩ／４，ΔＩ／２，ΔＩをデジタル多値画像データの下位ビットデータに応じてスイッチングして加算することによりデジタル多値画像データの下位ビットデータをＤ／Ａ変換して電流源２２の電流Ｉ１に加算するが、今差動スイッチＩＤ０〜ＩＤ３から電流源２２の電流Ｉ１に加算される電流がないとする。
【００５０】
トランジスタＱ３０，Ｑ３１で構成される差動回路１２２のベース電位はそのままトランジスタＱ３４，Ｑ３５で構成されるエミッタフォロワ回路１２３を介してトランジスタＱ３２，Ｑ３３で構成される差動回路１２４のベース電位に入力されるので、トランジスタＱ３０，Ｑ３１で構成される差動回路１２２に流れる電流比とトランジスタＱ３２，Ｑ３３で構成される差動回路１２４に流れる電流比は同じである。
【００５１】
このことより、
Ｉｎ＋Ｉｎ‘＝Ｉ２
Ｉｎ：Ｉｎ‘＝Ｉ０：（Ｉ１−Ｉ０）
なる関係式が導かれ、その結果、この割り算回路１２１は
Ｉｎ＝Ｉ０・Ｉ２／Ｉ１…（５）
で表される割り算回路であることが分かる。
【００５２】
（４）（５）式より、
Ｉ０＝Ｉ８
Ｉ２＝２・Ｉ１６
Ｉ１＝２・Ｉ１６
ΔＩ＝Ｉ８−Ｉ１６
とすると、図８に示す回路構成により（４）式に示す制御電流Ｉｎを生成することが可能となり、制御電流Ｉｎにより遅延部７５の遅延時間が制御される。電流源２２，２３はそれぞれ図４又は図５に示す誤差増幅部２０の出力信号により制御され、遅延部７５はセレクタ１４からのパルス信号を上記制御電流Ｉｎに応じた時間遅延させる。従って、セレクタ１４からのパルス信号は、遅延部７５にて、デジタル多値画像データの下位ビットデータに基づいて遅延され、かつ、遅延量制御部１６で決定された遅延量遅延され、さらに、上述のように論理手段で／Ｘ０との論理積がとられる。
【００５３】
図８に示す回路構成の場合、ＤＡ変換回路１２５の一部を構成する差動スイッチＩＤ０〜ＩＤ３、トランジスタＱ３０，Ｑ３１で構成される差動回路１２２、トランジスタＱ３２，Ｑ３３で構成される差動回路１２４はすべて高速に動作することにより、入力される画像データに従い、各ドット毎に遅延量を高速に変化させることが可能である構成を実現できる。図８に示す回路例は、制御電流Ｉ８，Ｉ１６をそれぞれ生成し、４ビット構成の差動スイッチＩＤ０〜ＩＤ３により１ドット当たり８ビット階調（２５６階調）表現を行う構成例を示しているが、もちろん更に高階調表現が必要な系や階調数の少ない系においても同様の構成により自由にパルス幅を生成することが可能である。
【００５４】
この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段としてのＰＬＬ回路１１〜１３及びアナログ遅延部１５内のＤＡ変換回路１２５及び割り算回路１２１と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段としての遅延部７５と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部１６と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部１７とを備えたので、高速アナログ遅延回路を用いることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００５５】
また、この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段としてのＰＬＬ回路１１〜１３と、この手段１１〜１３からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段としてのセレクタ１４と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段としてのアナログ遅延部１５内のＤＡ変換回路１２５及び割り算回路１２１と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段としての遅延部７５と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部１６と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部１７とを備えたので、高速アナログ遅延回路とデジタル遅延回路を組み合わせることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００５６】
図９は本発明の他の実施の形態を示す。この実施の形態は、１ドット当たり８ビット階調（２５６階調）出力が可能となるＰＷＭパルス生成ブロックの構成例を示す。図９では、基準となるクロック（画素クロック）信号からクロック信号Ｘ０〜Ｘ３を生成するＶＣＯ、分周回路、位相比較器または位相周波数比較器などで構成されるＰＬＬ回路からなる周波数逓倍回路は省略されている。
【００５７】
セレクタ２８の論理は、セレクタの出力をＬＰＷＭ１、ＲＰＷＭ１とすると、
LPWM1＝LD6・LD5・/X1+LD6・/LD5・/X0+/LD6・LD5・X3+/LD6・/LD5・/X2
RPWM1＝RD6・RD5・/X1+RD6・/RD5・/X0+/RD6・RD5・X3+/RD6・/RD5・/X2
となる。ここで、ＬＤ５、ＬＤ６、ＲＤ５、ＲＤ６で示されるデータは、図示しない論理手段により図１０に示すように、それぞれＬラッチパルス、Ｒラッチパルスによりラッチされた画像データにより、以下の論理により生成されるデータである。
【００５８】
LD6=M・(P・D6+/P・/D6)+/M・(D7・D6+/D7・/D6)
LD5=M・(P・D5+/P・/D5)+/M・(D7・D5+/D7・/D5)
LD4=M・(P・D4+/P・/D4)+/M・(D7・D4+/D7・/D4)
LD3=M・(P・D3+/P・/D3)+/M・/(D7+D6+D5+D4)
LD2=M・(P・D2+/P・/D2)+/M・/(D7+D6+D5+D4)
LD1=M・(P・D1+/P・/D1)+/M・/(D7+D6+D5+D4)
LD0=M・(P・D0+/P・/D0)+/M・/(D7+D6+D5+D4)
RD6=M・(P・D6+/P・/D6)+/M・(D3・D2+/D3・/D2)
RD5=M・(P・D5+/P・/D5)+/M・(D3・D1+/D3・/D1)
RD4=M・(P・D4+/P・/D4)+/M・(D3・D0+/D3・/D0)
RD3=M・(P・D3+/P・/D3)+/M・/(D3+D2+D1+D0)
RD2=M・(P・D2+/P・/D2)+/M・/(D3+D2+D1+D0)
RD1=M・(P・D1+/P・/D1)+/M・/(D3+D2+D1+D0)
RD0=M・(P・D0+/P・/D0)+/M・/(D3+D2+D1+D0)
LON=M・P・D7 +/M・D7・D6・D5・D4
RON=M・/P・D7+/M・D3・D2・D1・D0
RPOS=M・P+/M・D3
LPOS=M・P+/M・D7
【００５９】
ここで、Ｍはモード切り換え信号、Ｐはポジション信号であり、Ｍがハイレベルの時は通常モード、Ｍがローレベルの時は倍速モードである。Ｐがハイレベルの場合にはドットを左から形成する左モード、Ｐがローレベルの場合にはドットを右から形成する右モードとなる。また、ＬＤ６，ＬＤ５が１，１の時に／Ｘ１のパルスを選択する理由は、後段における遅延量を考慮して選択がなされているからである。図１０はそのタイミングを示す。
【００６０】
π／４遅延・３π／８遅延セレクタ２９は、遅延量生成手段であって、図８に示すアナログ遅延部１５と同様にＤＡ変換回路、割り算回路及び遅延部を有し、セレクタ２８からのＬＰＷＭ１、ＲＰＷＭ１をデータＬＤ４，ＲＤ４により
LPulse＝LD4・(LPWM1を3π/8遅延させたもの)＋/LD4・(LPWM1をπ/4遅延させたもの)
RPulse＝RD4・(RPWM1を3π/8遅延させたもの)＋/RD4・(RPWM1をπ/4遅延させたもの)
とする。このπ／４遅延・３π／８遅延セレクタ２９は、遅延量制御部３２により、π／８遅れ（π／４位相遅れ）を生成する電流Ｉ８と３π／１６遅れ（３π／８位相遅れ）を生成する電流Ｉ１６が制御される。
【００６１】
Ｌ位相シフト部３０は、図８に示す回路において、４ビット構成の差動スイッチＩＤ０〜ＩＤ３にそれぞれＬＤ０〜ＬＤ３を入力することにより、出力信号ＬＰＷＭを
【００６２】
同様に、Ｒ位相シフト部３１は、出力信号ＲＰＷＭを、
【００６３】
上記論理により、例えば、Ｌ位相シフト部３０はＬｐｕｌｓｅより画像データにより位相がπ／４〜略３π/８遅れたＬＰＷＭを生成することができる。Ｌ位相シフト部３０、Ｒ位相シフト部３１と位相シフト部が２つ構成されている理由は、図８に示すアナログ遅延部１５はＤＡ変換回路１２５も割り算回路１２１も十分に高速に動作して遅延電流を生成するが、遅延電流生成が十分に安定した後に遅延を行う方がより安定した正確な遅延パルスが得られるからである。
【００６４】
遅延量制御部３２は、図４もしくは図５に示す回路が２チャンネルで構成され、その１チャンネルにてτ／８遅れ（π／４位相遅れ）を生成する電流Ｉ８が制御され、もう１チャンネルにて３τ／１６遅れ（３π／８位相遅れ）を生成する電流Ｉ１６が制御される。
【００６５】
次に、ＰＷＭ生成部３３の動作を説明する。ＰＷＭ生成部３３には、ＰＷＭパルスを生成する基本クロックとなるＸ２（ＰＬＬ回路からのＸ２）が遅延量調整部３４で遅延量の微調整を受けたものＤＣＬＫが入力される。また、パルス幅をドットの左端及び右端のどちらから画像データに従いドットを形成するかを決定する位置制御信号であるＰＯＳ信号が図示しない論理手段により上式で示すＬＰＯＳ，ＲＰＯＳとされてＰＷＭ生成部３３に入力される。
【００６６】
ＰＷＭ生成部３３の論理は、その出力信号をＰＷＭＯＵＴとすると、
PWMOUT=DCLK・(/LPWM・LPOS+LPWM・/LPOS+LON)＋/DCLK・(/RPWM・RPOS+RPWM・/RPOS+RON)・・・（６）
とする。ＰＷＭ生成部３３をこのような構成とすることにより、1ドット当たりパルス幅変調による２５６値階調出力が得られ、またドットの書き込み位置制御機能によりドットの左寄せ及び右寄せが自在である高速な光書き込み装置を備えた画像形成装置の実現が可能となる。
【００６７】
レベル調整部３５においては、ＰＷＭ生成部３３の出力ＰＷＭＯＵＴの出力レベルの調整を行う。このレベル調整を行う際、強制光源点灯信号としての強制ＬＤ点灯信号ＬＤＯＮや、強制光源消灯信号としての強制ＬＤ消灯信号ＬＤＯＦＦをスイッチからレベル調整部３５に入力してＬＤをＯＮ、ＯＦＦさせることにより、強制ＬＤ点灯機能、強制ＬＤ消灯機能を付加することが可能である。
【００６８】
倍速モード時、上式の論理に従い、通常のドットの左半分の画像データとしてＤ７、Ｄ６、Ｄ５、Ｄ４を与え、通常のドットの右半分の画像データとしてＤ３、Ｄ２、Ｄ１、Ｄ０を与えれば、通常のドットの左半分及び右半分はそれぞれ独立のドットとなり、それぞれ４ビット階調分のＰＷＭ変調が実現できる。このような倍速モードを用いれば、画素クロック及び画像データの転送レートを変更することなく、階調数は減少するが、見かけ上倍の動作速度で動作するパルス幅変調回路を実現できる。
【００６９】
このことは、例えば、レーザプリンタやデジタル複写機のようにレーザ光をポリゴンミラーなどを用いてラスタースキャンする系においては、ポリゴンミラーの回転数を倍にすれば、画素クロックもしくは画像データ転送レートの倍の速度で動作する高速な光書き込み装置を備えた画像形成装置が実現でき、また、ポリゴンミラーの回転数が同じであれば、主走査方向の密度が倍になる高密度な画像形成装置が実現できる。具体的には、例えば画素クロックが５０ＭＨｚで通常モードの1ドット当たり（時間では２０ｎｓ当たり）８ビット（２５６階調）の変調を行えるとすれば、倍速モード時には、画素クロック及び画像データ転送は５０ＭＨｚであるが、1ドット当たり（時間では１０ｎｓで通常モード時のドットの半分当たり）４ビット（１６値）の変調がモード切り換え部の切り換えにより容易に可能であるパルス幅変調回路、及びそのパルス幅変調信号を画像変調信号とする光書き込み装置を備えた画像形成装置を実現できる。つまり、画素クロック及び画像データの転送レートを変化させることなく、書き込みは画像クロックの倍の速度で行うことができる光書き込み装置を備えた画像形成装置を実現できる。
【００７０】
この実施の形態によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段とを構成するＰＬＬ回路、Ｌ位相シフト部３０、Ｒ位相シフト部３１と、前記遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部３２と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのＰＷＭ生成部３３とを備えたので、高速アナログ遅延回路を用いることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００７１】
また、この実施の形態のパルス幅変調部によれば、入力されたデジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調を行うパルス幅変調回路において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段としてのＰＬＬ回路と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段としてのセレクタ２８と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段及び、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段を構成するＬ位相シフト部３０、Ｒ位相シフト部３１と、この遅延量生成手段の遅延量を制御する遅延量制御手段としての遅延量制御部３２と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段としてのパルス幅生成部３３とを備えたので、高速アナログ遅延回路とデジタル遅延回路を組み合わせることで、動作速度が速い場合でも画像の高階調性を実現できる。
【００７２】
図１１は、本発明の他の実施の形態を示す。この実施の形態は、デジタル遅延とアナログ遅延を行うパルス幅変調部（ＰＬＬ回路を含む）にＬＤ駆動部３６を付加して１チップの集積回路としてＩＣ化したものである。この実施の形態では、図９の実施の形態において、Ｍ，Ｐが用いられず、セレクタ２８はデータＬＤ５，ＬＤ６，ＲＤ５，ＲＤ６の代りに画像データＤ６，Ｄ５が入力されて図９の実施の形態の場合と同じ論理で１つの出力信号を生成する。
【００７３】
π／４遅延・３π／８遅延セレクタ２９は、ＬＤ４，ＲＤ４の代りに画像データＤ４が用いられ、図９の実施の形態の場合と同じ論理で１つの出力信号を生成する。アナログ遅延部３０ａは、Ｌ位相シフト部３０（又はＲ位相シフト部３１）においてデータＬＤ０〜ＬＤ３の代りに画像データＤ０〜Ｄ３が入力され、Ｌ位相シフト部３０（又はＲ位相シフト部３１）と同じ論理で１つの出力信号を生成する。ＰＷＭ生成部３３ａは、最上位ビット信号Ｄ７が１の場合にＸ２がハイレベルの時にパルスを出力し、アナログ遅延部３０ａからのパルス信号と分周回路１２からのクロック信号Ｘ２により、パルス幅変調された画像変調信号を生成する。
【００７４】
ＬＤ駆動部３６は、ＰＷＭ生成部３３ａの出力信号により光源である半導体レーザＬＤ３７を高速に駆動する電流駆動部からなり、受光素子３８はＬＤ３７の光出力を受光してその光量を検出する。受光素子３８の出力は抵抗３９で受けられて検出され、抵抗３９の電圧が誤差増幅器４０で基準信号と比較されてその比較出力がＬＤ駆動部３６にフィードバックされてＬＤ駆動部３６の設定電流となる。この実施の形態は、上記図９に示す実施の形態と同様な効果を奏し、かつ、ＩＣ化されたことにより、１チップでＰＷＭからＬＤ駆動までを高速に実現できる。この実施の形態では、光源をＬＤしているが、光源をＬＥＤとしても同様の効果が得られる。
【００７５】
図１２は本発明の他の実施の形態における光走査装置（光書き込み装置）１５１を示す。光源としてのＬＤ３７は、ＰＷＭパルス生成及びＬＤ駆動を行う回路、例えば図１１に示すＰＷＭ・ＬＤ駆動回路４１のＬＤ駆動部３６からのレーザ変調・駆動信号により変調・駆動され、光変調されたレーザビームを出射する。ＬＤ３７から出射されたレーザビームは、コリメータレンズ４２及びシリンダレンズ４３を介して、図示しない駆動部により回転駆動されている走査手段としてのポリゴンミラー４４に入射して偏向走査される。ポリゴンミラー４４からのレーザビームは、ｆθレンズ４５、反射ミラー４６、トロイダルレンズ４７を介して感光体４８に照射される。このような光走査装置１５１は、特に図示しないが、光学ハウジング内に収納されることにより光書き込みユニットとしてユニット化され、感光体４８に対する一つのプロセス部材として配設される。
【００７６】
感光体４８は、例えば感光体ドラムが用いられ、図示しない駆動部により回転駆動される。この感光体４８は、周知の電子写真プロセスにより画像が形成され、すなわち、帯電手段により一様に帯電された後に、トロイダルレンズ４７からのレーザビームによりポリゴンミラー４４の回転に伴って主走査方向に走査されるとともに感光体４８の回転に伴い副走査方向に所定のタイミングで走査されて露光されることで静電潜像が形成される。この感光体４８上の静電潜像は現像装置により現像されてトナー像となり、副走査方向に給送される記録媒体に感光体４８上のトナー像が転写手段により転写されて定着装置により記録媒体上のトナー像が定着される。
【００７７】
この場合、水平同期センサ４９はｆθレンズ４５からのレーザビームを画像形成領域外の走査開始側で検知し、画像処理部５０は画像信号を所定の処理を行った後に水平同期センサ４９からの水平同期信号に同期してＰＷＭ生成・ＬＤ駆動回路４１へ出力する。
【００７８】
図１３は本発明の他の実施の形態における光走査装置（光書き込み装置）１５１を示す。この実施の形態では、図１２に示す実施の形態において、クロック生成、ＰＷＭパルス生成及びＬＤ駆動を行う回路、例えば図１１に示すＰＷＭ生成・ＬＤ駆動回路とクロック生成部とが１チップの集積回路で構成されてクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１が構成されている。
【００７９】
クロック生成・ＰＷＭ生成・ＬＤ駆動回路５１のクロック生成部は水平同期センサ４９からの水平同期信号に同期した基準クロックを画像処理部５２に入力し、画像処理部５２は画像信号を所定の処理を行った後にクロック生成部からの基準クロックに同期してクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１に入力する。ＬＤ３７はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１からのレーザ変調・駆動信号により変調・駆動される。この実施の形態は、図１４に示すようにクロック生成部５３、パルス幅変調部５４、ＬＤ駆動部５５からなるクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を１チップの集積回路に集積化することにより、より小型、低コストな画像形成装置を実現できる。
【００８０】
図１５はクロック生成部５３の構成例を示す。このクロック生成部５３は、周波数ｆｒの入力信号とＶＣＯ５６の出力信号との位相の差あるいは周波数の差を検出する位相比較器５７と、この位相比較器５７から出力される位相差若しくは周波数差を積分して直流電圧を得るローパスフィルタ５８と、このローパスフィルタ５８で得られる直流電圧により発振周波数が可変されるＶＣＯ５６から構成されている。ローパスフィルタ５８には、ラグフィルタ、ラグリードフィルタ、アクティブフィルタなどが良く使用される。
【００８１】
図１６はクロック生成部５３の別の構成例を示す。このクロック生成部５３は、図１５に示すクロック生成部において、ＶＣＯ５６と位相比較器５７との問にプログラマブルディバイダ５９が挿入された周波数シンセサイザの例であり、ＶＣＯ５６の出力がプログラマブルディバイダ５９で分周されて位相比較器５７に入力される。このプログラマブルディバイダ５９は、任意進ディバイダとも呼ばれ、内蔵のプログラムを変えることによりそれに従って分周比を変化させることができるディバイダである。プログラマブルディバイダ５９の分周比を１／ｍとすると、このＰＬＬループが入力信号に完全にロックした場合には
ｆｒ＝ｆ０／ｍ
となる。ここに、ｍは任意進（Ｍ＝１，２，３・・・・・）であるので、ＶＣＯ５６の発振周波数ｆ０はｆｒの周波数ステップで変化させることが可能である。
【００８２】
図１７はＶＣＯ５６の構成例を示す。このＶＣＯ５６はエミッタ結合型非安定マルチバイブレータからなるＶＣＯの基本構成例である。このＶＣＯ５６は、トランジスタＱ３６〜Ｑ３９、電流源６０、６１、抵抗Ｒ５，Ｒ６及びコンデンサＣ２からなり、発振周波数がコンデンサＣ２の電圧制御電流Ｉａ，Ｉｂによる充放電で近似的に決定され、電流源６０，６１の電流Ｉａ，Ｉｂが制御電圧入力により可変される。このマルチバイブレータは、高速化のため、トランジスタＱ３６，Ｑ３７で構成されるダイオード負荷となっている。このタイプのＶＣＯの特徴としては、電圧−周波数特性がリニアであり、周波数の調整が容易である。また、図１７はバイポーラトランジスタを用いたＶＣＯ５６の例を示しているが、ＶＣＯ５６をバイポーラトランジスタを用いて構成した場合のクロックの振幅は図１７のような構成では増幅しても集積回路内では精々２５０ｍＶ程度であり、ＣＭＯＳ回路で構成した場合の振幅（大よそ電源−グランド間電圧で例えば５Ｖや３．５Ｖ)に比較して約１／１０以下であり、エネルギー量で考えると１／１０以下となるので、ＥＭＩなどに関しても図１７の構成例などを用いて１チップの集積回路をバイポーラトランジスタを用いて構成した場合に有利となることは明白である。
【００８３】
図１８は上記クロック生成部５３の構成例を示す。この構成例は、走査光検出手段としての水平同期センサ４９から得られた水平同期信号に同期した基準となるクロック信号を生成する構成例である。この構成では、基準周波数ｆｒの入力信号より図１６に示すような周波数シンセサイザ５６〜５９を用いて基準となる周波数ｆ０の周波数逓倍クロックを生成し、同期パルス生成部６０にてその周波数逓倍クロックを分周することにより基準周波数ｆｒと同じ周波数の位相の異なる複数のパルスを生成して該複数のパルスのうちから水平同期信号により１つのパルスを選択することで、水平同期信号と同期がとれた、所望の周波数である基準クロックを生成する。
【００８４】
図１２、図１３の実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部を含むＰＷＭ生成・ＬＤ駆動回路４１又はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を備えたので、動作速度が速い場合でも画像の高階調性を実現できる。
【００８５】
また、図１２、図１３の実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部を含むＰＷＭ生成・ＬＤ駆動回路４１又はクロック生成・ＰＷＭ生成・ＬＤ駆動回路５１を備えたので、動作速度が速い場合でも画像の高階調性を実現できる。
【００８６】
また、図１３の実施の形態によれば、前記変調信号生成手段からの画像変調信号により前記光源を駆動する光源駆動部としてのＬＤ駆動部３６と、前記走査手段からの走査光を所定の位置で検出する走査光検出手段としての水平同期センサ４９と、この走査光検出手段４９からの検出信号に同期した基準となるクロック信号を生成するクロック生成部５３とを有し、このクロック生成部５３と前記光源駆動部３６と前記パルス幅変調部とを１チップの集積回路５１で構成したので、ＥＭＩに強く、小型、低コスト、省電力にできる。
【００８７】
図１９は上記クロック生成部５３の別の構成例を示す。この構成例は複数の同期パルス生成部６１、６２…を有する構成例であり、同期パルス生成部６１，６２…はそれぞれ周波数シンセサイザ５６〜５９により生成された周波数逓倍クロックを分周することにより基準周波数ｆｒと同じ周波数の位相の異なる複数のパルスを生成して該複数のパルスのうちから水平同期信号1、水平同期信号2…により各々１つのパルスを選択することで、水平同期信号1、水平同期信号2…とそれぞれ同期がとれた、所望の周波数である基準クロック1、基準クロック2…を生成する。ここに、光走査装置が複数本のレーザビームで感光体４８を走査し、水平同期センサ４９がその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2…を生成する。
【００８８】
図２０は本発明の実施の形態における集積回路５１０全体の構成例を示す。この実施の形態では、図１３に示す実施の形態において、光走査装置１５１が複数のＬＤからの複数本のレーザビームで感光体４８を走査し、水平同期センサ４９がその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2…を生成し、同期パルス生成部が複数個ある。図２０は説明の簡単のため同期パルス生成部が２個ある場合の集積回路５１０全体の構成例を示している。
【００８９】
光走査装置１５１は、光源として２個のＬＤ３７１，ＬＤ３７２を有し、このＬＤ３７１，ＬＤ３７２からのレーザビームをコリメータレンズ４３などを走査手段としてのポリゴンミラー４４により偏向走査し、ｆθレンズ４５などを介して感光体４８に照射することで感光体４８を露光して静電潜像を形成する。水平同期センサ４９はその複数本のレーザビームを画像形成領域外の走査開始側で検知して水平同期信号1、水平同期信号2を生成する。
【００９０】
ＬＤ３７１、３７２はそれぞれＬＤ駆動部５５１，５５２により駆動され、受光素子３８１，３８２はそれぞれＬＤ３７１、３７２の光出力を受光してその光量を検出する。受光素子３８１，３８２の出力はそれぞれ抵抗３９１，３９２で受けられて検出され、抵抗３９１，３９２の電圧がＬＤ駆動部５５１，５５２に入力される。パルス幅変調部５４１，５４２及びＬＤ駆動部５５１，５５２は上記パルス幅変調部５４及びＬＤ駆動部５５と同様に構成され、パルス幅変調部５４１，５４２にはＬＤ３７１，３７２を変調するための各デジタル多値画像データが入力される。
【００９１】
クロック生成部５３は水平同期センサ４９からの水平同期信号1、水平同期信号2に同期した書き込みパルス（基準クロック1、基準クロック2）を生成するが、この基準クロック1、基準クロック2は周波数が同一である。つまり、多数のＬＤを同時に変調する場合でもクロック生成部５３は１つあれば良く、多数のＬＤを駆動する集積回路５１０を構成する場合、図１９のようなクロック生成部５３をＬＤ駆動部、パルス幅変調部と一緒にバイポーラトランジスタを用いた１チップの集積回路で構成することにより、高周波発振回路が１個で更にバイポーラトランジスタで構成されているので、ＥＭＩに強く、小型、省電力、低コストとなる画像形成装置を実現できる。なお、光源としてのＬＤ３７１，３７２は、アノードコモンタイプであるが、もちろんカソードコモンタイプでも良く、また同時に複数の光源の駆動及びパルス幅変調を行える構成であるので、光源はＬＥＤを用いても同様の効果が得られる画像形成装置を実現することができる。この実施の形態は、上記図１２、図１３の実施の形態と同様な効果が得られる。
【００９２】
図２１は本発明の他の実施の形態における画像入力から画像出力までの画像処理の流れを示し、図２２は該実施の形態の一部を示す。この実施の形態は、上記実施の形態とは以下の点が異なる。この実施の形態では、画像入力は、コンピュータからの画像データ入力でも、複写機のように画像入力部７１による画像データ入力でも良い。通常、入力される画像データの解像度と画像形成の解像度が異なるので、画像処理部７２で入力画像データの解像度を画像形成の解像度に変換する。
【００９３】
ここで、画像処理部５２は、画像処理部７２からの画像データの絵領域と文字領域を分離する機能（絵文字分離部）７３を有する。一般に、画像形成を行う場合、文字を形成したい時には、階調数は少なくても書き込み密度が高い方がシャープで良好な画像が得られる。しかしながら、写真のような画像を形成したい場合には、階調数が少なく書き込み密度が高いままとすると、画像の平滑性が悪くぼそぼその画像が形成されてしまうので、文字の場合とは逆に階調数が多く書き込み密度が低い方が滑らかで原画に忠実な画像形成が可能となる。
【００９４】
そこで、絵文字分離部７３は画像処理部７２からの画像データの絵領域と文字領域を分離し、文字領域で文字領域信号を書き込みデータ生成部７４へ出力する。さらに、絵文字分離部７３は上記モード切り換え信号Ｍをクロックに同期して画像データの絵領域と文字領域に応じて切り換え、書き込みデータ生成部７４は画像処理部７２からの画像データを絵文字分離部７３からの文字領域信号に基づきクロックに同期して画像データの絵領域と文字領域に応じて切り換えてクロック生成部５３からの基準クロックに同期してパルス幅変調部５４へ出力する。
【００９５】
例えば、絵文字分離部７３は、画像データの文字領域を分離した場合にはパルス幅変調部５４へのＭをローレベルとして倍速モードでパルス幅変調を行わせ、画像データの絵領域を分離した場合にはパルス幅変調部５４へのＭをハイレベルとして通常モードでパルス幅変調を行わせる。この実施の形態では、パルス幅変調部５４は図９に示すものが用いられる。従って、文字領域を出力する場合は、主走査方向には通常モードの場合に比較して倍の書き込み密度とすることができ、例えば通常モードの場合の書き込み密度６００ｄｐｉに比べて倍の１２００ｄｐｉの書き込み密度とすることができる。
【００９６】
例えば、入力画像データが８ビットであるとすると、画像データの絵領域を出力する場合には画像データを８ビット階調で出力し、画像データの文字領域を出力する場合には画像データを、４ビット階調をパラレルに合計８ビットデータとして出力する。通常モード時の主走査方向の書き込み密度を６００ｄｐｉとすると、画像データの絵領域を出力する通常モードでは、主走査方向の書き込み密度は６００ｄｐｉの１ドット当たり２５６階調のパルス幅変調表現（８ビット）となり、また画像データの文字領域を出力する倍速モード時では、主走査方向の書き込み密度は１２００ｄｐｉの１ドット当たり１６階調のパルス幅変調表現（４ビット）となる構成が書き込みクロックを変更すること無く実現できる。なお、図２１には文字領域出力時主走査方向１２００ｄｐｉ出力、文字領域外出力時主走査方向６００ｄｐｉ出力と記載したが、これは一例であり、本発明においてはパルス幅変調を行う場合には、文字領域出力時と文字領域外出力時では主走査方向に対して倍（又は半分）の書き込み密度に切り換えることができる画像形成装置を実現できる。
【００９７】
この実施の形態によれば、上記図１２、図１３の実施の形態と同様な効果が得られる。また、この実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号と、デジタル多値画像データに略反比例する信号を生成する信号生成手段と、この信号生成手段からのデジタル多値画像データに略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された画像変調信号（変調信号）を生成する変調信号生成手段とを有するパルス幅変調部５１と、前記デジタル多値画像データにおける文字領域を認識する文字領域認識手段としての絵文字分離部７３と、この絵文字分離部（文字領域認識手段）７３により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段としての書き込みデータ生成部７４とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素とするパルス幅変調を行うので、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【００９８】
また、この実施の形態によれば、デジタル多値画像データ（デジタルデータ入力信号）に基づいてパルス幅変調された画像変調信号により光源としてのＬＤ３７を駆動し、この光源３７の光出力を走査手段としてのポリゴンミラー４４により感光体４８上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタル多値画像データの上位ビット信号に基づき選択するパルス選択手段と、デジタル多値画像データの下位ビット信号に略反比例する信号を生成する信号生成手段と、前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、この遅延量生成手段の遅延量を制御する遅延量制御手段と、前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された画像変調信号（デジタルデータ入力信号）を生成する変調信号生成手段とを有するパルス幅変調部５１と、前記デジタル多値画像データにおける文字領域を認識する文字領域認識手段としての絵文字分離部７３と、この絵文字分離部（文字領域認識手段）７３により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段としての書き込みデータ生成部７４とを備え、前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素とするパルス幅変調を行うので、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【００９９】
図２３は、本発明の他の実施の形態における説明図を示す。前述した実施の形態のアナログ遅延量制御部１６においては、基準となるクロック信号Ｘ０または／Ｘ０より遅延量を制御できることを図６及び図７により説明した。このような構成例によれば、遅延量は基準となるクロック信号（周期T）に対して、例えば、Ｔ、Ｔ／２、Ｔ／３，Ｔ／４・・・等自由に設定が可能である。この遅延時間量に対して、例えば、３ビットのパルス幅を生成することができるので、図２３に示すような出力が可能となる。図２３中では、３ビット（＝８値）でパルス幅変調を行う場合の例を示している。周期Ｔを画像における１ドットとすると、基準時間幅＝フルスケール時間Ｔ（遅延基準値１）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ａ）、フルスケール時間３Ｔ／４（遅延基準値２）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ｂ）、フルスケール時間Ｔ／２（遅延基準値３）で３ビットパルス幅変調を行う場合のドットイメージ図が図２３（ｃ）である。
【０１００】
このようにパルス幅変調を行う基準時間幅＝フルスケールを周期Ｔ以下で自在に変更しても高速パルス幅生成が可能であるので階調性を保持することができる。例えば、文字画像を出力する場合には周期Ｔをフルスケールとするパルス幅変調を行い、写真画像を出力する場合には、周期Ｔ未満をフルスケールとするパルス幅変調を行うこと等により、パルス幅変調の密度が可変となり、ハイライト部における階調性が向上し、高速・高解像度の光書き込み装置を備えた画像形成装置が実現できる。
【０１０１】
なお、図２３では、１ドット内において、右寄せでパルスを出力する場合を示しているが、左寄せや中央寄せでも同様の効果があることは明白である。
【０１０２】
このように、信号生成手段をデジタルデータ入力信号をＤＡ変換するＤＡ変換回路１２５と、割り算回路１２１とで構成することにより、高速なパルス幅生成が可能となり、パルス幅変調を行うフルスケールを基準となるクロック信号の周期Ｔ未満とすることにより階調性を損なうことのない高解像度のパルス幅変調回路を実現することができる。特に、パルス幅変調を行うフルスケールを基準となるクロック信号の周期Ｔと周期Ｔ未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。即ち、画像形成装置で考えると、高濃度部や文字領域における出力と、画像のハイライト部における出力とを切替えでき、高濃度部や文字領域における画像の鮮明さとハイライト部における画像の階調性を損なうこと無く高解像度を実現できる。
【０１０３】
図２４及び図２５は、本発明の他の実施の形態におけるパルス幅変調回路の構成例、特に遅延パルスを生成する構成例を示すブロック図である。まず、図２４に示す構成例の動作を説明すると、画像データは、図８に示した高速の遅延信号生成部１５により瞬時に遅延量生成電流となり、遅延量生成部１０１において、遅延量が制御された遅延パルスを生成する。この遅延パルスは、基準となるクロック信号と論理和もしくは論理積をとられることにより、変調パルスを生成する。
【０１０４】
基準となるクロック信号が遅い場合には、この構成でも十分変調パルスを正確に生成可能であるが、基準となるクロック信号が高速になった場合、遅延信号生成部１５が如何に瞬時に遅延量生成電流を生成するといっても、どうしても時間遅れが生じてしまうため、正確に変調パルスを生成することが困難となる。この問題を解決するため、この実施の形態では、図２５に示すように、遅延信号生成部及び遅延量生成部が遅延信号生成部１５ａ，１５ｂ及び遅延量生成部１０１ａ，１０１ｂとして複数系統、ここでは、２系統に構成されている。
【０１０５】
例えば、プリンタにおける光書き込みで説明すると、あるドットにおける変調パルス生成を遅延信号生成部１ １５ａ及び遅延量生成部１ １０１ａで行い、次のドットにおける変調パルス生成を遅延信号生成部２ １５ｂ及び遅延量生成部２ １０１ｂで行い、また次のドットは遅延信号生成部１ １５ａ及び遅延量生成部１ １０１ａで行うように交互に（トグル作用）変調パルスを生成する構成とした場合、遅延信号生成部１５で生成される遅延量生成電流は、１つ前のドットの変調パルスを生成している時間分のセットアップ、ホールド時間の余裕があるため、基準となるクロック信号が高速になっても、高精度の変調パルスを生成することが可能となる。
【０１０６】
本実施の形態では、２系統としているが、基準クロックが更に高速となった場合には、同様に複数系統の遅延信号生成部及び遅延量生成部を設けることにより、基準クロックの速度に関わらず高精度の変調パルスを生成することが可能となる。
【０１０７】
図２６は、本発明の他の実施の形態における説明図を示す。図２６では、１ドットを決定する基準となるクロック信号（例えば、Ｘ０）の正転信号（正転クロック）を用いて遅延基準値４を生成している例と、クロック信号の反転信号（反転クロック）を用いて遅延基準値３を生成している例を図示している。この図２６に示すように、例えば、基準となるクロック信号のデューティが５０％の場合には、基準となるクロック信号の正転クロックと反転クロックとのどちらを選択して基準信号とするかにより、１ドット内において、右からパルス幅変調を行うか、左からパルス幅変調を行うかを選択することができ、書き込むドットの位相をシフトさせることが可能となるので、本実施の形態では主走査方向に対して、更に高解像度のパルス幅変調を実現することが可能となる。
【０１０８】
なお、このように１ドット内における書き込み位相を制御する上で、図１等に示したようにＰＬＬ回路等によるデジタル遅延回路を含む構成の場合であれば、デジタル遅延回路により生成される複数のクロック信号（パルス信号）Ｘ０，Ｘ１，Ｘ２，Ｘ３又はこれらの反転信号／Ｘ０，／Ｘ１，／Ｘ２，／Ｘ３のうちの何れか１つの信号を選択し、それを基準とすることにより制御するようにしてもよい。これらによれば、１ドット内の中央寄り位置等を選択することも可能となる。
【０１０９】
【発明の効果】
以上のように請求項１に係る発明のパルス幅変調回路によれば、高速アナログ遅延回路によるため、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
また遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段とで構成することにより、高速なパルス幅生成が可能となり、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
【０１１１】
請求項２に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅を基準となるクロック信号の周期未満とすることにより、階調性を損なうことのない高解像度を実現できる。
【０１１２】
請求項３に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅を基準となるクロック信号の周期と周期未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。
【０１１３】
請求項４に係る発明のパルス幅変調回路によれば、より高速化に対応することができる。
【０１１４】
請求項５に係る発明のパルス幅変調回路によれば、パルス幅変調の密度を変えることができ、例えば、ハイライト部における階調性を向上させることができる。
【０１１５】
請求項６に係る発明のパルス幅変調回路によれば、高速アナログ遅延回路にデジタル遅延回路を加えた構成によるため、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
また、高速アナログ遅延回路部分の遅延量生成手段を、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段とで構成することにより、高速なパルス幅生成が可能となり、動作速度が速い場合でも対応でき、例えば画像の高階調性を実現できる。
【０１１７】
請求項７に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅をパルス信号の周期未満とすることにより、階調性を損なうことのない高解像度を実現できる。
【０１１８】
請求項８に係る発明のパルス幅変調回路によれば、パルス幅変調を行う基準時間幅をパルス信号の周期と周期未満とで切替え自在とすることにより、変調する対象により階調性を損なうこと無く高解像度のパルス幅変調回路を実現することができる。
【０１１９】
請求項９に係る発明のパルス幅変調回路によれば、より高速化に対応することができる。
【０１２０】
請求項１０に係る発明のパルス幅変調回路によれば、パルス幅変調の密度を変えることができ、例えば、ハイライト部における階調性を向上させることができる。
【０１２１】
請求項１１に係る発明の光書き込み装置によれば、請求項１ないし１２の何れか一に記載のパルス幅変調回路を用いているので、動作速度が速い場合でも画像の高階調性を実現できる。
【０１２２】
請求項１２に係る発明の光書き込み装置によれば、ＥＭＩに強く、小型、低コスト、省電力にできる。
【０１２３】
請求項１３に係る発明の光書き込み装置によれば、文字領域ではシャープで良好な画像が得られ、非文字領域では滑らかで原画に忠実な画像形成が可能になる。
【０１２４】
請求項１４に係る発明の光書き込み装置によれば、請求項１３ないし１５の何れか一に記載の光書き込み装置を用いているので、動作速度が速い場合でも画像の高階調性を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図である。
【図２】同実施の形態の動作概念図である。
【図３】本発明の他の実施の形態の動作概念図である。
【図４】上記実施の形態の遅延量制御部の構成例を示すブロック図である。
【図５】上記実施の形態の遅延量制御部の他の構成例を示すブロック図である。
【図６】上記遅延量制御部の動作タイミングを示すタイミングチャートである。
【図７】上記実施の形態の遅延量制御部をバイポーラトランジスタで構成した具体的回路例を示す回路図である。
【図８】上記実施の形態のアナログ遅延部をバイポーラトランジスタで構成した具体的回路例を示す回路図である。
【図９】本発明の他の実施の形態を示すブロック図である。
【図１０】同実施の形態の動作概念図である。
【図１１】本発明の他の実施の形態を示すブロック図である。
【図１２】本発明の他の実施の形態における光走査装置を示す斜視図である。
【図１３】本発明の他の実施の形態における光走査装置を示す斜視図である。
【図１４】同実施の形態のクロック生成・ＰＷＭ・ＬＤ駆動回路を示すブロック図である。
【図１５】クロック生成部の構成例を示すブロック図である。
【図１６】クロック生成部の別の構成例を示すブロック図である。
【図１７】ＶＣＯの構成例を示す回路図である。
【図１８】上記実施の形態におけるクロック生成部の構成例を示すブロック図である。
【図１９】クロック生成部の別の構成例を示すブロック図である。
【図２０】本発明の実施の形態における集積回路全体の構成例を示すブロック図である。
【図２１】本発明の他の実施の形態における画像入力から画像出力までの画像処理の流れを示フローチャートである。
【図２２】同実施の形態の一部を示すブロック図である。
【図２３】本発明の他の実施の形態を示す説明図である。
【図２４】本発明の他の実施の形態の前提的構成例を示すブロック図である。
【図２５】同実施の形態の構成例を示すブロック図である。
【図２６】本発明の他の実施の形態を示す説明図である。
【符号の説明】
１４、２８ セレクタ（パルス選択手段）
１５，３０ａ アナログ遅延部（信号生成手段）
１６，３２ 遅延量制御部（遅延量制御手段）
１７，３３，３３ａ パルス幅生成部（変調信号生成手段）
２９ π／４遅延・３π／８遅延セレクタ（遅延量生成手段）
３０ Ｌ位相シフト部（遅延量生成手段）
３１ Ｒ位相シフト部（遅延量生成手段）
３７ ＬＤ（光源）
４４ 走査手段
４８ 感光体
４９ 水平同期センサ（走査光検出手段）
５３ クロック生成部
５４ パルス幅変調回路
５５ ＬＤ駆動部（光源駆動部）
７３ 絵文字分離部（文字領域認識手段）
７４ 書き込みデータ生成部（書き込みデータ生成手段）
７５ 遅延部（遅延量生成手段）
１２１ 割り算回路
１２５ ＤＡ変換回路
１５１ 光書き込み装置
Claims (14)
- 基準となるクロック信号と、デジタルデータ入力信号に略反比例する信号を生成する信号生成手段と、
この信号生成手段からのデジタルデータ入力信号に略反比例する信号に基づき前記クロック信号を所望の位相遅延させる遅延量生成手段と、
この遅延量生成手段の遅延量を制御する遅延量制御手段と、
前記遅延量生成手段からのパルスと前記クロック信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、
前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、
前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えることを特徴とするパルス幅変調回路。 - 前記変調信号生成手段は、パルス幅変調を行う基準時間幅を前記基準となるクロック信号の周期未満とすることを特徴とする請求項１に記載のパルス幅変調回路。
- 前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記基準となるクロック信号の周期未満と前記クロック信号の周期とで切替自在であることを特徴とする請求項１または２に記載のパルス幅変調回路。
- 前記信号生成手段と前記遅延量生成手段とを複数系統有することを特徴とする請求項１ないし３の何れか一に記載のパルス幅変調回路。
- 前記デジタルデータ入力信号が画像データであり、前記クロック信号の正転もしくは反転信号を基準とし１ドット内における書き込み位相を制御するようにした請求項２又は３記載のパルス幅変調回路。
- 基準となるクロック信号に同期し周波数が逓倍された高周波クロックを生成し、この高周波クロックより位相の異なる複数のパルス信号を生成する手段と、
この手段からの前記複数のパルス信号を上記クロック信号と同期のとれたデジタルデータ入力信号の上位ビット信号に基づき選択するパルス選択手段と、
デジタルデータ入力信号の下位ビット信号に略反比例する信号を生成する信号生成手段と、
前記パルス選択手段からの信号を前記信号生成手段からの信号に基づき所望の位相遅延させる遅延量生成手段と、
この遅延量生成手段の遅延量を制御する遅延量制御手段と、
前記遅延量生成手段からのパルスと前記複数のパルス信号のうちの１つパルス信号とからパルス幅変調された変調信号を生成する変調信号生成手段と、を備え、
前記遅延量生成手段は、デジタルデータ入力信号の下位ビットをＤＡ変換するＤＡ変換回路と、
前記ＤＡ変換回路の出力信号に基づき前記デジタルデータ入力信号に略反比例する信号を生成する割り算回路と、
前記ＤＡ変換回路と前記割り算回路とにより生成される制御電流に基づき前記クロック信号を遅延させる遅延手段と、を備えることを特徴とするパルス幅変調回路。 - 前記変調信号生成手段は、パルス幅変調を行う基準時間幅が前記パルス信号の周期未満とすることを特徴とする請求項６に記載のパルス幅変調回路。
- 前記変調信号生成手段は、パルス幅変調を行う基準時間幅が、前記パルス信号の周期未満と前記パルス信号の周期とで切替自在であることを特徴とする請求項６または７に記載のパルス幅変調回路。
- 前記信号生成手段と前記遅延量生成手段とを複数系統有することを特徴とする請求項６ないし８の何れか一に記載のパルス幅変調回路。
- 前記デジタルデータ入力信号が画像データであり、位相の異なる前記複数のパルス信号のうちの何れか１つのパルス信号を基準とし１ドット内における書き込み位相を制御するようにした請求項７又は８記載のパルス幅変調回路。
- デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成する光書き込み装置において、
請求項１ないし１０の何れか一に記載のパルス幅変調回路と、
前記パルス幅変調回路からの画像変調信号により前記光源を駆動する光源駆動部と、を備えたことを特徴とする光書き込み装置。 - 前記走査手段からの走査光を所定の位置で検出する走査光検出手段と、
この走査光検出手段からの検出信号に同期した基準となるクロック信号を生成するクロック生成部とを有し、
このクロック生成部と前記光源駆動部と前記パルス幅変調回路とを１チップの集積回路で構成したことを特徴とする請求項１１記載の光書き込み装置。 - デジタル多値画像データによるデジタルデータ入力信号における文字領域を認識する文字領域認識手段と、
この文字領域認識手段により得られる文字領域信号に基づき書き込みデータを生成する書き込みデータ生成手段とを備え、
前記文字領域信号に従い、非文字領域には前記基準となるクロック信号の周期を１画素分とするパルス幅変調を行い、文字領域には前記基準となるクロック信号の半分の周期を１画素分とするパルス幅変調を行うことを特徴とする請求項１１又は１２記載の光書き込み装置。 - デジタル多値画像データによるデジタルデータ入力信号に基づいてパルス幅変調された画像変調信号により光源を駆動し、この光源の光出力を走査手段により感光体上に走査して静電潜像を形成し、この静電潜像に応じた画像を記録媒体に形成する画像形成装置において、
請求項１１ないし１３の何れか一に記載の光書き込み装置を備えたことを特徴とする画像形成装置。
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