JP3983701B2

JP3983701B2 - Semiconductor device

Info

Publication number: JP3983701B2
Application number: JP2003079420A
Authority: JP
Inventors: 和典伊藤; 守石田; 貢入野田; 嘉一上野; 隆彦黒田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-12-07
Filing date: 2003-03-24
Publication date: 2007-09-26
Anticipated expiration: 2016-04-26
Also published as: JP2003297838A

Description

【０００１】
【発明の属する技術分野】
この発明は、多層配線構造を有する半導体装置に関し、特に層間絶縁層が平坦化処理された半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の高性能化、高集積化に伴い、配線ピッチも縮小され、それと同時に配線層の多層化も進んでいる。この配線層数の増加により、層間絶縁膜に凹凸が生じる。
【０００３】
一方、配線ピッチの微細化に対応するために、高ＮＡステッパーが採用されている。この高ＮＡステッパーは焦点深度が浅いためパターンを形成する場合に、基板に対し高い平坦度が要求される。上述したように、配線層の多層化により層間絶縁膜に凹凸が発生するので、種々の方法により平坦化が行われている。近年、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）（化学機械研磨）技術を用いて平坦化する例が増えている。
【０００４】
しかし、ＣＭＰにより平坦化された基板に対し、特に３層以上の多層配線構造の場合には、ヴィアホールエッチングを施す際に、ボンディングパッド部等のように広いスペースを開口する部分が混在すると下記のような問題が生ずることがわかった。
【０００５】
図１３及び図１４に従来の配線構造を示す。図１３は平面図、図１４は図１３のＡ−Ａ'線断面図である。この図に示すように、トランジスタ等が形成されたシリコン基板１上に第１層目の配線層２が形成され、この第１層目の配線層２を覆うようにＢＰＳＧ等の層間絶縁膜３が形成され、ＣＭＰ等により平坦化された後、ヴィアホールエッチングによりヴィアホール（接続孔）７ａが形成される。このヴィアホール７ａは、最小サイズの接続孔であり、ＬＳＩチップ内の回路ブロック内や回路ブロック間の電気接続のための配線部分に用いられる。そして、この層間絶縁膜３上に第２層目の配線層４が形成され、この第２層目の配線層４を覆うように第２の層間絶縁膜５が形成され、ＣＭＰ等により平坦化される。
【０００６】
この層間絶縁膜５にヴィアホールエッチングによりヴィアホール７ｂが形成される。そして、半導体装置の配線部分においては、通常各配線層毎にボンディングパッド用の広い配線パターン部６（６ａ、６ｂ）が設けられ、この上の絶縁膜３、５を大きく開口することが行われている。
【０００７】
すなわち、上記したヴィアホール７ａの形成の際に、図１４に示すように、ボンディングパッド用配線パターン部６ａは、他のヴィアホールとは異なり、大きなエリアを開口して形成され、さらに上層のボンディングパッド用配線パターン部６ｂも同様に形成される。層間絶縁膜をそれぞれ平坦化せず多層配線を行う場合には、基本的にこれは特に問題とはならない。しかしながら、各層間絶縁膜を平坦化した場合においては、第１のヴィアホール７ａのエッチングにおいては、特に問題は生じないが、第２のヴィアホール７ｂの形成時には問題が生じる。
【０００８】
これは、ボンディングパッド用配線パターン部６のみ第１のヴィアホールの埋め込みが完全に出来ていないため、広い開口部の上の層間絶縁膜５の厚みは厚くなる。図１４に示すように、通常のヴィアホールサイズ上の第２の配線層２を覆う層間絶縁膜５の膜厚ａはボンディングパッド用配線パターン部６ａの上の層間絶縁膜５の膜厚ｂより薄くなる。このため、第２のヴィアホール７ｂを形成する際に、エッチング深さが異なる部分が生じてしまう。この様な場合、通常のサイズのヴィアホール７ｂは、ボンディングパッド用配線パターン部６ｂよりホール深さが浅いために、前述したように、膜厚ａの部分では、深い部分のエッチングを終了するまでにかなりオーバーエッチングがかかってしまう。オーバーエッチング量が多くなると、ホールは広がってしまうため配線の設計ルールを圧迫してしまうとともに、異物が発生する等の問題が生ずる。
【０００９】
【発明が解決しようとする課題】
この発明は、このような状況を鑑みてなされたものにして、平坦化した半導体装置の多層配線部を形成する際に生ずるヴィアホールエッチング時のオーバーエッチングの問題を解決することを目的とするものである。
【００１０】
また、ボンディングパッド用の配線パターン部は、半導体チップをボンディングする部分であるので、この部分に凹凸がある場合には、ボンディング強度が落ちてしまう問題がある。このため、この発明では、ボンディングパッド用配線パターン部の表面の平坦性を保つことを第２の目的とする。
【００１１】
【課題を解決するための手段】
この発明は、ｎ（ｎは３以上の整数）層の多層配線構造を有する半導体装置において、各配線層上の層間絶縁膜が化学的機械研磨によりチップ内段差を０．３μｍ以下になるように平坦化されており、各配線層の接続孔は、各々の層間絶縁層におけるそれぞれの最小接続孔サイズの２倍以下のサイズあるいは最小接続孔サイズの２倍以下のサイズの短辺を持つ長方形状により開孔され、上記接続孔が配線層と異なる工程により金属等の導電性の材料により埋め込まれているとともに、半導体チップがその入出力のために有するボンディングパッド用配線パターン部は、前記最上層の絶縁層に設けられた金属配線層のみにこの金属配線層とともに形成されていることを特徴とする。
【００１２】
前記ボンディングパッド用配線パターン部は接続孔の存在しない領域に配置する。
【００１３】
上記のように構成することで、構造がシンプルになるとともに、ボンディングパッド用配線パターン部の平坦性がさらに良好にできることから信頼性が向上する。
【００１５】
接続孔のサイズを上記サイズにすることで、接続孔へ導電性材料を埋め込むことができる。また、接続孔を配線層と異なる工程により埋め込むことで、その上に設けられる配線層の表面は平坦にすることができ、ボンディング強度が低下することが防止できる。
【００１７】
層間絶縁層の平坦性を０．３μｍ以下にすることで、例えば０．５μｍライン＆スペースのような微細配線をパターニングする場合にも確実にリソグラフィが行える。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。
図１はこの発明の第１の参考例を示す平面図、図２は図１のＡ−Ａ'線断面図である。尚、この実施の形態では、３層配線の構造について説明する。
【００１９】
トランジスタ等が形成され、絶縁膜で覆われたシリコン基板１上に第１層目の配線メタルを堆積し、パターニングすることにより第１層目のメタル配線層２が形成される。この第１層目のメタル配線層２には、ボンディングパッド用配線パターン部６ａが設けられている。この第１層目のメタル配線層２上に、このメタル配線層２を覆って層間絶縁膜３を堆積し、平坦化する。ここで、第１層目のメタル配線層２の平坦性は問わない。
【００２０】
上記層間絶縁膜３の平坦化は、リソグラフィーからの要求によりチップ内段差が０．３μｍ以下となるまでＣＭＰ等により行う。この平坦度の要求は、例えば、０．５μｍライン＆スペースのような微細配線をパターニングする場合、リソグラフィーの焦点深度は１．５μｍ程度になってしまうこと、さらに装置上の位置精度が現状のステッパーでは０．７５μｍ程度必要であることから配線部の段差をトータルで０．７５μｍ程度以下にしなければならない、という前提から来ている。
【００２１】
また、３層配線の場合で２回の平坦化を行う場合で最大段差を容認できる条件であるが、各層の平坦度は少なくとも０．３２５μｍ以下、望ましくは０．３０μｍ以下にする必要がある。
【００２２】
次に、リソグラフィーにより層間絶縁膜３にヴィアホール７ａのレジストのパターニングを行う。この際、ボンディングパッド用配線パターン部６は、図１及び図２に示すように、ヴィアホール７ａがアレイ状に複数個並ぶように、レジストをパターニングし、その後ドライエッチングにより層間絶縁膜３のエッチングを行って、ヴィアホール７ａを形成する。そして、タングステン（Ｗ）をＣＶＤ等により堆積した後、エッチバックによりタングステンをホール内にのみ残すブランケットタングステン法等の埋め込みメタルプロセスによって、ヴィアホール７ａをメタル（タングステン）９により充填すると共に、層間絶縁膜３上に第２層目のメタル配線層４を形成する。
【００２３】
尚、１層目のホール埋め込みに関しては、例えば、アルミニウム（Ａｌ）系材料のリフローや高温スパッタにより１工程でホールの埋め込みとメタル配線層を形成するような工程のみの埋め込みプロセスを用いてもかまわない。
【００２４】
ここでは、ボンディングパッド用配線パターン部６にヴィアホールがアレイ状に複数個並ぶようにして、第１層目のメタル配線層２と第２層目のメタル配線層４とが平面状に接触する部分をなくするようにすることが重要な点である。そして、第１層目のボンディングパッド用配線パターン部６ａと第２層目のボンディングパッド用配線パターン部６ｂはヴィアホール７ａに埋め込まれたメタル９により接続されている。
【００２５】
次に、以上の工程を繰り返して第２層目のメタル配線層４を覆うように層間絶縁膜５を設け、この層間絶縁膜５にヴィアホール７ｂを形成する。図１及び図２に示す第１の実施の形態では、第２ヴィアホール７ｂのホールの位置のヴィアホールとボンディングパッド用配線パッド部６のヴィアホールの深さａ、ｂが平坦化により最大でも０．６μｍ以下となるように構成されている。このためヴィアホールエッチング後のホール径はリソグラフィーの仕上がり径に対し、０．０５μｍ以下に仕上がる。詳細にはａ、ｂの深さの違いは下地メタルのパターンによっても依存するが０．６μｍ以下に抑えられていれば、ホールの仕上がり径の広がり（ＣＤロス）という従来の問題は発生しない。
【００２６】
これに対し、図１４に示す従来例では、ａに対するｂの深さは、例えばメタル配線層４の厚みが０．６μｍ、層間絶縁膜５のメタル配線層４上の膜厚が１．０μｍの場合には、中心値で２．０μｍ、最大値では２．６μｍにもなり、リソグラフィーの仕上がり径に対するエッチング後のＣＤロスは、２〜３倍にもなってしまい、配線部分の設計を行う際のデザインルールを緩くしなければならないという不具合が生ずる。
【００２７】
この第１の参考例と図１４に示す従来例により、ヴィアホールのＣＤロスを測定した結果を表１に示す。
【００２８】
【表１】

【００２９】
配線が３層配線の場合には、ここでのヴィアホール７ｂは、タングステン（Ｗ）ＣＶＤ等によりヴィアホールを埋め込み、エッチバックによりタングステンをホール内にのみ残すブランケットタングステン法を行う等の埋め込みメタルプロセスにてヴィアホールをメタルにより充填する方が望ましい。これは、例えば、アルミニウム（Ａｌ）系の材料のリフローや高温スパッタにより１工程で埋め込みとメタル配線層を形成するような工程で行うと、ホールにメタルを供給する必要からホール上部の３層目のメタル配線層８上に図３に示すような凹部が出来てしまう問題があるためである。ボンディングパッド用配線パターン部６ｃは、半導体チップをフレームにボンディングワイヤーにより接続する部分であるので、この部分に凹凸がある場合は、ボンディング強度が落ちてしまうため平坦であることが望ましい。図４に示すように、埋め込みメタルプロセスによりヴィアホール７ｂをメタルにより充填する場合には、エッチバックやＣＭＰにより平坦化が可能であり、その上に設けられる３層目のメタル配線層８の表面は平坦にすることができる。
【００３０】
さらに、埋め込みメタルを用いる場合、ヴィアホールのサイズは、どこでも同じ大きさであるのがベストであるが、チップ内全体にわたって各配線層間の回路ブロック内や回路ブロック間の接続用配線部に用いる最小ヴィアホールサイズの２倍以下のサイズあるいは最小サイズの２倍以下のサイズの短辺を持つ長方形状により開孔されてもヴィアホールへの埋め込みメタルの充填は可能であることが実験により確認されている。
【００３１】
また、埋め込みメタルプロセスにおけるエッチバックは、ドライエッチングによるものでも良好な結果を与えるが、ＣＭＰプロセスによるものの方が、３層目の配線メタルを堆積する時点での平坦性は上がる。
【００３２】
また、この発明のように最小サイズの２倍以下あるいは最小サイズの２倍以下のサイズを持つ短辺を持つ長方形状のホールをタングステン（Ｗ）等により埋め込む場合には、必ずしもメタル突出し量が一定にならないが、埋め込みメタルプロセスに付加して配線を高温スパッタ等のフロー性のある堆積方法で形成すると、この部分の平坦性はさらに向上し、例えば１μｍのホールにおける埋め込みメタルの突出し量が±０．３μｍ程度であってもほぼ完全に平坦化され、ボンディング強度を低下させないことを確認している。
【００３３】
以上のプロセスの後に、３層目のメタル配線層８を形成する。このようにして、第１のメタル配線層２と第２のメタル配線層４及び第２のメタル配線層４と第３層のメタル配線層８間の接続は全て埋め込みメタル９を用いて埋め込み可能なヴィアホール７ａ、７ｂを介して行われる。
【００３４】
そして、第３のメタル配線層８の上にパッシベーション膜を堆積し、ボンディングパッド用配線パターン部６を通常通り大きく開口することにより、この半導体装置が得られる。
【００３５】
図２に示すように、この第１の参考例では、第１のメタル配線層２に設けられたボンディングパッド用配線パターン部６ａと第２のメタル配線層４に設けられたボンディングパッド用配線パターン部６ｂの間を複数個のヴィアホール７ａで接続することにより、第２のメタル配線層４上のヴィアホール７ｂの深さが一定にされる。この構成にすることにより、全てのホールでのオーバーエッチング量も一定にすることができ、上述したような従来のエッチング時の問題は回避できる。
【００３６】
この発明の第２の参考例は、上記第１の参考例におけるヴィアホールのパターンエッチングの検査用開口部を付加することにより、簡単にホールエッチング後の検査を行うことができるようにしたものである。
【００３７】
第１の参考例に示す基本的な構成は、第１層目のメタル配線層２と第２層目のメタル配線層４の接続は、すべて埋め込みメタル９を用いて埋め込み可能なヴィアホール７ａを介して行っている。つまり、図２に示すように、第１層目のメタル配線層２に設けられたボンディングパッド部６ａと第２層目のメタル配線層４に設けられたボンディングパッド部６ｂの間を複数個のヴィアホール７ａで接続することにより、第２層目のメタル配線４上のヴィアホール７ｂの深さとボンディングパッド用配線パターンの開口部を一定にすることができ、エッチング時のホール径が広がってしまう問題を回避している。
【００３８】
しかし、この構成では、ヴィアホールの開口率が極端に少なくなり、開口率が従来の１０％程度になる場合がある。このため、エッチング時に光学的な終点検出がうまく作動せず、計算により時間を固定してエッチングを行う必要がある。エッチング処理は、光学的な終点検出時間にオーバーエッチング時間をたした時間をエッチング時間として決めるのが一般的であり、簡便な方法である。しかし、第１の実施の形態に示す基本的な構成を用いる場合には、時間管理のみで行うために、条件決定に時間がかかる。
【００３９】
エッチングの条件出しは、製品ごとに行う必要があるため製品試作時間を短くするためには、以下に示す第２の参考例のような検査パターン用開口部を配置することが有利である。また第２の参考例の構成は量産時のインライン検査も簡便な方法で行うことが可能になるという効果もある。
【００４０】
図５に示すこの発明の第２の参考例は、電気的接続の用に供しないヴィアホールエッチングの検査用開口部１２、１３の直下に配線メタル２、４が配置されており、金属顕微鏡を用いてホールが確実に開口しているか検査するパターンを提供するものである。エッチングでこの検査用開口部１２、１３の部分が開口していない場合には、この部分は光の干渉により色が付いて見える。
【００４１】
図５を参照してこのだ１２の参考例につき説明する。まず、シリコン基板１にトランジスタが形成されるとともに、フィールド酸化膜１１上にゲート配線１４等が配置され、このシリコン基板１上が絶縁膜１６で被覆された。このシリコン基板１上に第１層目の配線メタルを堆積し、パターニングすることにより第１層目のメタル配線層２が形成される。ここで、絶縁膜１６は、平坦化されていてもされていなくてもよい。第１層目の配線メタル層２には、ボンディングパッド用配線パターン部６ａが設けられている。この上に層間絶縁膜３を堆積し、層間絶縁膜３をＣＭＰにより平坦化する。
【００４２】
続いて、第１のヴィアホール７ａを形成するために、レジストをパターニングする。このとき、半導体チップ内またはダイシングライン部に少なくとも１ヵ所以上のヴィアエッチングの検査用開口部１２のパターンを設ける。また、ボンディングパッド用配線パターン部６は、前述した第１の実施の形態と同じく、ヴィアホール７ａがアレイ状に複数個並ぶように、レジストをパターニングする。その後ドライエッチングにより層間絶縁膜３のエッチングを行って、ヴィアホール７ａ及びヴィアエッチングの検査用開口部１２を設ける。
【００４３】
ところで、ＣＭＰを層間絶縁膜３上にのみ用いる場合、すなわち、ゲート上の平坦化を行わない場合には、下地メタル配線層２のシリコン基板１からの標高が様々であるため、第１のヴィアホール７ａでは、下地の各パターンの段差により深さが異なってしまう。そこで、この実施の形態では、ヴィアエッチングの検査方法をより確実なものとするために、一番深いホール７ａと検査用開口部１２の深さを同じにするために、ヴィアエッチングの検査用開口部１２の直下に設けられるメタル配線層２の基板１からの標高はすべての配線パターンのうち最底部に位置するようにしている。
【００４４】
この第２の参考例に用いた検査用開口部１２は、金属顕微鏡を用いて検査を行う場合は、倍率を上げることによって１μｍ角以上の開口部であれば検査可能である。しかし、実用上は５０〜１５０倍の拡大率を用いるため、望ましくは１０μｍ角以上の開口部が望ましい。メタル配線層２上にエッチング時間が不足して絶縁膜３が残る場合には、この検査用開口部１２は残膜厚さにもよるが褐色に見える。
【００４５】
層間絶縁膜３のエッチングを行い、検査用開口部１２を検査することにより、ヴィアホール７ａが確実に開口されたことを確認する。そして、タングステン（Ｗ）をＣＶＤ等により堆積した後、エッチバックによりタングステンをホール内にのみ残すブランケットタングステン法等の埋め込みメタルプロセスによって、ヴィアホール７ａをメタル（タングステン）９により充填するとともに、第２層目のメタル配線層４を層間絶縁膜３上に形成する。
【００４６】
次に、以上の工程を繰り返して第２層目のメタル配線層４を覆うように層間絶縁膜５を設け、この層間絶縁膜５にヴィアホール７ｂ及び検査用開口部１３を形成する。このとき、ヴィアエッチングの検査用開口部１３は下層の同様の検査用開口部１２と異なる位置、即ち、検査用開口部１２と積層されない位置に形成される。
【００４７】
この第２の参考例に用いた検査用開口部１２、１３は８０×８０μｍのものを採用した。配線メタル上にエッチング時間が不足して絶縁膜が残る場合には、この検査用開口部１２または１３は褐色に見える。
【００４８】
このような構成にすることで、エッチングに問題があって絶縁膜が残ってしまってもインライン検査でふるい分けが可能になるためエッチング条件出しが短時間で行えるようになった。このような開口部は、パターン内でもダイシング部に配置されていても効果は変わらなかった。
【００４９】
また、第１、第２エッチングパターンを異なる位置に配置することにより、第１の実施の形態に示すような第２のヴィアホールにおけるエッチングの問題も回避できた。
【００５０】
図６に示す構成は、光学式膜厚計を用いてエッチング前後の膜厚をモニターするための開口部を設けたものである。すなわち、メタル配線層２上に検査用開口部１２ａを設けると共に、下部にメタル配線パターンを配置しない検査用開口部を１２ｂ設けたものである。このパターンを用いる場合には、上述したエッチング状態の検査工程を２回行うことが必要になるが、エッチング量を確実にモニタリングできる。
【００５１】
この場合の検査用開口部１２ｂのサイズは、直下にメタル配線層２がある検査用開口部１２ａと同じサイズで８０×８０μｍものを採用し、配置した。膜厚の測定は光学式測定器を用いてこのような測定を行う場合サイズは、５μｍ角以上であればよいが、やはり１０μｍ角以上の開口部が望ましい。
【００５２】
このような構成とするとエッチング時の問題があった際、どの程度の追加エッチングが必要か正確につかめるため上記した図５に示す参考例に示すような効果に付加して、精度が向上しさらに高歩留まりが達成できる。
【００５３】
また、このような構成にすることでエッチング条件出しの際のモニタリングも行えるため、検査ができず、オーバーエッチング時間を延ばして安全を見ていた第１の実施の形態に示す構成のものよりエッチング時間を約１５％短縮でき、スループットの向上にもつながった。
【００５４】
図７及び図８は、ヴィアホールの検査用開口部１２を基板１からの標高がすべてのパターンのうち最高部に位置する配線パターン２により囲まれてなる一番深いところに設けたものである。このパターンの周辺パターンの線幅を５μｍとしたものは、周辺部にパターンのないものに比較して、ＣＭＰ後の膜厚を評価した結果０．０５〜０．１ｎｍ厚くなることがわかった。
【００５５】
この厚さは、エッチング時間にして１〜２秒にあたるためできれば、このようなパターンを採用すべきである。ただし、このようにすると、面積が大きくなるためチップのパターン内に配置する場合には不利である。
【００５６】
また、ＣＭＰはグローバルな平坦化が可能であるがパターンの依存のためパターンによってわずかな標高差は残る。図７及び図８に示す構成は、確実に一番深いパターンを提供するものである。このように構成することで、深い開口部が形成されるため検査の確実性が向上する。
【００５７】
図９及び図１０はこの発明の第１の実施の形態を示し、図９は平面図、図１０は図９のＡ−Ａ'線断面図である。この第１の実施の形態は、半導体チップがその入出力のために有するボンディングパッド用配線パターン部６を、多層メタル配線層の最上部にのみ形成した半導体装置である。
【００５８】
この第１の実施の形態を３層配線の例で説明する。まず、トランジスタが形成され、絶縁膜で被覆されたシリコン基板１上に第１層目の配線メタルを堆積し、パターニングすることにより第１層目のメタル配線層２が形成される。ここの絶縁膜は、平坦化されていてもされていなくてもよい。第１層目の配線パターンには、パッド部は形成されていない。即ち、この第１層目のメタル配線層２にはボンディングパッド用配線パターン部は設けていない。この上に層間絶縁膜３を堆積し、層間絶縁膜３をＣＭＰにより平坦化する。
【００５９】
この後、層間絶縁膜３にヴィアホール７ａを形成し、第２メタル配線層４を堆積して、パターニングする。この第２メタル配線層４にも、ボンディングパッド用配線パターン部６は形成されていない。この後、第２の層間絶縁膜５を堆積して平坦化し、第２のヴィアホール７ｂを開口する。この上に第３層目のメタル配線層８を堆積し、パターニングする。この第３層目のメタル配線層８にのみボンディングパッド用配線パターン部６が形成されている。
【００６０】
上記のように、この第１実施の形態の構成では、第１の参考例に示したような構成は不必要となる。この場合、下部のメタル配線層はヴィアホール７ａ（７ｂ）により３層目の配線まで接続し、３層目でボンディングパッド用配線パターン部６と接続するように構成されている。
【００６１】
ただし、この場合にはチップ内どの場所においてもヴィアホール７ａ（７ｂ）により、３層目の配線まで接続することは３層目の配線を過密化させてしまうため、ボンディングパッド用配線パターン部近傍でヴィアホールを用いて上層に接続する必要がある。そのため、第１の参考例の構成に比較してボンディングパッド用配線パターン部６の近傍に配線が配置できずチップサイズをわずかに増大させてしまう欠点があるが、構造がシンプルであることとボンディングパッド用配線パターン部の平坦性がさらに良好にできることから信頼性は向上する。
【００６２】
図１１及び図１２はこの発明の第３の参考例を示し、図１１は平面図、図１２は図１１のＢ−Ｂ'線断面図である。第（ｎ−１）層よりシリコン基板１側のメタル配線層は、ボンディングパッド用配線パターン部を設けない構成になっており、図９及び図１０示す第３の実施の形態に記載したボンディングパッド用配線パターン部６が、多層メタル配線層の最上部にのみ形成される半導体装置の構造と同じ構成になっている。
【００６３】
この参考例を３層配線の例で説明する。まず、トランジスタが形成され、絶縁膜で被覆されたシリコン基板１上に第１層目の配線メタルを堆積し、パターニングすることにより第１層目のメタル配線層２が形成される。ここで絶縁膜１６は、平坦化されていてもされていなくてもよい。第１層目の配線パターンには、ボンディングパッド用配線パターン部は形成されていない。この上に層間絶縁膜３を堆積し、層間絶縁膜３をＣＭＰにより平坦化する。
【００６４】
この後、層間絶縁膜３にヴィアホール７ａを形成し、第２メタル配線層４を堆積して、パターニングする。この第２メタル配線層４には、ボンディングパッド用配線パターン部６ａを形成する。従って、第１メタル配線層２において、ボンディングパッド用配線パターン部へ接続が必要な配線は、ヴィアホール７ａに埋め込まれたメタル９を介して第２メタル配線層４のボンディングパッド用配線パターン部６ａと接続される。この後、第２の層間絶縁膜５を堆積して平坦化し、第２のヴィアホール７ｂを開口する。このときボンディングパッド用配線パターン部は、通常の方法通り、ボンディングパッド用配線パターン部は大きく開口してある。この際、ヴィアホール７ｂの深さとパッド部の開口部は、同じ深さａであるため、前述したようなホールエッチングに関する問題は考慮しなくともよい。この上に第３層目のメタル配線層８を堆積し、パターニングする。ここでのボンディングパッド用配線パターン部６ｂは第３層目のメタル配線層８のみに使用される。
【００６５】
さらに、この上にパッシベーション膜１０を堆積し、ボンディングパッド用配線パターン部のみをエッチングにより開口部１５を形成する。ここでは、平坦化はしないため、パッシベーション膜１０は、コンフォーマルに形成されており、ボンディングパッド用配線パターン部のエッチングは何ら問題なく行える。
【００６６】
【発明の効果】
以上説明したように、発明は、半導体チップがその入出力のために有するボンディングパッド用配線パターン部は、多層配線層の最上部にのみ形成することで、構造がシンプルになるとともに、ボンディングパッド用配線パターン部の平坦性がさらに良好にできることから信頼性が向上する。
【図面の簡単な説明】
【図１】この発明の第１の参考例を示す平面図である。
【図２】図１のＡ−Ａ'線断面図である。
【図３】ヴィアホールを介して配線層を接続した状態を示す断面図である。
【図４】ヴィアホールを介して配線層を接続した状態を示す断面図である。
【図５】この発明の第２の参考例を示す断面図である。
【図６】この発明の第２の参考例を示す断面図である。
【図７】この発明の第２の参考例を示す断面図である。
【図８】この発明の第２の参考例を示す平面図である。
【図９】この発明の第１の実施の形態を示す平面図である。
【図１０】図９のＡ−Ａ'線断面図である。
【図１１】この発明の第３の参考例を示す平面図である。
【図１２】図１１のＢ−Ｂ'線断面図である。
【図１３】従来の配線構造を示す平面図である。
【図１４】図１３のＡ−Ａ'線断面図である。
【符号の説明】
１シリコン基板
２第１のメタル配線層
３層間絶縁膜
４第２のメタル配線層
５層間絶縁膜
６ボンディングパッド用配線パターン部
７ａ、７ｂヴィアホール
８第３のメタル配線層
９埋込みメタル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a multilayer wiring structure, and more particularly to a semiconductor device in which an interlayer insulating layer is planarized.
[0002]
[Prior art]
As the performance and integration of semiconductor integrated circuits (LSIs) have increased, the wiring pitch has been reduced, and at the same time, the number of wiring layers has been increasing. Due to the increase in the number of wiring layers, irregularities are generated in the interlayer insulating film.
[0003]
On the other hand, a high NA stepper is employed to cope with the finer wiring pitch. Since this high NA stepper has a shallow depth of focus, a high flatness is required for the substrate when forming a pattern. As described above, unevenness occurs in the interlayer insulating film due to the multi-layered wiring layer, and thus planarization is performed by various methods. In recent years, there are increasing examples of planarization using a CMP (Chemical Mechanical Polishing) technique.
[0004]
However, especially in the case of a multilayer wiring structure of three or more layers on a substrate flattened by CMP, when a via hole etching is performed, a portion that opens a wide space such as a bonding pad portion is mixed. It was found that the following problems occur.
[0005]
13 and 14 show a conventional wiring structure. 13 is a plan view, and FIG. 14 is a cross-sectional view taken along line AA ′ of FIG. As shown in this figure, a first wiring layer 2 is formed on a silicon substrate 1 on which transistors and the like are formed, and an interlayer insulating film 3 such as BPSG is formed so as to cover the first wiring layer 2. After being formed and planarized by CMP or the like, a via hole (connection hole) 7a is formed by via hole etching. The via hole 7a is a connection hole of the minimum size, and is used for a wiring portion for electrical connection in the circuit block in the LSI chip and between the circuit blocks. Then, a second wiring layer 4 is formed on the interlayer insulating film 3, a second interlayer insulating film 5 is formed so as to cover the second wiring layer 4, and planarized by CMP or the like. Is done.
[0006]
Via holes 7b are formed in the interlayer insulating film 5 by via hole etching. In the wiring portion of the semiconductor device, a wide wiring pattern portion 6 (6a, 6b) for a bonding pad is usually provided for each wiring layer, and the insulating films 3 and 5 thereon are opened largely. ing.
[0007]
That is, when forming the above-described via hole 7a, as shown in FIG. 14, the bonding pad wiring pattern portion 6a is formed by opening a large area unlike the other via holes, and is further bonded to the upper layer. The pad wiring pattern portion 6b is formed in the same manner. Basically, this is not a problem when multilayer wiring is performed without flattening the interlayer insulating films. However, when each interlayer insulating film is flattened, there is no particular problem in the etching of the first via hole 7a, but there is a problem when the second via hole 7b is formed.
[0008]
This is because only the bonding pad wiring pattern portion 6 is not completely filled with the first via hole, so that the thickness of the interlayer insulating film 5 over the wide opening is increased. As shown in FIG. 14, the film thickness a of the interlayer insulating film 5 covering the second wiring layer 2 on the normal via hole size is larger than the film thickness b of the interlayer insulating film 5 on the bonding pad wiring pattern portion 6a. getting thin. For this reason, when forming the 2nd via hole 7b, the part from which an etching depth differs will arise. In such a case, the via hole 7b having a normal size has a shallower hole depth than the bonding pad wiring pattern portion 6b. Therefore, as described above, in the portion having the film thickness a, the etching of the deep portion is completed. Will be overetched. When the amount of over-etching increases, the holes expand, so that the wiring design rules are pressed and foreign matter is generated.
[0009]
[Problems to be solved by the invention]
The present invention has been made in view of such circumstances, and an object of the present invention is to solve the problem of over-etching at the time of via-hole etching that occurs when a multilayer wiring portion of a planarized semiconductor device is formed. It is.
[0010]
Further, since the wiring pattern portion for the bonding pad is a portion where the semiconductor chip is bonded, there is a problem that the bonding strength is lowered if there is unevenness in this portion. Therefore, the second object of the present invention is to maintain the flatness of the surface of the bonding pad wiring pattern portion.
[0011]
[Means for Solving the Problems]
This invention In a semiconductor device having a multilayer wiring structure of n (n is an integer of 3 or more) layers, the interlayer insulating film on each wiring layer is planarized by chemical mechanical polishing so that the step in the chip is 0.3 μm or less. The connection hole of each wiring layer is opened by a rectangular shape having a short side whose size is not more than twice the minimum connection hole size in each interlayer insulating layer or less than twice the minimum connection hole size. The connection hole is embedded with a conductive material such as a metal by a process different from the wiring layer, The bonding pad wiring pattern portion that the semiconductor chip has for its input / output is formed together with the metal wiring layer only in the metal wiring layer provided in the uppermost insulating layer.
[0012]
The bonding pad wiring pattern portion is disposed in a region where no connection hole exists.
[0013]
By configuring as described above, the structure is simplified, and the flatness of the bonding pad wiring pattern portion can be further improved, so that the reliability is improved.
[0015]
By setting the size of the connection hole to the above size, the conductive material can be embedded in the connection hole. Further, by embedding the connection hole by a process different from that of the wiring layer, the surface of the wiring layer provided thereon can be flattened, and the bonding strength can be prevented from being lowered.
[0017]
By setting the flatness of the interlayer insulating layer to 0.3 μm or less, lithography can be performed reliably even when fine wiring such as a 0.5 μm line and space is patterned.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a plan view showing a first reference example of the present invention, and FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. In this embodiment, the structure of the three-layer wiring will be described.
[0019]
A first-layer metal wiring layer 2 is formed by depositing and patterning a first-layer wiring metal on a silicon substrate 1 on which transistors and the like are formed and covered with an insulating film. The first metal wiring layer 2 is provided with a bonding pad wiring pattern portion 6a. An interlayer insulating film 3 is deposited on the first metal wiring layer 2 so as to cover the metal wiring layer 2 and planarized. Here, the flatness of the first metal wiring layer 2 is not limited.
[0020]
The planarization of the interlayer insulating film 3 is performed by CMP or the like until a step in the chip becomes 0.3 μm or less in accordance with a request from lithography. The flatness requirement is that, for example, when patterning a fine wiring such as a 0.5 μm line & space, the depth of focus of lithography is about 1.5 μm, and the positional accuracy on the apparatus is the current stepper. However, since about 0.75 μm is necessary, it is based on the premise that the total steps of the wiring portion must be about 0.75 μm or less.
[0021]
Further, in the case of three-layer wiring, the maximum level difference is acceptable when planarization is performed twice, but the flatness of each layer needs to be at least 0.325 μm or less, preferably 0.30 μm or less.
[0022]
Next, a resist for the via hole 7a is patterned on the interlayer insulating film 3 by lithography. At this time, as shown in FIGS. 1 and 2, the bonding pad wiring pattern portion 6 patterns the resist so that a plurality of via holes 7a are arranged in an array, and then etches the interlayer insulating film 3 by dry etching. To form a via hole 7a. Then, after depositing tungsten (W) by CVD or the like, via hole 7a is filled with metal (tungsten) 9 by an embedded metal process such as a blanket tungsten method in which tungsten is left only in the hole by etch back, and interlayer insulation is performed. A second metal wiring layer 4 is formed on the film 3.
[0023]
As for the hole filling of the first layer, for example, a filling process of filling only holes and forming a metal wiring layer in one step by reflow of aluminum (Al) -based material or high-temperature sputtering may be used. Absent.
[0024]
Here, a plurality of via holes are arranged in an array in the bonding pad wiring pattern portion 6 so that the first metal wiring layer 2 and the second metal wiring layer 4 are in planar contact. It is important to eliminate the part. The first-layer bonding pad wiring pattern portion 6a and the second-layer bonding pad wiring pattern portion 6b are connected by a metal 9 embedded in the via hole 7a.
[0025]
Next, the above process is repeated to provide an interlayer insulating film 5 so as to cover the second metal wiring layer 4, and a via hole 7 b is formed in the interlayer insulating film 5. In the first embodiment shown in FIGS. 1 and 2, the depths a and b of the via hole at the position of the second via hole 7b and the via hole for the bonding pad wiring pad 6 are at most maximized by flattening. It is comprised so that it may become 0.6 micrometer or less. Therefore, the hole diameter after via hole etching is 0.05 μm or less with respect to the finished diameter of lithography. Specifically, the difference between the depths of a and b depends on the pattern of the underlying metal, but if it is suppressed to 0.6 μm or less, the conventional problem of widening of the finished diameter of the hole (CD loss) does not occur.
[0026]
On the other hand, in the conventional example shown in FIG. 14, the depth of b with respect to a is, for example, that the thickness of the metal wiring layer 4 is 0.6 μm and the film thickness of the interlayer insulating film 5 on the metal wiring layer 4 is 1.0 μm. In some cases, the center value is 2.0 μm, and the maximum value is 2.6 μm, and the CD loss after etching with respect to the finished diameter of lithography is two to three times. The design rule must be relaxed.
[0027]
Table 1 shows the results of measuring the CD loss of via holes using the first reference example and the conventional example shown in FIG.
[0028]
[Table 1]

[0029]
When the wiring is a three-layer wiring, the via hole 7b here is a buried metal process such as a blanket tungsten method in which a via hole is buried by tungsten (W) CVD or the like and tungsten is left only in the hole by etch back. It is preferable to fill the via hole with metal. For example, if this process is performed in a process of filling and forming a metal wiring layer in one process by reflow of aluminum (Al) -based material or high-temperature sputtering, the third layer above the hole needs to be supplied. This is because a recess as shown in FIG. 3 is formed on the metal wiring layer 8. Since the bonding pad wiring pattern portion 6c is a portion where the semiconductor chip is connected to the frame by a bonding wire, it is desirable that the bonding pad wiring pattern portion 6c be flat if there is unevenness in this portion. As shown in FIG. 4, when the via hole 7b is filled with metal by a buried metal process, it can be flattened by etch back or CMP, and the surface of the third metal wiring layer 8 provided on the via hole 7b. Can be flat.
[0030]
In addition, when using buried metal, it is best that the size of the via hole be the same size everywhere, but the minimum used for the wiring portion for connection between circuit layers and between circuit blocks throughout the entire chip. Experiments have confirmed that filling a via hole with a buried metal is possible even if it is opened with a rectangular shape with a short side that is less than twice the size of the via hole or less than twice the minimum size. Yes.
[0031]
Further, the etch back in the buried metal process gives a good result even by dry etching, but the flatness at the time of depositing the third-layer wiring metal is improved by the CMP process.
[0032]
Further, when a rectangular hole having a short side having a size not more than twice the minimum size or not more than twice the minimum size is filled with tungsten (W) or the like as in the present invention, the metal protrusion amount is not necessarily constant. However, if the wiring is formed by a flowable deposition method such as high-temperature sputtering in addition to the buried metal process, the flatness of this portion is further improved, and for example, the protruding amount of the buried metal in a 1 μm hole is ± 0. It is confirmed that even when the thickness is about 3 μm, the surface is almost completely flattened and does not decrease the bonding strength.
[0033]
After the above process, a third metal wiring layer 8 is formed. In this way, all the connections between the first metal wiring layer 2 and the second metal wiring layer 4 and between the second metal wiring layer 4 and the third metal wiring layer 8 can be embedded using the embedded metal 9. Via via

holes

7a and 7b.
[0034]
Then, a passivation film is deposited on the third metal wiring layer 8, and the bonding pad wiring pattern portion 6 is largely opened as usual to obtain this semiconductor device.
[0035]
As shown in FIG. 2, in the first reference example, a bonding pad wiring pattern 6 a provided in the first metal wiring layer 2 and a bonding pad wiring pattern provided in the second metal wiring layer 4. By connecting the parts 6b with a plurality of via holes 7a, the depth of the via holes 7b on the second metal wiring layer 4 is made constant. With this configuration, the amount of overetching in all holes can be made constant, and the above-described problems during conventional etching can be avoided.
[0036]
In the second reference example of the present invention, an inspection opening for via etching of the via hole in the first reference example is added so that the inspection after hole etching can be easily performed. is there.
[0037]
The basic configuration shown in the first reference example is that the first metal wiring layer 2 and the second metal wiring layer 4 are all connected to the via hole 7a that can be embedded using the embedded metal 9. Is going through. That is, as shown in FIG. 2, a plurality of bonding pad portions 6a provided in the first metal wiring layer 2 and a plurality of bonding pad portions 6b provided in the second metal wiring layer 4 are provided. By connecting via hole 7a, the depth of via hole 7b on second-layer metal wiring 4 and the opening of the bonding pad wiring pattern can be made constant, and the hole diameter during etching increases. The problem is avoided.
[0038]
However, with this configuration, the aperture ratio of the via hole is extremely reduced, and the aperture ratio may be about 10% of the conventional one. For this reason, optical end point detection does not work well during etching, and it is necessary to perform etching while fixing the time by calculation. The etching process is generally a simple method in which the time obtained by adding the overetching time to the optical end point detection time is determined as the etching time. However, when the basic configuration shown in the first embodiment is used, it takes time to determine conditions because it is performed only by time management.
[0039]
Since it is necessary to determine the etching conditions for each product, in order to shorten the product trial production time, it is advantageous to arrange inspection pattern openings as in the second reference example shown below. The configuration of the second reference example also has an effect that in-line inspection at the time of mass production can be performed by a simple method.
[0040]
In the second reference example of the present invention shown in FIG. 5, the

wiring metals

2 and 4 are arranged immediately below the

inspection openings

12 and 13 for via hole etching not used for electrical connection. It is used to provide a pattern for inspecting whether a hole is reliably opened. When the portions of the

inspection openings

12 and 13 are not opened by etching, the portions appear to be colored due to light interference.
[0041]
These 12 reference examples will be described with reference to FIG. First, a transistor was formed on the silicon substrate 1, a gate wiring 14 and the like were disposed on the field oxide film 11, and the silicon substrate 1 was covered with an insulating film 16. A first-layer metal wiring layer 2 is formed by depositing and patterning a first-layer wiring metal on the silicon substrate 1. Here, the insulating film 16 may or may not be planarized. The first wiring metal layer 2 is provided with a bonding pad wiring pattern portion 6a. An interlayer insulating film 3 is deposited thereon, and the interlayer insulating film 3 is planarized by CMP.
[0042]
Subsequently, the resist is patterned to form the first via hole 7a. At this time, at least one via etching inspection opening 12 pattern is provided in the semiconductor chip or in the dicing line portion. In addition, the bonding pad wiring pattern portion 6 is patterned with a resist so that a plurality of via holes 7a are arranged in an array as in the first embodiment. Thereafter, the interlayer insulating film 3 is etched by dry etching to provide a via hole 7a and an opening 12 for via etching inspection.
[0043]
By the way, when CMP is used only on the interlayer insulating film 3, that is, when flattening on the gate is not performed, since the altitude from the silicon substrate 1 of the underlying metal wiring layer 2 varies, the first via In the hole 7a, the depth varies depending on the level difference between the underlying patterns. Therefore, in this embodiment, in order to make the via etching inspection method more reliable, in order to make the deepest hole 7a and the inspection opening 12 have the same depth, the via etching inspection opening is used. The altitude from the substrate 1 of the metal wiring layer 2 provided immediately below the portion 12 is positioned at the bottom of all the wiring patterns.
[0044]
When the inspection opening 12 used in the second reference example is inspected using a metal microscope, it can be inspected as long as the opening is 1 μm square or more by increasing the magnification. However, practically, since an enlargement ratio of 50 to 150 times is used, an opening of 10 μm square or more is desirable. When the insulating film 3 remains because the etching time is insufficient on the metal wiring layer 2, the inspection opening 12 looks brown although it depends on the remaining film thickness.
[0045]
The interlayer insulating film 3 is etched and the inspection opening 12 is inspected to confirm that the via hole 7a has been reliably opened. Then, after depositing tungsten (W) by CVD or the like, the via hole 7a is filled with metal (tungsten) 9 by a buried metal process such as a blanket tungsten method that leaves tungsten only in the hole by etch back, and the second A first metal wiring layer 4 is formed on the interlayer insulating film 3.
[0046]
Next, the above process is repeated to provide an interlayer insulating film 5 so as to cover the second metal wiring layer 4, and via holes 7 b and inspection openings 13 are formed in the interlayer insulating film 5. At this time, the via etching inspection opening 13 is formed at a position different from the similar inspection opening 12 in the lower layer, that is, at a position not stacked with the inspection opening 12.
[0047]
The

inspection openings

12 and 13 used in the second reference example were 80 × 80 μm. When the etching time is insufficient on the wiring metal and the insulating film remains, the inspection opening 12 or 13 looks brown.
[0048]
With such a configuration, even if there is a problem in etching and an insulating film remains, screening can be performed in an in-line inspection so that the etching conditions can be set in a short time. Even if such an opening was arranged in the pattern or in the dicing part, the effect was not changed.
[0049]
Further, by arranging the first and second etching patterns at different positions, the problem of etching in the second via hole as shown in the first embodiment can be avoided.
[0050]
The configuration shown in FIG. 6 is provided with an opening for monitoring the film thickness before and after etching using an optical film thickness meter. That is, an inspection opening 12a is provided on the metal wiring layer 2, and an inspection opening 12b is provided below the metal wiring pattern. When this pattern is used, it is necessary to perform the etching state inspection process described above twice, but the etching amount can be reliably monitored.
[0051]
The size of the inspection opening 12b in this case is the same size as the inspection opening 12a with the metal wiring layer 2 directly below, and 80 × 80 μm in size is adopted and arranged. When the film thickness is measured using an optical measuring instrument, the size may be 5 μm square or more, but an opening of 10 μm square or more is also desirable.
[0052]
With such a configuration, when there is a problem during etching, in order to grasp exactly how much additional etching is necessary, in addition to the effect shown in the reference example shown in FIG. High yield can be achieved.
[0053]
In addition, since it is possible to monitor when the etching conditions are set by using such a configuration, the inspection cannot be performed, and etching is performed more than the configuration shown in the first embodiment in which the over-etching time is extended and safety is seen. The time was reduced by about 15%, which led to an improvement in throughput.
[0054]
7 and 8, the via hole inspection opening 12 is provided at the deepest point where the altitude from the substrate 1 is surrounded by the wiring pattern 2 positioned at the highest part of all the patterns. . When the line width of the peripheral pattern of this pattern was 5 μm, the film thickness after CMP was evaluated to be 0.05 to 0.1 nm thicker than that without the pattern in the peripheral portion.
[0055]
Since this thickness corresponds to an etching time of 1 to 2 seconds, such a pattern should be adopted if possible. However, if this is done, the area becomes large, which is disadvantageous when it is arranged in the chip pattern.
[0056]
Further, although CMP can perform global planarization, a slight difference in elevation remains depending on the pattern due to the pattern dependence. The configuration shown in FIGS. 7 and 8 reliably provides the deepest pattern. With this configuration, since a deep opening is formed, the reliability of the inspection is improved.
[0057]
9 and 10 show a first embodiment of the present invention, FIG. 9 is a plan view, and FIG. 10 is a cross-sectional view taken along line AA ′ of FIG. The first embodiment is a semiconductor device in which a bonding pad wiring pattern portion 6 that a semiconductor chip has for input / output is formed only on the uppermost portion of a multilayer metal wiring layer.
[0058]
The first embodiment will be described with an example of a three-layer wiring. First, a first-layer metal wiring layer 2 is formed by depositing and patterning a first-layer wiring metal on a silicon substrate 1 on which a transistor is formed and covered with an insulating film. The insulating film here may or may not be planarized. No pad portion is formed in the first layer wiring pattern. That is, the wiring pattern portion for bonding pads is not provided in the first metal wiring layer 2. An interlayer insulating film 3 is deposited thereon, and the interlayer insulating film 3 is planarized by CMP.
[0059]
Thereafter, a via hole 7a is formed in the interlayer insulating film 3, and a second metal wiring layer 4 is deposited and patterned. The bonding pad wiring pattern portion 6 is not formed in the second metal wiring layer 4 as well. Thereafter, a second interlayer insulating film 5 is deposited and flattened, and a second via hole 7b is opened. A third metal wiring layer 8 is deposited thereon and patterned. The bonding pad wiring pattern portion 6 is formed only in the third metal wiring layer 8.
[0060]
As described above, in the configuration of the first embodiment, the configuration as shown in the first reference example is unnecessary. In this case, the lower metal wiring layer is connected to the third layer wiring via the via hole 7a (7b) and connected to the bonding pad wiring pattern portion 6 in the third layer.
[0061]
In this case, however, the connection to the third layer wiring via the via hole 7a (7b) at any location in the chip causes the third layer wiring to become overcrowded, so the vicinity of the bonding pad wiring pattern portion. It is necessary to connect to the upper layer using via holes. Therefore, compared to the configuration of the first reference example, there is a disadvantage that wiring cannot be arranged near the bonding pad wiring pattern portion 6 and the chip size is slightly increased. Since the flatness of the pad wiring pattern portion can be further improved, the reliability is improved.
[0062]
11 and 12 show a third reference example of the present invention, FIG. 11 is a plan view, and FIG. 12 is a sectional view taken along line BB ′ of FIG. The metal wiring layer on the silicon substrate 1 side from the (n-1) th layer has a configuration in which no bonding pad wiring pattern portion is provided, and the bonding pad described in the third embodiment shown in FIGS. The wiring pattern portion 6 has the same configuration as that of the semiconductor device formed only on the uppermost portion of the multilayer metal wiring layer.
[0063]
This reference example will be described using an example of three-layer wiring. First, a first-layer metal wiring layer 2 is formed by depositing and patterning a first-layer wiring metal on a silicon substrate 1 on which a transistor is formed and covered with an insulating film. Here, the insulating film 16 may or may not be planarized. No bonding pad wiring pattern portion is formed in the first layer wiring pattern. An interlayer insulating film 3 is deposited thereon, and the interlayer insulating film 3 is planarized by CMP.
[0064]
Thereafter, a via hole 7a is formed in the interlayer insulating film 3, and a second metal wiring layer 4 is deposited and patterned. A bonding pad wiring pattern portion 6 a is formed on the second metal wiring layer 4. Accordingly, in the first metal wiring layer 2, the wiring that needs to be connected to the bonding pad wiring pattern portion is bonded to the bonding pad wiring pattern portion 6a of the second metal wiring layer 4 through the metal 9 embedded in the via hole 7a. Connected. Thereafter, a second interlayer insulating film 5 is deposited and flattened, and a second via hole 7b is opened. At this time, the bonding pad wiring pattern portion has a large opening as usual. At this time, since the depth of the via hole 7b and the opening of the pad portion are the same depth a, the above-described problems relating to hole etching need not be considered. A third metal wiring layer 8 is deposited thereon and patterned. The bonding pad wiring pattern portion 6b here is used only for the third metal wiring layer 8.
[0065]
Further, a passivation film 10 is deposited thereon, and an opening 15 is formed by etching only the bonding pad wiring pattern portion. Here, since the planarization is not performed, the passivation film 10 is formed conformally, and the bonding pad wiring pattern portion can be etched without any problem.
[0066]
【The invention's effect】
As described above, the present invention provides a bonding pad wiring pattern portion for input / output of the semiconductor chip only at the uppermost portion of the multilayer wiring layer, thereby simplifying the structure and for the bonding pad. Since the flatness of the wiring pattern portion can be further improved, the reliability is improved.
[Brief description of the drawings]
FIG. 1 is a plan view showing a first reference example of the present invention.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG.
FIG. 3 is a cross-sectional view showing a state in which wiring layers are connected through via holes.
FIG. 4 is a cross-sectional view showing a state in which wiring layers are connected through via holes.
FIG. 5 is a cross-sectional view showing a second reference example of the present invention.
FIG. 6 is a cross-sectional view showing a second reference example of the present invention.
FIG. 7 is a cross-sectional view showing a second reference example of the present invention.
FIG. 8 is a plan view showing a second reference example of the present invention.
FIG. 9 is a plan view showing the first embodiment of the present invention.
10 is a cross-sectional view taken along line AA ′ of FIG.
FIG. 11 is a plan view showing a third reference example of the present invention.
12 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 13 is a plan view showing a conventional wiring structure.
14 is a cross-sectional view taken along line AA ′ of FIG.
[Explanation of symbols]
1 Silicon substrate
2 First metal wiring layer
3 Interlayer insulation film
4 Second metal wiring layer
5 Interlayer insulation film
6 Bonding pad wiring pattern
7a, 7b Via hole
8 Third metal wiring layer
9 Embedded metal

Claims

In a semiconductor device having a multilayer wiring structure of n (n is an integer of 3 or more) layers, the interlayer insulating film on each wiring layer is planarized by chemical mechanical polishing so that the step in the chip is 0.3 μm or less. The connection hole of each wiring layer is opened by a rectangular shape having a short side whose size is not more than twice the minimum connection hole size of each interlayer insulating layer or less than twice the minimum connection hole size. In addition, the connection hole is embedded with a conductive material such as metal by a process different from that of the wiring layer, and the bonding pad wiring pattern portion that the semiconductor chip has for input / output thereof is formed in the uppermost insulating layer. A semiconductor device characterized by being formed together with the metal wiring layer only on the provided metal wiring layer.

The semiconductor device according to claim 1, wherein the bonding pad wiring pattern portion is arranged in a region where no connection hole exists.