JP3985358B2

JP3985358B2 - 半導体装置及びその製造方法

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Publication number: JP3985358B2
Application number: JP26038798A
Authority: JP
Inventors: 好文岡部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-09-14
Filing date: 1998-09-14
Publication date: 2007-10-03
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Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、つまり縦型ＭＯＳＦＥＴやＩＧＢＴの製造方法に関し、その単体又は電力用半導体素子を組み込んだＭＯＳＩＣに適用して好適である。
【０００２】
【従来の技術】
電力半導体素子として用いられる縦型ＭＯＳＦＥＴもしくはＩＧＢＴとして、コンケーブ型と呼ばれるものが特開平８−２３６７６６号公報に開示されている。
この従来公報に示される電力用半導体素子の断面構造を図７に示し、従来における電力用半導体素子の製造方法について説明する。
【０００３】
まず、ｎ⁺型シリコンからなる半導体基板１０１の主表面にｎ^-型のエピタキシャル層（以下、ｎ^-型エピ層という）１０２を成長させたのち、このｎ^-型エピ層１０２上に形成したマスク材を用いてディープベース層１０３を形成する。そして、マスク材を除去したのち、新たにシリコン窒化膜をマスクとしてＬＯＣＯＳ酸化を行い、コンケーブ（溝部）１０４を形成する。そして、ＬＯＣＯＳ酸化膜をマスクとしてｎ⁺型ソース領域１０５やｐ型ベース領域１０６を形成したのち、ＬＯＣＯＳ酸化膜を除去し、ゲート酸化工程にてゲート酸化膜１０７を形成したり、ゲート電極１０８のパターニングを行う等して図７に示した電力用半導体素子が完成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、ｎ⁺型ソース領域１０５及びｐ型ベース領域１０６を形成するマスク（上記ＬＯＣＯＳ酸化膜）と、ディープベース層１０３を形成するマスク（上記マスク材）とが別マスクとなっているため、アライメントずれにより図７に示されるようにｎ⁺型ソース領域１０５やｐ型ベース領域１０６の幅（紙面左右方向の間隔）が不均一になってしまう。
【０００５】
このため、ｐ型ベース領域１０６における抵抗値（ベース抵抗）が不均一になってしまい、ブレークダウン時にｎ⁺型ソース領域１０５とｐ型ベース領域１０６とｎ^-型エピ層１０２で構成される寄生トランジスタの耐圧の不均一、エネルギー吸収時の不均一、さらに動作時におけるしきい値電圧Ｖｔやオン抵抗の不均一を発生させてしまうという問題がある。
【０００６】
本発明は上記問題に鑑みて成され、アライメントずれによるベース領域の幅（ベース抵抗）の不均一性をなくすことを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至６に記載の発明においては、半導体層（２）側に第１の開口部（３２ａ）及び第２の開口部（３２ｂ）を有するマスク材を形成する工程（３２）と、第１の開口部（３２ａ）を第１のレジスト（３３）で覆ったのち、マスク材及び第１のレジストをマスクとして第２の開口部より第２導電型不純物をドーピングし、半導体層内に第２導電型のディープベース層（９）を形成する工程と、第１のレジストを除去したのち、マスク材をマスクとして、第１の開口部から露出した半導体層をＬＯＣＯＳ酸化することにより、該半導体層の表面に第１のＬＯＣＯＳ酸化膜（３７ａ）を形成する工程と、第１のＬＯＣＯＳ酸化膜をマスクとして第２導電型不純物をドーピングすることにより、半導体層の表層部に所定深さを有する第２導電型のベース領域（８）を形成する工程と、を有していることを特徴としている。
【０００８】
つまり、マスク材に形成された第２の開口部より不純物ドーピングを行ってディープベース層を形成し、マスク材に形成された第１の開口部よりＬＯＣＯＳ酸化させて形成したＬＯＣＯＳ酸化膜をマスクとしてベース領域及びベース領域を形成している。
このように１つのマスクによってディープベース層及びＬＯＣＯＳ酸化膜の形成位置が規定されるようにしているため、ＬＯＣＯＳ酸化膜をマスクとして形成するソース領域やベース領域がディープベース層に対して自己整合位置に形成される。このため、アライメントずれという問題が発生せず、ベース領域における抵抗値（ベース抵抗）を均一にすることができる。従って、ブレークダウン時における寄生トランジスタの耐圧の不均一、エネルギー吸収時の不均一、さらに動作時におけるしきい値電圧Ｖｔやオン抵抗の不均一を発生させることもない。
【０００９】
なお、請求項３に示すように、第１のＬＯＣＯＳ酸化膜を形成する工程は、第１のレジストを除去したのち、第２の開口部を第２のレジスト（３５）で覆うと共に、マスク材及び第２のレジストをマスクとして半導体層をエッチングし、半導体層に初期溝（３６）を形成する工程と、第２のレジストを除去する工程と、マスク材をマスクとして、第１の開口部から露出した初期溝の内壁をＬＯＣＯＳ酸化することにより、第１のＬＯＣＯＳ酸化膜を形成する工程と、によって形成されるようにしてもよい。
【００１０】
請求項４に記載の発明においては、第２のレジストを除去する工程をＬＯＣＯＳ酸化工程の前に行うことにより、ＬＯＣＯＳ酸化工程にて第２の開口部から露出した半導体層を酸化することで第２のＬＯＣＯＳ酸化膜（３７ｂ）を形成することを特徴としている。
このように、第２のレジストを除去する工程をＬＯＣＯＳ酸化工程の前に行っておけば、第２のＬＯＣＯＳ酸化膜もディープベース層に対して自己整合位置に形成されるようにできる。
【００１１】
請求項５に記載の発明においては、ベース領域形成工程及びソース領域形成工程では、第１のＬＯＣＯＳ酸化膜（３７ａ）及び第２のＬＯＣＯＳ酸化膜（３７ｂ）をマスクとした不純物ドーピングを行うことを特徴としている。
このように、第１のＬＯＣＯＳ酸化膜のみでなく、第２のＬＯＣＯＳ酸化膜もマスクとしてベース領域やソース領域を形成すれば、ベース領域やソース領域の端部は第２のＬＯＣＯＳ酸化膜で位置整合して形成される。
【００１２】
請求項６に記載の発明においては、第１のＬＯＣＯＳ酸化膜を除去することにより、ベース領域およびソース領域より深い溝部（５０）を形成する工程において、同時に第２のＬＯＣＯＳ酸化膜を除去することにより、半導体層に凹部（１０）を形成する工程と、凹部の内壁及びソース領域を酸化することにより、凹部の内壁及びソース領域の上に、凹部の内壁の上よりもソース領域の上の方が厚くなる酸化膜（３８）を形成する工程と、酸化膜をマスクとして凹部の内壁に第２導電型不純物をイオン注入することによりベース領域に接続される第２導電型のコンタクト領域（１１）を形成する工程と、を有することを特徴としている。
【００１３】
このように、凹部の内壁及びソース領域の上に酸化膜を形成すれば、ソース領域上に形成される酸化膜の方が凹部の内壁に形成される酸化膜よりも厚く形成される。このため、この酸化膜をマスクとして凹部の内壁に不純物をイオン注入すれば、第２導電型のコンタクト領域をディープベース層に対して自己整合的に形成することができる。
【００１５】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態を適用して形成したコンケーブ型の縦型パワーＭＯＳＦＥＴの断面構成を示す。
この縦型パワーＭＯＳＦＥＴは、コンケーブ型と呼ばれるＵ溝５０の内壁をチャネル領域とするＭＯＳＦＥＴをユニットセルとして、このユニットセルが所定のピッチ幅（ユニットセル寸法）で平面上にマトリクス形状に多数配置された構造を有している。
【００１７】
縦型パワーＭＯＳＦＥＴに使用されているウェハ２１は、不純物濃度が３×１０¹⁹ｃｍ^-3程度で厚さ５００〜６００μｍ程度のｎ⁺型シリコンからなる半導体基板１の主表面上に、不純物濃度が１×１０¹⁶ｃｍ^-3程度で厚さ７μｍ程度のｎ^-型エピ層２が形成されたもので構成されている。そして、このウェハ２１のｎ^-型エピ層２の側にユニットセルが構成されている。
【００１８】
ｎ^-型エピ層２には、１２μｍ程度のユニットセル寸法でＵ溝５０が形成されており、このＵ溝５０の内壁及びウェハ表面の一部に厚さ６０ｎｍ程度のゲート酸化膜３を介して、厚さ４００ｎｍ程度のポリシリコンからなるゲート電極４が形成されている。そして、このゲート電極４上にはＢＰＳＧからなる層間絶縁膜６が形成されている。
【００１９】
一方、Ｕ溝５０の側壁を構成するウェハ２１の表層部には、接合深さが０．５μｍ程度のｎ⁺型ソース領域７及び、接合深さが１〜２μｍ程度のｐ型ベース領域８が形成されている。そして、Ｕ溝５０の側壁において、ｐ型ベース領域８がｎ⁺型ソース領域７及びｎ^-型エピ層２に挟まれた構成となっており、Ｕ溝５０の側壁にチャネル領域が設定されるようになっている。
【００２０】
なお、ｐ型ベース領域８の接合深さはＵ溝５０の底辺のエッジ部でブレークダウンによる破壊が生じない深さに設定されている。
ｐ型ベース領域８の中央部には、ｐ型ベース領域８よりも接合深さが深くされたｐ型のディープベース層９が形成されている。このｐ型ディープベース層９により、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ディープベース層９の部分でブレークダウンが生じるようになっている。
【００２１】
本実施形態では、このｐ型ディープベース層９と、ｐ型ベース領域８、及びｎ⁺型ソース領域７を自己整合的に形成しており、ｐ型ベース領域８及びｎ⁺型ソース領域７の幅（紙面左右方向の間隔）が均一な構成となっている。なお、これらｐ型ディープベース層９と、ｐ型ベース領域８、及びｎ⁺型ソース領域７の形成方法の詳細は後述する。
【００２２】
また、ユニットセルの中央において、ウェハ２１には凹部１０が形成されており、この凹部１０の内壁面において高濃度のｐ型コンタクト領域１１が形成されている。そして、少なくともｐ型コンタクト領域１１が露出するように、層間絶縁膜６にはコンタクトホール６ａが形成されている。さらに、ゲート電極４上の層間絶縁膜６、ｎ⁺型ソース領域７、及びｐ型コンタクト領域１１の上にはソース電極１２が形成されており、ｐ型ベース領域８がｐ型コンタクト領域１１を介してソース電極１２とオーミック接触している。
【００２３】
また、ウェハ２１の裏面、つまり半導体基板１の裏面側には半導体基板１とオーミック接触するようにドレイン電極１３が形成されている。
次に、上記構成を有する縦型パワーＭＯＳＦＥＴの製造方法について説明する。図２〜図６に、縦型パワーＭＯＳＦＥＴの製造工程を示し、これらの図に基づいて上記説明を行う。
【００２４】
〔図２（ａ）に示す工程〕
まず、ｎ⁺型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ^-型エピ層２を成長させたウェハ２１を用意する。半導体基板１は、不純物濃度が３×１０¹⁹ｃｍ^-3で厚さが６１５μｍ程度となっており、ｎ^-型エピ層２は不純物濃度が１×１０¹⁶ｃｍ^-3で厚さが７ｎｍ程度となっている。
【００２５】
そして、ウェハ２１のうちｎ^-型エピ層２の表面を熱酸化して、ｎ^-型エピ層２の表面に熱酸化膜（ＳｉＯ₂膜）３１を形成したのち、シリコン窒化膜（Ｓｉ₃Ｎ₄膜）３２をデポジションする。
この後、フォトレジスト３３を塗布、パターン形成したのち、このフォトレジスト３３をマスクとして、コンケーブを形成する領域及びｐ型ベース領域８を形成する領域（図１参照）においてシリコン窒化膜３２を開口させる。以下、シリコン窒化膜３２のうち、コンケーブを形成する領域において開口させた部分を開口部（第１の開口部）３２ａといい、ｐ型ベース領域８を形成する領域において開口させた部分を開口部（第２の開口部）３２ｂという。
【００２６】
〔図２（ｂ）に示す工程〕
次に、まずフォトレジスト３３を除去する。そして、再びフォトレジスト３４を塗布したのち、シリコン窒化膜３２の開口部３２ｂが露出するようにフォトレジスト３４を開口させる。これにより、シリコン窒化膜３２の開口部３２ａがフォトレジスト３４で完全に覆われる。
【００２７】
そして、フォトレジスト３４及びシリコン窒化膜３２をマスクとしてボロン（Ｂ）をイオン注入し、ｐ型ディープベース層９を形成する。これにより、ｐ型ディープベース層９は、シリコン窒化膜３２に形成された開口部３２ｂによって規定される正確な位置に形成される。
なお、フォトレジスト３４を開口させる時にアライメントずれが発生しても、フォトレジスト３４は実質的に開口部３２ａを覆うために利用されるのみであるため、ｐ型ディープベース層９は正確な位置に形成される。
【００２８】
〔図３（ａ）に示す工程〕
フォトレジスト３４を除去して、開口部３２ａ、開口部３２ｂを完全に露出させる。
〔図３（ｂ）に示す工程〕
次に、フォトレジスト３５を塗布したのち、シリコン窒化膜３２の開口部３２ａが露出するようにフォトレジスト３５を開口させる。これにより、シリコン窒化膜３２の開口部３２ｂがフォトレジスト３５で完全に覆われる。
【００２９】
そして、開口部３２ａを通じてウェハ２１の上における熱酸化膜３１を除去し、開口部３２ａにおいてウェハ２１（ｎ^-型エピ層２）を露出させる。
〔図４（ａ）に示す工程〕
フォトレジスト３５を除去したのち、開口部３２ａを通じてダメージの少ない等方性のＣＤＥ（ケミカルドライエッチング）法によりｎ^-型エピ層２をエッチングし、初期溝３６を形成する。このとき、ＳｉＯ₂／Ｓｉの選択比の良いエッチング条件を用いることにより、ＳｉＯ₂が上部に形成されているｐ型ディープベース層９はエッチングされないようにできる。なお、ＳｉＯ₂／Ｓｉの選択比がとれない場合には、フォトレジスト３５を除去せずに上記エッチングを行ってもよい。
【００３０】
〔図４（ｂ）に示す工程〕
シリコン窒化膜３２をマスクとして初期溝３６の部分を選択的に熱酸化する。これはＬＯＣＯＳ法と呼ばれる酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜（第１のＬＯＣＯＳ酸化膜）３７ａが形成され、同時にＬＯＣＯＳ酸化によって喰われたｎ^-型エピ層２の表面に断面Ｕ字形状のＵ溝５０が形成される。また、ｐ型ディープベース層９の形成に使用した開口部３２ｂにおいてもある程度酸化が進み、ｐ型ディープベース層９の中央部にＬＯＣＯＳ酸化膜（第２のＬＯＣＯＳ酸化膜）３７ｂが形成される。これにより、ｐ型ディープベース層９の中央部にＵ溝５０よりも浅い所定深さの凹部１０が形成される。
【００３１】
このとき、ｐ型ディープベース層９を形成するために使用したシリコン窒化膜３２をマスクとしてＬＯＣＯＳ酸化を行っているため、ＬＯＣＯＳ酸化膜３７ａ、３７ｂはｐ型ディープベース層９に対して自己整合的に形成される。
なお、このＬＯＣＯＳ酸化の際には、Ｕ溝５０の側面のチャネル領域の面方位が（１１１）に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選択することにより、Ｕ溝５０の内壁表面を平坦で欠陥が少ないものにすることができる。
【００３２】
〔図５（ａ）に示す工程〕
シリコン窒化膜３２を除去したのち、ＬＯＣＯＳ酸化膜３７ａ、３７ｂをマスクとしてｐ型ベース領域８を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜３７ａ、３７ｂと熱酸化膜３１との境界位置が自己整合位置となっているため、ボロンは正確な位置に注入される。
【００３３】
また、同様に、ＬＯＣＯＳ酸化膜３７ａ、３７ｂをマスクとしてｎ⁺型ソース領域７を形成するためのリン又はヒ素をイオン注入する。このときも、ＬＯＣＯＳ酸化膜３７ａ、３７ｂと熱酸化膜３１との境界位置が自己整合位置となっていることから、リンが正確な位置に注入される。
そして、注入されたイオンを熱拡散させることにより、ｐ型ベース領域８とｎ⁺型ソース領域７とが自己整合的に形成される。また、ｐ型ベース領域８とｎ⁺型ソース領域７のＵ溝５０に接する端面は、Ｕ溝５０の側壁の位置で自己整合的に規定され、ｐ型ベース領域８とｎ⁺型ソース領域７の凹部１０に接する端面は、凹部１０の内壁面の位置で自己整合的に規定される。
【００３４】
このように、ｐ型ディープベース層９の形成位置に対して自己整合位置に形成されたＬＯＣＯＳ酸化膜３７ａ、３７ｂをマスクとしてｐ型ベース領域８及びｎ⁺型ソース領域７を形成することにより、ｐ型ディープベース層９に対してｐ型ベース領域８及びｎ⁺型ソース領域７が正確な位置関係で形成される。このため、ｐ型ベース領域８の抵抗値（ベース抵抗）が均一にでき、ブレークダウン時にｎ⁺型ソース領域７とｐ型ベース領域８とｎ^-型エピ層２で構成される寄生トランジスタの耐圧を均一にできると共にエネルギー吸収を均一にでき、さらに動作時におけるしきい値電圧Ｖｔやオン抵抗を均一にすることができる。
【００３５】
〔図５（ｂ）に示す工程〕
フッ酸を含む水溶液中において、フッ化アンモニウムによりＰＨが５程度に調整された状態で、シリコンの表面を水素で終端させながら酸化膜３７ａ、３７ｂ、３１を除去し、Ｕ溝５０や凹部１０の内壁を露出させる。この除去工程は酸化膜３７ａ、３７ｂ、３１の形成されている面に光が当たらないように遮光布で遮光して行う。
【００３６】
この後、ウェハ２１を水溶液中から取り出して、清浄な空気中で乾燥させる。そして、チャネルが形成される予定のＵ溝５０の側壁に位置するｐ型ベース領域８に対し、（１１１）面が形成されるまで熱酸化を行う。この熱酸化工程により原子オーダーでの平坦度が高くなる。この熱酸化工程は、酸素雰囲気に保たれた状態にて、約１０００℃に保持されている酸化炉にウェハ２１を徐々に挿入することにより行う。これにより、熱酸化工程の初期には比較的低い温度で酸化が行われ、ｐ型ベース領域８やｎ⁺型ソース領域７における不純物がウェハ２１の外部に飛散することを防止することができる。
【００３７】
その後、熱酸化によってできた酸化膜を除去したのち、再度熱酸化を行ってＵ溝５０の側面や底面を含むウェハ２１の全面に酸化膜３８を形成する。この酸化膜３８のうち、Ｕ溝５０の側壁におけるｐ型ベース領域８の上に形成されたものがゲート酸化膜３となる。このとき、ｎ⁺型ソース領域７の上にはＵ溝５０や凹部１０の内壁よりも厚めに酸化膜３８が形成される。
【００３８】
そして、ゲート酸化膜３を含む酸化膜３８の上にポリシリコンを堆積したのち、フォトレジスト３９をマスクとしてポリシリコンをパターニングしてゲート電極４を形成する。
さらに、ボロンのイオン注入を行う。このとき、ｎ⁺型ソース領域７上においては酸化膜３８が厚めに形成されていることから、この酸化膜３８の薄い部分である凹部１０が形成された領域のみボロンが通過し、凹部１０が形成された領域にだけボロンが注入される。そして、ボロンを熱拡散させてｐ型コンタクト領域１１が形成される。このように、ｐ型ディープベース層９やｐ型ベース領域８、及びｎ⁺型ソース領域７を形成するために使用したマスクと同一マスクで形成した溝の部分にｐ型コンタクト領域１１が形成されるようにできるため、ｐ型コンタクト領域１１はｐ型ディープベース領域等に対して自己整合位置に形成される。
【００３９】
なお、本工程において、ボロンのイオン注入はフォトレジストを除去した後に行ってもよい。
〔図６（ａ）に示す工程〕
フォトレジスト３９を除去すると共にゲート電極４を構成するポリシリコンを酸化したのち、ウェハ２１の全面にＢＰＳＧ（若しくはＰＳＧ等）からなる層間絶縁膜６をデポジションする。そして、フォトレジスト４０を塗布したのち、ｐ型コンタクト領域１１上においてフォトレジスト４０を開口させる。その後、フォトレジスト４０をマスクとして層間絶縁膜６をエッチングし、層間絶縁膜６の所定領域を開口させる。
【００４０】
〔図６（ｂ）に示す工程〕
フォトレジスト４０をマスクとしてウェットエッチングを行い、ｐ型コンタクト領域１１上の酸化膜を除去すると共に、サイドエッチングによりｎ⁺型ソース領域７上において部分的に酸化膜３８及び層間絶縁膜６を除去する。
この後、フォトレジスト４０を除去すると共にアルミニウム膜からなるソース電極１２を形成する。これにより、コンタクトホール６ａを介してｐ型コンタクト及びｎ⁺型ソース領域７がソース電極１２とオーミック接触する。
【００４１】
さらに、ウェハ２１の裏面側において、半導体基板１を研磨したのちドレイン電極１３を形成することにより図１に示す縦型パワーＭＯＳＦＥＴが完成する。
このように、同一マスクによってｐ型ディープベース層９、ｐ型ベース領域８、ｎ⁺型ソース領域７、及びｐ型コンタクトを形成することにより、これらそれぞれが自己整合位置に形成され、正確な位置関係の縦型パワーＭＯＳＦＥＴとすることができる。
【００４２】
これにより、ｐ型ベース領域８の抵抗値（ベース抵抗）が均一にでき、ブレークダウン時にｎ⁺型ソース領域７とｐ型ベース領域８とｎ^-型エピ層２で構成される寄生トランジスタの耐圧を均一にできると共にエネルギー吸収を均一にでき、さらに動作時におけるしきい値電圧Ｖｔやオン抵抗を均一にすることができる。
【００４３】
（他の実施形態）
上記実施形態では、縦型パワーＭＯＳＦＥＴについて本発明の一実施形態を適用した例を示したが、ＩＧＢＴに適用してもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成した縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】従来における縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
１…半導体基板、２…ｎ^-型エピ層、３…ゲート酸化膜、４…ゲート電極、
６…層間絶縁膜、７…ｎ⁺型ソース領域、８…ｐ型ベース領域、
９…ｐ型ディープベース層、１０…凹部、１１…ｐ型コンタクト領域、
１２…ソース電極、１３…ドレイン電極、３２…シリコン窒化膜、
３２ａ、３２ｂ…開口部、３７ａ、３７ｂ…ＬＯＣＯＳ酸化膜、５０…Ｕ溝。

Claims

半導体基板（１）と、
この半導体基板（１）の主表面上に形成された高抵抗な第１導電型の半導体層（２）と、
前記半導体層の表層部に形成された第２導電型のベース領域（８）と、
前記ベース領域の表層部に、該ベース領域よりも接合深さが浅く形成された第１導電型のソース領域（７）と、
前記ソース領域および前記半導体層に挟まれた前記ベース領域の上に、ゲート絶縁膜（３）を介して形成されたゲート電極（４）と、を備えてなる半導体装置の製造方法において、
前記半導体基板（１）の主表面上に、前記半導体層（２）が形成されてなるウェハ（２１）を用意する工程と、
前記ウェハ（２１）の前記半導体層側に第１の開口部（３２ａ）及び第２の開口部（３２ｂ）を有するマスク材を形成する工程（３２）と、
前記第１の開口部を第１のレジスト（３３）で覆ったのち、前記マスク材及び前記第１のレジストをマスクとして前記第２の開口部より第２導電型不純物をドーピングし、前記半導体層内に第２導電型のディープベース層（９）を形成する工程と、
前記第１のレジストを除去したのち、前記マスク材をマスクとして、前記第１の開口部から露出した前記半導体層をＬＯＣＯＳ酸化することにより、該半導体層の表面に第１のＬＯＣＯＳ酸化膜（３７ａ）を形成する工程と、
前記第１のＬＯＣＯＳ酸化膜をマスクとして第２導電型不純物をドーピングすることにより、前記半導体層の表層部に所定深さを有する第２導電型のベース領域（８）を形成する工程と、を有していることを特徴とする半導体装置の製造方法。
半導体基板（１）の主表面上に、高抵抗な第１導電型の半導体層（２）が形成されてなるウェハ（２１）を用意する工程と、
前記ウェハ（２１）の前記半導体層側に第１の開口部（３２ａ）及び第２の開口部（３２ｂ）を有するマスク材を形成する工程（３２）と、
前記第１の開口部を第１のレジスト（３４）で覆ったのち、前記マスク材及び前記第１のレジストをマスクとして前記第２の開口部より第２導電型不純物をドーピングし、前記半導体層内に第２導電型のディープベース層（９）を形成する工程と、
前記第１のレジストを除去したのち、前記マスク材をマスクとして、前記第１の開口部から露出した前記半導体層をＬＯＣＯＳ酸化することにより、該半導体層の表面に第１のＬＯＣＯＳ酸化膜（３７ａ）を形成する工程と、
前記第１のＬＯＣＯＳ酸化膜をマスクとして第２導電型不純物をドーピングすることにより、前記半導体層の表層部に所定深さを有する第２導電型のベース領域（８）を形成する工程と、
前記第１のＬＯＣＯＳ酸化膜をマスクとして第１導電型不純物をドーピングすることにより、前記半導体層の表層部に前記ベース領域よりも接合深さの浅い第１導電型のソース領域（７）を形成する工程と、
前記第１のＬＯＣＯＳ酸化膜を除去することにより、前記ベース領域及び前記ソース領域を貫通する溝部（５０）を形成する工程と、
前記溝部の内壁にゲート絶縁膜（３）を形成する工程と、
前記ゲート絶縁膜の上にゲート電極（４）を形成する工程と、
前記ゲート電極を覆うように層間絶縁膜（６）を形成する工程と、
前記層間絶縁膜の上に、前記ベース領域と電気的に接続されるソース電極（１２）を形成する工程と、
前記半導体基板の前記主表面の反対面となる裏面側にドレイン電極（１３）を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
前記第１のＬＯＣＯＳ酸化膜を形成する工程は、
前記第１のレジストを除去したのち、前記第２の開口部を第２のレジスト（３５）で覆うと共に、前記マスク材及び前記第２のレジストをマスクとして前記半導体層をエッチングし、前記半導体層に初期溝（３６）を形成する工程と、
前記第２のレジストを除去する工程と、
前記マスク材をマスクとして、前記第１の開口部から露出した前記初期溝の内壁をＬＯＣＯＳ酸化することにより、前記第１のＬＯＣＯＳ酸化膜を形成する工程と、を有していることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第２のレジストを除去する工程を前記ＬＯＣＯＳ酸化工程の前に行うことにより、前記ＬＯＣＯＳ酸化工程にて前記第２の開口部から露出した前記半導体層を酸化することで第２のＬＯＣＯＳ酸化膜（３７ｂ）を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
前記ベース領域形成工程及び前記ソース領域形成工程では、前記第１のＬＯＣＯＳ酸化膜及び前記第２のＬＯＣＯＳ酸化膜をマスクとした不純物ドーピングを行うことを特徴とする請求項４に記載の半導体装置の製造方法。
前記第１のＬＯＣＯＳ酸化膜を除去することにより、前記ベース領域および前記ソース領域より深い溝部（５０）を形成する工程において、同時に前記第２のＬＯＣＯＳ酸化膜を除去することにより、前記半導体層に凹部（１０）を形成する工程と、
前記凹部の内壁及び前記ソース領域を酸化することにより、前記凹部の内壁及び前記ソース領域の上に、前記凹部の内壁の上よりも前記ソース領域の上の方が厚くなる酸化膜（３８）を形成する工程と、
前記酸化膜をマスクとして前記凹部の内壁に第２導電型不純物をイオン注入することにより前記ベース領域に接続される第２導電型のコンタクト領域（１１）を形成する工程と、を有することを特徴とする請求項５に記載の半導体装置の製造方法。