JP3985451B2 - 画像処理装置および画像表示装置 - Google Patents

Description

【技術分野】
【０００３】
本発明は、画像処理装置及びこれを用いた画像表示装置に関する。
【背景技術】
【０００４】
画像を表す画像信号を扱う種々の電子機器が開発されている。このような電子機器としては、例えば、直視型の表示装置や投写型表示装置等がある。これらの電子機器は、通常、それぞれ異なった機能を司る複数の画像処理部を組み合わせることにより構成されている。
【０００５】
これらの電子機器で扱われる画像の高解像度化に伴って、電子機器を構成する各画像処理部に要求される処理速度が高速化しており、これに対応するためには、各画像処理部の処理速度の高速化を図ることが好ましい。画像処理部の処理速度の高速化を図る手法として、１画素毎に順に処理される画像データを、複数画素ごとにまとめて並列に処理する手法がとられている。
【０００６】
しかし、利用する画像処理部によっては、複数画素の画像データを並列に処理する機能を有しないものもある。このような場合には、通常、複数の同一機能を有する画像処理部を並列に設けて、各画像処理部が１画素の画像データを同じタイミングで処理することにより複数画素の画像データを並列に処理することが行われている。
【発明の開示】
並列に設けられた上述の複数の画像処理部は、通常、ほぼ同じ処理条件で動作するように設定されるにも関わらず、各画像処理部ごとにその処理条件を設定する必要がある。このため、複数の画像処理部を並列に設ける場合には、並列に画像処理部を設けない場合に比べて、装置の処理条件の設定処理が煩雑であるという問題があった。
【０００７】
この発明は、上述の課題を解決するためになされたものであり、同一機能を有する複数の画像処理部を並列に有する場合においても、１つの制御装置が１つの画像処理部の処理を制御することにより、他の画像処理部の処理も同時に制御することが可能な技術を提供することを目的とする。
【０００８】
上述の課題の少なくとも一部を解決するため、本発明の画像処理装置は、ｎ個（ｎは２以上の整数）の連続した画素データが同じタイミングでそれぞれ入力されるとともに、入力された各画素データをそれぞれ同じタイミングで処理するｎ個の画像処理部と、
前記各画像処理部において共通に利用される画像処理データを記憶するためのメモリと、
前記ｎ個の画像処理部を制御する制御部と、を備え、
前記各画像処理部は、前記制御部との間でデータの送受信が可能な第１の動作モードまたは前記制御部からの受信のみが可能な第２の動作モードに設定可能であり、１個の画像処理部は前記第１の動作モードに設定され、ｎ−１個の画像処理部は前記第２の動作モードに設定されており、
前記制御部からの命令は前記ｎ個の画像処理部に共通に与えられており、
前記ｎ個の画像処理部は、前記制御部から前記第１の動作モードに設定された１個の画像処理部に命令が与えられたときに、それぞれ同じタイミングで同じ処理を実行し、
前記第１の動作モードに設定された画像処理部は、前記制御部から供給される前記画像処理データを前記メモリに書き込み可能であるとともに、前記メモリに書き込まれた前記画像処理データを読み出し可能であり、
前記第２の動作モードに設定された画像処理部は、前記第１の動作モードに設定された画像処理部によって前記メモリから読み出された画像処理データを入力可能であることを特徴とする。
【０００９】
本発明の画像処理装置は、制御装置から第１の動作モードに設定された画像処理部に命令が与えられたときに、第２の動作モードに設定された他の画像処理部にも命令が与えられており、それぞれ同じタイミングで同じ処理を実行することができる。すなわち、各画像処理部はそれぞれ同一機能を有する複数の画像処理部を並列に有する場合においても、１つの制御部が１つの画像処理部の処理を制御することにより、他の画像処理部の処理を同時に制御することができる。
さらに、上記画像処理装置は、第１の動作モードに設定された画像処理部によって、メモリに画像処理データが書き込まれ、すべての画像処理部は、第１の動作モードに設定された画像処理部によってメモリから読み出された画像処理データを共通に入力可能である。
【００１０】
上記画像処理装置において、
前記ｎ個の画像処理部は、前記制御部が制御可能なアドレス空間上の同じアドレス空間に割り当てられていることが好ましい。
【００１１】
このようにすれば、制御装置が第１の動作モードに設定された画像処理部に命令を与えたときに、第２の動作モードに設定された他の画像処理部にも命令を与えることができる。
【００１２】
なお、上記画像処理装置において、
前記各画像処理部は、それぞれ前記第１の動作モードと前記第２の動作モードとのいずれか一方を設定するモード設定端子を備え、それぞれの前記モード設定端子に入力されるモード設定信号に応じてそれぞれの動作モードを設定することができる。
【００１５】
なお、前記画像処理装置と、前記画像処理装置から出力される画像信号によって表される画像を表示する画像表示部と、を備えることにより、画像表示装置を構成することができる。
【発明を実施するための最良の形態】
【００１６】
Ａ．第１実施例：
図１は、この発明の第１実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。この画像表示装置１０００は、画像処理装置１００と、画像表示部２００とを備えている。画像処理装置１００は、スキャンコンバータ（以下、単に「ＳＣ」と呼ぶ）１１０と、２つのオンスクリーンディスプレイコントローラ（以下、単に「ＯＳＤＣ」と呼ぶ）１２０Ａ，１２０Ｂと、ＯＳＤメモリ１３０と、ＣＰＵ１４０とを備えるコンピュータシステムである。画像表示部２００は、液晶パネル２１０と、パネル駆動部２２０とを備えている。画像処理装置１００は、液晶パネル２１０に形成される画像を処理するための装置である。なお、パネル駆動部２２０は、画像処理装置１００内に設けられるようにしてもよい。
【００１７】
ＣＰＵ１４０は、ＣＰＵバス１４２を介してＳＣ１１０と、２つのＯＳＤＣ１２０Ａ，１２０Ｂに接続されている。ＣＰＵ１６０は、各部の処理条件を設定し、また、各部の処理を直接制御する。ＯＳＤメモリ１３０は、メモリバス１３２を介して２つのＯＳＤＣ１２０Ａ，１２０Ｂに接続されている。
【００１８】
ＳＣ１１０は、画像表示部２００で画像を表示するために利用される垂直同期信号ＶＤと、水平同期信号ＨＤと、クロック信号ＤＣＬＫとを出力する。また、入力画像信号ＶＳを画像表示部２００に入力可能な画像信号ＤＳとして出力する。この画像信号ＤＳとして出力される画像データは４８ビットのデータ幅を有しており、１画素あたり２４ビットの画像データが連続した２画素分同時に出力される。なお、１画素の画像データは、赤、緑、青の各色毎に８ビットの色データで構成されている。下位２４ビット分の画像信号ＤＳＤは、第１のＯＳＤＣ１２０Ａに入力され、上位２４ビット分の画像信号ＤＳＵは、第２のＯＳＤＣ１２０Ｂに入力される。以下では、画像信号ＤＳに含まれる画像データを、説明の便宜上画像データＤＳと呼ぶ場合もある。なお、下位２４ビット分の画像データＤＳＤは、奇数画素の画像データに対応し、上位２４ビット分の画像データＤＳＵは、偶数画素の画像データに対応している。但し、この逆であってもよい。
【００１９】
第１と第２のＯＳＤＣ１２０Ａ、１２０Ｂは、画像表示部２００で表示される画像中にポインタ画像のような修飾画像やメニュー画面などを表示させる機能を有する画像処理部である。これらのＯＳＤＣ１２０Ａ，１２０Ｂが本発明の画像処理部に相当する。ＯＳＤメモリ１３０には、ポインタ画像の画像データやメニュー画面を構成するグラフィックデータやフォントデータなどの画像データが所定のフォーマットで記憶されている。
【００２０】
図２は、第１と第２のＯＳＤＣ１２０Ａ、１２０Ｂの処理について示す説明図である。第１のＯＳＤ１２０Ａは、垂直同期信号ＶＤと、水平同期信号ＨＤと、クロック信号ＤＣＬＫとに同期して、ＯＳＤメモリ１３０から読み出された画像データをビットマップデータに展開して、図２（Ｂ）に示すようなＯＳＤ画像データＤＯＤを生成する。そして、生成されたＯＳＤ画像データＤＯＤを図２（Ａ）に示す画像データＤＳに含まれる奇数画素の画像データＤＳＤに合成することにより奇数画素の合成画像データＤＳＯＤＤを出力する。
【００２１】
第２のＯＳＤ１２０Ｂも、垂直同期信号ＶＤと、水平同期信号ＨＤと、クロック信号ＤＣＬＫとに同期して、第１のＯＳＤＣ１２０Ａと同じタイミングで同様に動作する。すなわち、ＯＳＤメモリ１３０から読み出された画像データをビットマップデータに展開して、図２（Ｂ）に示すようなＯＳＤ画像データＤＯＤを生成する。そして、生成されたＯＳＤ画像データＤＯＤを図２（Ａ）に示す画像データＤＳに含まれる偶数画素の画像データＤＳＵに合成することにより偶数画素の合成画像データＤＳＯＤＵを出力する。
【００２２】
第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂから同じタイミングで出力されたそれぞれ２４ビットの合成画像データＤＳＯＤＤ，ＤＳＯＤＵは４８ビットの表示画像データＤＳＬＣＤとして図１のパネル駆動部２２０に供給される。また、ＳＣ１１０から出力された垂直同期信号ＶＤと、水平同期信号ＨＤと、クロック信号ＤＣＬＫもパネル駆動部２２０に供給されている。液晶パネル２１０には、この表示画像データＤＳＬＣＤに応じた画像が形成される。これにより、図２（Ｃ）に示すように、表示位置Ｐ０にＯＳＤ画像が合成表示される。
【００２３】
以上のように、この画像表示装置１０００は、入力画像信号ＶＳの表す画像を表示することができる。また、第１と第２のＯＳＤＣ１２０によって生成されたメニュー画面や修飾画像等のＯＳＤ画像を入力画像に合成して表示することができる。
【００２４】
図３は、第１のＯＳＤＣ１２０Ａの内部構成を示す概略ブロック図である。第１のＯＳＤＣ１２０Ａは、合成制御部３１０と、合成部３２０と、ＯＳＤ画像生成部３３０と、メモリ制御部３４０と、ＣＰＵＩ／Ｆ部３５０と、メモリＩ／Ｆ部３６０と、モード制御部３７０とを備えている。ＣＰＵＩ／Ｆ３５０は、ＣＰＵバス１４２（図１）のＣＰＵアドレスバスＡＤＲとＣＰＵデータバスＤＴＡとＣＰＵコントロールバスＣＴＬに接続されている。メモリＩ／Ｆ３６０は、ＯＳＤメモリ１３０（図１）のメモリバス１３２であるメモリアドレスバスＭＡＤＲとメモリデータバスＭＤＴＡとメモリコントロールバスＭＣＴＬに接続されている。
【００２５】
モード制御部３７０のマスタ／スレーブ設定端子Ｍ／Ｓは、Ｈレベルに設定されており、これによって、第１のＯＳＤＣ１２０Ａの動作モードがマスタモードに設定されている。モード制御部３７０は、マスタモードに対応したモード制御信号ＭＳＣを出力し、ＣＰＵＩ／Ｆ部３５０およびメモリＩ／Ｆ部３６０の入出力条件を制御する。
【００２６】
動作モードがマスタモードに設定されている場合には、ＣＰＵＩ／Ｆ３５０は、図３に示すように、データバスＤＴＡに対してデータの入出力が可能となるように制御される。また、メモリＩ／Ｆ３６０は、メモリアドレスバスＭＡＤＲおよびメモリコントロールバスＭＣＴＬにアドレスデータおよびコントロールデータを出力することができ、ＯＳＤメモリ１３０の読み出しや書き込みを行うことができるように制御される。
【００２７】
合成制御部３１０には、ＣＰＵ１４０からＯＳＤ画像の表示位置Ｐ０（図２参照）を示す合成制御データがＣＰＵＩ／Ｆ３５０を介して設定される。また、垂直同期信号ＶＤと水平同期信号ＨＤとクロック信号ＤＣＬＫが入力されている。合成制御部３１０は、設定された合成制御データや同期信号ＨＤ，ＶＤ、クロック信号ＤＣＬＫに従って、メモリ制御部３４０と、ＯＳＤ画像生成部３３０と、合成部３２０の動作を制御する。
【００２８】
メモリ制御部３４０は、ＣＰＵ１４０からの要求に従って、ＯＳＤメモリ１３０の書き込みや読み出しをメモリＩ／Ｆ部３６０を介して制御する。また、合成制御部３１０から出力される制御信号に従って、ＯＳＤ画像生成部３３０がＯＳＤ画像データＤＯＤを生成する際に利用される画像処理データのＯＳＤメモリ１３０からの読み出しをメモリＩ／Ｆ部３６０を介して制御する。
【００２９】
ＯＳＤ画像生成部３３０は、メモリ制御部３４０によってＯＳＤメモリ１３０から読み出された画像処理データに従って２４ビットのＯＳＤ画像データＤＯＤを出力する。
【００３０】
合成部３２０は、ＳＣ１１０から出力された奇数画素の画像データＤＳＤとＯＳＤ画像データＤＯＤを合成して奇数画素の合成画像データＤＳＯＤＤを出力する。
【００３１】
図４は、第２のＯＳＤＣ１２０Ｂの内部構成を示す概略ブロック図である。第２のＯＳＤＣ１２０Ｂは、モード制御部３７０のマスタ／スレーブ設定端子Ｍ／ＳがＬレベルに設定されて、動作モードがスレーブモードに設定されている点を除いて、第１のＯＳＤＣ１２０Ａと同じである。
【００３２】
動作モードがスレーブモードに設定されている場合には、ＣＰＵＩ／Ｆ３５０は、図４に示すように、データバスＤＴＡへのデータの出力が禁止され、データの入力しかできないように制御される。また、メモリＩ／Ｆ３７０は、メモリアドレスバスＭＡＤＲと、メモリデータバスＭＤＴＡと、メモリコントロールバスＭＣＴＬへの各データの出力が禁止されるように制御される。但し、メモリ制御部３４０は、後述するように、第１のＯＳＤＣ１２０Ａのメモリ制御部３４０と同じ制御データが設定されるので、マスターモードと同じタイミングで動作している。従って、スレーブモードで動作する第２のＯＳＤＣ１２０Ｂは、マスタモードで動作する第１のＯＳＤＣ１２０ＡによってＯＳＤメモリ１３０から読み出された画像処理データを同時に取り込むことができる。
【００３３】
図５は、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂと、ＣＰＵ１４０との間の動作を示す説明図である。また、図６は、ＣＰＵ１４０のＩ／Ｏアドレス空間およびメモリ空間を示す説明図である。図６（Ａ）に示すように、ＣＰＵ１４０のＩ／Ｏアドレス空間には、１つのＯＳＤＣに対するアドレス空間しか割り当てられておらず、２つのＯＳＤＣ１２０Ａ，１２０Ｂには同一のＩ／Ｏアドレスが割り当てられている。ところで、上述したように、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂは、動作モードは異なるが内部の機能は全く同じである。従って、ＣＰＵ１４０が第１のＯＳＤＣ１２０Ａに対してデータの入力（書き込み）を要求した場合には、図５（Ａ）に示すように、ＣＰＵ１４０から、ＣＰＵバス１４２（ＣＰＵアドレスバスＡＤＲ，ＣＰＵデータバスＤＴＡ，ＣＰＵコントロールバスＣＴＬ）を介して、第１のＯＳＤＣ１２０Ａにデータが入力されるとともに、第２のＯＳＤＣ１２０Ｂにも同時に同じデータが入力される。
【００３４】
ＣＰＵ１４０が第１のＯＳＤＣ１２０Ａに対してＯＳＤメモリ１３０への画像処理データの書き込みを要求した場合にも、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂの両方に、そのデータが入力される。しかし、上述したように、スレーブモードに設定された第２のＯＳＤＣ１２０ＢはＯＳＤメモリ１３０へのデータの出力が禁止されているので、ＯＳＤメモリ１３０への書き込みは、マスタモードに設定されている第１のＯＳＤＣ１２０Ａによってのみ実行される。
【００３５】
一方、ＣＰＵ１４０が第１のＯＳＤＣ１２０Ａに対してデータの出力（読み出し）を要求した場合には、上述したように、スレーブモードに設定された第２のＯＳＤＣ１２０ＢはＣＰＵ１４０へのデータの出力が禁止されているので、図５（Ｂ）に示すように、マスタモードに設定されている第１のＯＳＤＣ１２０Ａからのみデータが出力される。また、ＣＰＵ１４０がＯＳＤメモリ１３０に書き込まれている画像処理データの読み出しを要求した場合には、上述したように、第１と第２のＯＳＤＣ１２０Ａ，１２０ＢのどちらにもＯＳＤメモリ１３０から読み出された画像処理データが入力され得るが、同様に、ＣＰＵ１４０へのデータの出力は、第１のＯＳＤＣ１２０Ａによってのみ実行される。なお、この場合に、スレーブモードに設定された第２のＯＳＤＣ１２０Ｂのメモリ制御部３４０の動作を停止するようにすることも可能である。
【００３６】
図７は、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂにおいて生成されたＯＳＤ画像を表示する場合の動作を示す説明図である。ＯＳＤ画像を表示する場合には、第１のＯＳＤＣ１２０Ａでは、ＯＳＤメモリ１３０から読み出された画像処理データに基づいてＯＳＤ画像生成部３３０によって生成されたＯＳＤ画像データＤＯＤと、奇数画素の画像データＤＳＤとが、合成部３２０において合成される（図３）。従って、第１のＯＳＤＣ１２０Ａからは、奇数画素の合成画像データＤＳＯＤＤが出力される。一方、第２のＯＳＤＣ１２０Ｂにおいては、第１のＯＳＤＣ１２０Ａによって読み出された画像データが同時に取り込まれて、第１のＯＳＤＣ１２０Ａと同様にして偶数画素の合成画像データＤＳＯＤＵが出力される。以上の結果、ＳＣ１１０から出力された画像データＤＳは、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂにおいて、奇数画素および偶数画素ごとに同じタイミングでＯＳＤ画像データＤＯＤが合成される。これにより、連続した２画素の画像データが並列に処理されて表示画像データＤＳＬＣＤとして出力される。
【００３７】
以上のように、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂは、それぞれマスタモードとスレーブモードのいずれか一方で動作させることが可能である。このとき、ＣＰＵ１４０がマスタモードに設定された第１のＯＳＤＣ１２０Ａに対してデータの入出力を要求することにより、スレーブモードに設定された第２のＯＳＤＣ１２０Ｂに対しても同じデータを出力することができる。すなわち、ＣＰＵ１４０は、同じタイミングで動作する２つのＯＳＤＣ１２０Ａ，１２０Ｂのうち、マスタモードで動作する第１のＯＳＤＣ１２０Ａを制御することにより、スレーブモードで動作する第２のＯＳＤＣ１２０Ｂも同時に制御することができる。
【００３８】
ここで、ＯＳＤ画像生成部３３０で生成されるＯＳＤ画像データは、以下に示すように生成されることが好ましい。本実施例の画像表示装置１０００では、図２（Ａ）に示す画像を表す画像データＤＳのうち、奇数画素の画像データＤＳＤを第１のＯＳＤＣ１２０Ａにおいて図２（Ｂ）に示すＯＳＤ画像データＤＯＤと合成するとともに、偶数画素の画像データＤＳＵを第２のＯＳＤＣ１２０ＢにおいてＯＳＤ画像データＤＯＤと合成することにより、図２（Ｃ）に示す画像を表す表示画像データＤＳＬＣＤを生成している。すなわち、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂにおいて同じタイミングで合成されるＯＳＤ画像データＤＯＤは、同じデータである。このため、図２（Ｃ）の破線で囲まれた領域内に示すような水平方向にｍ画素を有するＯＳＤ画像を表示するためには、奇数画素および偶数画素の画像データに合成されるＯＳＤ画像データは、図２（Ｂ）に示すように、水平方向にｍ／２画素を有するデータとすることが好ましい。
【００３９】
なお、上記画像表示装置１０００においては、マスタモードに設定されている第１のＯＳＤＣ１２０ＡによってＯＳＤメモリ１３０の読み出しおよび書き込みが制御され、スレーブモードに設定されている第２のＯＳＤＣ１２０Ｂでは、第１のＯＳＤＣ１２０Ａによって読み出されたデータを利用することのみが許可されることにより、ＯＳＤメモリ１３０の共用化が図られている。しかしながら、第１と第２のＯＳＤＣ１２０Ａ，１２０ＢそれぞれにＯＳＤメモリ１３０を備えるようにしてもよい。この場合には、第２のＯＳＤＣ１２０ＢのメモリＩ／Ｆ部３６０のスレーブモードにおける制御を解除して、メモリ制御部３４０によって第２のＯＳＤＣ１２０Ｂに接続されているもＯＳＤメモリ１３０の書き込みおよび読み出しを制御するようにすればよい。それぞれのＯＳＤメモリ１３０には、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂによってそれぞれ同じタイミングでデータの読み出しと書き込みが実行される。
Ｂ．第２実施例：
図８は、この発明の第２実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。この画像表示装置２０００は、画像処理装置１００Ａと、画像表示部２００とを備えている。画像処理装置１００Ａは、３つのＯＳＤＣ１２０Ａ，１２０Ｂ，１２０Ｃを備えている。ＳＣ１１０Ａは、連続した３画素分の画像データが含まれる７２ビットの画像データＤＳを出力し、出力された各画素データは、３つのＯＳＤＣ１２０Ａ，１２０Ｂ，１２０Ｃに１画素毎に入力される。
【００４０】
第１のＯＳＤＣ１２０Ａはマスタモードに設定され、第２と第３のＯＳＤＣ１２０Ｂ，１２０Ｃがスレーブモードに設定されている。これにより、第２実施例においても、ＣＰＵ１４０がマスタモードに設定された第１のＯＳＤＣ１２０Ａに対してデータの入出力を要求することにより、スレーブモードに設定された第２と第３のＯＳＤＣ１２０Ｂ，１２０Ｃに対しても同じデータを出力することができる。すなわち、ＣＰＵ１４０は、同じタイミングで動作する３つのＯＳＤＣ１２０Ａ，１２０Ｂ，１２０Ｃのうち、マスタモードで動作する第１のＯＳＤＣ１２０Ａを制御することにより、スレーブモードで動作する第２と第３のＯＳＤＣ１２０Ｂ，１２０Ｃも同時に制御することができる。
【００４１】
なお、この場合に、３つのＯＳＤＣ１２０Ａ，１２０Ｂ，１２０Ｃでそれぞれ合成されるＯＳＤ画像データとしては、表示される画像データの水平方向がｍ画素であるならば、水平方向がｍ／３画素の画像データであることが好ましい。
【００４２】
以上の説明から理解できるように、一般には、ｎ個のオンスクリーンディスプレイコントローラを並列に備え、１個のオンスクリーンディスプレイコントローラをマスタモードに設定し、ｎ−１個のオンスクリーンディスプレイコントローラをスレーブモードに設定するようにしてもよい。
【００４３】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００４４】
（１）上記実施例では、画像表示部２００に、液晶パネル２１０を用いた場合を例に説明しているが、これに限定されるものではなく、プラズマディスプレイやＣＲＴ等の種々のディスプレイデバイスを備える場合にも適用可能である。
【００４５】
（２）上記実施例では、直視型の画像表示部２００を例に説明しているが、画像を投写するための投写光学系を設けて、投写型表示装置とすることもできる。
【００４６】
（３）上記実施例では、オンスクリーンディスプレイコントローラを複数並列に備える場合を例に説明しているが、本発明はこれに限定されるものではない。例えば、画像の拡大／縮小処理部や色信号レベル補正部等の画像信号に種々の処理を行う種々の画像処理部を複数並列に備える場合にも適用可能である。また、上記実施例では、画像表示装置に適用された画像処理装置を例に説明しているが、これに限定されるものではなく、種々の画像を扱う電子機器に備える種々の画像処理装置に適用可能である。
【産業上の利用可能性】
【００４７】
本発明は、画像処理装置及びこれを用いた画像表示装置に利用可能である。
【図面の簡単な説明】
【００４８】
図１は、この発明の第１実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。
図２は、第１と第２のＯＳＤＣ１２０Ａ、１２０Ｂの処理について示す説明図である。
図３は、第１のＯＳＤＣ１２０Ａの内部構成を示す概略ブロック図である。
図４は、第２のＯＳＤＣ１２０Ｂの内部構成を示す概略ブロック図である。
図５は、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂと、ＣＰＵ１４０との間の動作を示す説明図である。
図６は、ＣＰＵ１４０のＩ／Ｏアドレス空間およびメモリ空間を示す説明図である。
図７は、第１と第２のＯＳＤＣ１２０Ａ，１２０Ｂにおいて生成されたＯＳＤ画像を表示する場合の動作を示す説明図である。
図８は、この発明の第２実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。

Claims (4)

1. 画像処理装置であって、
   ｎ個（ｎは２以上の整数）の連続した画素データが同じタイミングでそれぞれ入力されるとともに、入力された各画素データをそれぞれ同じタイミングで処理するｎ個の画像処理部と、
   前記各画像処理部において共通に利用される画像処理データを記憶するためのメモリと、
   前記ｎ個の画像処理部を制御する制御部と、を備え、
   前記各画像処理部は、前記制御部との間でデータの送受信が可能な第１の動作モードまたは前記制御部からの受信のみが可能な第２の動作モードに設定可能であり、１個の画像処理部は前記第１の動作モードに設定され、ｎ−１個の画像処理部は前記第２の動作モードに設定されており、
   前記制御部からの命令は前記ｎ個の画像処理部に共通に与えられており、
   前記ｎ個の画像処理部は、前記制御部から前記第１の動作モードに設定された１個の画像処理部に命令が与えられたときに、それぞれ同じタイミングで同じ処理を実行し、
   前記第１の動作モードに設定された画像処理部は、前記制御部から供給される前記画像処理データを前記メモリに書き込み可能であるとともに、前記メモリに書き込まれた前記画像処理データを読み出し可能であり、
   前記第２の動作モードに設定された画像処理部は、前記第１の動作モードに設定された画像処理部によって前記メモリから読み出された画像処理データを入力可能である、画像処理装置。
2. 請求項１記載の画像処理装置であって、
   前記ｎ個の画像処理部は、前記制御部が制御可能なアドレス空間上の同じアドレス空間に割り当てられている、画像処理装置。
3. 請求項１または請求項２記載の画像処理装置であって、
   前記各画像処理部は、それぞれ前記第１の動作モードと前記第２の動作モードとのいずれか一方を設定するモード設定端子を備え、それぞれの前記モード設定端子に入力されるモード設定信号に応じてそれぞれの動作モードが設定される、画像処理装置。
4. 画像表示装置であって、
   請求項１ないし請求項３記載の画像処理装置と、
   前記画像処理装置から出力される画像信号によって表される画像を表示する画像表示部と、を備える、画像表示装置。

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