JP3985804B2

JP3985804B2 - Electro-optic device

Info

Publication number: JP3985804B2
Application number: JP2004165852A
Authority: JP
Inventors: 清文北和田; 睦木村; 浩前田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-06-03
Filing date: 2004-06-03
Publication date: 2007-10-03
Anticipated expiration: 2019-06-14
Also published as: JP2004272293A

Description

本発明は、半導体装置や液晶装置の駆動回路、ＥＬ（エレクトロルミネッセンス）素子のスイッチング手段等に使われる半導体装置、ＥＬ素子等を搭載する電気光学装置及び半導体装置の製造方法の技術分野に属する。本発明は、特に半導体層とその上に形成される２つの配線とを１つのコンタクトホールを通じて一体的に導通するように構成した半導体装置、電気光学装置及び半導体装置の製造方法に関する。 The present invention belongs to the technical field of semiconductor devices, liquid crystal device drive circuits, semiconductor devices used in EL (electroluminescence) element switching means, electro-optical devices on which EL elements and the like are mounted, and semiconductor device manufacturing methods. In particular, the present invention relates to a semiconductor device, an electro-optical device, and a method for manufacturing the semiconductor device, in which a semiconductor layer and two wirings formed thereon are integrally conducted through one contact hole.

一般に、半導体装置として例えば薄膜トランジスタ（以下、ＴＦＴと称す。）を使ってダイオードを構成する場合、図１１に示すように、薄膜トランジスタ１０１のゲート電極１０２とソース領域１０３とを短絡させて構成している。この場合、ＴＦＴがｎ型ならば、ソース領域１０３側が陽極でドレイン領域１０４側が陰極となる。 In general, when a diode is formed using, for example, a thin film transistor (hereinafter referred to as TFT) as a semiconductor device, the gate electrode 102 and the source region 103 of the thin film transistor 101 are short-circuited as shown in FIG. . In this case, if the TFT is n-type, the source region 103 side is an anode and the drain region 104 side is a cathode.

このような薄膜トランジスタ１０１の一般的な構造を図１２及び図１３に示す。ここで、図１２は薄膜トランジスタ１０１の一般的な構造を示す平面図、図１３は図１２のＡ−Ａ断面図である。 A general structure of such a thin film transistor 101 is shown in FIGS. Here, FIG. 12 is a plan view showing a general structure of the thin film transistor 101, and FIG. 13 is a cross-sectional view taken along line AA of FIG.

これらの図に示すように、基板１０５上には半導体層１０６が形成されている。 As shown in these drawings, a semiconductor layer 106 is formed on the substrate 105.

この半導体層１０６上にはゲート絶縁膜１０７が形成されており、このゲート絶縁膜１０７を介して半導体層１０６のチャネル領域１０６ａと交差するようにゲート電極１０８が形成されている。ゲート電極１０８の一端は延設され、その先端が層間絶縁膜１０９上に形成されたソース配線１１０と層間絶縁膜１０９を貫通する第１のコンタクトホール１１１を介して接続されている。このソース配線１１０は半導体層１０６のソース領域１０３に向けて延設されており、そしてその先端が層間絶縁膜１０９及びゲート絶縁膜１０７を貫通する第２のコンタクトホール１１２を介して半導体層１０６のソース領域１０３と接続されている。なお、半導体層１０６のドレイン領域１０４は第３のコンタクトホール１１３を介して図示を省略した配線に接続されている。 A gate insulating film 107 is formed on the semiconductor layer 106, and a gate electrode 108 is formed so as to intersect the channel region 106 a of the semiconductor layer 106 with the gate insulating film 107 interposed therebetween. One end of the gate electrode 108 is extended, and the tip thereof is connected to the source wiring 110 formed on the interlayer insulating film 109 via the first contact hole 111 penetrating the interlayer insulating film 109. The source wiring 110 is extended toward the source region 103 of the semiconductor layer 106, and the tip of the source wiring 110 is connected to the semiconductor layer 106 through a second contact hole 112 that penetrates the interlayer insulating film 109 and the gate insulating film 107. It is connected to the source region 103. Note that the drain region 104 of the semiconductor layer 106 is connected to a wiring (not shown) through a third contact hole 113.

しかしながら、上記のように構成された薄膜トランジスタ１０１においては、ゲート領域１０２とソース領域１０３とを導通させるために２つのコンタクトホール１１１、１１２を形成する必要があり、しかもこれらのコンタクトホール１１１、１１２におけるアライメントずれを考慮して各コンタクトホール１１１、１１２においてある程度余裕をもって配置する必要があるため、最密充填配置をするための障害になる、という課題がある。 However, in the thin film transistor 101 configured as described above, it is necessary to form two contact holes 111 and 112 in order to make the gate region 102 and the source region 103 conductive. Considering misalignment, it is necessary to arrange the contact holes 111 and 112 with a certain margin, so that there is a problem that it becomes an obstacle to the close-packed arrangement.

本発明はかかる課題に基づきなされたものであり、半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を減らし、最密充填配置をすることが可能な半導体装置、電気光学装置及び半導体装置の製造方法を提供することを目的としている。 The present invention has been made based on such a problem, and reduces the number of contact holes necessary for electrical connection with a source region or a drain region of a semiconductor layer, and enables a close-packed arrangement and an electro-optical device. An object of the present invention is to provide a device and a method for manufacturing a semiconductor device.

上記課題を解決するために、本発明の電気光学装置は、基板上に、複数の走査線と、該走査線の延設方向に対して交差する方向に延設された複数のデータ線と、該データ線に並列する複数の共通給電線と、前記データ線と前記走査線とによりマトリクス状に形成された画素領域とを有し、該画素領域の各々には、前記走査線を介して走査信号が第1のゲート電極に供給される第１の薄膜トランジスタと、該第１の薄膜トランジスタを介して前記データ線から供給される画像信号が第２のゲート電極に供給される第２の薄膜トランジスタと、前記画素領域毎に形成された画素電極と前記走査線と前記データ線を跨いで複数の前記画素電極に対応する対向電極との層間において前記画素電極が前記第２の薄膜トラジスタを介して前記共通給電線に電気的に接続したときに前記画素電極と前記対向電極との間に流れる駆動電流によって発光する有機半導体膜を具備する発光素子とを有する電気光学装置であって、前記第１の薄膜トランジスタの半導体層上を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記第２のゲート電極と導通する第１の配線と、前記第１の配線を覆うように前記ゲート絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された第２の配線と、前記半導体層のソース領域又はドレイン領域と前記第１の配線と前記第２の配線とを前記ゲート絶縁膜及び前記層間絶縁膜を貫通するひとつのコンタクトホールを介して導通する導通部とを具備することを特徴とする。 In order to solve the above problems, an electro-optical device of the present invention includes a plurality of scanning lines and a plurality of data lines extending in a direction intersecting the extending direction of the scanning lines on a substrate, A plurality of common power supply lines in parallel with the data lines; and a pixel area formed in a matrix by the data lines and the scanning lines, and each of the pixel areas is scanned via the scanning lines. A first thin film transistor in which a signal is supplied to the first gate electrode; a second thin film transistor in which an image signal supplied from the data line through the first thin film transistor is supplied to the second gate electrode; The pixel electrode is interposed between the pixel electrode formed for each pixel region, the scanning line, and the counter electrode corresponding to the plurality of pixel electrodes across the data line, via the second thin film transistor. Power supply An electro-optical device having a light emitting element including an organic semiconductor film that emits light by a drive current flowing between the pixel electrode and the counter electrode when electrically connected, the semiconductor layer of the first thin film transistor A gate insulating film formed to cover the gate insulating film; a first wiring electrically connected to the second gate electrode formed on the gate insulating film; and the gate insulating film to cover the first wiring. An interlayer insulating film formed thereon, a second wiring formed on the interlayer insulating film, a source region or a drain region of the semiconductor layer, the first wiring, and the second wiring; And a conductive portion that conducts through one contact hole that penetrates the insulating film and the interlayer insulating film.

上記のように構成された電気光学装置においては各画素ごとにスイッチング素子として２つのＴＦＴが必要とされるため、各画素ごとに１つのＴＦＴで構成できる液晶装置等と比べて画素領域が狭くなる。そこで、本発明では、かかる構成の電気光学装置においてゲート絶縁膜及び層間絶縁膜を貫通する１つのコンタクトホールによって第１の半導体装置の半導体層のソース領域又はドレイン領域と第１の配線と第２の配線とを一体的に導通するように構成したので、第１の半導体装置の半導体層のソース領域又はドレイン領域と導通するために必要なコンタクトホールの数を１つにし、最密充填配置をすることが可能なる。従って、画素領域を広げることが可能となる。 Since the electro-optical device configured as described above requires two TFTs as switching elements for each pixel, the pixel area is narrower than a liquid crystal device or the like that can be configured with one TFT for each pixel. . Therefore, according to the present invention, in the electro-optical device having such a configuration, the source region or the drain region of the semiconductor layer of the first semiconductor device, the first wiring, the second wiring, and the like by one contact hole penetrating the gate insulating film and the interlayer insulating film. Since the wiring is integrally connected to the wiring of the first semiconductor device, the number of contact holes required to be conductive with the source region or the drain region of the semiconductor layer of the first semiconductor device is reduced to one, and the closest packing arrangement is achieved. It becomes possible to do. Therefore, the pixel area can be expanded.

以下、本発明の実施の形態を図面に基づき説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（半導体装置の構造）
図１は本発明の一実施形態に係る半導体装置として、ＴＦＴの平面図、図２は図１に示したＴＦＴのＡ−Ａ断面図である。なお、この実施形態に係るＴＦＴは図１１に示した回路に本発明を適用したものである。 (Structure of semiconductor device)
FIG. 1 is a plan view of a TFT as a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line AA of the TFT shown in FIG. The TFT according to this embodiment is one in which the present invention is applied to the circuit shown in FIG.

これらの図に示すように、ａ−Ｓｉ膜からなる基板１上には例えばｐ−Ｓｉからなる半導体層２が形成されている。この半導体層２ではチャネル領域３の両側にソース領域４及びドレイン領域５が設けられている。 As shown in these drawings, a semiconductor layer 2 made of, for example, p-Si is formed on a substrate 1 made of an a-Si film. In the semiconductor layer 2, a source region 4 and a drain region 5 are provided on both sides of the channel region 3.

この半導体層２上にはゲート絶縁膜６が形成されており、このゲート絶縁膜６を介して半導体層２のチャネル領域３と交差するようにゲート電極７が形成されている。このゲート電極７の一端は延設し、更にＵターンして半導体層２のソース領域４と重なる位置まで延設している。 A gate insulating film 6 is formed on the semiconductor layer 2, and a gate electrode 7 is formed so as to intersect the channel region 3 of the semiconductor layer 2 via the gate insulating film 6. One end of the gate electrode 7 extends and further extends to a position where it makes a U-turn and overlaps the source region 4 of the semiconductor layer 2.

また、ゲート絶縁膜６上にはゲート電極７を覆うように層間絶縁膜９が形成されており、この層間絶縁膜９上には配線１０が形成されている。この配線１０は上述したようにゲート電極７と半導体層２のソース領域４とが重なる位置まで延設している。 An interlayer insulating film 9 is formed on the gate insulating film 6 so as to cover the gate electrode 7, and a wiring 10 is formed on the interlayer insulating film 9. As described above, the wiring 10 extends to a position where the gate electrode 7 and the source region 4 of the semiconductor layer 2 overlap.

そして、ゲート電極７と半導体層２のソース領域４と配線１０とがゲート絶縁膜を介して重なられ、層間絶縁膜９及びゲート絶縁膜６を貫通したコンタクトホール１１内には導通部３１０が形成され、この導通部は例えば配線１０と一体的に設けられている。このように１つのコンタクトホール１１内で配線１０と導通部３１０とが一体的に設けられているので、導通部３１０をコンタクトホールに形成するための工数を低減することができる。 The gate electrode 7, the source region 4 of the semiconductor layer 2, and the wiring 10 are overlapped with each other through a gate insulating film, and a conductive portion 310 is formed in the contact hole 11 that penetrates the interlayer insulating film 9 and the gate insulating film 6. The conductive part is formed integrally with the wiring 10, for example. Thus, since the wiring 10 and the conducting portion 310 are integrally provided in one contact hole 11, the number of steps for forming the conducting portion 310 in the contact hole can be reduced.

このコンタクトホール１１はゲート電極７の上部平面（上面）との接続面１２を有し、更に半導体層２のソース領域４の上部平面との接続面１３を有する。このようにコンタクトホール１１とゲート電極７及び半導体層２のソース領域４とが平面的に接続している部分を有するので、より確実に電気的な接続を行うことができる。そのためには例えば接続面１２の面積としては、４μｍ^２以上が好ましく、接続面１３の面積としては、４μｍ^２以上が好ましい。 The contact hole 11 has a connection surface 12 with the upper plane (upper surface) of the gate electrode 7, and further has a connection surface 13 with the upper plane of the source region 4 of the semiconductor layer 2. As described above, since the contact hole 11 and the gate electrode 7 and the source region 4 of the semiconductor layer 2 have a portion where they are connected in a plane, electrical connection can be more reliably performed. For this purpose, for example, the area of the connection surface 12 is preferably 4 μm ² or more, and the area of the connection surface 13 is preferably 4 μm ² or more.

なお、半導体層２のドレイン電極５はコンタクトホール１４を介して図示を省略した配線に接続されている。 The drain electrode 5 of the semiconductor layer 2 is connected to a wiring (not shown) through a contact hole 14.

このように本実施形態においては、層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を介して導通部３１０がゲート電極７と半導体層２のソース領域４と配線１０とを一体的に導通するように構成したので、半導体層２のソース領域４と導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置をすることが可能なる。 As described above, in this embodiment, the conductive portion 310 integrally connects the gate electrode 7, the source region 4 of the semiconductor layer 2, and the wiring 10 through the contact hole 11 that penetrates the interlayer insulating film 9 and the gate insulating film 6. Since it is configured to conduct, the number of contact holes 11 required to conduct with the source region 4 of the semiconductor layer 2 can be reduced to one, and a close-packed arrangement can be achieved.

また、図２に示す構造で配線１０側のＲ１の部分で断線が生じた場合でも図１に示すＲ２のパスによりゲート電極７と配線１０の接続が得られ、確実な接続となる点で好ましい。 Further, even in the case where a disconnection occurs in the R1 portion on the wiring 10 side in the structure shown in FIG. 2, the connection between the gate electrode 7 and the wiring 10 is obtained by the path R2 shown in FIG. .

なお、この実施形態では、コンタクトホール１１を介して半導体層２のソース領域４をゲート電極７及び配線１０と一体的に導通していたが、半導体層のゲート領域についても１つのコンタクトホールによってゲート電極及び配線と一体的に導通するように構成してもよい。 In this embodiment, the source region 4 of the semiconductor layer 2 is electrically connected to the gate electrode 7 and the wiring 10 through the contact hole 11, but the gate region of the semiconductor layer is also gated by one contact hole. You may comprise so that it may conduct | electrically_connect with an electrode and wiring integrally.

（半導体装置の製造方法）
次に、図１及び図２に示したＴＦＴの製造方法を説明する。 (Method for manufacturing semiconductor device)
Next, a manufacturing method of the TFT shown in FIGS. 1 and 2 will be described.

図３から図５はこの実施形態に係るＴＦＴの製造工程を説明するための図である。 3 to 5 are views for explaining the manufacturing process of the TFT according to this embodiment.

まず図３（ａ）に示すように、ａ−Ｓｉ膜からなる基板１上に例えばＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３００〜６００ｍＪ／ｃｍ^２照射することにより、ａ−Ｓｉ膜を結晶化させ、厚さ２０ｎｍ〜１００ｎｍのｐ−Ｓｉ膜３０１を得る。 First, as shown in FIG. 3A, an a-Si film is crystallized by irradiating an excimer laser beam such as KrF or XeCl on a substrate 1 made of an a-Si film at 300 to 600 mJ / cm ^2. A p-Si film 301 having a thickness of 20 nm to 100 nm is obtained.

次に、図３（ｂ）に示すように、レジスト塗布、露光処理及び現像処理を経てｐ−Ｓｉ膜３０１上に半導体層２に相当する形状のフォトレジストマスク３０２を形成する。 Next, as shown in FIG. 3B, a photoresist mask 302 having a shape corresponding to the semiconductor layer 2 is formed on the p-Si film 301 through resist coating, exposure processing, and development processing.

次に、図３（ｃ）に示すように、フォトレジストマスク３０２をマスクとして、ｐ−Ｓｉ膜３０１を例えば塩素系ガスを用いてＲＩＥ(reactive ion etching)により、エッチングし、半導体層２に相当する形状のｐ−Ｓｉ層３０３を形成する。なお、ＲＩＥのようなドライエッチング以外に、弗硝酸を用いてエッチングするなど薬液を用いるウエットエッチングを使用することもできる。 Next, as shown in FIG. 3C, using the photoresist mask 302 as a mask, the p-Si film 301 is etched by RIE (reactive ion etching) using, for example, a chlorine-based gas, which corresponds to the semiconductor layer 2. A p-Si layer 303 having a shape to be formed is formed. In addition to dry etching such as RIE, wet etching using a chemical solution such as etching using hydrofluoric acid can also be used.

次に、図３（ｄ）に示すように、フォトレジストマスク３０２を剥離後、ＰＥＣＶＤ法により、ＴＥＯＳ（テトラエチルオルソシリケート）と酸素ガスとを原料ガスとして、５０〜１２０ｎｍの膜厚のゲート絶縁膜６を形成する。ここで、原料ガスとしては、ＳｉＨ_４と酸素ガスとを用いても良い。 Next, as shown in FIG. 3D, after the photoresist mask 302 is removed, a gate insulating film having a thickness of 50 to 120 nm is formed by PECVD using TEOS (tetraethylorthosilicate) and oxygen gas as source gases. 6 is formed. Here, SiH ₄ and oxygen gas may be used as the source gas.

次に、図３（ｅ）に示すように、ｐ−Ｓｉ層３０３上の半導体層２のチャネル領域３に相当する位置にトレジストマスク３０４を形成する。そして、このフォトレジストマスク３０４をマスクにし、イオン注入法により、例えば不純物イオンとして１×１０^１３〜２×１０^１４個／ｃｍ^２のドーズ量にてリンイオンをｐ−Ｓｉ層３０３に注入し、ソース領域４及びドレイン領域５を形成する。 Next, as illustrated in FIG. 3E, a resist mask 304 is formed at a position corresponding to the channel region 3 of the semiconductor layer 2 on the p-Si layer 303. Then, using this photoresist mask 304 as a mask, phosphorus ions are implanted into the p-Si layer 303 by ion implantation, for example, as impurity ions at a dose of 1 × 10 ¹³ to 2 × 10 ¹⁴ ions / cm ^2. Region 4 and drain region 5 are formed.

次に、図４（ｆ）に示すように、フォトレジストマスク３０４を除去した後、ゲート絶縁膜６上に、ＰＶＤ（physical vapour deposition）法により、２００〜６００ｎｍの膜厚、ここでは５００ｎｍのアルミニウム膜３０５を形成する。 Next, as shown in FIG. 4F, after the photoresist mask 304 is removed, an aluminum film having a thickness of 200 to 600 nm, here 500 nm, is formed on the gate insulating film 6 by PVD (physical vapor deposition). A film 305 is formed.

次に、図４（ｇ）に示すように、ゲート電極７に相当する形状のフォトレジストマスク３０６を形成する。そして、フォトレジストマスク３０６をマスクとして、弗素系または塩素系ガスを用いてＲＩＥ法により、アルミニウム膜３０５をエッチング後、フォトレジスタパターン３０６を剥離して、図４（ｈ）に示すようなゲート電極７を形成する。 Next, as shown in FIG. 4G, a photoresist mask 306 having a shape corresponding to the gate electrode 7 is formed. Then, using the photoresist mask 306 as a mask, the aluminum film 305 is etched by RIE using fluorine-based or chlorine-based gas, and then the photoresist pattern 306 is peeled off to form a gate electrode as shown in FIG. 7 is formed.

次に、図４（ｉ）に示すように、ゲート電極７を覆うように、ＴＥＯＳと酸素ガスとを原料ガスとしてＰＥＣＶＤ法により、３００〜１５００ｎｍ、ここでは１２００ｎｍの厚みの層間絶縁膜９を形成する。 Next, as shown in FIG. 4I, an interlayer insulating film 9 having a thickness of 300 to 1500 nm, here 1200 nm, is formed by PECVD using TEOS and oxygen gas as source gases so as to cover the gate electrode 7. To do.

次に、図４（ｊ）に示すように、コンタクトホール１１に相当する形状にパターニングされたフォトレジストマスク３０７を形成する。 Next, as shown in FIG. 4J, a photoresist mask 307 patterned into a shape corresponding to the contact hole 11 is formed.

そして、図５（ｋ）に示すように、フォトレジストマスク３０７をマスクとして弗素系、例えばＣ_２ＨＦ_５やＣＨＦ_３を用いた反応性イオンエッチング法（ＲＩＥ法）により層間絶縁膜９及びゲート絶縁膜６を貫通するコンタクトホール１１を形成し、フォトレジストマスク３０７を剥離する。このようにコンタクトホール１１をドライエッチングにより形成することによって、コンタクトホール１１が半導体層２を突き抜けて形成されるようなことはなくなる。 Then, as shown in FIG. 5 (k), the interlayer insulating film 9 and the gate insulating film are formed by a reactive ion etching method (RIE method) using a fluorine-based material such as C ₂ HF ₅ or CHF ₃ using the photoresist mask 307 as a mask. A contact hole 11 penetrating the film 6 is formed, and the photoresist mask 307 is peeled off. By forming the contact hole 11 by dry etching in this way, the contact hole 11 is not formed through the semiconductor layer 2.

次に、図５（ｌ）に示すように、層間絶縁膜９上に、ＰＶＤ（physical vapour deposition）法により、３００〜１０００ｎｍの膜厚のアルミニウム膜３０８を形成する。 Next, as shown in FIG. 5L, an aluminum film 308 having a thickness of 300 to 1000 nm is formed on the interlayer insulating film 9 by PVD (physical vapor deposition).

次に、図５（ｍ）に示すように、アルミニウム膜３０８上に、配線１０に相当する箇所以外が除去された形状のフォトレジストマスク３０９を形成する。フォトレジストマスク３０９をマスクとしてアルミニウム膜３０８を塩素系ガスを用いてＲＩＥ法によりエッチング後、フォトレジストマスク３０９を剥離する。これにより、図５（ｎ）に示すように、配線１０が形成されると共にこれに導通する導通部３１０がコンタクトホール１１内に形成される。 Next, as illustrated in FIG. 5M, a photoresist mask 309 having a shape in which portions other than the portion corresponding to the wiring 10 are removed is formed on the aluminum film 308. After the aluminum film 308 is etched by RIE using chlorine-based gas using the photoresist mask 309 as a mask, the photoresist mask 309 is peeled off. As a result, as shown in FIG. 5 (n), the wiring 10 is formed, and a conducting portion 310 that conducts the wiring 10 is formed in the contact hole 11.

以上のように本実施形態によれば、半導体層２のソース領域又はドレイン領域とゲート電極７と配線１０とを導通するために必要なコンタクトホール１１の数を１つにし、最密充填配置のされた半導体装置を製造することが可能である。 As described above, according to the present embodiment, the number of contact holes 11 required for conducting the source region or drain region of the semiconductor layer 2, the gate electrode 7, and the wiring 10 is reduced to one, and the closest packing arrangement is performed. The manufactured semiconductor device can be manufactured.

（電気光学装置の第１の実施形態）
次に、本発明の電気光学装置の第１の実施形態として、電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。 (First embodiment of electro-optical device)
Next, an active matrix display device using a charge injection type organic thin film EL element will be described as a first embodiment of the electro-optical device of the invention.

図６はこのようなアクティブマトリクス型表示装置の構成を示すブロック図である。 FIG. 6 is a block diagram showing the configuration of such an active matrix display device.

図６に示す表示装置６０１では、透明基板６００上に、複数の走査線gateと、該走査線gateの延設方向に対して交差する方向に延設された複数のデータ線sigと、該データ線sigに並列する複数の共通給電線comと、データ線sigと走査線gateとの交差点に対応する画素領域６０７とが構成されている。データ線sigに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路６０３が構成されている。走査線に対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路６０４が構成されている。 In the display device 601 shown in FIG. 6, on the transparent substrate 600, a plurality of scanning lines gate, a plurality of data lines sig extending in a direction crossing the extending direction of the scanning lines gate, and the data A plurality of common power supply lines com parallel to the line sig and a pixel region 607 corresponding to the intersection of the data line sig and the scanning line gate are configured. A data side drive circuit 603 including a shift register, a level shifter, a video line, and an analog switch is configured for the data line sig. A scanning side driving circuit 604 including a shift register and a level shifter is configured for the scanning lines.

また、画素領域６０７の各々には、走査線を介して走査信号がゲート電極に供給される第１のＴＦＴ６２０と、この第１のＴＦＴ６２０を介してデータ線sigから供給される画像信号を保持する保持容量capと、該保持容量capによって保持された画像信号がゲート電極に供給される第２のＴＦＴ６３０と、第２のＴＦＴ６３０を介して共通給電線comに電気的に接続したときに共通給電線comから駆動電流が流れ込む発光素子６４０とが構成されている。 Each pixel region 607 holds a first TFT 620 to which a scanning signal is supplied to the gate electrode via the scanning line, and an image signal supplied from the data line sig via the first TFT 620. A storage capacitor cap, a second TFT 630 to which an image signal held by the storage capacitor cap is supplied to the gate electrode, and a common feeder line when electrically connected to the common feeder line com via the second TFT 630 The light emitting element 640 into which a drive current flows from com is comprised.

図７は上記の画素領域６０７の構成を示す平面図、図８は図７のＡ−Ａ断面図、図９は図７のＢ−Ｂ断面図である。 7 is a plan view showing the configuration of the pixel region 607, FIG. 8 is a cross-sectional view taken along line AA in FIG. 7, and FIG. 9 is a cross-sectional view taken along line BB in FIG.

図７及び図８に示すように、いずれの画素領域においても、島状の2つの半導体膜を利用して第１のＴＦＴ６２０を構成する第1の半導体層７２０及び第２のＴＦＴ６３０を構成する第2の半導体層７３０が形成され、第2の半導体層７３０のドレイン領域には、第1層間絶縁膜７５１のコンタクホール７６１を介して中継電極７３５が電気的に接続し、該中継電極７３５には第２層間絶縁膜７５２のコンタクホール７６２を介して画素電極７４１が電気的に接続している。この画素電極７４１の上層側には、正孔注入層７４２、有機半導体材料等からなる発光層７４３、対向電極OPが積層されている。ここで、対向電極OPは、データ線sigなどを跨いで複数の画素領域６０7にわたって形成されている。第2の半導体層７３０のソース領域には、コンタクトホール７６３を介して共通給電線comが電気的に接続している。 As shown in FIGS. 7 and 8, in any pixel region, the first semiconductor layer 720 and the second TFT 630 constituting the first TFT 620 are formed using two island-shaped semiconductor films. The second semiconductor layer 730 is formed, and the relay electrode 735 is electrically connected to the drain region of the second semiconductor layer 730 through the contact hole 761 of the first interlayer insulating film 751. The pixel electrode 741 is electrically connected through a contact hole 762 in the second interlayer insulating film 752. On the upper layer side of the pixel electrode 741, a hole injection layer 742, a light emitting layer 743 made of an organic semiconductor material, and a counter electrode OP are stacked. Here, the counter electrode OP is formed over the plurality of pixel regions 607 across the data line sig and the like. A common feeder line com is electrically connected to the source region of the second semiconductor layer 730 through a contact hole 763.

第2の半導体層７３０のチャネル領域上にはゲート絶縁膜７５０を介してゲート電極７３１が形成されている。ここで、図９に示すように、このゲート電極７３１は第１の半導体層７２０のドレイン領域にまで延設している。更に、その上にはゲート電極７３１上に形成された第1層間絶縁膜７５１を介して配線７１０が形成されている。従って、配線７１０は延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と平面的に重なるように配置されている。 A gate electrode 731 is formed over the channel region of the second semiconductor layer 730 with a gate insulating film 750 interposed therebetween. Here, as shown in FIG. 9, the gate electrode 731 extends to the drain region of the first semiconductor layer 720. Furthermore, a wiring 710 is formed thereon via a first interlayer insulating film 751 formed on the gate electrode 731. Accordingly, the wiring 710 is disposed so as to overlap with the extended gate electrode 731 and the drain region of the first semiconductor layer 720 in a plan view.

そして、延設されたゲート電極７３１と第１の半導体層７２０のドレイン領域と配線７１０とが重なる位置には、第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通し導通部７０９が形成されたコンタクトホール７１１が例えば配線７１０と一体的に設けられている。このコンタクトホール７１１は延設されたゲート電極７３１の上部平面との接続面７１２を有し、更に第１の半導体層７２０のドレイン領域の上部平面との接続面７１３を有する。 A conductive portion 709 is formed through the first interlayer insulating film 751 and the gate insulating film 750 at a position where the extended gate electrode 731 and the drain region of the first semiconductor layer 720 overlap with the wiring 710. A contact hole 711 is provided integrally with the wiring 710, for example. This contact hole 711 has a connection surface 712 with the upper plane of the extended gate electrode 731, and further has a connection surface 713 with the upper plane of the drain region of the first semiconductor layer 720.

また第１の半導体層７２０のソース領域は第１層間絶縁膜７５１及びゲート絶縁膜７５０を貫通するコンタクトホール７６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層７２０ではチャネル領域上にはゲート絶縁膜７５０を介して走査線gateから突出したゲート電極７２１が該チャネル領域と交差するように形成されている。 The source region of the first semiconductor layer 720 is electrically connected to the data line sig through a contact hole 764 that penetrates the first interlayer insulating film 751 and the gate insulating film 750. Further, in the first semiconductor layer 720, a gate electrode 721 protruding from the scanning line gate via the gate insulating film 750 is formed on the channel region so as to intersect the channel region.

以上のように本実施形態では、第１の半導体層７２０のドレイン領域と延設されたゲート電極７３１及び配線７１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能なる。従って、画素領域６０７を広げることが可能となり、画素電極の面積を大きくすることができる。 As described above, in this embodiment, since the number of contact holes required for electrical connection between the drain region of the first semiconductor layer 720 and the extended gate electrode 731 and the wiring 710 is made one, Filling arrangement is possible. Accordingly, the pixel region 607 can be expanded, and the area of the pixel electrode can be increased.

かかる図６乃至図９の配線、画素構造を有する表示装置では、走査線gateを介して走査信号が第１のＴＦＴ６２０のゲート電極７２１に供給されると、ＴＦＴ６２０がオン状態になり、データ線sigを介して画像信号が当該ＴＦＴのドレイン側に供給され、保持容量capに保持される。そして、この保持容量に保持された画像信号が第２のＴＦＴ６３０のゲート電極７３１に供給されＴＦＴ６３０がオン状態になると、給電線com側（ＴＦＴ６３０のソース側）から駆動電流が供給される。この電流はＴＦＴ６３０のドレイン側に供給され、画素において、画素電極７４１から正孔注入層７４２を経て正孔が注入され対向電極opから電子が注入され発光層７４３で正孔及び電子が再結合し発光を生じる。 In the display device having the wiring and pixel structure shown in FIGS. 6 to 9, when a scanning signal is supplied to the gate electrode 721 of the first TFT 620 via the scanning line gate, the TFT 620 is turned on, and the data line sig The image signal is supplied to the drain side of the TFT via the and is held in the holding capacitor cap. When the image signal held in the storage capacitor is supplied to the gate electrode 731 of the second TFT 630 and the TFT 630 is turned on, a drive current is supplied from the power supply line com side (source side of the TFT 630). This current is supplied to the drain side of the TFT 630. In the pixel, holes are injected from the pixel electrode 741 through the hole injection layer 742, electrons are injected from the counter electrode op, and holes and electrons are recombined in the light emitting layer 743. Luminescence occurs.

（電気光学装置の第２の実施形態）
次に、本発明の電気光学装置の第２の実施形態として、上記の電気光学装置とは形態の異なる電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置について説明する。 (Second embodiment of electro-optical device)
Next, as a second embodiment of the electro-optical device of the present invention, an active matrix display device using a charge injection type organic thin film EL element having a different form from the above-described electro-optical device will be described.

この実施形態に係る表示装置は基本的には図６に示した表示装置と同様の構成であるが、各画素領域の形態が異なる。ただし、この実施形態では、データ線sigが２本ずつ設けられ、これらデータ線sigに沿ってそれぞれ隣接する画素領域には異なるデータ線sigから信号が供給されるようになっている。 The display device according to this embodiment has basically the same configuration as the display device shown in FIG. 6, but the form of each pixel region is different. However, in this embodiment, two data lines sig are provided, and signals are supplied from different data lines sig to adjacent pixel regions along the data lines sig.

図１０はこの実施形態に係る表示装置における画素領域８０７の構成を示す平面図である。 FIG. 10 is a plan view showing the configuration of the pixel region 807 in the display device according to this embodiment.

図１０に示すように、いずれの画素領域８０７においても、走査線gateに沿って、走査線gateの近傍に第１のＴＦＴ８２０が形成され、画素領域８０７のほぼ中央に第２のＴＦＴ８３０が形成されている。 As shown in FIG. 10, in any pixel region 807, the first TFT 820 is formed in the vicinity of the scanning line gate along the scanning line gate, and the second TFT 830 is formed in the approximate center of the pixel region 807. ing.

第２のＴＦＴ８３０を構成する第2の半導体層９３０のドレイン領域には、第1層間絶縁膜のコンタクホール９６１を介して第１の中継電極９３５が電気的に接続し、該第１の中継電極９３５には第２層間絶縁膜のコンタクホール９６２を介して第２の中継電極９３６に電気的に接続している。第２の中継電極９３６は画素領域８０７の中央付近からデータ線sigに沿って両側に分岐しており、画素領域８０７を２分したそれぞれのほぼ中央に配置された円形の画素電極９４１、９４２に電気的に接続している。 A first relay electrode 935 is electrically connected to the drain region of the second semiconductor layer 930 constituting the second TFT 830 through a contact hole 961 of the first interlayer insulating film, and the first relay electrode 935 is electrically connected to the second relay electrode 936 through a contact hole 962 of the second interlayer insulating film. The second relay electrode 936 branches from the vicinity of the center of the pixel region 807 to both sides along the data line sig. The second relay electrode 936 has circular pixel electrodes 941 and 942 arranged at approximately the center of the pixel region 807 in half. Electrically connected.

この画素電極９４１の上層側には、正孔注入層、有機半導体膜、対向電極が積層されている。ここで、対向電極は、データ線sigなどを跨いで複数の画素領域８０7にわたって形成されている。第2の半導体層９３０のソース領域には、コンタクトホール９６３を介して共通給電線comが電気的に接続している。 On the upper layer side of the pixel electrode 941, a hole injection layer, an organic semiconductor film, and a counter electrode are stacked. Here, the counter electrode is formed over the plurality of pixel regions 807 across the data line sig and the like. A common feeder line com is electrically connected to the source region of the second semiconductor layer 930 through a contact hole 963.

第2の半導体層９３０のチャネル領域上にはゲート絶縁膜を介してゲート電極９３１が形成されている。ゲート電極９３１は共通給電線comの下まで延設され、これによりゲート電極９３１と共通給電線comとが対向することによる第２のＴＦＴ８３０に対する保持容量部９９０が形成されている。 A gate electrode 931 is formed over the channel region of the second semiconductor layer 930 with a gate insulating film interposed therebetween. The gate electrode 931 is extended below the common power supply line com, whereby a storage capacitor portion 990 for the second TFT 830 is formed by the gate electrode 931 and the common power supply line com facing each other.

更に、このゲート電極９３１は第１のＴＦＴ８２０を構成する第１の半導体層９２０のドレイン領域にまで延設している。更に、その上にはゲート電極９３１上に形成された第1層間絶縁膜を介して配線９１０が形成されている。従って、配線９１０は延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と平面的に重なるように配置されている。 Further, the gate electrode 931 extends to the drain region of the first semiconductor layer 920 constituting the first TFT 820. Further, a wiring 910 is formed thereon via a first interlayer insulating film formed on the gate electrode 931. Accordingly, the wiring 910 is disposed so as to overlap with the extended gate electrode 931 and the drain region of the first semiconductor layer 920 in a plan view.

そして、延設されたゲート電極９３１と第１の半導体層９２０のドレイン領域と配線９１０とが重なる位置には、第１層間絶縁膜及びゲート絶縁膜を貫通する導通部が形成されたコンタクトホール９１１が例えば配線９１０と一体的に設けられている。このような構造については図９に示したものと同様である。 A contact hole 911 in which a conductive portion penetrating the first interlayer insulating film and the gate insulating film is formed at a position where the extended gate electrode 931 overlaps with the drain region of the first semiconductor layer 920 and the wiring 910. Is provided integrally with the wiring 910, for example. Such a structure is the same as that shown in FIG.

また第１の半導体層９２０のソース領域は第１層間絶縁膜及びゲート絶縁膜を貫通するコンタクトホール９６４を介してデータ線sigと電気的に接続されている。更に第１の半導体層９２０ではチャネル領域上にはゲート絶縁膜を介して走査線gateから突出した３本のゲート電極９２１が該チャネル領域と交差するように形成されている。 The source region of the first semiconductor layer 920 is electrically connected to the data line sig through a contact hole 964 that penetrates the first interlayer insulating film and the gate insulating film. Further, in the first semiconductor layer 920, three gate electrodes 921 protruding from the scanning line gate through the gate insulating film are formed on the channel region so as to intersect the channel region.

この実施形態においても、第１の半導体層９２０のドレイン領域と延設されたゲート電極９３１及び配線９１０とを導通するために必要なコンタクトホールの数を１つにしたので、最密充填配置をすることが可能なる。従って、画素領域８０７を広げることが可能となり、画素電極の面積を大きくすること Also in this embodiment, since the number of contact holes necessary for conducting the drain region of the first semiconductor layer 920, the extended gate electrode 931, and the wiring 910 is made one, the closest packing arrangement is achieved. It becomes possible to do. Accordingly, the pixel region 807 can be expanded and the area of the pixel electrode can be increased.

上記の実施形態では、ＴＦＴを用いて説明したが、これに限らず、シリコン基板にトランジスタを形成する構造においても適用可能である。 In the above-described embodiment, the description has been given using the TFT. However, the present invention is not limited to this.

本発明の一実施形態に係る薄膜トランジスタの平面図である。It is a top view of the thin-film transistor which concerns on one Embodiment of this invention. 図１に示した薄膜トランジスタのＡ−Ａ断面図である。It is AA sectional drawing of the thin-film transistor shown in FIG. 本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その１）である。It is process drawing (the 1) which shows order for the manufacturing process of the thin-film transistor which concerns on one Embodiment of this invention later on. 本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その２）である。It is process drawing (the 2) which shows order for the manufacturing process of the thin-film transistor which concerns on one Embodiment of this invention later on. 本発明の一実施形態に係る薄膜トランジスタの製造プロセスを順を追って示す工程図（その３）である。It is process drawing (the 3) which shows order for the manufacturing process of the thin-film transistor which concerns on one Embodiment of this invention later on. 本発明の電気光学装置の第１の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an active matrix display device using a charge injection type organic thin film EL element according to a first embodiment of an electro-optical device of the invention. FIG. 図６に示した表示装置における画素領域の構成を示す平面図である。It is a top view which shows the structure of the pixel area | region in the display apparatus shown in FIG. 図７に示した画素領域のＡ−Ａ断面図である。It is AA sectional drawing of the pixel area | region shown in FIG. 図７に示した画素領域のＢ−Ｂ断面図である。It is BB sectional drawing of the pixel area | region shown in FIG. 本発明の電気光学装置の第２の実施形態に係る電荷注入型の有機薄膜ＥＬ素子を用いたアクティブマトリクス型表示装置における表示領域の構成を示す平面図である。FIG. 6 is a plan view showing a configuration of a display region in an active matrix display device using a charge injection type organic thin film EL element according to a second embodiment of the electro-optical device of the invention. 半導体装置を使ってダイオードを構成した場合の回路図である。It is a circuit diagram at the time of comprising a diode using a semiconductor device. 図１１の回路に係る半導体装置の一般的な構造を示す平面図である。It is a top view which shows the general structure of the semiconductor device which concerns on the circuit of FIG. 図１２におけるＡ−Ａ断面図である。It is AA sectional drawing in FIG.

Explanation of symbols

２半導体層
３チャネル領域
４ソース領域
５ドレイン領域
６ゲート絶縁膜
７ゲート電極
９層間絶縁膜
１０配線
１１コンタクトホール
１２、１３接続面
３１０導通部

2 Semiconductor layer 3 Channel region 4 Source region 5 Drain region 6 Gate insulating film 7 Gate electrode 9 Interlayer insulating film 10 Wiring 11 Contact hole 12, 13 Connection surface 310 Conducting portion

Claims

On the substrate, a plurality of scanning lines, a plurality of data lines extending in a direction intersecting the extending direction of the scanning lines, a plurality of common power supply lines parallel to the data lines, and the data lines And a pixel region formed in a matrix by the scanning lines,
In each of the pixel regions, a first thin film transistor in which a scanning signal is supplied to the first gate electrode through the scanning line, and an image signal supplied from the data line through the first thin film transistor. Between the second thin film transistor supplied to the second gate electrode, the pixel electrode formed for each pixel region, the scanning line, and the counter electrode corresponding to the plurality of pixel electrodes across the data line A light emitting element including a light emitting layer that emits light by a driving current flowing between the pixel electrode and the counter electrode when the pixel electrode is electrically connected to the common power supply line via the second thin film transistor; An electro-optical device comprising:
A gate insulating film formed to cover the semiconductor layer of the first thin film transistor;
A first wiring electrically connected to the second gate electrode formed on the gate insulating film;
An interlayer insulating film formed on the gate insulating film so as to cover the first wiring; a second wiring formed on the interlayer insulating film;
A conductive portion that conducts the source region or drain region of the semiconductor layer, the first wiring, and the second wiring through one contact hole that penetrates the gate insulating film and the interlayer insulating film. An electro-optical device.