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JP3988690B2 - Semiconductor device and its manufacturing method - Google Patents
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Description

【0001】
【発明の属する技術分野】
この発明は、ボンディングパッド電極に接続されたプローブパッド電極を有するLSI等の半導体装置とその製法に関し、特にプローブパッド電極を絶縁膜に設けた電極孔の側壁を覆って形成したことにより検査用プローブの反復使用に伴うプローブとプローブパッド電極との接触不良をなくすようにしたものである。
【0002】
【従来の技術】
従来、LSI等の半導体装置としては、半導体ウエハに形成したIC(集積回路)チップ領域においてボンディングパッド電極に接続されたプローブパッド電極を設けたものが知られている(例えば、特許文献1参照)。このような半導体装置によると、組立(アセンブリ)工程の前にウエハプロービングテストを行なう際に、検査用プローブをボンディングパッド電極にではなく、プローブパッド電極に接触させて検査を行なうので、ボンディングパッド電極が検査用プローブの先端でこすられて傷つくことによりボンディング不良を招くといった事態を未然に防止することができる。
【0003】
特許文献1
特開平7−111282号公報
【0004】
【発明が解決しようとうする課題】
上記した従来技術によると、プローブパッド電極は、ボンディングパッド電極と同様にしてAl又はAl合金等の導電材で構成されるのが通例である。Al又はAl合金等の金属は、柔らかい材料であるため、例えばメモリテストで1回、ロジックテストで1回というように複数回のプローブ接触を行なうと、プローブパッド電極がけずられてプローブの先端に金属くずが付着し、良好な接触が得られないことがあった。また、プローブは、複数回使用すると、先端面の平坦度が悪化し、プローブパッド電極の上面が平坦であっても、良好な接触が得られないことがあった。
【0005】
この発明の目的は、検査用プローブの反復使用に伴うプローブとプローブパッド電極との接触不良をなくすことができる新規な半導体装置とその製法を提供することにある。
【0006】
【課題を解決するための手段】
この発明に係る半導体装置は、ボンディングパッド電極に接続されたプローブパッド電極を有する半導体装置であって、
前記ボンディングパッド電極より下の1又は複数層の絶縁膜に電極孔を設けると共にこの電極孔の側壁を覆って前記プローブパッド電極を形成したことを特徴とするものである。
【0007】
この発明の半導体装置によれば、プローブパッド電極を絶縁膜に設けた電極孔の側壁を覆って形成したので、検査用プローブは、その先端がプローブパッド電極に容易に係止されるようになり、良好な接触が得られる。
【0008】
この発明の半導体装置において、電極孔を深さ方向にサイズが減少するように形成すると、検査用プローブを電極孔に挿入するのが容易となる。
【0009】
【発明の実施の形態】
図1は、この発明の一実施形態に係る半導体装置を示すもので、図1の装置のパッド電極配置は、図2に示されている。図1に示す断面は、図2のQ−Q’線に沿う断面に対応する。
【0010】
半導体基板10の一主表面を覆う絶縁膜12の上には、図示しないポリシリコン配線を覆ってBPSG(ボロン・リン・ケイ酸ガラス)等の層間絶縁膜24が形成されている。絶縁膜24の上には、配線層26が形成され、絶縁膜24には、配線層26に隣接して電極孔24aが設けられている。電極孔24aの側壁を覆ってW(タングステン)層28が形成されている。
【0011】
絶縁膜24の上には、配線層26を覆って層間絶縁膜30が形成され、絶縁膜30の上には、配線層32が形成されている。配線層32は、ボンディングパッド電極40の配置予定部が正方形状に幅広く形成されると共に、電極40の配置予定部から電極孔24aの近傍へ延長する延長部を有し、この延長部が接続層32Aとして使用される。絶縁層30には、接続層32Aに隣接して電極孔30aが設けられている。電極孔30aは、電極孔24aに連続してそれよりサイズが大きくなるように形成される。一例として、接続孔24aを一辺の長さAが20μmの正方形とすると、電極孔30aは、接続層32A側にD=5μmだけ拡大したサイズで形成される。電極孔30aの側壁を覆ってW層34が形成され、W層34は、前述したDの拡大部以外の部分でW層28を覆う。接続層32Aは、配線層32における電極40の配置予定部とW層34とを相互接続する。
【0012】
絶縁膜30の上には、配線層32及び接続層32Aを覆って層間絶縁膜36が形成され、絶縁膜36には、配線層32における電極40の配置予定部に対応した接続孔36aと、電極孔30aに連続した電極孔36bとが設けられている。電極孔36bは、接続層32A側にD=5μmだけ拡大したサイズで形成される。電極孔36b,30a,24aは、深さ方向にサイズが減少する連続孔を構成する。電極孔36bの側壁を覆ってW層38が形成され、W層38は、前述したDの拡大部で接続層32Aに重なり(接続され)、Dの拡大部以外の部分でW層34を覆う。接続孔36a内にはW層38の形成に伴ってW層38aが形成されるが、W層38aは省略してもよい。
【0013】
絶縁膜36の上には、接続孔36aを介して配線層32に接続されるようにAl又はAl合金からなるボンディングパッド電極40が設けられている。絶縁膜36の上には、電極40を覆って窒化シリコン等の保護絶縁膜42が形成されており、絶縁膜42には、電極40の中央部を露呈するボンディング孔42aと、W層28,34,38からなるプローブパッド電極を露呈するプローブ接触孔42bとが設けられている。一例として、配線層26上での絶縁膜30の厚さ及び配線層32上での絶縁膜36の厚さをいずれも0.8μmとし、絶縁膜24,30,36の合計厚さTを3μmとすることができる。
【0014】
ウエハプロービングテストの際には、プローブ接触孔42bを介してプローブパッド電極28,34,38に検査用プローブPBを接触させる。この場合、プローブPBは、例えばW層34で係止されるので、プローブPBの先端面が反復使用により平坦性が悪化していても、良好な接触が得られる。また、プローブPBを電極孔36bの開口端でW層38と接触させることで多点接触も可能である。さらに、電極孔24a,30a,36bからなる連続孔を深さ方向にサイズが減少するように形成したので、電極孔36bを介してプローブPBを挿入するのが容易となる。その上、プローブパッド電極28,34,38をボンディングパッド電極40を構成するAl又はAl合金より高硬度のWで構成したので、プローブPBによるプローブパッド電極の損傷が軽減される。
【0015】
次に、図3〜5を参照して図1の装置の製法を説明する。図3の工程では、半導体基板10の一主表面を覆う絶縁膜12の上に絶縁膜24を形成した後、絶縁膜24の上に配線層26を形成する。そして、ホトリソグラフィ及び選択的ドライエッチング処理により配線層26に隣接する電極孔24aを絶縁膜24に形成する。この後、ブランケットCVD(化学気相堆積)法により基板上面にW層28Aを形成し、W層28Aをエッチバックすることにより電極孔24aの側壁を覆い且つ配線層26に接続されるようにW層28を形成する。
【0016】
次に、図4の工程では、絶縁膜24の上に配線層26を覆って絶縁膜30を形成する。絶縁膜30は、塗布絶縁膜を用いて上面が平坦状をなすように形成することができる。そして、絶縁膜30の上に配線層32及び接続層32Aを形成した後、ホトリソグラフィ及び選択的ドライエッチング処理により接続層32Aに隣接する電極孔30aを形成する。電極孔30aは、電極孔24aに連続してそれより前述のDだけ拡大したサイズで形成する。この後、図3で述べたと同様にしてW層34を電極孔30aの側壁を覆い且つ接続層32Aに接触するように形成する。
【0017】
次に、図5の工程では、絶縁膜30の上に配線層32及び接続層32Aを覆って絶縁膜36を形成する。絶縁膜36は、絶縁膜30と同様にして平坦状に形成することができる。絶縁膜36には、ホトリソグラフィ及び選択的ドライエッチング処理により配線層32の一部に対応した接続孔36aと、電極孔30aに連続した電極孔36bとを形成する。電極孔36bは、電極孔30aより前述のDだけ拡大したサイズで形成する。この後、図3で述べたと同様にしてW層38を電極孔36bの側壁を覆うように形成する。このとき、電極孔36bより大きい接続孔36aの側壁に沿ってW層38aが残存する。
【0018】
この後、基板上面にAl又はAl合金を堆積し、その堆積層をホトリソグラフィ及び選択的ドライエッチング処理によりパターニングすることにより図1,2に示すようにボンディングパッド電極40を形成する。そして、絶縁膜36の上に窒化シリコン等の保護絶縁膜42を形成した後、ホトリソグラフィ及び選択的ドライエッチング処理により図1,2に示すようにボンディング孔42a及びプローブ接触孔42bを絶縁膜42に形成する。
【0019】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能なものである。例えば、プローブパッド電極の構成材料としては、Wに限らず、M,Ti等の高融点金属又はW,M,Ti等の高融点金属のシリサイド等を用いてもよい。
【0020】
【発明の効果】
以上のように、この発明によれば、プローブパッド電極を絶縁膜に設けた電極孔の側壁を覆って形成したので、検査用プローブを反復使用しても、プローブとプローブパッド電極との間に良好な接触を確保できる効果が得られる。
【図面の簡単な説明】
【図1】 この発明の一実施形態に係る半導体装置を示す基板断面図である。
【図2】 図1の装置におけるパッド電極配置を示す上面図である。
【図3】 図1の装置の製法における第1のW層形成工程を示す基板断面図である。
【図4】 図3の工程に続く絶縁膜形成工程、配線形成工程、接続孔形成工程及び第2のW層形成工程を示す基板断面図である。
【図5】 図4の工程に続く絶縁膜形成工程、接続孔形成工程及び第3のW層形成工程を示す基板断面図である。
【符号の説明】
10:半導体基板、12,24,30,36,42:絶縁膜、26,32:配線層、28,34,38:プローブパッド電極、40:ボンディングパッド電極、32A:接続層、42a:ボンディング孔、42b:プローブ接触孔。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as an LSI having a probe pad electrode connected to a bonding pad electrode and a method for manufacturing the same, and more particularly to a probe for inspection by forming a probe pad electrode covering the side wall of an electrode hole provided in an insulating film. The contact failure between the probe and the probe pad electrode due to repeated use is eliminated.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a semiconductor device such as an LSI, a device provided with a probe pad electrode connected to a bonding pad electrode in an IC (integrated circuit) chip region formed on a semiconductor wafer is known (for example, see Patent Document 1). . According to such a semiconductor device, when the wafer probing test is performed before the assembly process, the inspection probe is brought into contact with the probe pad electrode instead of the bonding pad electrode. However, it is possible to prevent a situation in which bonding failure is caused by rubbing and damaging the tip of the inspection probe.
[0003]
Patent Document 1
Japanese Patent Application Laid-Open No. 7-111282
[Problems to be solved by the invention]
According to the above-described conventional technology, the probe pad electrode is usually made of a conductive material such as Al or an Al alloy in the same manner as the bonding pad electrode. Since metal such as Al or Al alloy is a soft material, for example, if the probe is contacted multiple times, such as once in the memory test and once in the logic test, the probe pad electrode is displaced and touches the tip of the probe. In some cases, metal scraps adhered and good contact could not be obtained. In addition, when the probe is used a plurality of times, the flatness of the tip surface deteriorates, and even if the upper surface of the probe pad electrode is flat, good contact may not be obtained.
[0005]
An object of the present invention is to provide a novel semiconductor device and a method for manufacturing the same that can eliminate poor contact between the probe and the probe pad electrode due to repeated use of the inspection probe.
[0006]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device having a probe pad electrode connected to a bonding pad electrode,
An electrode hole is provided in one or a plurality of insulating films below the bonding pad electrode, and the probe pad electrode is formed so as to cover a side wall of the electrode hole.
[0007]
According to the semiconductor device of the present invention, since the probe pad electrode is formed so as to cover the side wall of the electrode hole provided in the insulating film, the tip of the inspection probe can be easily locked to the probe pad electrode. Good contact is obtained.
[0008]
In the semiconductor device of the present invention, when the electrode hole is formed so that the size is reduced in the depth direction, the inspection probe can be easily inserted into the electrode hole.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a semiconductor device according to an embodiment of the present invention. The pad electrode arrangement of the device of FIG. 1 is shown in FIG. The cross section shown in FIG. 1 corresponds to the cross section along the line QQ ′ of FIG.
[0010]
On the insulating film 12 covering one main surface of the semiconductor substrate 10, an interlayer insulating film 24 such as BPSG (boron / phosphorus / silicate glass) is formed so as to cover a polysilicon wiring (not shown). A wiring layer 26 is formed on the insulating film 24, and an electrode hole 24 a is provided in the insulating film 24 adjacent to the wiring layer 26. A W (tungsten) layer 28 is formed to cover the side wall of the electrode hole 24a.
[0011]
An interlayer insulating film 30 is formed on the insulating film 24 so as to cover the wiring layer 26, and a wiring layer 32 is formed on the insulating film 30. The wiring layer 32 has a wide area where the bonding pad electrode 40 is to be arranged in a square shape and has an extension extending from the electrode 40 to the vicinity of the electrode hole 24a. Used as 32A. The insulating layer 30 is provided with an electrode hole 30a adjacent to the connection layer 32A. The electrode hole 30a is formed so as to be continuously larger than the electrode hole 24a. As an example, if the connection hole 24a is a square having a side length A of 20 μm, the electrode hole 30a is formed in a size enlarged by D 1 = 5 μm on the connection layer 32A side. W layer 34 is formed to cover the sidewalls of the electrode apertures 30a, W layer 34 covers the W layer 28 in the portion other than the enlarged portion of the D 1 as described above. The connection layer 32 </ b> A interconnects the planned placement portion of the electrode 40 in the wiring layer 32 and the W layer 34.
[0012]
An interlayer insulating film 36 is formed on the insulating film 30 so as to cover the wiring layer 32 and the connection layer 32A. The insulating film 36 includes a connection hole 36a corresponding to a portion where the electrode 40 is to be arranged in the wiring layer 32, and An electrode hole 36b continuous with the electrode hole 30a is provided. The electrode hole 36b is formed in a size enlarged by D 2 = 5 μm on the connection layer 32A side. The electrode holes 36b, 30a, 24a constitute a continuous hole whose size decreases in the depth direction. W layer 38 is formed to cover the sidewalls of the electrode apertures 36b, W layer 38 overlaps the connecting layer 32A in the enlarged portion of the D 2 mentioned above (connected), W layer 34 in the portion other than the enlarged portion of the D 2 Cover. The W layer 38a is formed in the connection hole 36a along with the formation of the W layer 38, but the W layer 38a may be omitted.
[0013]
A bonding pad electrode 40 made of Al or an Al alloy is provided on the insulating film 36 so as to be connected to the wiring layer 32 through the connection hole 36a. A protective insulating film 42 made of silicon nitride or the like is formed on the insulating film 36 so as to cover the electrode 40. The insulating film 42 includes a bonding hole 42a that exposes the central portion of the electrode 40, a W layer 28, A probe contact hole 42b that exposes the probe pad electrode 34, 38 is provided. As an example, the thickness of the insulating film 30 on the wiring layer 26 and the thickness of the insulating film 36 on the wiring layer 32 are both 0.8 μm, and the total thickness T of the insulating films 24, 30, 36 is 3 μm. It can be.
[0014]
In the wafer probing test, the inspection probe PB is brought into contact with the probe pad electrodes 28, 34, and 38 through the probe contact hole 42b. In this case, since the probe PB is locked by, for example, the W layer 34, good contact can be obtained even if the tip surface of the probe PB has deteriorated in flatness due to repeated use. Further, multipoint contact is possible by bringing the probe PB into contact with the W layer 38 at the opening end of the electrode hole 36b. Further, since the continuous hole made up of the electrode holes 24a, 30a, and 36b is formed so as to decrease in size in the depth direction, the probe PB can be easily inserted through the electrode hole 36b. In addition, since the probe pad electrodes 28, 34, 38 are made of W having a hardness higher than that of Al or Al alloy constituting the bonding pad electrode 40, damage to the probe pad electrode by the probe PB is reduced.
[0015]
Next, the manufacturing method of the apparatus of FIG. 1 is demonstrated with reference to FIGS. In the step of FIG. 3, after forming the insulating film 24 on the insulating film 12 covering one main surface of the semiconductor substrate 10, the wiring layer 26 is formed on the insulating film 24. Then, an electrode hole 24a adjacent to the wiring layer 26 is formed in the insulating film 24 by photolithography and selective dry etching. Thereafter, a W layer 28A is formed on the upper surface of the substrate by blanket CVD (chemical vapor deposition), and the W layer 28A is etched back so as to cover the side wall of the electrode hole 24a and to be connected to the wiring layer 26. Layer 28 is formed.
[0016]
Next, in the process of FIG. 4, the insulating film 30 is formed on the insulating film 24 so as to cover the wiring layer 26. The insulating film 30 can be formed using a coated insulating film so that the upper surface is flat. Then, after forming a wiring layer 32 and a connection layer 32A on the insulating film 30, an electrode hole 30a adjacent to the connection layer 32A is formed by photolithography and selective dry etching treatment. Electrode hole 30a is formed in a size enlarged than in succession electrode hole 24a only D 1 of the foregoing. Thereafter, in the same manner as described with reference to FIG. 3, the W layer 34 is formed so as to cover the side wall of the electrode hole 30a and to be in contact with the connection layer 32A.
[0017]
Next, in the process of FIG. 5, an insulating film 36 is formed on the insulating film 30 so as to cover the wiring layer 32 and the connection layer 32A. The insulating film 36 can be formed flat like the insulating film 30. In the insulating film 36, a connection hole 36a corresponding to a part of the wiring layer 32 and an electrode hole 36b continuous with the electrode hole 30a are formed by photolithography and selective dry etching. Electrode hole 36b is formed in a size enlarged from the electrode hole 30a by D 2 mentioned above. Thereafter, the W layer 38 is formed so as to cover the side wall of the electrode hole 36b in the same manner as described in FIG. At this time, the W layer 38a remains along the side wall of the connection hole 36a larger than the electrode hole 36b.
[0018]
Thereafter, Al or an Al alloy is deposited on the upper surface of the substrate, and the deposited layer is patterned by photolithography and selective dry etching, thereby forming the bonding pad electrode 40 as shown in FIGS. Then, after forming a protective insulating film 42 such as silicon nitride on the insulating film 36, the bonding hole 42a and the probe contact hole 42b are formed in the insulating film 42 by photolithography and selective dry etching as shown in FIGS. To form.
[0019]
The present invention is not limited to the above-described embodiment, and can be implemented in various modifications. For example, as the material of the probe pad electrodes is not limited to W, M O, a refractory metal or W such as Ti, M O, it may be used silicides of refractory metals such as Ti.
[0020]
【The invention's effect】
As described above, according to the present invention, since the probe pad electrode is formed so as to cover the side wall of the electrode hole provided in the insulating film, even if the inspection probe is repeatedly used, the probe pad electrode is interposed between the probe and the probe pad electrode. The effect of ensuring good contact is obtained.
[Brief description of the drawings]
1 is a cross-sectional view of a substrate showing a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a top view showing a pad electrode arrangement in the apparatus of FIG. 1;
3 is a cross-sectional view of a substrate showing a first W layer forming step in the manufacturing method of the apparatus of FIG. 1;
4 is a substrate cross-sectional view showing an insulating film forming step, a wiring forming step, a connection hole forming step, and a second W layer forming step subsequent to the step of FIG. 3;
5 is a substrate cross-sectional view showing an insulating film forming step, a connection hole forming step, and a third W layer forming step following the step of FIG. 4;
[Explanation of symbols]
10: semiconductor substrate, 12, 24, 30, 36, 42: insulating film, 26, 32: wiring layer, 28, 34, 38: probe pad electrode, 40: bonding pad electrode, 32A: connection layer, 42a: bonding hole 42b: probe contact hole.

Claims (4)

ボンディングパッド電極に接続されたプローブパッド電極を有する半導体装置であって、
前記ボンディングパッド電極より下の1又は複数層の絶縁膜に電極孔を設けると共にこの電極孔の側壁を覆って前記プローブパッド電極を形成したことを特徴とする半導体装置。
A semiconductor device having a probe pad electrode connected to a bonding pad electrode,
A semiconductor device, wherein an electrode hole is provided in one or a plurality of insulating films below the bonding pad electrode and the probe pad electrode is formed to cover a side wall of the electrode hole.
前記電極孔を深さ方向にサイズが減少するように形成したことを特徴とする請求項1記載の半導体装置。The semiconductor device according to claim 1, wherein the electrode hole is formed so as to decrease in size in a depth direction. 半導体基板と、
この半導体基板の一主表面を覆って形成された第1の絶縁膜と、
この第1の絶縁膜の上に形成された配線積層であって、1又は複数層の配線層と各配線層の下に敷かれた絶縁層とを含み、各絶縁層にはその上の配線層に隣接して電極孔が設けられ、複数層の絶縁層が存在する場合には複数層の絶縁層の電極孔が深さ方向にサイズが減少する連続孔となるように形成されたものと、
この配線積層において最上層の絶縁層の上に最上層の配線層を覆って形成された第2の絶縁膜であって、前記最上層の配線層の一部に対応した接続孔と該接続孔から離間した電極孔とを有し、この電極孔が前記最上層の絶縁層の電極孔に連続してそれより大サイズを有するように形成されたものと、
前記各絶縁層の電極孔の側壁と前記第2の絶縁膜の電極孔の側壁とを覆い且つ前記各配線層に接続されるように形成されたプローブパッド電極と、
前記接続孔を介して前記最上層の配線層に接続されるように前記第2の絶縁膜の上に形成されたボンディングパッド電極と
を備えた半導体装置。
A semiconductor substrate;
A first insulating film formed to cover one main surface of the semiconductor substrate;
A wiring stack formed on the first insulating film, including one or a plurality of wiring layers and an insulating layer laid under each wiring layer, and each insulating layer includes a wiring thereon When electrode holes are provided adjacent to the layers, and there are multiple layers of insulating layers, the electrode holes of the multiple layers of insulating layers are formed to be continuous holes whose size decreases in the depth direction. ,
A second insulating film formed on the uppermost insulating layer in the wiring stack so as to cover the uppermost wiring layer, the connection hole corresponding to a part of the uppermost wiring layer and the connection hole An electrode hole spaced from the electrode hole, and the electrode hole is formed to have a size larger than that of the electrode hole of the uppermost insulating layer.
A probe pad electrode formed so as to cover a side wall of the electrode hole of each insulating layer and a side wall of the electrode hole of the second insulating film and to be connected to each wiring layer;
A semiconductor device comprising: a bonding pad electrode formed on the second insulating film so as to be connected to the uppermost wiring layer through the connection hole.
前記各配線層を形成し終わるたびに該配線層の下の絶縁層の上に該配線層に隣接する電極孔を覆って所定の導電材を堆積し、その堆積層をエッチバックすることにより該堆積層の一部を該電極孔内に残存させ、前記第2の絶縁膜の上にその電極孔を覆って所定の導電材を堆積し、その堆積層をエッチバックすることにより該堆積層の一部を該電極孔内に残存させ、前記各配線層に隣接する電極孔内に残存する堆積層と前記第2の絶縁膜の電極孔内に残存する堆積層とを前記プローブパッド電極とすることを特徴とする請求項3記載の半導体装置の製法。Each time the formation of each wiring layer is completed, a predetermined conductive material is deposited on the insulating layer under the wiring layer so as to cover the electrode hole adjacent to the wiring layer, and the deposited layer is etched back to A part of the deposited layer is left in the electrode hole, a predetermined conductive material is deposited on the second insulating film so as to cover the electrode hole, and the deposited layer is etched back to thereby form the deposited layer. A part is left in the electrode hole, and the deposited layer remaining in the electrode hole adjacent to each wiring layer and the deposited layer remaining in the electrode hole of the second insulating film are used as the probe pad electrode. The method of manufacturing a semiconductor device according to claim 3.
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