JP4006690B2 - Demodulator and demodulation method - Google Patents

Description

【００１２】
で表される位相の第１のローカル信号Ｓ６Ｉが与えられ、第２の乗算回路１１Ｑには、次式
【００１３】
【数２】

【００１４】
で表される位相の第２のローカル信号Ｓ６Ｑが与えられる。
【００１５】
かくして第１の乗算回路１１Ｉは、供給されるディジタルＱＰＳＫ変調信号Ｓ５と第１のローカル信号Ｓ６Ｉとを乗算し、乗算結果をＩ成分乗算結果信号Ｓ７Ｉとしてローパスフィルタ回路１２Ｉに送出する。同様にして、第２の乗算回路１１Ｑは、供給されるディジタルＱＰＳＫ変調信号Ｓ５と第２のローカル信号Ｓ６Ｑとを乗算し、乗算結果をＱ成分乗算結果信号Ｓ７Ｑとしてローパスフィルタ回路１２Ｑに送出する。
【００１６】
ローパスフィルタ回路１２Ｉは、供給されるＩ成分乗算結果信号Ｓ７Ｉに含まれるベースバンド成分及び２倍の中間周波数成分のうち、ベースバンド成分を除去し、得られたＩ成分フィルタリング信号Ｓ８Ｉを自動位相制御回路１３び位相回転回路１４に送出する。同様にして、ローパスフィルタ回路１２Ｑは、供給されるＱ成分乗算結果信号Ｓ７Ｑに含まれるベースバンド成分及び２倍の中間周波数成分のうち、ベースバンド成分を除去し、得られたＱ成分フィルタリング信号Ｓ８Ｑを自動位相制御回路１３及び位相回転回路１４に送出する。
【００１７】
自動位相制御回路１３は、供給されるＩ成分フィルタリング信号Ｓ８Ｉ及びＱ成分フィルタリング信号Ｓ８Ｑに基づいて位相推定を行い、当該推定結果に基づいて位相回転回路１４を制御する。かくして位相回転回路１４は、自動位相制御回路１３の制御に基づいて、Ｉ成分フィルタリング信号Ｓ８Ｉ及びＱ成分フィルタリング信号Ｓ８Ｑに対してその位相を回転させ、得られたＩ成分信号Ｓ９Ｉ及びＱ成分信号Ｓ９Ｑをそれぞれクロック再生回路１５及び硬判定部に１６送出する。
【００１８】
クロック再生回路１５は、例えばＤＰＬＬ（Digital Phase Locked Loop）構成でなり、供給されるＩ成分信号Ｓ９Ｉ及びＱ成分信号Ｓ９Ｑからベースバンドクロックを再生し、これを再生クロックＣＬＫ_２として硬判定部１６に送出する。
【００１９】
硬判定部１６は、再生クロックＣＬＫ_２の立上がりエッジ又は立下りエッジが到来するタイミングで、Ｉ成分信号Ｓ９Ｉ及びＱ成分信号Ｓ９Ｑについて、そのシンボルの値が「０」又は「１」のいずれであるかの硬判定処理を行い、得られたＩ成分及びＱ成分についての復調されたビットデータをそれぞれＩ成分復調信号Ｓ１０Ｉ及びＱ成分復調信号Ｓ１０Ｑとしてパラレル／シリアル変換回路１７に送出する。
【００２０】
そしてパラレル／シリアル変換回路１７は、供給されるＩ成分復調信号Ｓ１０Ｉ及びＱ成分復調信号Ｓ１０Ｑをパラレル／シリアル変換処理することにより、送信側においてＱＰＳＫ変調される前のデータ列を得、これを復調信号Ｓ１１として後段の回路に出力する。
【００２１】
このようにしてこの復調回路１においては、送信側から送信されたＱＰＳＫ変調されたデータを復調することができるようになされている。
【００２２】
【発明が解決しようとする課題】
ところが、かかる従来の復調回路１においては、上述のようにディジタル信号処理部８において、第１及び第２の乗算回路１１Ｉ、１１Ｑや自動位相制御回路１３及び位相回転回路１４等を必要とするため、全体としての回路規模や消費電力が大きくなる問題があった。
【００２３】
実際上、第１及び第２の乗算回路１１Ｉ、１１Ｑは通常多くのロジックゲートを必要とし、その分回路規模が大きくなる。従って、かかる復調回路１として、例えば乗算回路を必要としない回路を構築できれば、その分全体としての回路規模をより一層と縮小化させ、ひいては受信装置全体としての小型化、省電力化及びローコスト化にも貢献し得るものと考えられる。
【００２４】
同様に、バンドパスフィルタ回路１０や、ローパスフィルタ回路１２Ｉ、１２Ｑも、ディジタル信号処理で実現する場合、通常多くのロジックゲートを必要とする。従って、復調回路１としてバンドパスフィルタ回路や、ローパスフィルタ回路を必要としない回路を構築できれば、その分全体としての回路規模をより一層と縮小化させ、ひいては受信装置全体としての小型化、省電力化及びローコスト化にも貢献し得るものと考えられる。
【００２５】
また自動位相制御回路１３や位相回転回路１４はフィードバックループ構成であるため反応に時間を要すると共に、ループを安定化するためには技術的課題が大きい。従って、かかる復調回路１として、これら自動位相制御回路１３や位相回転回路１４を必要としない回路を構築できれば、不安定なループがない分回路動作の安定化を図りながら、受信装置全体としての小型化、省電力化及びローコスト化により一層貢献し得るものと考えられる。
【００２６】
さらにディジタルＱＰＳＫ変調信号Ｓ４は、ＱＰＳＫ変調信号をその４倍のサンプリング周波数でアナログ／ディジタル変換するため、回路全体としての動作周波数が高くなる。そのため動作周波数が高いアナログ／ディジタル変換回路６や、ディジタル信号処理部８を構成するＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）又はＬＳＩ（Large Scale Integrated circuit）、さらにはクロック発生部が必要となる。また動作周波数が高いことから、消費電力が大きくなる問題もある。
【００２７】
本発明は以上の点を考慮してなされたもので、全体としての回路規模を格段的に縮小化させながら省電力化にも貢献し得る簡易な構成の復調装置及び復調方法を提案しようとするものである。
【００２８】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、データを差動符号化してなる変調信号を復調する復調装置において、変調信号を一定間隔でサンプリングするサンプリング手段と、サンプリング手段のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第１の絶対値を検出する第１の絶対値検出手段と、サンプリング手段のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間と１／４波長時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第２の絶対値を検出する第２の絶対値検出手段と、第１の絶対値検出手段により検出された第１の絶対値及び第２の絶対値検出手段により検出された第２の絶対値をそれぞれ硬判定する硬判定手段とを設けるようにした。
【００２９】
この結果、この復調装置では、乗算回路等の複雑な回路を用いることなく、硬判定手段の硬判定結果に基づいて差動符号化する前のデータを復調することができる。
【００３０】
また本発明においては、データを差動符号化してなる変調信号を復調する復調方法において、変調信号を一定間隔でサンプリングする第１のステップと、サンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第１の絶対値を検出すると共に、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間と１／４波長時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第２の絶対値を検出する第２のステップと、検出した第１の絶対値及び第２の絶対値をそれぞれ硬判定する第３のステップとを設けるようにした。
【００３１】
この結果この復調方法によれば、乗算回路等の複雑な回路を用いることなく、硬判定結果に基づいて差動符号化する前のデータを復調することができる。
【００３２】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００３３】
（１）第１の実施の形態
（１−１）基本原理
（１−１−１）位相差の検出
遅延検波方式による復調では、上述のように前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}と現シンボルの受信波ＩＦ１_ｎとの位相差を抽出する。
【００３４】
この場合、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／４（＝90〔°〕）だけ位相を遅らせて現シンボルの受信波ＩＦ１_Ｓｎと重ねたものを半波長期間で観測すると、遅相後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ１_Ｓｎ間の元の位相差が０のときには図１（Ａ）、π／２のときには図１（Ｂ）、πのときには図１（Ｃ）、３π／２のときには図１（Ｄ）のようになる。
【００３５】
そして、この図１（Ａ）〜図１（Ｄ）からも明らかなように、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／４だけ位相を遅らせて現シンボルの受信波ＩＦ１_Ｓｎに重ねた場合、遅相後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び横軸が囲む部分（半波長期間内）の面積Ｓ１_{Ｓ（ｎ−１）}と、現シンボルの受信波ＩＦ１_Ｓｎ及び横軸が囲む部分（半波長期間内）の面積Ｓ１_Ｓｎとの面積差ΔＳ１_{Ｓ ｎ}（＝Ｓ１_{Ｓ（ｎ−１）}＋Ｓ１_Ｓｎ）は、振幅のセンタ（横軸）よりも上側を正の面積、下側を負の面積とし、これら正負面積の和の絶対値として計算するものとして、２種類存在することが分かる。従って、かかる面積差ΔＳ１_Ｓｎに基づいて、遅相前の元の前シンボル及び現シンボル間の位相差を０又は３π／２と、π／２又はπとの２種類２値で判別することができる。
【００３６】
同様にして、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／４とさらにπ／２（＝90〔°〕）だけ位相を遅らせて現シンボルの受信波ＩＦ１_Ｓｎと重ねたものを半波長期間で観測すると、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ１_Ｓｎ間の元の位相差が０のときには図２（Ａ）、π／２のときには図２（Ｂ）、πのときには図２（Ｃ）、３π／２のときには図２（Ｄ）のようになる。
【００３７】
従って、この図２（Ａ）〜図２（Ｄ）からも明らかなように、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／４とさらにπ／２だけ位相を遅らせて現シンボルの受信波ＩＦ１_Ｓｎに重ねた場合、遅相後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び横軸が囲む部分（半波長期間内）の面積Ｓ１_{Ｓ（ｎ−１）}´と、現シンボルの受信波ＩＦ１_Ｓｎ及び横軸が囲む部分（半波長期間内）の面積Ｓ１_Ｓｎとの面積差ΔＳ１_Ｓｎ´（＝Ｓ１_{Ｓ（ｎ−１）}´＋Ｓ１_Ｓｎ）は、振幅のセンタ（横軸）よりも上側を正の面積、下側を負の面積とし、これら正負面積の和の絶対値として計算するものとして、２種類存在することが分かる。従って、かかる面積差ΔＳ１_Ｓｎ´に基づいて、前シンボル及び現シンボル間の元の位相差を０又はπ／２と、π又は３π／２との２種類２値で判別することができる。
【００３８】
そこで、図１（Ａ）の面積差状態を「１」、図１（Ｂ）の面積差状態を「０」と硬判定するものとし、図１について上述した面積差ΔＳ１_Ｓｎの硬判定結果をＩ成分、図２について上述した面積差ΔＳ１_Ｓｎ´の硬判定結果をＱ成分とすると、図１及び図２から、元の前シンボル及び現シンボルの位相差に応じて図３（Ａ）に示すようなＩ成分及びＱ成分の硬判定結果の組合せパターンが得られる。
【００３９】
この図３（Ａ）からも明らかなように、Ｉ成分の硬判定結果及びＱ成分の硬判定結果の組合せパターンは、前シンボル及び現シンボル間の元の位相差が０のとき、π／２のとき、πのとき及び３π／２のときのいずれの場合も異なる。従って、かかるＩ成分及びＱ成分の各硬判定結果の組合せパターンに基づいて前シンボル及び現シンボル間の元の位相差を検出することができる。
【００４０】
さらにこれを応用すれば、図３（Ａ）より、図１について上述した面積差ΔＳ１_Ｓｎを、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をさらにπ／２だけ位相を遅らせて（すなわち合計で（π／４＋π／２）だけ位相を遅らせて）求めると共に、これと同様にして、図２について上述した面積差ΔＳ１_Ｓｎ´を、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をさらにπ／２だけ位相を遅らせて（すなわち合計で{（π／４＋π／２）＋π／２}だけ位相を遅らせて）求め、これら面積差ΔＳ１_Ｓｎ、ΔＳ１_Ｓｎ´の硬判定を上述と同様に行うことにより、Ｉ成分及びＱ成分の硬判定結果の組合せパターンを、図４に示すＱＰＳＫ変調される前のグレイコード化されたデータと一致させることができる。
【００４１】
なお、面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´を求めるに際して、上述のように前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}の位相をπ／４だけ遅らせるのではなく、位相をπ／４だけ進ませるようにしても、Ｉ成分及びＱ成分の各硬判定結果の組合せパターンとして、図３（Ｂ）に示すような図３（Ａ）の各硬判定結果を反転した組合せパターンを得ることができる。
【００４２】
よって、これを応用すれば、図３（Ｂ）より、図１について上述した面積差ΔＳ１_Ｓｎを、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／２だけ遅らせて（すなわち合計で（−π／４＋π／２）だけ位相を遅らせて）求めると共に、これと同様にして、図２について上述した面積差ΔＳ１_Ｓｎ´を、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をπ／２だけ遅らせて（すなわち合計で{（−π／４＋π／２）＋π／２}だけ位相を遅らせて）求め、これら面積差ΔＳ１_Ｓｎ、ΔＳ１_{Ｓ ｎ}´の硬判定を上述と同様に行うことにより、Ｉ成分及びＱ成分の硬判定結果の組合せパターンを図４に示すグレイコードと一致させることができる。
【００４３】
以上のことから、受信波ＩＦ１_{Ｓ（ｎ−１）}，ＩＦ１_Ｓｎの１シンボル時間をＴ_０、受信波ＩＦ１_{Ｓ（ｎ−１）}，ＩＦ１_Ｓｎの１波長時間をｔとして、現シンボルの受信波ＩＦ１_Ｓｎと、次式
【００４４】
【数３】

【００４５】
で与えられる時間Ｔ１_Ｉだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との半波長期間分の面積差ΔＳ１_Ｓｎを求めると共に、現シンボルの受信波ＩＦ１_Ｓｎと、次式
【００４６】
【数４】

【００４７】
で与えられる時間Ｔ１_Ｑだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との半波長期間分の面積差ΔＳ１_Ｓｎ´を求め、これら２つの面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´を硬判定することによって、ＱＰＳＫ変調される前のグレイコード化されたデータを復元できることが分かる。
【００４８】
なお（３）式において、α_１の値は、受信波ＩＦ１_{Ｓ（ｎ−１）}がＱＰＳＫ変調波である場合であって、図１（Ａ）の面積差の状態を「１」、図１（Ｂ）の面積差の状態を「０」と硬判定するとき（図３（Ａ））には「３」であり、図１（Ａ）の面積差の状態を「０」、図１（Ｂ）の面積差の状態を「１」と硬判定するとき（図３（Ｂ））には「１」である。また受信波ＩＦ１_{Ｓ（ｎ−１）}がπ／４シフトＱＰＳＫ変調波であるときには、既にπ／４だけ進相されていることから、図１（Ａ）の面積差の状態を「１」、図１（Ｂ）の面積差の状態を「０」と硬判定するとき（図３（Ａ））には「２」であり、図１（Ａ）の面積差の状態を「０」、図１（Ｂ）の面積差の状態を「１」と硬判定するとき（図３（Ｂ））には「０」である。
【００４９】
（１−１−２）面積と定積分（区分求積法）
ここで、「面積」と「定積分」との関係について説明する。
【００５０】
図５において、次式
【００５１】
【数５】

【００５２】
で囲まれた部分の面積Ｓは、区分求積法により求めることができる。
【００５３】
具体的には、次式
【００５４】
【数６】

【００５５】
の区間をｎ個の区分Ｄ_１，Ｄ_２，……，Ｄ_ｎに等分し、図５に示すように、各区分Ｄ_１，Ｄ_２，……，Ｄ_ｎごとにそれぞれ
【００５６】
【数７】

【００５７】
で与えられる高さＨ_１，Ｈ_２，……，Ｈ_ｎの長方形ＳＱ_１，ＳＱ_２，……，ＳＱ_ｎを考え、次式
【００５８】
【数８】

【００５９】
のように、これらｎ個の長方形ＳＱ_１，ＳＱ_２，……，ＳＱ_ｎの面積の和Ｓ_ｎを求めることにより実際の面積Ｓの近似値を求めることができる。
【００６０】
また、（８）式において、ｎを限りなく大きくすると、１／ｎは「０」に限りなく近づくことから、面積Ｓとして１／３という答えを得ることができる。
【００６１】
このように平面座標上の曲線等により取り囲まれた部分の面積は、区分求積法により近似計算できる。
【００６２】
そこで、本願においては、上述の面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´の演算にこの区分求積法を利用することを考える。以下、これについて説明する。
【００６３】
（１−１−３）区分求積法とサンプリング
区分求積法によれば、上述した現シンボルの受信波ＩＦ１_Ｓｎにおける半波長分の面積Ｓ１_Ｓｎは、図６に示すように、現シンボルの受信波ＩＦ１_Ｓｎを一定間隔でサンプリングした場合における１サンプルデータ区間を一辺長とし、対応するサンプル値Ｘ_１，Ｘ_２，……を他辺長とする各長方形ＳＱ_Ｘ１，ＳＱ_Ｘ２，……の面積の総和と近似することができる。そして、この現シンボルの受信波ＩＦ１_Ｓｎの半波長分の近似面積は、例えば１サンプルデータ区間の長さを「１」とすれば、各サンプル点におけるサンプル値Ｘ_１，Ｘ_２，……の総和として求めることができる。
【００６４】
同様に、上述した（３）式又は（４）式で与えられる時間Ｔ１_Ｉ，Ｔ１_Ｑだけ遅延させた後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}における半波長での面積Ｓ１_Ｓｎ´は、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}を一定間隔でサンプリングした場合における１サンプルデータ区間を一辺長とし、対応するサンプル値Ｙ_１，Ｙ_２，……を他辺長とする各長方形ＳＱ_Ｙ１，ＳＱ_Ｙ２，……の面積の総和と近似することができ、これは、１サンプルデータ区間の長さを「１」とすれば、各サンプル点におけるサンプル値Ｙ_１，Ｙ_２，……の総和として求めることができる。
【００６５】
従って、上述した現シンボルの受信波ＩＦ１_Ｓｎと、半波長期間における遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}間の面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´は、受信波ＩＦ１_Ｓｎのセンタをゼロとし、これよりも上側を正の面積、下側を負の面積とした場合における現シンボルの受信波ＩＦ１_Ｓｎの近似面積と、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}の近似面積との和（正負面積の和）の絶対値、すなわち現シンボルの受信波ＩＦ１_Ｓｎを一定間隔で半波長期間分だけサンプリングした場合の各サンプル値Ｘ_１，Ｘ_２，……の総和と、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}を現シンボルの受信波ＩＦ１_Ｓｎと同じ間隔でサンプリングした場合の各サンプル値Ｙ_１，Ｙ_２，……の総和とを加算した加算結果の絶対値として求めることができる。
【００６６】
そこで本願においては、かかる面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´を、現シンボルの受信波ＩＦ１_Ｓｎを一定間隔でサンプリングすることにより得られたサンプル値Ｘ_１，Ｘ_２，……と、（３）式又は（４）式で与えられる時間Ｔ１_Ｉ，Ｔ１_Ｑだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}をこれと同じタイミングでサンプリングすることにより得られたサンプル値Ｙ_１，Ｙ_２，……とを１サンプルデータ区間ごとに半波長期間分だけ順次算出し、その合計の絶対値を求めるようにして計算する。
【００６７】
このため本願においては、現シンボルの受信波ＩＦ１_Ｓｎのサンプリングと、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}のサンプリングのタイミングを常に同じにする必要があるが、この条件を満たすためＮ_１を任意の自然数として、受信波ＩＦ１_Ｓｎ，ＩＦ１_{Ｓ（ｎ−１）}の１波長当り次式
【００６８】
【数９】

【００６９】
で与えられる数のサンプルを得るようにする。
【００７０】
例えば（９）式においてＮ_１＝１とした場合、図７に示すように、現シンボル及び遅延後の前シンボル間の面積差ΔＳ１_Ｓｎ，ΔＳ１_Ｓｎ´は、現シンボルの受信波ＩＦ１_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}それぞれの２サンプル分のサンプル値Ｘ_１，Ｘ_２，Ｙ_１，Ｙ_２に基づいて計算することになる。
【００７１】
（１−１−４）具体例
次に、上述の理論の具体例について説明する。ここでは、図７に示すように、受信波ＩＦ１_Ｓｎ，ＩＦ１_{Ｓ（ｎ−１）}の１波長当り４個のサンプルを得る場合（上述の（９）式においてＮ_１＝１の場合）について説明する。
【００７２】
この場合、Ｉ成分について、図７のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／２位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させて重ね合わせた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}のＸ_１と同じ時点でのサンプル値をＹ_１、これ以降π／２ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}間の位相差がπ／４のときには、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び遅延後の前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図８（Ａ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は４段目の値となる。さらに、このとき２サンプル分の「正負面積の和の絶対値」（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……）は、図８に示す図表の６段目の値となる。
【００７３】
同様にして、Ｉ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び２サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……）は、それぞれ図８（Ｂ）〜図８（Ｄ）のようになる。
【００７４】
一方、Ｑ成分について、図７のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／２位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させて重ね合わせたＸ_１と同じ時点での前シンボルのサンプル値をＹ_１、これ以降π／２位相ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}間の位相差がπ／４の場合には、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図９（Ａ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、このとき２サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……）は、それぞれ図９（Ａ）に示す図表の６段目の値となる。
【００７５】
同様にして、Ｑ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び２サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……）は、それぞれ図９（Ｂ）〜図９（Ｄ）のようになる。
【００７６】
そして、これら図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｄ）からも明らかなように、この条件下において、２サンプル分の「正負面積の和の絶対値」の和が「1.00」の場合には「０」、「2.41」の場合には「１」と硬判定するようにすれば、位相差に対するＩ成分及びＱ成分の判定結果として図１０に示す関係が成立する。
【００７７】
この図１０からも明らかなように、かかる硬判定結果の組合せパターンは、前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ１_Ｓｎ間の元の位相差に対するグレイコードと一致しており、従って、上述の手法によりＱＰＳＫ変調信号を復調することができる。
【００７８】
以下、この具体例を具現化した復調回路を搭載してなるワイヤレスマイクロホンシステムについて説明する。
【００７９】
（１−２）本実施の形態によるワイヤレスマイクロホンシステム２０の構成
（１−２−１）ワイヤレスマイクロホンシステム２０の全体構成
図１１において、２０は全体として本実施の形態によるワイヤレスマイクロホンシステムを示す。
【００８０】
このワイヤレスマイクロホンシステム２０では、送信側２１において、マイクロホン２２から出力される音声信号Ｓ２０をマイクアンプ２３を介してアナログ／ディジタル変換回路２４に入力する。
【００８１】
アナログ／ディジタル変換回路２４は、供給されるアナログ波形の音声信号Ｓ２０をディジタル変換し、得られたディジタル音声信号Ｓ２１をベースバンド処理回路２５に送出する。
【００８２】
ベースバンド処理回路２５は、供給されるディジタル音声信号Ｓ２１に対してデータ圧縮処理やイコライジング処理及びパケット処理等の各種所定の信号処理を施し、得られたベースバンド信号Ｓ２２をディジタル変調回路２６に送出する。
【００８３】
ディジタル変調回路２６は、供給されるベースバンド信号Ｓ２２に対してディジタル／アナログ変換、ベースバンド信号帯域制限、ＱＰＳＫ変調等の所定の処理を順次施し、得られたアナログ波形のＱＰＳＫ変調信号Ｓ２３を周波数変換回路２７に送出する。
【００８４】
周波数変換回路２７は、供給されるＱＰＳＫ変調信号Ｓ２３の周波数を送信用の所定周波数にまでアップコンバートし、得られた周波数変換変調信号Ｓ２４をＲＦ（Radio Frequency）アンプ２８、帯域制限用のローパスフィルタ回路２９及びアンテナ３０を順次介して送信信号Ｓ２５として受信側３１に送信する。
【００８５】
一方、受信側３１においては、送信側２１から送信される送信信号Ｓ２５をアンテナ３２を介して復調回路３３に入力すると共に、この復調回路３３において送信信号Ｓ２５に対して所定のＱＰＳＫ復調処理を施すことにより復調された上述のベースバンド信号Ｓ２６を得、これをベースバンド処理回路３４に送出する。
【００８６】
ベースバンド処理回路３４は、供給されるベースバンド信号Ｓ２６に対してエラー訂正処理やパケットからのデータ抽出処理及び抽出したデータの伸張処理等の所定の信号処理を施し、得られたディジタル音声信号Ｓ２７をディジタル／アナログ変換回路３５に送出する。
【００８７】
ディジタル／アナログ変換回路３５は、供給されるディジタル音声信号Ｓ２８をアナログ変換し、得られた音声信号Ｓ２８をＡＦアンプ３６を介してスピーカ３７に送出する。この結果この音声信号Ｓ２８に基づく音声がスピーカ３７から出力される。
【００８８】
このようにしてこのワイヤレスマイクロホンシステム２０においては、送信側２１のマイクロホン２２により集音した音声を無線により受信側３１に送信して、当該受信側３１のスピーカ３７から出力させることができるようになされている。
【００８９】
（１−２−２）復調回路３３の構成
ここで、受信側３１の復調回路３３においては、図５３との対応部分に同一符号を付して示す図１２に示すように構成されている。この場合、アナログ／ディジタル変換回路３９は、クロック発生部３８から供給されるＱＰＳＫ変調信号Ｓ３の４倍の周波数を有するクロックＣＬＫ_１０に基づいて、ＩＦフィルタ５から供給されるＱＰＳＫ変調信号Ｓ３をその０、π／２、π及び３π／２の位相の信号成分が到来するタイミングで順次サンプリングし、得られたディジタルＱＰＳＫ変調信号Ｓ２９を、例えばＬＳＩ、ＦＰＧＡ又はＤＳＰ等でなるディジタル信号処理部４０に送出する。
【００９０】
ディジタル信号処理部４０においては、図１３に示すように、Ｉ成分面積差検出部５０Ｉ、Ｑ成分面積差検出部５０Ｑ、１シンボル遅延回路５１、１サンプル遅延回路５２、２サンプル遅延回路５３、遅延積分検波部５４、クロック再生回路５５、硬判定部５６、パラレル／シリアル変換回路５７からなり、供給されるディジタルＱＰＳＫ変調信号Ｓ２９をＩ成分面積差検出部５０Ｉの第１の加算回路６０Ｉ_１及びＱ成分面積差検出部５０Ｑの第１の加算回路６０Ｑ_１と、１シンボル遅延回路５１とに入力する。
【００９１】
このとき１シンボル遅延回路５１は、供給されるディジタルＱＰＳＫ変調信号Ｓ２９を上述の（３）式で与えられる時間Ｔ１_Ｉ（１シンボルと３π／４位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３１をＩ成分面積差検出部５０Ｉの第１の加算回路６０Ｉ_１に供給する。
【００９２】
かくして第１の加算回路６０Ｉ_１は、ディジタルＱＰＳＫ変調信号Ｓ２９及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３１をサンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ３２Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【００９３】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ３２Ｉ_１の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ３３Ｉ_１として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【００９４】
また、このときＩ成分面積差検出部５０Ｉの第２の加算回路６０Ｉ_２には、ディジタルＱＰＳＫ変調信号Ｓ２９を１サンプル遅延回路５２において１サンプル時間分だけ遅延させてなるディジタルＱＰＳＫ変調信号Ｓ３０と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３１を１サンプル遅延回路６３において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３４が与えられる。
【００９５】
かくして第２の加算回路６０Ｉ_２は、ディジタルＱＰＳＫ変調信号Ｓ３０及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３４をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ３２Ｉ_１よりも１サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ３２Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【００９６】
そして第２の絶対値演算回路６１Ｉ_２は、第２のＩ成分面積差信号Ｓ３２Ｉ_２の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ３３Ｉ_２として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【００９７】
一方、１シンボル遅延回路５１から出力される１シンボル遅延ディジタルＱＰＳＫ信号Ｓ３１は、２サンプル遅延回路５３にも与えられる。そして２サンプル遅延回路５３は、１シンボル遅延ディジタルＱＰＳＫ信号Ｓ３１をπ／２位相時間分だけ遅延させることにより、ディジタルＱＰＳＫ変調信号Ｓ２９を（４）式で与えられる時間Ｔ１_Ｑ（１シンボルと３π／４位相とπ／２位相時間）分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３５を生成し、これをＱ成分面積差検出部５０Ｑの第１の加算回路６０Ｑ_１と、１サンプル遅延回路６４とに送出する。
【００９８】
かくして第１の加算回路６０Ｑ_１は、ディジタルＱＰＳＫ変調信号Ｓ２９及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３５をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ３２Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ３２Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【００９９】
そして第１の絶対値演算回路６１Ｑ_１は、第１のＩ成分面積差信号Ｓ３２Ｑ_１の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ３３Ｑ_１として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０１００】
また、このときＱ成分面積差検出部５０Ｑの第２の加算回路６０Ｑ_２には、１サンプル遅延回路５２から上述のディジタルＱＰＳＫ変調信号Ｓ３０が与えられ、１サンプル遅延回路６４から１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３５を１サンプル時間分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３６が与えられる。
【０１０１】
かくして第２の加算回路６０Ｑ_２は、ディジタルＱＰＳＫ変調信号Ｓ３０及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ３６をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ３２Ｑ_１よりも１サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ３２Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０１０２】
そして第２の絶対値演算回路６１Ｑ_２は、第２のＱ成分面積差信号Ｓ３２Ｑ_２の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ３３Ｑ_２として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０１０３】
Ｉ成分用演算処理部６２Ｉは、Ｉ成分面積差検出部５０Ｉから供給される第１及び第２のＩ成分面積差絶対値信号Ｓ３３Ｉ_１，Ｓ３３Ｉ_２を１サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図８の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……に相当）を表すＩ成分軟判定検波信号Ｓ３７Ｉをクロック再生回路５５及び硬判定部５６に送出する。
【０１０４】
同様にして、Ｑ成分用演算処理部６２Ｑは、Ｑ成分面積差検出部５０Ｑから供給される第１及び第２のＱ成分面積差絶対値信号Ｓ３３Ｑ_１，Ｓ３３Ｑ_２を１サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＱ成分の半波長期間での面積差（図９の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……に相当）を表すＱ成分軟判定検波信号Ｓ３７Ｑをクロック再生回路５５及び硬判定部５６に送出する。
【０１０５】
クロック再生回路５５においては、例えばＤＰＬＬ構成でなり、供給されるＩ成分軟判定検波信号Ｓ３７Ｉ及びＱ成分軟判定検波信号Ｓ３７Ｑに基づきベースバンドクロックを再生し、これを再生クロックＣＬＫ_１１として硬判定部５６に送出する。
【０１０６】
硬判定部５６は、Ｉ成分用演算処理部６２Ｉから供給されるＩ成分軟判定検波信号Ｓ３７Ｉと、Ｑ成分用演算処理部６２Ｑから供給されるＱ成分軟判定検波信号Ｓ３７Ｑとについて、それぞれ再生クロックＣＬＫ_１１の立上りエッジ又は立下りエッジが到来するタイミングで硬判定する。具体的には、図８及び図９を基に再生クロックＣＬＫ_１１の立上りエッジ又は立下りエッジに同期して、データが次式
【０１０７】
【数１０】

【０１０８】
により与えられる値よりも小さい場合には「０」、大きい場合には「１」と硬判定する。
【０１０９】
これにより硬判定部５６は、かかる硬判定結果としてＩ成分及びＱ成分について復調された硬判定された復調データを得、これらをパラレル／シリアル変換回路５７においてパラレル／シリアル変換させた後、かくして得られた上述のベースバンド信号Ｓ２６を後段のベースバンド処理部３４に送出する。
【０１１０】
このようにして復調回路３３は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０１１１】
（１−３）本実施の形態の動作及び効果
以上の構成において、復調回路３３では、ディジタルＱＰＳＫ変調信号Ｓ２９のある１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差と、それよりも１サンプル前の１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部４０のＩ成分面積差検出部５０Ｉ及びＱ成分面積差検出部５０ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部５４において算出し、当該算出結果をクロック再生回路５５から出力される再生クロックＣＬＫ_１１の立上り又は立下りエッジに同期して硬判定部５６において硬判定することによりＱＰＳＫ変調される前のグレイコードを復元する。
【０１１２】
従って、このワイヤレスマイクロホンシステム２０では、ディジタル信号処理部４０において、従来のディジタル信号処理部１（図５４）において必要であった第１及び第２の乗算回路１１Ｉ，１１Ｑ（図５４）や自動位相制御回路１３（図５４）並びに位相回転回路１４（図５４）等を必要とせず、またＩ成分軟判定検波信号Ｓ３７Ｉ及びＱ成分軟判定検波信号Ｓ３７Ｑには高調波成分が含まれていないため後段においてローパスフィルタ等を必要とせず、その分全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化及び省電力化させることができる。
【０１１３】
また、このワイヤレスマイクロホンシステム２０では、ディジタル信号処理部４０における遅延積分検波部５４のＩ成分用演算処理部Ｓ３７Ｉ及びＱ成分用演算処理部Ｓ３７Ｑからそれぞれ出力されるＩ成分軟判定検波信号Ｓ３７Ｉ及びＱ成分軟判定検波信号Ｓ３７ＱがいわゆるＲＺ（Return to Zero）信号系となるため、クロック再生部５５におけるベースバンドクロックのクロック再生が容易となる利点がある。
【０１１４】
さらに、このワイヤレスマイクロホンシステム２０では、（３）式及び（４）式について上述したように、ディジタル信号処理部４０の１シンボル遅延回路５１によるディジタルＱＰＳＫ変調信号Ｓ２９の遅延時間Ｔ１_Ｉ，Ｔ１_Ｑを変える（すなわち（３）式及び（４）式におけるα_１の値を変える）ことによって、ＱＰＳＫ変調された信号及びπ／４シフトＱＰＳＫ変調された信号のいずれについても対応することができるため、汎用性が高いという利点がある。
【０１１５】
またこの場合において、受信側３１（図１１）においてπ／４シフトＱＰＳＫ変調信号の復調を行う場合、復調波形は、Ｉ信号、Ｑ信号と異なり、「０」及び「１」という２値で復調されることから、復調時のノイズマージンが高いという利点もある。
【０１１６】
以上の構成によれば、送信側２１からの送信信号Ｓ２５をアナログ／ディジタル変換してなるディジタルＱＰＳＫ変調信号Ｓ２９のある１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差と、それよりも１サンプル前の１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部４０のＩ成分面積差検出部５０Ｉ及びＱ成分面積差検出部５０ＱにおいてＩ成分及びＱ成分について検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部５４においてそれぞれ算出し、さらにこれら算出結果を硬判定部５６において再生クロックＣＬＫ_１１に同期して硬判定するようにしてＱＰＳＫ変調される前のグレイコードを復元するようにしたことにより、全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化させることができ、かくして全体としての回路規模を格段的に縮小化及び省電力化させ得る簡易な構成の復調回路を実現できる。
【０１１７】
（２）第２の実施の形態
（２−１）基本原理
次に、（９）式のＮ_１が１よりも大きい場合（Ｎ_１＞１）について、図１４に示すように、受信波の１周期につき８個のサンプルを得る場合（Ｎ_１＝２）を例に説明する。
【０１１８】
この場合、Ｉ成分について、図１４のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させて重ね合わせた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}のＸ_１と同じ時点でのサンプル値をＹ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}間の位相差がπ／４の場合には、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び遅延後の前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図１５（Ａ）に示す図表の２段目及び３段目の値となる。
【０１１９】
また、このとき例えば位相が０のサンプルを含む１サンプルおきにとった現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_３，Ｘ_５，……）及びこれらとそれぞれ対応する前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_３，Ｙ_５，……）による「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、この「正負面積の和の絶対値」の２サンプル分の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……）は、それぞれ図１５（Ａ）に表す図表の６段目の値となる。
【０１２０】
同様にして、Ｉ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び当該「正負面積の和の絶対値」の２サンプル分の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……）は、それぞれ図１５（Ｂ）〜図１５（Ｄ）のようになる。
【０１２１】
一方、Ｑ成分について、図１４のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させて重ね合わせたＸ_１と同じ時点での前シンボルのサンプル値をＹ_１、これ以降π／４ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎと遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差がπ／４の場合には、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図１６（Ａ）に示す図表の２段目及び３段目の値となる。
【０１２２】
また、このとき例えば位相が０のサンプルを含む１サンプルおきにとった現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_３，Ｘ_５，……）及びこれらとそれぞれ対応する前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_３，Ｙ_５，……）の「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、この「正負面積の和の絶対値」の２サンプル分の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……）は、それぞれ図１６（Ａ）に表す図表の６段目に示す値となる。
【０１２３】
同様にして、Ｑ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルおきの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び当該「正負面積の和の絶対値」の２サンプル分の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……）は、それぞれ図１６（Ｂ）〜図１６（Ｄ）のようになる。
【０１２４】
そして、これら図１５（Ａ）〜図１５（Ｄ）及び図１６（Ａ）〜図１６（Ｄ）からも明らかなように、この条件下において、２サンプル分の「正負面積の和の絶対値」の和が「1.00」の場合には「０」、「2.41」の場合には「１」と硬判定するようにすれば、位相差に対するＩ成分及びＱ成分の硬判定結果として図１７に示す関係が成立し、Ｉ成分及びＱ成分の硬判定結果の組合わせパターンをグレイコードと一致させることができる。
【０１２５】
（２−２）第２の実施の形態による復調回路６０の構成
ここで図１２との対応部分に同一符号を付して示す図１８は、（９）式においてＮ_１＝２の場合における上述の遅延積分検波処理を行い得る復調回路６０の構成を示すものである。この復調回路６０は、図１１に示すワイヤレスマイクロホンシステム２０の復調回路３３に代えて適用される。
【０１２６】
この図１８からも明らかなように、復調回路６０は、クロック発生部６１及びディジタル信号処理部６２の構成が異なることを除いて第１の実施の形態による復調回路３３（図１２）と同様に構成されている。
【０１２７】
実際上、復調回路６０において、クロック発生部６１は、ＱＰＳＫ変調信号Ｓ３の８倍の周波数を有するクロックＣＬＫ_２０をアナログ／ディジタル変換回路３９に送出する。そしてアナログ／ディジタル変換回路３９は、このクロックＣＬＫ_２０に基づいて、ＱＰＳＫ受信信号Ｓ３の位相が０、π／４、π／２、３π／４、π、−３π／４、−π／２、−π／４の信号成分が到来するタイミングで当該ＱＰＳＫ変調信号Ｓ３をサンプリングし、得られたディジタルＱＰＳＫ変調信号Ｓ４０を例えばＬＳＩ、ＦＰＧＡ又はＤＳＰ等でなるディジタル信号処理部６２に送出する。
【０１２８】
ディジタル信号処理部６２においては、図１３との対応部分に同一符号を付した図１９に示すように、各１サンプル遅延回路５２，６３，６４がそれぞれ２サンプル遅延回路７１，７２，７３に置き換えられている点を除いて第１の実施の形態によるディジタル信号処理部４０と同様に構成されており、供給されるディジタルＱＰＳＫ変調信号Ｓ４０をＩ成分面積差検出部７０Ｉの第１の加算回路６０Ｉ_１及びＱ成分面積差検出部７０Ｑの第１の加算回路６０Ｑ_１と、１シンボル遅延回路５１とに入力する。
【０１２９】
この結果、Ｉ成分面積差検出部７０Ｉの第１の加算回路６０Ｉ_１には、ディジタルＱＰＳＫ変調信号Ｓ４０を１シンボル遅延回路５１において（３）式で与えられる時間Ｔ１_Ｉ（１シンボルと３π／４位相時間）分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４２が与えられる。
【０１３０】
かくして第１の加算回路６０Ｉ_１は、ディジタルＱＰＳＫ変調信号Ｓ４０及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４２をサンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ４２Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【０１３１】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ４２Ｉ_１の絶対値（図１５の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ４３Ｉ_１として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【０１３２】
また、このときＩ成分面積差検出部７０Ｉの第２の加算回路６０Ｉ_２には、ディジタルＱＰＳＫ変調信号Ｓ４０を２サンプル遅延回路７１においてπ／２位相時間（２サンプル時間）分だけ遅延させてなるディジタルＱＰＳＫ変調信号Ｓ４１と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４２を２サンプル遅延回路７２において同じくπ／２位相時間（２サンプル時間）分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４４が与えられる。
【０１３３】
かくして第２の加算回路６０Ｉ_２は、ディジタルＱＰＳＫ変調信号Ｓ４１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４４をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ４２Ｉ_１よりも２サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ４２Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【０１３４】
そして第２の絶対値演算回路６１Ｉ_２は、第２のＩ成分面積差信号Ｓ４２Ｉ_２の絶対値（図１５の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ４３Ｉ_２として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【０１３５】
一方、１シンボル遅延回路５１から出力される１シンボル遅延ディジタルＱＰＳＫ信号Ｓ４２は、２サンプル遅延回路５３にも与えられる。そして２サンプル遅延回路５３は、１シンボル遅延ディジタルＱＰＳＫ信号Ｓ４２をπ／２位相時間分だけ遅延させることにより、ディジタルＱＰＳＫ変調信号Ｓ４０を（４）式で与えられる時間Ｔ１_Ｑ（１シンボルと３π／４位相とπ／２位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４５をＱ成分面積差検出部７０Ｑの第１の加算回路６０Ｑ_１に送出する。
【０１３６】
かくして第１の加算回路６０Ｑ_１は、ディジタルＱＰＳＫ変調信号Ｓ４０及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４５をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ４２Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ４２Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【０１３７】
そして第１の絶対値演算回路６１Ｑ_１は、第１のＩ成分面積差信号Ｓ４２Ｑ_１の絶対値（図１６の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ４３Ｑ_１として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０１３８】
また、このときＱ成分面積差検出部７０Ｑの第２の加算回路６０Ｑ_２には、ディジタルＱＰＳＫ変調信号Ｓ４０を２サンプル遅延回路７１においてπ／２位相時間（２サンプル時間）分だけ遅延させてなる上述のディジタルＱＰＳＫ変調信号Ｓ４１と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４５を２サンプル遅延回路７３においてπ／２位相時間（２サンプル時間）分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４６が与えられる。
【０１３９】
かくして第２の加算回路６０Ｑ_２は、ディジタルＱＰＳＫ変調信号Ｓ４１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４６をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ４２Ｑ_１よりも２サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ４２Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０１４０】
そして第２の絶対値演算回路６１Ｑ_２は、第２のＱ成分面積差信号Ｓ４２Ｑ_２の絶対値（図１６の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ４３Ｑ_２として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０１４１】
Ｉ成分用演算処理部６２Ｉは、図１３について上述したように、Ｉ成分面積差検出部７０Ｉから供給される第１及び第２のＩ成分面積差絶対値信号Ｓ４３Ｉ_１，Ｓ４３Ｉ_２を１サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図１５の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……に相当）を表すＩ成分軟判定検波信号Ｓ４７Ｉをクロック再生回路５５及び硬判定部５６に送出する。
【０１４２】
同様にして、Ｑ成分用演算処理部６２Ｑは、Ｑ成分面積差検出部７０Ｑから供給される第１及び第２のＱ成分面積差絶対値信号Ｓ４３Ｑ_１，Ｓ４３Ｑ_２を１サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＱ成分の半波長期間での面積差（図１６の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜，……に相当）を表すＱ成分軟判定検波信号Ｓ４４Ｑをクロック再生回路５５及び硬判定部５６に送出する。
【０１４３】
かくして再生回路５５からは、図１３について上述したように、再生されたベースバンドクロックが再生クロックＣＬＫ_１１として出力され、これが硬判定部５６に与えられる。
【０１４４】
そして硬判定部５６は、Ｉ成分用演算処理部６２Ｉから供給されるＩ成分軟判定検波信号Ｓ４７Ｉと、Ｑ成分用演算処理部６２Ｑから供給されるＱ成分軟判定検波信号Ｓ４７Ｑとについて、それぞれ再生クロックＣＬＫ_１１の立上りエッジ又は立下りエッジが到来するタイミングで硬判定する。具体的には、図１５及び図１６を基に再生クロックＣＬＫ_１１の立上りエッジ又は立下りエッジに同期して、データが（１０）式により算出される値よりも小さい場合には「０」、大きい場合には「１」と硬判定する。
【０１４５】
これにより硬判定部５６は、かかる硬判定結果としてＩ成分及びＱ成分について硬判定された復調データを得、これをパラレル／シリアル変換回路５７においてパラレル／シリアル変換させた後、かくして得られた上述のベースバンド信号Ｓ２６を後段のベースバンド処理部３４に送出する。
【０１４６】
このようにして復調回路６０は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０１４７】
（２−３）本実施の形態の動作及び効果
以上の構成において、復調回路６０では、ディジタルＱＰＳＫ変調信号Ｓ４０のある１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差と、それよりも２サンプル前の１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部６２のＩ成分面積差検出部７０Ｉ及びＱ成分面積差検出部７０ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部５４において算出し、当該算出結果をクロック再生回路５５から出力される再生クロックＣＬＫ_１１の立上り又は立下りエッジに同期して硬判定部５６において硬判定することによりＱＰＳＫ変調される前のグレイコードを復元する。
【０１４８】
従って、この復調回路６０も、第１の実施の形態による復調回路３３（図１２）と同様に、ディジタル信号処理部６２において、従来のディジタル信号処理部１（図５４）において必要であった第１及び第２の乗算回路１１Ｉ，１１Ｑ（図５４）や自動位相制御回路１３（図５４）並びに位相回転回路１４（図５４）等を必要とせず、またＩ成分軟判定検波信号Ｓ４７Ｉ及びＱ成分軟判定検波信号Ｓ４７Ｑには高調波成分が含まれていないため後段においてローパスフィルタ等を必要とせず、その分全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化及び省電力化させることができる。
【０１４９】
また、この復調回路６０の場合も、第１の実施の形態による復調回路３３と同様に、ディジタル信号処理部４０における遅延積分検波部５４のＩ成分用演算処理部６２Ｉ及びＱ成分用演算処理部６２Ｑからそれぞれ出力されるＩ成分軟判定検波信号Ｓ４７Ｉ及びＱ成分軟判定検波信号Ｓ４７ＱがＲＺ信号系となるため、クロック再生部５５におけるベースバンドクロックのクロック再生が容易となる利点がある。
【０１５０】
さらに、この復調回路６０も、ディジタル信号処理部６２の１シンボル遅延回路５１によるディジタルＱＰＳＫ変調信号Ｓ４０の遅延時間Ｔ１_Ｉ，Ｔ１_Ｑを変える（すなわち（３）式及び（４）式におけるα_１の値を変える）ことによって、ＱＰＳＫ変調された信号及びπ／４シフトＱＰＳＫ変調された信号のいずれについても対応することができるため、汎用性が高いという利点がある。
【０１５１】
またこの場合において、復調回路６０によりπ／４シフトＱＰＳＫ変調信号の復調を行う場合、復調波形は、Ｉ信号、Ｑ信号と異なり、「０」及び「１」という２値で復調されることから、復調時のノイズマージンが高いという利点もある。
【０１５２】
以上の構成によれば、ＱＰＳＫ変調信号Ｓ３をその８倍の周波数でディジタル変換してなるディジタルＱＰＳＫ変調信号Ｓ４０のある１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差と、それよりも２サンプル前の１サンプルデータ区間における上述の前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部６２のＩ成分面積差検出部７０Ｉ及びＱ成分面積差検出部７０ＱにおいてＩ成分及びＱ成分について検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部５４においてそれぞれ算出し、さらにこれら算出結果を硬判定部５６において再生クロックＣＬＫ_１１に同期して硬判定するようにしてＱＰＳＫ変調される前のグレイコードを復元するようにしたことにより、全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化させることができ、かくして全体としての回路規模を格段的に縮小化及び省電力化させ得る簡易な構成の復調回路を実現できる。
【０１５３】
（３）第３の実施の形態
（３−１）基本原理
次に、（９）式のＮ_１が１よりも大きい（Ｎ_１＞１）場合について、図１４に示すように、受信波の１波長につき８個のサンプルを得る場合（Ｎ_１＝２）を例に説明する。この第３の実施の形態では、受信波の半波長期間内の全てのサンプルのサンプル値Ｘ_１，Ｘ_２，……、Ｙ_１，Ｙ_２，……に基づいて面積差を計算するようにして、遅延積分検波処理を行う。
【０１５４】
すなわち、Ｉ成分について、図１４のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させて重ね合わせた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}のＸ_１と同じ時点でのサンプル値をＹ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}間の位相差がπ／４の場合には、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び遅延後の前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図２０（Ａ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、このとき半波長期間内の連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……）は、それぞれ図２０（Ａ）に示す図表の６段目の値となる。
【０１５５】
同様にして、Ｉ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（３）式で与えられる時間Ｔ１_Ｉだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び半波長期間内の連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……）は、それぞれ図２０（Ｂ）〜図２０（Ｄ）のようになる。
【０１５６】
一方、Ｑ成分について、図１４のｔ＝０における現シンボルの受信波ＩＦ１_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／４位相ごとの各サンプルのサンプル値をそれぞれＸ_２，Ｘ_３，……とし、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させて重ね合わせたＸ_１と同じ時点での前シンボルのサンプル値をＹ_１、これ以降π／４ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ１_Ｓｎと遅延後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差がπ／４の場合には、現シンボルの各サンプルのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び前シンボルの各サンプルのサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図２１（Ａ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、このとき半波長期間内の連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……）は、それぞれ図２１（Ａ）に示す図表の６段目の値となる。
【０１５７】
同様にして、Ｑ成分について、現シンボルの受信波ＩＦ１_Ｓｎと、（４）式で与えられる時間Ｔ１_Ｑだけ遅延させた前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}との位相差が３π／４の場合、−３π／４の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）及び半波長期間内の連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……）は、それぞれ図２１（Ｂ）〜図２１（Ｄ）のようになる。
【０１５８】
そして、これら図２０（Ａ）〜図２０（Ｄ）及び図２１（Ａ）〜図２１（Ｄ）からも明らかなように、この条件下において、半波長期間内における全ての１サンプルごとの「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……）が「2.00」の場合には「０」、「4.82」の場合には「１」と硬判定するようにすれば、位相差に対するＩ成分及びＱ成分の硬判定結果として図２２に示す関係が成立し、Ｉ成分及びＱ成分の硬判定結果の組合せパターンをグレイコードと一致させることができる。
【０１５９】
（３−２）第３の実施の形態による復調回路８０の構成
ここで図２３は、図１１のワイヤレスマイクロホンシステム２０の復調回路３３に代えて適用される第３の実施の形態による復調回路８０を示し、例えばＬＳＩ、ＦＰＧＡ又はＤＳＰ等として構成されたディジタル信号処理部８１の構成が異なる点を除いて第２の実施の形態による復調回路６０（図１８）と同様に構成されている。
【０１６０】
ディジタル信号処理部８１においては、図１９との対応部分に同一符号を付した図２４に示すように、Ｉ成分面積差検出部８２Ｉ、Ｑ成分面積差検出部８２Ｑ、１シンボル遅延回路５１、第１〜第３の１サンプル遅延回路８３_１〜８３_３、遅延積分検波部８４、クロック再生回路８５、硬判定部８６及びパラレル／シリアル変換回路５７から構成されており、供給されるディジタルＱＰＳＫ変調信号Ｓ４０を１シンボル遅延回路５１と、Ｉ成分面積差検出部８２Ｉの第１の加算回路６０Ｉ_１及びＱ成分面積差検出部８２Ｑの第１の加算回路６０Ｑ_１とにそれぞれ入力する。
【０１６１】
またディジタル信号処理部８１においては、ディジタルＱＰＳＫ変調信号Ｓ４０を第１の１サンプル遅延回路８３_１において１サンプル時間分だけ遅延させてなるディジタルＱＰＳＫ変調信号Ｓ５１_１をＩ成分面積差検出部８２Ｉの第２の加算回路６０Ｉ_２及びＱ成分面積差検出部８２Ｑの第２の加算回路６０Ｑ_２に入力すると共に、このディジタルＱＰＳＫ変調信号Ｓ５１_１を第２の１サンプル遅延回路８３_２において１サンプル時間分だけ遅延させたディジタルＱＰＳＫ変調信号Ｓ５１_２をＩ成分面積差検出部８２Ｉの第３の加算回路６０Ｉ_３及びＱ成分面積差検出部８２Ｑの第３の加算回路６０Ｑ_３に入力し、さらにこのディジタルＱＰＳＫ変調信号Ｓ５１_２を第３の１サンプル遅延回路８３_３において１サンプル時間分だけ遅延させたディジタルＱＰＳＫ変調信号Ｓ５１_３をＩ成分面積差検出部８２Ｉの第４の加算回路６０Ｉ_４及びＱ成分面積差検出部８２Ｑの第４の加算回路６０Ｑ_４に入力する。
【０１６２】
この結果、Ｉ成分面積差検出部８２Ｉの第１の加算回路６０Ｉ_１は、図１９について上述したように、ディジタルＱＰＳＫ変調信号Ｓ４０及びディジタルＱＰＳＫ変調信号Ｓ４２をサンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ５２Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【０１６３】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ５２Ｉ_１の絶対値（図２０の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ５３Ｉ_１として遅延積分検波部８４のＩ成分用演算処理部８７Ｉに送出する。
【０１６４】
また、このときＩ成分面積差検出部８２Ｉの第２の加算回路６０Ｉ_２には、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ４２を１サンプル遅延回路８８_１において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_１が与えられる。
【０１６５】
かくして第２の加算回路６０Ｉ_２は、ディジタルＱＰＳＫ変調信号Ｓ５１_１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_１をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ５２Ｉ_１よりも１サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ５２Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【０１６６】
そして第２の絶対値演算回路６１Ｉ_２は、第２のＩ成分面積差信号Ｓ５２Ｉ_２の絶対値（図２０の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ５３Ｉ_２として遅延積分検波部８４のＩ成分用演算処理部８７Ｉに送出する。
【０１６７】
さらに、このときＩ成分面積差検出部８２Ｉの第３の加算回路６０Ｉ_３には、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_１を１サンプル遅延回路８８_２において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２が与えられる。
【０１６８】
かくして第３の加算回路６０Ｉ_３は、ディジタルＱＰＳＫ変調信号Ｓ５１_２及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ５３Ｉ_１よりも２サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第３のＩ成分面積差信号Ｓ５２Ｉ_３を第３の絶対値演算回路６１Ｉ_３に送出する。
【０１６９】
そして第３の絶対値演算回路６１Ｉ_３は、第３のＩ成分面積差信号Ｓ５２Ｉ_３の絶対値（図２０の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＩ成分面積差絶対値信号Ｓ５３Ｉ_３として遅延積分検波部８４のＩ成分用演算処理部８７Ｉに送出する。
【０１７０】
同様にして、このときＩ成分面積差検出部８２Ｉの第４の加算回路６０Ｉ_４には、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２を１サンプル遅延回路８８_３において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_３が与えられる。
【０１７１】
かくして第４の加算回路６０Ｉ_４は、ディジタルＱＰＳＫ変調信号Ｓ５１_３及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_３をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ５２Ｉ_１よりも３サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第４のＩ成分面積差信号Ｓ５２Ｉ_４を第４の絶対値演算回路６１Ｉ_４に送出する。
【０１７２】
そして第４の絶対値演算回路６１Ｉ_４は、第４のＩ成分面積差信号Ｓ５２Ｉ_４の絶対値（図２０の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＩ成分面積差絶対値信号Ｓ５３Ｉ_４として遅延積分検波部８４のＩ成分用演算処理部８７Ｉに送出する。
【０１７３】
一方、このときＱ成分面積差検出部８２Ｑの第１の加算回路６０Ｑ_１には、上述のようにＩ成分面積差検出部８２Ｉの第２の１サンプル遅延回路８８_２から出力される、ディジタルＱＰＳＫ変調信号Ｓ４０を（４）式で与えられる時間Ｔ１_Ｑだけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２が与えられる。
【０１７４】
かくして第１の加算回路６０Ｑ_１は、ディジタルＱＰＳＫ変調信号Ｓ４０及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ４２Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ５２Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【０１７５】
そして第１の絶対値演算回路６１Ｑ_１は、第１のＩ成分面積差信号Ｓ５２Ｑ_１の絶対値（図２１の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ５３Ｑ_１として遅延積分検波部８４のＱ成分用演算処理部８７Ｑに送出する。
【０１７６】
また、このときＱ成分面積差検出部８２Ｑの第２の加算回路６０Ｑ_２には、Ｉ成分面積差検出部８２Ｉの第３の１サンプル遅延回路８８_３から出力される、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_２を１サンプル時間分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_３が与えられる。
【０１７７】
かくして第２の加算回路６０Ｑ_２は、ディジタルＱＰＳＫ変調信号Ｓ５１_１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_３をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ５２Ｑ_１よりも１サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ５２Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０１７８】
そして第２の絶対値演算回路６１Ｑ_２は、第２のＱ成分面積差信号Ｓ５２Ｑ_２の絶対値（図２１の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ５３Ｑ_２として遅延積分検波部８４のＱ成分用演算処理部８７Ｑに送出する。
【０１７９】
さらに、このときＱ成分面積差検出部８２Ｑの第３の加算回路６０Ｑ_３には、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_３を１サンプル遅延回路８８_４において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_４が与えられる。
【０１８０】
かくして第３の加算回路６０Ｑ_３は、ディジタルＱＰＳＫ変調信号Ｓ５１_２及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_４をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ５２Ｑ_１よりも２サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第３のＱ成分面積差信号Ｓ５２Ｑ_３を第３の絶対値演算回路６１Ｑ_３に送出する。
【０１８１】
そして第３の絶対値演算回路６１Ｑ_３は、第３のＱ成分面積差信号Ｓ５２Ｑ_３の絶対値（図２１の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＱ成分面積差絶対値信号Ｓ５３Ｑ_３として遅延積分検波部８４のＱ成分用演算処理部８７Ｑに送出する。
【０１８２】
同様にして、このときＱ成分面積差検出部８２Ｑの第４の加算回路６０Ｑ_４には、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_４を１サンプル遅延回路８８_５において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_５が与えられる。
【０１８３】
かくして第４の加算回路６０Ｑ_４は、ディジタルＱＰＳＫ変調信号Ｓ５１_３及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ５４_５をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ５２Ｑ_１よりも３サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第４のＱ成分面積差信号Ｓ５２Ｑ_４を第４の絶対値演算回路６１Ｑ_４に送出する。
【０１８４】
そして第４の絶対値演算回路６１Ｑ_４は、第４のＱ成分面積差信号Ｓ５２Ｑ_４の絶対値（図２１の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＱ成分面積差絶対値信号Ｓ５３Ｑ_４として遅延積分検波部８４のＱ成分用演算処理部８７Ｑに送出する。
【０１８５】
Ｉ成分用演算処理部８７Ｉは、供給される第１〜第４のＩ成分面積差絶対値信号Ｓ５３Ｉ_１〜Ｓ５３Ｉ_４を４サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図２０の｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……に相当）を表すＩ成分軟判定検波信号Ｓ５４Ｉをクロック再生回路８５及び硬判定部８６に送出する。
【０１８６】
同様にして、Ｑ成分用演算処理部８６Ｑは、供給される第１〜第４のＱ成分面積差絶対値信号Ｓ５３Ｑ_１〜Ｓ５３Ｑ_４を４サンプルおきに半波長分（２サンプル分）だけ累積加算し、得られたＱ成分の半波長期間での面積差（図２１の｜Ｘ_１＋Ｙ_１｜＋……＋｜Ｘ_４＋Ｙ_４｜，……に相当）を表すＱ成分軟判定検波信号Ｓ５４Ｑをクロック再生回路８５及び硬判定部８６に送出する。
【０１８７】
クロック再生回路８５においては、例えばＤＰＬＬ構成でなり、供給されるＩ成分軟判定検波信号Ｓ５４Ｉ及びＱ成分軟判定検波信号Ｓ５４Ｑに基づきベースバンドクロックを再生し、これを再生クロックＣＬＫ_２１として硬判定部８６に送出する。
【０１８８】
そして硬判定部８６は、Ｉ成分用演算処理部８７Ｉから供給されるＩ成分軟判定検波信号Ｓ５４Ｉと、Ｑ成分用演算処理部８７Ｑから供給されるＱ成分軟判定検波信号Ｓ５４Ｑとについて、それぞれ再生クロックＣＬＫ_２１の立上りエッジ又は立下りエッジが到来するタイミングで硬判定する。具体的には、図２０及び図２１を基に再生クロックＣＬＫ_２１の立上りエッジ又は立下りエッジに同期して、データが次式
【０１８９】
【数１１】

【０１９０】
により算出される値よりも小さい場合には「０」、大きい場合には「１」と硬判定する。
【０１９１】
これにより硬判定部８６は、かかる硬判定結果としてＩ成分及びＱ成分について硬判定された復調データを得、これをパラレル／シリアル変換回路５７においてパラレル／シリアル変換させた後、かくして得られた上述のベースバンド信号Ｓ２６を後段のベースバンド処理部３４に送出する。
【０１９２】
このようにして復調回路８０は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０１９３】
（３−３）本実施の形態の動作及び効果
以上の構成において、復調回路８０では、ディジタルＱＰＳＫ変調信号Ｓ４０のある１サンプルデータ区間における前シンボル及び現シンボル間の面積差と、それよりもそれぞれ１〜３サンプル前の各１サンプルデータ区間における前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部８１のＩ成分面積差検出部８２Ｉ及びＱ成分面積差検出部８２ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部８４において算出し、当該算出結果をクロック再生回路８５から出力される再生クロックＣＬＫ_２１の立上り又は立下りエッジに同期して硬判定部８６において硬判定することによりＱＰＳＫ変調される前のグレイコードを復元する。
【０１９４】
従って、この復調回路８０も、第１の実施の形態による復調回路４０（図１２）と同様に、ディジタル信号処理部８１において、従来のディジタル信号処理部１（図５４）において必要であった第１及び第２の乗算回路１１Ｉ，１１Ｑ（図５４）や自動位相制御回路１３（図５４）並びに位相回転回路１４（図５４）等を必要とせず、またＩ成分軟判定検波信号Ｓ５４Ｉ及びＱ成分軟判定検波信号Ｓ５４Ｑには高調波成分が含まれていないため後段においてローパスフィルタ等を必要とせず、その分全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化及び省電力化させることができる。
【０１９５】
また、この復調回路８０においても、第１の実施の形態による復調回路３３と同様に、ディジタル信号処理部８１における遅延積分検波部８４のＩ成分用演算処理部８７Ｉ及びＱ成分用演算処理部８７Ｑからそれぞれ出力されるＩ成分軟判定検波信号Ｓ５４Ｉ及びＱ成分軟判定検波信号Ｓ５４ＱがＲＺ信号系となるため、クロック再生部８５におけるベースバンドクロックのクロック再生が容易となる利点がある。
【０１９６】
さらに、この復調回路８０も、第１の実施の形態による復調回路３３と同様に、ディジタル信号処理部８１の１シンボル遅延回路５１によるディジタルＱＰＳＫ変調信号Ｓ４０の遅延時間Ｔ１_Ｉ，Ｔ１_Ｑを変える（すなわち（３）式及び（４）式におけるα_１の値を変える）ことによって、ＱＰＳＫ変調された信号及びπ／４シフトＱＰＳＫ変調された信号のいずれについても対応することができるため、汎用性が高いという利点がある。
【０１９７】
またこの場合において、復調回路８０によりπ／４シフトＱＰＳＫ変調信号の復調を行う場合、復調波形は、Ｉ信号、Ｑ信号と異なり、「０」及び「１」という２値で復調されることから、復調時のノイズマージンが高いという利点もある。
【０１９８】
以上の構成によれば、ＱＰＳＫ変調信号Ｓ３をその８倍の周波数でディジタル変換してなるディジタルＱＰＳＫ変調信号Ｓ４０のある１サンプルデータ区間における前シンボル及び現シンボル間の面積差と、それよりもそれぞれ１〜３サンプル前の各１サンプルデータ区間における前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部８１のＩ成分面積差検出部８２Ｉ及びＱ成分面積差検出部８２ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部８４において算出し、当該算出結果をクロック再生回路８５から出力される再生クロックＣＬＫ_２１の立上り又は立下りエッジに同期して硬判定部８６において硬判定することによりＱＰＳＫ変調される前のグレイコードを復元するようにしたことにより、全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化させることができ、かくして全体としての回路規模を格段的に縮小化及び省電力化させ得る簡易な構成の復調回路を実現できる。
【０１９９】
（４）第４の実施の形態
（４−１）基本原理
第１〜第３の実施の形態において、復調回路３３，６０，８０（図１２、図１８、図２３）内のアナログ／ディジタル変換回路３９における最低サンプリング周期は、（９）式より、ＱＰＳＫ変調信号Ｓ３の周波数が例えば10〔ＭＨｚ〕の場合には40〔ＭＨｚ〕となる。
【０２００】
このため、かかる遅延検波方式を採用した第１〜第３の実施の形態による復調回路３３，６０，８０を構築するに際しては、動作周波数の高いアナログ／ディジタル変換回路３９、クロック発生部３８，６１及びディジタル信号処理部４０，６２，８１が必要となる。またディジタル信号処理部４０，６２，８１内の１シンボル遅延回路５１（図１３、図１９、図２４）において１シンボル分のサンプル値を保存する必要があるため、例えばＱＰＳＫ変調信号Ｓ３の周波数が10〔ＭＨｚ〕でシンボルレートが192〔ｋＨｚ〕の場合には208サンプル値のデータ保存が必要となり、その分の大きな容量のメモリが必要となる問題がある。
【０２０１】
そこで、本実施の形態においては、復調回路３３、６０、８０内のＩＦフィルタ５（図１２、図１８、図２３）から出力されるＱＰＳＫ変調信号Ｓ３に対するサンプリング周期を下げる、つまりＱＰＳＫ変調信号Ｓ３における半波長分の所定位相のサンプル値を、半波長よりも多い期間をかけてアンダーサンプリングにより取得することにより、かかる問題を解決するようにする。
【０２０２】
その一例としては、上述の遅延積分検波方式では受信波の０（又はπ）位相のサンプルと、π／２（又は３π／２）位相のサンプルとが必要であるため、これらを交互にサンプルできるように、ｍを任意の正の整数として、第１の実施の形態では上述の（２ｍ＋１）分の１、第２の実施の形態では上述の（４ｍ＋２）分の１、第３の実施の形態では上述の（４ｍ＋１）分の１のサンプリング周期でＱＰＳＫ変調信号Ｓ３をサンプリングする。
【０２０３】
例えば、図２５に示すように、第２の実施の形態について、ｍ＝１の場合には、時刻ｔ_１に最初のサンプリングを行うときには、この後時刻ｔ_２，ｔ_４，ｔ_５，ｔ_７，……において順次サンプリングが行われる。またｍ＝２の場合には、時刻ｔ_１の最初のサンプリングに対して、この後次のサンプリングは時刻ｔ_３，ｔ_６，……に順次行われる。
【０２０４】
このように、第１〜第３の実施の形態では受信波の半波長分の面積差を２サンプリング（Ｘ_１，Ｘ_２）又は４サンプリング（Ｘ_１〜Ｘ_４）で演算していたが、本実施の形態においては、このようなサンプリング周期でサンプリングを行うことにより、例えば第１の実施の形態の場合には受信波半周期が２サンプルなので「Ｘ_１」の次サンプルは、受信波のｍ周期（２×ｍサンプル）とπ／２位相（１サンプル）後をサンプリングすることにより間引きすることができる。
【０２０５】
かかるサンプリングからの演算でＩ成分の検波が可能となる。またＱ成分の検波を行うには、サンプリング点からπ／２位相ずれたサンプリングデータが欲しいので、別途、かかるサンプルクロックに対してπ／２シフトしたクロックでサンプリングすることによりＱ成分の検波を行えば良い。
【０２０６】
なお、本実施の形態による遅延積分検波方式では、図２６に示すように、１シンボルにつき、受信波の０位相のサンプルと、π／２位相のサンプルとが最低限必要であり、このことからサンプリング周期は少なくともシンボルレートの３倍以上でなければならない。従って、例えば192〔ｋＨｚ〕のベースバンド変調された受信波を遅延積分検波する場合は次式
【０２０７】
【数１２】

【０２０８】
のように、576〔ｋＨｚ〕がサンプリング周波数の最低値の理論限界となる。
【０２０９】
ただし、これはあくまでも理論限界であり、実際には受信波とベースバンド周波数の関係、フェージング等を検討しながら妥協点を探すこととなる。
【０２１０】
（４−２）第４の実施の形態による復調回路９０の構成
ここで、図１２との対応部分に同一符号を付して示す図２７は、かかるアンダーサンプリングによる遅延積分検波処理を行うための具体的な復調回路９０の構成を示すものである。
【０２１１】
この図２７からも明らかなように、本実施の形態による復調回路９０には、ＩＦフィルタ５の後段にＱＰＳＫ変調信号Ｓ３の０位相をサンプリングするための第１のアナログ／ディジタル変換回路９１Ａと、π／２位相をサンプリングするための第２のアナログ／ディジタル変換回路９１Ｂとが設けられ、ＩＦフィルタ５から出力されたＱＰＳＫ変調信号Ｓ３をこれら第１及び第２のアナログ／ディジタル変換回路９１Ａ，９１Ｂに入力する。
【０２１２】
このとき第１のアナログ／ディジタル変換回路９１Ａには、ＱＰＳＫ変調信号Ｓ３の周波数をｆ_１とし、ｍを予め設定された正の整数として、次式
【０２１３】
【数１３】

【０２１４】
の周波数の第１のクロックＣＬＫ_３０がクロック発生部９２から与えられると共に、第２のアナログ／ディジタル変換回路９１Ｂには、第１のクロックＣＬＫ_３０を遅延回路９３においてＱＰＳＫ変調信号Ｓ３の１／４波長時間に相当する時間だけ遅延させてなる第２のクロックＣＬＫ_３１が与えられる。
【０２１５】
かくして第１のアナログ／ディジタル変換回路９１Ａは、第１のクロックＣＬＫ_３０に基づいて、ＱＰＳＫ変調信号Ｓ３を、アンダーサンプリング周期で、かつ０〔°〕の位相が到来するタイミングで順次サンプリングすることによりディジタル変換し、得られたＱＰＳＫ変調信号Ｓ３の０位相におけるサンプル値を、第１のディジタルＱＰＳＫ変調信号Ｓ６０Ａとしてディジタル信号処理部９４に送出する。
【０２１６】
また第２のアナログ／ディジタル変換回路９１Ｂは、第２のクロックＣＬＫ_３１に基づいて、ＱＰＳＫ変調信号Ｓ３を、アンダーサンプリング周期で、かつπ／２（90〔°〕）の位相が到来するタイミングで順次サンプリングすることによりディジタル変換し、得られたＱＰＳＫ変調信号Ｓ３のπ／２位相におけるサンプル値を第２のディジタルＱＰＳＫ変調信号Ｓ６０Ｂとしてディジタル信号処理部９４に送出する。
【０２１７】
ディジタル信号処理部９４においては、例えばＬＳＩ、ＦＰＧＡ又はＤＳＰ等で構成されており、図１３との対応部分に同一符号を付した図２８に示すように、ディジタルＱＰＳＫ変調信号Ｓ６０Ａを１シンボル遅延回路１００と、Ｉ成分面積差検出部１０１Ｉの第１の加算回路６０Ｉ_１及び１サンプル遅延回路１０２と、Ｑ成分面積差検出部１０１Ｑの第１の加算回路６０Ｑ_１とに入力すると共に、ディジタルＱＰＳＫ変調信号Ｓ６０Ｂを１シンボル遅延回路１０３に入力する。
【０２１８】
このとき１シンボル遅延回路１００は、ディジタルＱＰＳＫ変調信号Ｓ６０Ａを（３）式で与えられる時間Ｔ１_Ｉ（１シンボルと３π／４位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６１をＩ成分面積差検出部１０１Ｉの第１の加算回路６０Ｉ_１及び１サンプル遅延回路１０４に送出する。
【０２１９】
かくしてＩ成分面積差検出部１０１Ｉ_１の第１の加算回路６０Ｉ_１は、ディジタルＱＰＳＫ変調信号Ｓ６０Ａと、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６１とをサンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ６２Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【０２２０】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ６２Ｉ_１の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ６３Ｉ_１として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【０２２１】
また、このときＩ成分面積差検出部１０１Ｉの第２の加算回路６０Ｉ_２には、ディジタルＱＰＳＫ変調信号Ｓ６０Ａを１サンプル遅延回路１０２において１アンダーサンプル時間分だけ遅延させてなるディジタルＱＰＳＫ変調信号Ｓ６４と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６１を１サンプル遅延回路１０４において１アンダーサンプル時間だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６５とが与えられる。
【０２２２】
かくしてＩ成分面積差検出部１０１Ｉ_１の第２の加算回路６０Ｉ_２は、ディジタルＱＰＳＫ変調信号Ｓ６４と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６５とをサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ６２Ｉ_１よりも１サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ６２Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【０２２３】
そして第２の絶対値演算回路６１Ｉ_２は、第２のＩ成分面積差信号Ｓ６２Ｉ_２の絶対値（図８の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ６３Ｉ_２として遅延積分検波部５４のＩ成分用演算処理部６２Ｉに送出する。
【０２２４】
一方、１シンボル遅延回路１０３は、供給されるディジタルＱＰＳＫ変調信号Ｓ６０Ｂを（４）式で与えられる時間Ｔ１_Ｑ（１シンボルと３π／４位相とπ／２位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６６をＱ成分面積差検出部１０１Ｑの第１の加算回路６０Ｑ_１及び１サンプル遅延回路１０５に送出する。
【０２２５】
かくしてＱ成分面積差検出部１０１Ｑの第１の加算回路６０Ｑ_１は、ディジタルＱＰＳＫ変調信号Ｓ６０Ａ及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６６とをサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ６２Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ６２Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【０２２６】
そして第１の絶対値演算回路６１Ｑ_１は、供給される第１のＱ成分面積差信号Ｓ４２Ｑ_１の絶対値（図１６の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ６３Ｑ_１として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０２２７】
また、このときＱ成分面積差検出部１０１Ｑの第２の加算回路６０Ｑ_２には、上述のようにディジタルＱＰＳＫ変調信号Ｓ４０を１サンプル遅延回路１０２において１アンダーサンプル時間分だけ遅延させてなるディジタルＱＰＳＫ変調信号Ｓ６４と、１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６６を１サンプル遅延回路１０５において１アンダーサンプル時間分だけ遅延させてなる１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６７が与えられる。
【０２２８】
かくして第２の加算回路６０Ｑ_２は、ディジタルＱＰＳＫ変調信号Ｓ６４及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ６７をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ６２Ｑ_１よりも１サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ６２Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０２２９】
そして第２の絶対値演算回路６１Ｑ_２は、供給される第２のＱ成分面積差信号Ｓ６２Ｑ_２の絶対値（図１６の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ６３Ｑ_２として遅延積分検波部５４のＱ成分用演算処理部６２Ｑに送出する。
【０２３０】
Ｉ成分用演算処理部６２Ｉは、供給される第１及び第２のＩ成分面積差絶対値信号Ｓ６３Ｉ_１，Ｓ６３Ｉ_２を１サンプルおきに半波長分（ただし、本実施の形態において半波長分は１サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図８の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……に相当）を表すＩ成分軟判定検波信号Ｓ６８Ｉをクロック再生回路５５及び硬判定部５６に送出する。
【０２３１】
同様にして、Ｑ成分用演算回路６２Ｑは、供給される第１及び第２のＱ成分面積差絶対値信号Ｓ６３_１Ｑ、Ｓ６３_２Ｑをサンプルごとに半波長分だけ累積加算し（ただし、本実施の形態において半波長分は１サンプル分）、得られたＱ成分の半波長期間での面積差（図９の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……に相当）を表すＱ成分軟判定検波信号Ｓ６８Ｑをクロック再生回路１０６及び硬判定部１０７に送出する。
【０２３２】
クロック再生回路１０６においては、例えばＤＰＬＬ構成でなり、供給されるＩ成分軟判定検波信号Ｓ６８Ｉ及びＱ成分軟判定検波信号Ｓ６８Ｑに同期したベースバンドクロックを再生し、これを再生クロックＣＬＫ_３２として硬判定部１０７に送出する。
【０２３３】
硬判定部１０７は、Ｉ成分用演算処理部６２Ｉから供給されるＩ成分軟判定検波信号Ｓ６８Ｉと、Ｑ成分用演算処理部６２Ｑから供給されるＱ成分軟判定検波信号Ｓ６８Ｑとについて、それぞれ再生クロックＣＬＫ_３２の立上りエッジ又は立下りエッジに同期して硬判定する。具体的には、図１５及び図１６を基に再生クロックＣＬＫ_３２の立上りエッジ又は立下りエッジに同期してデータが次式
【０２３４】
【数１４】

【０２３５】
よりも小さい場合には「０」、大きい場合には「１」と硬判定する。
【０２３６】
これにより硬判定部１０７は、かかる硬判定結果としてＩ成分及びＱ成分について復調されたビットデータを得、これらをパラレル／シリアル変換回路５７においてパラレル／シリアル変換させた後、かくして得られた上述のベースバンド信号Ｓ２６を後段のベースバンド処理部３４に送出する。
【０２３７】
このようにして復調回路３３は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０２３８】
（４−３）本実施の形態の動作及び効果
以上の構成において、この復調回路９０では、ＩＦフィルタ５（図２７）から出力されるＱＰＳＫ変調信号Ｓ３を第１の実施の形態による復調回路３３（図１２）に比べて低いサンプリング周期でサンプリングし、これを利用して遅延積分検波処理を実行する。
【０２３９】
従って、この復調回路９０では、第１及び第２のアナログ／ディジタル変換回路９１Ａ，９１Ｂや、クロック発生部９２、ディジタル信号処理部９４として動作周波数の高いものを必要とせず、またディジタル信号処理部９４内の１シンボル遅延回路１００，１０３や、１サンプル遅延回路１０４，１０５、Ｉ成分面積差検出部１０１Ｉ内の１サンプル遅延回路１０２内のメモリとして容量の大きなものを必要とせず、さらにはディジタル信号処理部９４のハードウェア構成を簡易化しながら、その動作クロックの低減も図れるため、第１の実施の形態による復調回路３３に比べて全体としての構成を簡易化、省電力化することができる。
【０２４０】
また、この復調回路９０の場合も、第１の実施の形態による復調回路３３と同様に、ディジタル信号処理部９４における遅延積分検波部５４のＩ成分用演算処理部６２Ｉ及びＱ成分用演算処理部６２Ｑからそれぞれ出力されるＩ成分軟判定検波信号Ｓ６８Ｉ及びＱ成分軟判定検波信号Ｓ６８ＱがＲＺ信号系となるため、クロック再生部１０６におけるベースバンドクロックのクロック再生が容易となる利点がある。
【０２４１】
さらに、この復調回路９０も、ディジタル信号処理部９４の１シンボル遅延回路１００，１０３による第１及び第２のディジタルＱＰＳＫ変調信号Ｓ６０Ａ，Ｓ６０Ｂの遅延時間Ｔ１_Ｉ，Ｔ１_Ｑを変える（すなわち（３）式及び（４）式におけるα_１の値を変える）ことによって、ＱＰＳＫ変調された信号及びπ／４シフトＱＰＳＫ変調された信号のいずれについても対応することができるため、汎用性が高いという利点がある。
【０２４２】
またこの場合において、復調回路９０によりπ／４シフトＱＰＳＫ変調信号の復調を行う場合、復調波形は、Ｉ信号、Ｑ信号と異なり、「０」及び「１」という２値で復調されることから、復調時のノイズマージンが高いという利点もある。
【０２４３】
以上の構成によれば、ＱＰＳＫ変調信号Ｓ３をアンダーサンプリングするようにしたことにより、第１及び第２のアナログ／ディジタル変換回路９１Ａ，９１Ｂや、クロック発生部９２、ディジタル信号処理部９４として動作周波数の高いものを必要とせず、またディジタル信号処理部９４における１シンボル遅延回路１００，１０３や、１サンプル遅延回路１０４，１０５、Ｉ成分面積差検出部１０１Ｉ内の１サンプル遅延回路１０２内のメモリの容量を減少化させることができ、かくして全体としての回路規模をより一層と縮小化、省電力化させ得る簡易な構成の復調回路を実現できる。
【０２４４】
（５）第５の実施の形態
（５−１）基本原理
（５−１−１）位相差の検出
次に、受信波が８ＰＳＫ変調波である場合の遅延積分検波処理について説明する。本実施の形態においては、位相をπ／８だけ遅相又は進相させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}と、現シンボルの受信波ＩＦ２_Ｓｎとの半波長期間における面積差に着目した。
【０２４５】
前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}をπ／８（＝22.5〔°〕）だけ位相を遅らせて現シンボルの受信波ＩＦ２_Ｓｎと重ねたものを半波長期間で観測すると、遅相後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ１_Ｓｎ間の元の位相差が０、π／４、π／２、３π／４、π、−３π／４、−π及び−π／４のときに、それぞれ図２９（Ａ）〜図２９（Ｈ）に示すようになる。
【０２４６】
そして、この図２９（Ａ）〜図２９（Ｈ）からも明らかなように、前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}をπ／８だけ位相を遅らせて重ねた場合、遅相後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}及び横軸が囲む部分（半波長期間内）の面積Ｓ２_{Ｓ（ｎ−１）}と、現シンボルの受信波ＩＦ２_Ｓｎ及び横軸が囲む部分（半波長期間内）の面積Ｓ２_Ｓｎとの面積差ΔＳ２_Ｓｎ（＝Ｓ２_{Ｓ（ｎ−１）}＋Ｓ２_Ｓｎ）は、振幅のセンタ（横軸）よりも上側を正の面積、下側を負の面積とし、これら正負面積の和の絶対値として計算するものとして、４種類存在することが分かる。
【０２４７】
ここで、図２９（Ａ）及び図２９（Ｈ）の状態の面積差ΔＳ２_Ｓｎを「ａ」、図２９（Ｂ）及び図２９（Ｇ）の状態の面積差ΔＳ２_Ｓｎを「ｂ」、図２９（Ｃ）及び図２９（Ｆ）の状態の面積差ΔＳ２_Ｓｎを「ｃ」、図２９（Ｄ）及び図２９（Ｅ）の状態の面積差ΔＳ２_Ｓｎを「ｄ」とし、これら面積差状態を[Ｉ]信号軸にマッピングすると、図３０に示すようになる。
【０２４８】
従って、かかる面積差ΔＳ２_Ｓｎに基づいて、図３１に示すように、遅相前の元の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ２_Ｓｎ間の位相差が０又は−π／４と、π／４又は−πと、π／２又は−３π／４と、３π／４又はπとのいずれであるかを判別することができる。
【０２４９】
同様にして、前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}をπ／８とさらにπ／２（＝90〔°〕）だけ位相を遅らせて現シンボルの受信波ＩＦ２_Ｓｎと重ねたものを半波長で観測すると、遅相後の前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ１_Ｓｎ間の元の位相差が０、π／４、π／２、３π／４、π、−３π／４、−π及び−π／４のときに、それぞれ図３２（Ａ）〜図３２（Ｈ）に示すようになる。
【０２５０】
そして、この図３２（Ａ）〜図３２（Ｈ）からも明らかなように、前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}をπ／８とさらにπ／２だけ位相を遅らせて重ねた場合、遅相後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}及び横軸が囲む部分（半波長期間内）の面積Ｓ２_{Ｓ（ｎ−１）}´と、現シンボルの受信波ＩＦ２_Ｓｎ及び横軸が囲む部分（半波長期間内）の面積Ｓ２_Ｓｎとの面積差ΔＳ２_Ｓｎ´（＝Ｓ２_{Ｓ（ｎ−１）}´＋Ｓ２_Ｓｎ）は、振幅のセンタ（横軸）よりも上側を正の面積、下側を負の面積とし、これら正負面積の和の絶対値として計算するものとして、４種類存在することが分かる。
【０２５１】
ここで、図３２（Ｂ）及び図３２（Ｃ）の状態の面積差ΔＳ２_Ｓｎ´は図２９（Ａ）と同じであるので「ａ」、図３２（Ａ）及び図３２（Ｄ）の状態の面積差ΔＳ２_Ｓｎ´は図２９（Ｂ）と同じであるので「ｂ」図３２（Ｅ）及び図３２（Ｈ）の状態の面積差ΔＳ２_Ｓｎ´は図２９（Ｃ）と同じであるので「ｃ」、図３２（Ｆ）及び図３２（Ｇ）の状態の面積差ΔＳ２_Ｓｎ´は図２９（Ｄ）と同じであるので「ｄ」とし、これら面積差状態を[Ｑ]信号軸にマッピングすると、図３３に示すようになる。
【０２５２】
従って、かかる面積差ΔＳ２_Ｓｎ´に基づいて、図３４に示すように、遅相前の元の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ２_Ｓｎ間の位相差が０又は３π／４と、π／４又はπ／２と、π又は−π／４と、−３π／４又は−π／２とのいずれであるかを判別することができる。
【０２５３】
そこで、上述のように図２９（Ａ）の面積差状態を「ａ」、図２９（Ｂ）の面積差状態を「ｂ」、図２９（Ｃ）の面積差状態を「ｃ」、図２９（Ｄ）の面積差状態を「ｄ」と硬判定するものとし、面積差ΔＳ２_Ｓｎの硬判定結果をＩ成分、差ΔＳ２_Ｓｎ´の硬判定結果をＱ成分すると、図３１及び図３４から、前シンボル及び現シンボル間の元の位相差に応じて図３５に示すようなＩ成分及びＱ成分の硬判定結果の組合せパターンが得られる。
【０２５４】
この図３５からも明らかなように、Ｉ成分の硬判定結果及びＱ成分の硬判定結果の組合せパターンは、前シンボル及び現シンボル間の元の位相差が０、π／４、π／２、３π／４、π、−３π／４、−π／２及び−π／４のいずれの場合も異なる。
【０２５５】
従って、かかるＩ成分及びＱ成分の各硬判定結果の組合せパターンに基づいて、前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}及び現シンボルの受信波ＩＦ２_Ｓｎの位相差や、図３５に示す図表の３段目又は４段目に示した８ＰＳＫ変調される前のグレイコード化されていない（３段目）又はグレイコード化された（４段目）元のデータ（「０００」、「００１」等）を復調することができる。なお、図３６に、Ｉ成分及びＱ成分の各硬判定結果の組合せパターンと、前シンボル及び現シンボルの位相差と、各位相に対応するグレイコードとの関係を表す８ＰＳＫマッピング図を示す。
【０２５６】
以上のことから、受信波の１シンボル時間をＴ_０、受信波ＩＦ２_Ｓｎ，ＩＦ２_{Ｓ（ｎ−１）}の１波長の時間をｔとして、次式
【０２５７】
【数１５】

【０２５８】
で与えられる時間Ｔ２_Ｉだけ遅延させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}と、現シンボルの受信波ＩＦ２_Ｓｎとの半波長期間での面積差ΔＳ２_Ｓｎを求めると共に、次式
【０２５９】
【数１６】

【０２６０】
で与えられる時間Ｔ２_Ｑだけ遅延させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}と、現シンボルの受信波ＩＦ２_Ｓｎとの半波長期間での面積差ΔＳ２_Ｓｎ´を求め、これら２つの面積差ΔＳ２_Ｓｎ，ΔＳ２_Ｓｎ´を硬判定することによって、８ＰＳＫ変調される前の元のグレイコードを得ることができることが分かる。なお、（１５）式及び（１６）式において、α_２の値は任意の奇数の自然数であり、通常は「１」である。
【０２６１】
（５−１−２）区分求積法とサンプリング
次に、上述の面積差ΔＳ２_Ｓｎ，ΔＳ２_Ｓｎ´の演算に区分求積法を利用する方法について説明する。
【０２６２】
区分求積法を利用すれば、図３７に示すように、現シンボルの受信波ＩＦ２_Ｓｎの半波長期間での面積Ｓ２_Ｓｎは、現シンボルの受信波ＩＦ２_Ｓｎを一定間隔でサンプリングした場合における各サンプル値Ｘ_１，Ｘ_２，……の総和として近似することができる。
【０２６３】
また（１５）式又は（１６）式で与えられる時間Ｔ２_Ｉ，Ｔ２_Ｑだけ遅延させた後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}の半波長期間での面積Ｓ２_Ｓｎ，Ｓ２_Ｓｎ´は、遅延後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}を一定間隔でサンプリングした場合における各サンプル値Ｙ_１，Ｙ_２，……の総和として近似することができる。
【０２６４】
従って、かかる面積差ΔＳ２_Ｓｎ，ΔＳ２_Ｓｎ´は、第１〜第４の実施の形態の場合と全く同様に、現シンボルの受信波ＩＦ２_Ｓｎを一定間隔でサンプリングすることにより得られた半波長期間内の各サンプルのサンプル値Ｘ_１，Ｘ_２，……と、（１５）式又は（１６）式で与えられる時間Ｔ２_Ｉ，Ｔ２_Ｑだけ遅延させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}を同じタイミングでサンプリングすることにより得られたサンプル値Ｙ_１，Ｙ_２，……とを１サンプルデータ区間ごとに順次算出し、その加算結果の絶対値を求めるようにして計算することができる。
【０２６５】
このためこの場合においても、現シンボルの受信波ＩＦ２_Ｓｎのサンプリングと、前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}とのサンプリングのタイミングを常に同じにする必要があるが、この条件を満たすためＮ_２を任意の自然数として、受信波ＩＦ２_{Ｓ（ｎ−１）}，ＩＦ２_Ｓｎの１周期当り次式
【０２６６】
【数１７】

【０２６７】
で与えられる数のサンプルを得るようにする。
【０２６８】
例えば（１７）式においてＮ_２＝１とした場合には、図３７に示すように、現シンボル及び遅延後の前シンボル間の面積差ΔＳ２_Ｓｎ，ΔＳ２_Ｓｎ´は、現シンボルの受信波ＩＦ２_Ｓｎ及び遅延後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}それぞれの４サンプル分のサンプル値Ｘ_１〜Ｘ_４，Ｙ_１〜Ｙ_４に基づいて計算することになる。
【０２６９】
（５−１−３）具体例
次に、上述の理論の具体例について説明する。ここでは、（１７）式において、Ｎ_２＝２（図３７）で、１つおきのサンプルを検波にしようとする場合について説明する。
【０２７０】
この場合、Ｉ成分について、図３７のｔ＝０における現シンボルの受信波ＩＦ２_Ｓｎのサンプル値（位相が０のときのサンプル値）をＸ_１、これ以降π／８位相ごとのサンプル値を順次Ｘ_２，Ｘ_３，Ｘ_４，……とし、（１５）式で与えられる時間Ｔ２_Ｉだけ遅延させて重ね合わせた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１ ）}のＸ_１と同じ時点でのサンプル値をＹ_１、これ以降π／８位相ごとのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ２_Ｓｎ及び遅延前の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}間の位相差が０の場合には、現シンボルの受信波ＩＦ２_Ｓｎのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び遅延後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}のサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図３８（Ａ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、このとき１サンプルおき４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……）は、それぞれ図３８（Ａ）に示す図表の「面積和の絶対値」の欄内のそれぞれ対応する欄に記述された値となる。
【０２７１】
同様にして、Ｉ成分について、現シンボルの受信波ＩＦ２_Ｓｎと、（１５）式で与えられる時間Ｔ２_Ｉだけ遅延させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}との位相差がπ／４の場合、π／２の場合、３π／４の場合、πの場合、−３π／４の場合、−π／２の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）、及び連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……）は、それぞれ図３９（Ａ）、図４０（Ａ）、図４１（Ａ）、図４２（Ａ）、図４３（Ａ）、図４４（Ａ）、図４５（Ａ）のようになる。
【０２７２】
一方、Ｑ成分について、図３７のｔ＝０における現シンボルの受信波ＩＦ２_Ｓｎのサンプル値をＸ_１、これ以降π／８位相ごとの各サンプル値をそれぞれＸ_２，Ｘ_３，Ｘ_４，……とし、（１６）式で与えられる時間Ｔ２_Ｑだけ遅延させて重ね合わせたＸ_１と同じ時点での前シンボルのサンプル値をＹ_１、これ以降π／８位相ごとの各サンプルのサンプル値をそれぞれＹ_２，Ｙ_３，……とすると、現シンボルの受信波ＩＦ２_Ｓｎ及び遅延前の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}間の位相差が０の場合には、現シンボルの受信波ＩＦ２_Ｓｎのサンプル値Ｘ（＝Ｘ_１，Ｘ_２，……）及び遅延後の前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}のサンプル値Ｙ（＝Ｙ_１，Ｙ_２，……）は、それぞれ図３８（Ｂ）に示す図表の２段目及び３段目の値となり、このとき対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）は、それぞれ４段目の値となる。さらに、このとき連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……）は、それぞれ図３８（Ｂ）に示す「面積和の絶対値」の欄内のそれぞれ対応する欄に記述された値となる。
【０２７３】
同様にして、Ｑ成分について、現シンボルの受信波ＩＦ２_Ｓｎと、（１６）式で与えられる時間Ｔ２_Ｑだけ遅延させた前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}との位相差がπ／４の場合、π／２の場合、３π／４の場合、πの場合、−３π／４の場合、−π／２の場合及び−π／４の場合には、現シンボルの各サンプルのサンプル値Ｘ、遅延後の前シンボルの各サンプルのサンプル値Ｙ、対応する１サンプルごとの「正負面積の和の絶対値」（｜Ｘ＋Ｙ｜）、及び連続する４サンプル分の「正負面積の和の絶対値」の和（｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……）は、それぞれ図３９（Ｂ）、図４０（Ｂ）、図４１（Ｂ）、図４２（Ｂ）、図４３（Ｂ）、図４４（Ｂ）、図４５（Ｂ）のようになる。
【０２７４】
そして、これら図３８〜図４５からも明らかなように、この条件下において、連続する４サンプル分（半波長分）の「正負面積の和の絶対値」の和が「5.02」の場合には「ａ」、「4.26」の場合には「ｂ」、「2.84」の場合には「ｃ」、「1.00」の場合には「ｄ」と硬判定するようにすれば、位相差に対するＩ成分及びＱ成分の硬判定結果として図４６に示す図表の２段目（Ｉ）及び３段目（Ｑ）の関係が成立する。
【０２７５】
従って、このＩ成分及びＱ成分の硬判定結果の組合せパターンに基づいて現シンボルの受信波ＩＦ２_Ｓｎと前シンボルの受信波ＩＦ２_{Ｓ（ｎ−１）}との位相差を検出でき、さらにこれら硬判定結果の組合せパターンに対してそれぞれこの図４６の４段目〜６段目（Ｄ２〜Ｄ０）に示すグレイコードを対応付けることにより、８ＰＳＫ変調信号を復調してなる遅延積分検波出力を得ることができる。
【０２７６】
（５−２）第５の実施の形態による復調回路１１０の構成
ここで、図１２との対応部分に同一符号を付して示す図４７は、（１７）式においてＮ_２＝２の場合における上述の遅延積分検波処理を行い得る復調回路１１０の構成を示すものである。この復調回路１１０は、図１１に示すワイヤレスマイクロホンシステム２０の送信側２１においてデータがグレイコード化され、８ＰＳＫ変調されて送信信号Ｓ２５として送信される場合に、受信側３１の復調回路３３に代えて適用されるものである。
【０２７７】
この図４７からも明らかなように、復調回路１１０においては、アンテナ３２を介して受信した送信信号Ｓ２５をＬＮＡ３を介してダウンコンバータ４に入力し、当該ダウンコンバータ４において送信信号Ｓ２５の周波数を元の中間周波数にまでダウンコンバートする。そして、かくして得られた送信側において送信すべきデータを例えば８ＰＳＫ変調等してなる８ＰＳＫ変調信号Ｓ７０をＩＦフィルタ５に送出する。
【０２７８】
ＩＦフィルタ５は、供給される８ＰＳＫ受信信号Ｓ７０から不要な周波数帯域の信号成分を除去し、得られたノイズ除去後の８ＰＳＫ変調信号Ｓ７０でなる８ＰＳＫ変調信号Ｓ７１をアナログ／ディジタル変換回路３９に送出する。
【０２７９】
このときアナログ／ディジタル変換回路３９には、クロック発生部６１から８ＰＳＫ変調信号Ｓ７１の１６倍の周波数を有するクロックＣＬＫ_４０が与えられる。かくしてアナログ／ディジタル変換回路３９は、このクロックＣＬＫ_４０に基づき、８ＰＳＫ変調信号Ｓ７１を、その０、π／４、π／２、３π／４、π、−３π／４、−π／２及び−π／４の位相が到来するタイミングで順次サンプリングし、得られたディジタル８ＰＳＫ変調信号Ｓ７２をディジタル信号処理部１１１に送出する。
【０２８０】
ディジタル信号処理部１１１は、例えばＬＳＩ、ＦＰＧＡ又はＤＳＰとして形成されており、例えば図２４との対応部分に同一符号を付して示す図４８に示すように、Ｉ成分面積差検出部１１２Ｉ、Ｑ成分面積差検出部１１２Ｑ、１シンボル遅延回路１１３、第１〜第３の２サンプル遅延回路１１４_１〜１１４_３、遅延積分検波部１１５、クロック再生回路１１６、硬判定部１１７、２サンプル遅延回路１１９_１〜１１９_５及びパラレル／シリアル変換回路５７から構成されている。
【０２８１】
そしてこのディジタル信号処理部１１１では、供給されるディジタル８ＰＳＫ変調信号Ｓ７２を１シンボル遅延回路１１３と、Ｉ成分面積差検出部１１２Ｉの第１の加算回路６０Ｉ_１及びＱ成分面積差検出部１１２Ｑの第１の加算回路６０Ｑ_１とにそれぞれ入力する。
【０２８２】
またディジタル信号処理部１１１においては、ディジタル８ＰＳＫ変調信号Ｓ７２を２サンプル遅延回路１１４_１において２サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ７３_１をＩ成分面積差検出部１１２Ｉの第２の加算回路６０Ｉ_２及びＱ成分面積差検出部１１２Ｑの第２の加算回路６０Ｑ_２に入力すると共に、このディジタル８ＰＳＫ変調信号Ｓ７３_１を２サンプル遅延回路１１４_２において２サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ７３_２をＩ成分面積差検出部１１２Ｉの第３の加算回路６０Ｉ_３及びＱ成分面積差検出部１１２Ｑの第３の加算回路６０Ｑ_３に入力し、さらにこのディジタル８ＰＳＫ変調信号Ｓ７３_２を２サンプル遅延回路１１４_３において２サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ７３_３をＩ成分面積差検出部１１２Ｉの第４の加算回路６０Ｉ_４及びＱ成分面積差検出部１１２Ｑの第４の加算回路６０Ｑ_４に入力する。
【０２８３】
このとき１シンボル遅延回路１１３は、供給されるディジタル８ＰＳＫ変調信号Ｓ７２を（１５）式で与えられる時間Ｔ２_Ｉ（１シンボルとπ／８位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７４をＩ成分面積差検出部１１２Ｉの第１の加算回路６０Ｉ_１に送出する。
【０２８４】
かくしてＩ成分面積差検出部１１２Ｉの第１の加算回路６０Ｉ_１は、供給されるディジタル８ＰＳＫ変調信号Ｓ７２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７４を１サンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ７５Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【０２８５】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ７５Ｉ_１の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ７６Ｉ_１として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０２８６】
また、このときＩ成分面積差検出部１１２Ｉの第２の加算回路６０Ｉ_２には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７４を２サンプル遅延回路１１９_１において２サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_１が与えられる。
【０２８７】
かくして第２の加算回路６０Ｉ_２は、２サンプル遅延ディジタル８ＰＳＫ変調信号Ｓ７３_１及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_１を１サンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ７５Ｉ_１よりも２サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ７５Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【０２８８】
そして第２の絶対値演算回路６１Ｉ_２は、供給される第２のＩ成分面積差信号Ｓ７５Ｉ_２の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ７６Ｉ_２として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０２８９】
さらに、このときＩ成分面積差検出部１１２Ｉの第３の加算回路６０Ｉ_３には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_１を２サンプル遅延回路１１９_２において２サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２が与えられる。
【０２９０】
かくして第３の加算回路６０Ｉ_３は、供給されるディジタル８ＰＳＫ変調信号Ｓ７３_２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ７５Ｉ_１よりも４サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第３のＩ成分面積差信号Ｓ７５Ｉ_３を第３の絶対値演算回路６１Ｉ_３に送出する。
【０２９１】
そして第３の絶対値演算回路６１Ｉ_３は、第３のＩ成分面積差信号Ｓ７５Ｉ_３の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＩ成分面積差絶対値信号Ｓ７６Ｉ_３として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０２９２】
同様にして、このときＩ成分面積差検出部１１２Ｉの第４の加算回路６０Ｉ_４には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２を２サンプル遅延回路１１９_３において２サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_３が与えられる。
【０２９３】
かくして第４の加算回路６０Ｉ_４は、供給されるディジタル８ＰＳＫ変調信号Ｓ７３_３及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_３をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ７５Ｉ_１よりも６サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第４のＩ成分面積差信号Ｓ７５Ｉ_４を第４の絶対値演算回路６１Ｉ_４に送出する。
【０２９４】
そして第４の絶対値演算回路６１Ｉ_４は、第４のＩ成分面積差信号Ｓ７５Ｉ_４の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＩ成分面積差絶対値信号Ｓ７６Ｉ_４として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０２９５】
一方、このときＱ成分面積差検出部１１２Ｑの第１の加算回路６０Ｑ_１には、上述のようにＩ成分面積差検出部１１２Ｉの第２の１サンプル遅延回路１１９_２から出力される、ディジタル８ＰＳＫ変調信号Ｓ７２を（１６）式で与えられる時間Ｔ２_Ｑだけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２が与えられる。
【０２９６】
かくして第１の加算回路６０Ｑ_１は、ディジタル８ＰＳＫ変調信号Ｓ７２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ７５Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ７５Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【０２９７】
そして第１の絶対値演算回路６１Ｑ_１は、第１のＱ成分面積差信号Ｓ７５Ｑ_１の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ７６Ｑ_１として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０２９８】
また、このときＱ成分面積差検出部１１２Ｑの第２の加算回路６０Ｑ_２には、Ｉ成分面積差検出部１１２Ｉの第３の２サンプル遅延回路１１９_３から出力される、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_２を２サンプル時間分だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_３が与えられる。
【０２９９】
かくして第２の加算回路６０Ｑ_２は、供給されるディジタル８ＰＳＫ変調信号Ｓ７３_１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ７７_３をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ７５Ｑ_１よりも２サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ７５Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０３００】
そして第２の絶対値演算回路６１Ｑ_２は、第２のＱ成分面積差信号Ｓ７５Ｑ_２の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ７６Ｑ_２として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３０１】
さらに、このときＱ成分面積差検出部１１２Ｑの第３の加算回路６０Ｑ_３には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_３を２サンプル遅延回路１１９_４において２サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_４が与えられる。
【０３０２】
かくして第３の加算回路６０Ｑ_３は、供給されるディジタル８ＰＳＫ変調信号Ｓ７３_２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_４をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ７５Ｑ_１よりも４サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第３のＱ成分面積差信号Ｓ７５Ｑ_３を第３の絶対値演算回路６１Ｑ_３に送出する。
【０３０３】
そして第３の絶対値演算回路６１Ｑ_３は、第３のＱ成分面積差信号Ｓ７５Ｑ_３の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＱ成分面積差絶対値信号Ｓ７６Ｑ_３として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３０４】
同様にして、このときＱ成分面積差検出部１１２Ｑの第４の加算回路６０Ｑ_４には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_４を２サンプル遅延回路１１９_５において２サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_５が与えられる。
【０３０５】
かくして第４の加算回路６０Ｑ_４は、供給されるディジタル８ＰＳＫ変調信号Ｓ７３_３及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ７７_５をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ７５Ｑ_１よりも６サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第４のＱ成分面積差信号Ｓ７５Ｑ_４を第４の絶対値演算回路６１Ｑ_４に送出する。
【０３０６】
そして第４の絶対値演算回路６１Ｑ_４は、第４のＱ成分面積差信号Ｓ７５Ｑ_４の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＱ成分面積差絶対値信号Ｓ７６Ｑ_４として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３０７】
Ｉ成分用演算処理部１１８Ｉは、供給される第１〜第４のＩ成分面積差絶対値信号Ｓ７６Ｉ_１〜Ｓ７６Ｉ_４を２サンプルおきに半波長分（４サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図３８（Ａ）〜図４５（Ａ）の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……に相当）を表すＩ成分軟判定検波信号Ｓ７８Ｉをクロック再生回路１１６及び硬判定部１１７に送出する。
【０３０８】
同様にして、Ｑ成分用演算処理部１１８Ｑは、供給される第１〜第４のＱ成分面積差絶対値信号Ｓ７６Ｑ_１〜Ｓ７６Ｑ_４を２サンプルおきに半波長分（４サンプル分）だけ累積加算し、得られたＱ成分の半波長期間での面積差（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_７３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……に相当）を表すＱ成分軟判定検波信号Ｓ７８Ｑをクロック再生回路１１６及び硬判定部１１７に送出する。
【０３０９】
クロック再生回路１１６においては、例えばＤＰＬＬ構成でなり、供給されるＩ成分軟判定検波信号Ｓ７８Ｉ及びＱ成分軟判定検波信号Ｓ７８Ｑに基づきベースバンドクロックを再生し、これを再生クロックＣＬＫ_４１として硬判定部１１７に送出する。
【０３１０】
硬判定部１１７は、Ｉ成分用演算処理部１１８Ｉから供給されるＩ成分軟判定検波信号Ｓ７８Ｉと、Ｑ成分用演算処理部１１８Ｑから供給されるＱ成分軟判定検波信号Ｓ７８Ｑとについて、それぞれ再生クロックＣＬＫ_４１の立上りエッジ又は立下りエッジが到来するタイミングで硬判定する。
【０３１１】
具体的には、図３８〜図４５を基に再生クロックＣＬＫ_４１の立上りエッジ又は立下りエッジに同期して、そのときのＩ成分軟判定検波信号Ｓ７８ＩやＩ成分軟判定検波信号Ｓ７８Ｉの値Ｄ_ｓが次式
【０３１２】
【数１８】

【０３１３】
の場合には「ａ」、次式
【０３１４】
【数１９】

【０３１５】
の場合には「ｂ」、次式
【０３１６】
【数２０】

【０３１７】
の場合には「ｃ」、次式
【０３１８】
【数２１】

【０３１９】
の場合には「ｄ」と判定した後、図４６のマッピングに従って硬判定を行う。
【０３２０】
これにより硬判定部１１７は、かかる硬判定結果として復調されたパラレルのビットデータを得、これをパラレル／シリアル変換回路５７を介してシリアルに上述のディジタル信号処理音声信号Ｓ２６として後段のディジタル音声処理部３４（図１１）に送出する。
【０３２１】
このようにして復調回路１１０は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０３２２】
（５−３）本実施の形態の動作及び効果
以上の構成において、復調回路１１０では、ディジタル８ＰＳＫ変調信号Ｓ７２のある１サンプルデータ区間における前シンボル及び現シンボル間の面積差と、それよりもそれぞれ２，４，６サンプル前の各１サンプルデータ区間における前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部１１１のＩ成分面積差検出部１１２Ｉ及びＱ成分面積差検出部１１２ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部１１５において算出し、当該算出結果をクロック再生回路１１６から出力される再生クロックＣＬＫ_４１の立上り又は立下りエッジに同期して硬判定部１１７において硬判定することにより８ＰＳＫ変調される前のグレイコードを復元する。
【０３２３】
従って、この復調回路１１０も、第１の実施の形態による復調回路４０（図１２）と同様に、ディジタル信号処理部８１において、従来のディジタル信号処理部１（図５４）において必要であった第１及び第２の乗算回路１１Ｉ，１１Ｑ（図５４）や自動位相制御回路１３（図５４）並びに位相回転回路１４（図５４）等を必要とせず、またＩ成分軟判定検波信号Ｓ７８Ｉ及びＱ成分軟判定検波信号Ｓ７８Ｑには高調波成分が含まれていないため後段においてローパスフィルタ等を必要とせず、その分全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化及び省電力化させることができる。
【０３２４】
以上の構成によれば、８ＰＳＫ変調信号Ｓ７１をその１６倍の周波数でディジタル変換してなるディジタル８ＰＳＫ変調信号Ｓ７２のある１サンプルデータ区間における前シンボル及び現シンボル間の面積差と、それよりもそれぞれ２，４，６サンプル前の各１サンプルデータ区間における前シンボル及び現シンボル間の面積差とを、それぞれディジタル信号処理部１１１のＩ成分面積差検出部１１２Ｉ及びＱ成分面積差検出部１１２ＱにおいてＩ成分及びＱ成分についてそれぞれ検出し、これら検出結果に基づいて半波長期間での面積差をＩ成分及びＱ成分ごとに遅延積分検波部１１５において算出し、当該算出結果をクロック再生回路１１６から出力される再生クロックＣＬＫ_４１の立上り又は立下りエッジに同期して硬判定部１１７において硬判定することにより８ＰＳＫ変調される前のグレイコードを復元するようにしたことにより、全体としての回路規模を格段的に減少させ、かつ回路構成を格段的に簡易化させることができ、かくして全体としての回路規模を格段的に縮小化させ得る簡易な構成の復調回路を実現できる。
【０３２５】
（６）第６の実施の形態
（６−１）基本原理
第５の実施の形態において、復調回路１１０（図４７）内のアナログ／ディジタル変換回路３９における最低サンプリング周期は、遅延サンプリングにπ／８周期シフトしたサンプリングが必要なため、（１７）式のＮ_２は２以上でないといけない。従って、例えば８ＰＳＫ変調信号Ｓ７１の周波数が10〔ＭＨｚ〕の場合には、160〔ＭＨｚ〕が最低サンプリング周期となる。
【０３２６】
このため、かかる遅延積分検波方式を採用した第５の実施の形態による復調回路１１０を構築するに際しては、動作周波数の高いアナログ／ディジタル変換回路３９、クロック発生部６１及びディジタル信号処理部１１１が必要となる。またディジタル信号処理部１１１では、１シンボル遅延回路１１３（図４８）が１シンボル分のサンプル値を保存する必要があるため、例えば８ＰＳＫ変調信号Ｓ７１の周波数が10〔ＭＨｚ〕でシンボルレートが192〔ｋＨｚ〕の場合には416サンプル値のデータ保存が必要となり、その分大きな容量のメモリが必要となる問題がある。
【０３２７】
そこで、本実施の形態においては、第５の実施の形態による復調回路１１０内のＩＦフィルタ５（図４７）から出力される８ＰＳＫ変調信号Ｓ７１を第１のアナログ／ディジタル変換器においてアンダーサンプリングすると共に、８ＰＳＫ変調信号Ｓ７１のπ／８周期分ずらしたサンプリング周波数で第２のアナログ／ディジタル変換器においてアンダーサンプリングすることにより、動作周波数を下げ、ディジタル信号処理部１１１内の１シンボル遅延回路１１３内のメモリ容量を低減する。
【０３２８】
一例としては、８ＰＳＫ変調信号Ｓ７１に対する遅延積分検波処理では受信波の０位相、π位相、π／２位相及び３π／２位相の合計４つのサンプルと、これらにそれぞれ対応する１シンボルとπ／８位相時間分だけ遅延した合計４つのサンプルとが最低限必要である。そのため、第１のアナログ／ディジタル変換器では、これらを順次サンプリングできるように、ｍを任意の正の整数として、ＩＦフィルタ５（図４７）から出力される８ＰＳＫ変調信号Ｓ７１に対するサンプリング周期を上述の（４ｍ＋２）分の１となるようにすると共に、第２のアナログ／ディジタル変換器では、かかるサンプリング周期に対してπ／８シフトしたサンプルを別のアナログ／ディジタル変換器においてサンプリングする。
【０３２９】
例えば、図４９に示すように、ｍ＝１の場合には、第１のアナログ／ディジタル変換器で時刻ｔ_１０に最初のサンプリングを行うときには、この後時刻ｔ_１１，ｔ_１３，……において順次サンプリングが行われ、第２のアナログ／ディジタル変換器では、そのサンプルに対してπ／８シフトしたタイミングでサンプリングが行われる。またｍ＝２の場合には、第１のアナログ／ディジタル変換器で時刻ｔ_１０の最初のサンプリングに対して、この後次のサンプリングは時刻ｔ_１２，……に順次行われ、第２のアナログ／ディジタル変換器では、そのサンプルに対してπ／８シフトしたタイミングでサンプリングが行われる。
【０３３０】
このように、上述の条件の下でｍの値を選定することによって、受信波の０位相、π位相、π／２位相及び３π／２位相を順次サンプリングし、同時にπ／８シフトした遅延サンプルもサンプリングすることができ、これにより低いサンプリングで遅延積分検波処理を行うことができる。
【０３３１】
なお、かかる遅延積分検波方式では、図５０に示すように、１シンボル当り、受信波の０位相、π位相、π／２位相及び３π／２位相の最低４つのサンプルと、１シンボルとπ／８位相時間分だけ遅延した４つのサンプルとが必要であり、このことからサンプリング周期としては少なくともシンボルレートの５倍、例えば192〔ｋＨｚ〕のベースバンド変調された受信波を遅延積分検波する場合は次式
【０３３２】
【数２２】

【０３３３】
のように960〔ｋＨｚ〕がサンプリング周波数の最低値の理論限界となる。
【０３３４】
ただし、これはあくまでも理論限界であり、実際には受信波とベースバンド周波数の関係、フェージング等を検討しながら妥協点を探すこととなる。
【０３３５】
（６−２）第６の実施の形態による復調回路１２０の構成
ここで、図４７との対応部分に同一符号を付して示す図５１は、かかるアンダーサンプリングによる遅延積分検波処理を行うための具体的な復調回路１２０の構成を示すものである。
【０３３６】
この図５１からも明らかなように、本実施の形態による復調回路１２０には、ＩＦフィルタ５の後段に８ＰＳＫ変調信号Ｓ７１の０位相をサンプリングするための第１のアナログ／ディジタル変換回路１２１Ａと、そのサンプルに対してπ／８シフトした８ＰＳＫ変調信号Ｓ７１をサンプリングするための第２のアナログ／ディジタル変換回路１２１Ｂとが設けられ、ＩＦフィルタ５から出力された８ＰＳＫ変調信号Ｓ７１をこれら第１及び第２のアナログ／ディジタル変換回路１２１Ａ，１２１Ｂに入力する。
【０３３７】
このとき第１のアナログ／ディジタル変換回路１２１Ａには、８ＰＳＫ変調信号Ｓ７１の周波数をｆ_２とし、ｍを予め設定された正の整数として、次式
【０３３８】
【数２３】

【０３３９】
で与えられる第１のクロックＣＬＫ_５０がクロック発生部１２２から与えられると共に、第２のアナログ／ディジタル変換回路１２１Ｂには、第１のクロックＣＬＫ_５０を遅延回路１２３において１／１６波長時間に相当する時間だけ遅延させてなる第２のクロックＣＬＫ_５１が与えられる。
【０３４０】
かくして第１のアナログ／ディジタル変換回路１２１Ａは、第１のクロック_５０に基づいて、８ＰＳＫ変調信号Ｓ７１をアンダーサンプリングすることによりディジタル変換し、得られた８ＰＳＫ変調信号Ｓ７１の現シンボルにおけるサンプル値を第１のディジタル８ＰＳＫ変調信号Ｓ８０Ａとしてディジタル信号処理部１２４に送出する。
【０３４１】
また第２のアナログ／ディジタル変換回路１２１Ｂは、第２のクロックＣＬＫ_５１に基づいて、８ＰＳＫ変調信号Ｓ７１を、π／８シフトしたタイミングで順次サンプリングすることによりディジタル変換し、得られた８ＰＳＫ変調信号Ｓ７１におけるπ／８シフトしたサンプル値を第２のディジタル８ＰＳＫ変調信号Ｓ８０Ｂとしてディジタル信号処理部１２４に送出する。
【０３４２】
ディジタル信号処理部１２４においては、例えばＬＳＩ、ＦＰＧＡ又はＤＳＰとして形成されており、例えば図４８との対応部分に同一符号を付した図５２に示すように、Ｉ成分面積差検出部１２５Ｉ、Ｑ成分面積差検出部１２５Ｑ、１シンボル遅延回路１１３、第１〜第３の１サンプル遅延回路１２６_１〜１２６_３、第１〜第５の１サンプル遅延回路１２７_１〜１２７_５、遅延積分検波部１１５、クロック再生回路１２８、硬判定部１１７及びパラレル／シリアル変換回路５７から構成されている。
【０３４３】
そしてディジタル信号処理部１２４では、供給される第１のディジタル８ＰＳＫ変調信号Ｓ８０ＡをＩ成分面積差検出部１２５Ｉの第１の加算回路６０Ｉ_１及びＱ成分面積差検出部１２５Ｑの第２の加算回路６０Ｑ_１に入力する。
【０３４４】
またディジタル信号処理部１２４では、第１のディジタル８ＰＳＫ変調信号Ｓ８０Ａを第１の１サンプル遅延回路１２６_１において１サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ８１_１をＩ成分面積差検出部１２５Ｉの第２の加算回路６０Ｉ_２及びＱ成分面積差検出部１２５Ｑの第２の加算回路６０Ｑ_２に入力すると共に、このディジタル８ＰＳＫ変調信号Ｓ８１_１を第２の１サンプル遅延回路１２６_２において１サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ８１_２をＩ成分面積差検出部１２５Ｉの第３の加算回路６０Ｉ_３及びＱ成分面積差検出部１２５Ｑの第３の加算回路６０Ｑ_３に入力し、さらにこのディジタル８ＰＳＫ変調信号Ｓ８１_２を第３の１サンプル遅延回路１２６_３において１サンプル時間分だけ遅延させたディジタル８ＰＳＫ変調信号Ｓ８１_３をＩ成分面積差検出部１２５Ｉの第４の加算回路６０Ｉ_４及びＱ成分面積差検出部１２５Ｑの第４の加算回路６０Ｑ_４に入力する。
【０３４５】
さらにディジタル信号処理部１２４では、供給される第２のディジタル８ＰＳＫ変調信号Ｓ８０Ｂを１シンボル遅延回路１１３に入力し、当該１シンボル遅延回路１１３において（１５）式で与えられる時間Ｔ２_Ｉ（１シンボルとπ／８位相時間）分だけ遅延させ、得られた１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８２をＩ成分面積差検出部１２５Ｉの第１の加算回路６０Ｉ_１に与える。
【０３４６】
かくしてＩ成分面積差検出部１２５Ｉの第１の加算回路６０Ｉ_１は、供給される第１のディジタル８ＰＳＫ変調信号Ｓ８０Ａ及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８２をサンプルごとに順次加算し、得られた各１サンプルデータ区間でのＩ成分についての面積差を表す第１のＩ成分面積差信号Ｓ８３Ｉ_１を第１の絶対値演算回路６１Ｉ_１に送出する。
【０３４７】
そして第１の絶対値演算回路６１Ｉ_１は、第１のＩ成分面積差信号Ｓ８３Ｉ_１の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＩ成分面積差絶対値信号Ｓ８４Ｉ_１として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０３４８】
また、このときＩ成分面積差検出部１１２Ｉの第２の加算回路６０Ｉ_２には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８２を１サンプル遅延回路１２７_１において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_１が与えられる。
【０３４９】
かくして第２の加算回路６０Ｉ_２は、ディジタル８ＰＳＫ変調信号Ｓ８１_１及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_１をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ８３Ｉ_１よりも１サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第２のＩ成分面積差信号Ｓ８３Ｉ_２を第２の絶対値演算回路６１Ｉ_２に送出する。
【０３５０】
そして第２の絶対値演算回路６１Ｉ_２は、第２のＩ成分面積差信号Ｓ８３Ｉ_２の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＩ成分面積差絶対値信号Ｓ８４Ｉ_２として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０３５１】
さらに、このときＩ成分面積差検出部１２５Ｉの第３の加算回路６０Ｉ_３には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_１を１サンプル遅延回路１２７_２において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２が与えられる。
【０３５２】
かくして第３の加算回路６０Ｉ_３は、供給されるディジタル８ＰＳＫ変調信号Ｓ８１_２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ８３Ｉ_１よりも２サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第３のＩ成分面積差信号Ｓ８３Ｉ_３を第３の絶対値演算回路６１Ｉ_３に送出する。
【０３５３】
そして第３の絶対値演算回路６１Ｉ_３は、第３のＩ成分面積差信号Ｓ８３Ｉ_３の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＩ成分面積差絶対値信号Ｓ８４Ｉ_３として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０３５４】
同様にして、このときＩ成分面積差検出部１２５Ｉの第４の加算回路６０Ｉ_４には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２を１サンプル遅延回路１２７_３において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_３が与えられる。
【０３５５】
かくして第４の加算回路６０Ｉ_４は、供給されるディジタル８ＰＳＫ変調信号Ｓ８１_３及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_３をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ８３Ｉ_１よりも３サンプル前の各１サンプルデータ区間でのＩ成分についての面積差を表す第４のＩ成分面積差信号Ｓ８３Ｉ_４を第４の絶対値演算回路６１Ｉ_４に送出する。
【０３５６】
そして第４の絶対値演算回路６１Ｉ_４は、供給される第４のＩ成分面積差信号Ｓ８３Ｉ_４の絶対値（図３８（Ａ）〜図４５（Ａ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＩ成分面積差絶対値信号Ｓ８４Ｉ_４として遅延積分検波部１１５のＩ成分用演算処理部１１８Ｉに送出する。
【０３５７】
一方、このときＱ成分面積差検出部１２５Ｑの第１の加算回路６０Ｑ_１には、上述のようにＩ成分面積差検出部１２５Ｉの第２の１サンプル遅延回路１２７_２から出力される、第１のディジタル８ＰＳＫ変調信号Ｓ８０Ａを（１６）式で与えられる時間Ｔ２_Ｑだけ遅延させたのと同様の位相状態の１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２が与えられる。
【０３５８】
かくして第１の加算回路６０Ｑ_１は、第１のディジタル８ＰＳＫ変調信号Ｓ８０Ａ及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２をサンプルごとに順次加算し、得られた第１のＩ成分面積差信号Ｓ８３Ｉ_１と同じ各１サンプルデータ区間でのＱ成分についての面積差を表す第１のＱ成分面積差信号Ｓ８３Ｑ_１を第１の絶対値演算回路６１Ｑ_１に送出する。
【０３５９】
そして第１の絶対値演算回路６１Ｑ_１は、供給される第１のＱ成分面積差信号Ｓ８３Ｑ_１の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第１のＱ成分面積差絶対値信号Ｓ８４Ｑ_１として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３６０】
また、このときＱ成分面積差検出部１２５Ｑの第２の加算回路６０Ｑ_２には、Ｉ成分面積差検出部１２５Ｉの第３の１サンプル遅延回路１２７_３から出力される、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_２を１サンプル時間分だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_３が与えられる。
【０３６１】
かくして第２の加算回路６０Ｑ_２は、供給されるディジタル８ＰＳＫ変調信号Ｓ８１_１及び１シンボル遅延ディジタルＱＰＳＫ変調信号Ｓ８５_３をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ８３Ｑ_１よりも１サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第２のＱ成分面積差信号Ｓ８３Ｑ_２を第２の絶対値演算回路６１Ｑ_２に送出する。
【０３６２】
そして第２の絶対値演算回路６１Ｑ_２は、第２のＱ成分面積差信号Ｓ８３Ｑ_２の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第２のＱ成分面積差絶対値信号Ｓ８４Ｑ_２として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３６３】
さらに、このときＱ成分面積差検出部１２５Ｑの第３の加算回路６０Ｑ_３には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_３を１サンプル遅延回路１２７_４において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_４が与えられる。
【０３６４】
かくして第３の加算回路６０Ｑ_３は、供給されるディジタル８ＰＳＫ変調信号Ｓ８１_２及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_４をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ８３Ｑ_１よりも２サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第３のＱ成分面積差信号Ｓ８３Ｑ_３を第３の絶対値演算回路６１Ｑ_３に送出する。
【０３６５】
そして第３の絶対値演算回路６１Ｑ_３は、第３のＱ成分面積差信号Ｓ８３Ｑ_３の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第３のＱ成分面積差絶対値信号Ｓ８４Ｑ_３として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３６６】
同様にして、このときＱ成分面積差検出部１２５Ｑの第４の加算回路６０Ｑ_４には、１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_４を１サンプル遅延回路１２７_５において１サンプル時間だけ遅延させてなる１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_５が与えられる。
【０３６７】
かくして第４の加算回路６０Ｑ_４は、供給されるディジタル８ＰＳＫ変調信号Ｓ８１_３及び１シンボル遅延ディジタル８ＰＳＫ変調信号Ｓ８５_５をサンプルごとに順次加算し、得られた第１のＱ成分面積差信号Ｓ８３Ｑ_１よりも３サンプル前の各１サンプルデータ区間でのＱ成分についての面積差を表す第４のＱ成分面積差信号Ｓ８３Ｑ_４を第４の絶対値演算回路６１Ｑ_４に送出する。
【０３６８】
そして第４の絶対値演算回路６１Ｑ_４は、第４のＱ成分面積差信号Ｓ８３Ｑ_４の絶対値（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ＋Ｙ｜に相当）を算出し、これを第４のＱ成分面積差絶対値信号Ｓ８４Ｑ_４として遅延積分検波部１１５のＱ成分用演算処理部１１８Ｑに送出する。
【０３６９】
Ｉ成分用演算処理部１１８Ｉは、図４８について上述したように、供給される第１〜第４のＩ成分面積差絶対値信号Ｓ８４Ｉ_１〜Ｓ８４Ｉ_４を１サンプルおきに半波長分（４サンプル分）だけ累積加算し、得られたＩ成分の半波長期間での面積差（図３８（Ａ）〜図４５（Ａ）の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……に相当）を表すＩ成分軟判定検波信号Ｓ８６Ｉをクロック再生回路１２８及び硬判定部１１７に送出する。
【０３７０】
同様に、Ｑ成分用演算処理部１１８Ｑは、図４８について上述したように、供給される第１〜第４のＱ成分面積差絶対値信号Ｓ８４Ｑ_１〜Ｓ８４Ｑ_４を１サンプルおきに半波長分（４サンプル分）だけ累積加算し、得られたＱ成分の半波長期間での面積差（図３８（Ｂ）〜図４５（Ｂ）の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_３＋Ｙ_３｜＋｜Ｘ_５＋Ｙ_５｜＋｜Ｘ_７＋Ｙ_７｜，……に相当）を表すＱ成分軟判定検波信号Ｓ８６Ｑをクロック再生回路１２８及び硬判定部１１７に送出する。
【０３７１】
クロック再生回路１２８においては、例えばＤＰＬＬ構成でなり、供給されるＩ成分軟判定検波信号Ｓ８６Ｉ及びＱ成分軟判定検波信号Ｓ８６Ｑに基づきベースバンドクロックを再生し、これを再生クロックＣＬＫ_５２として硬判定部１１７に送出する。
【０３７２】
この結果、硬判定部１１７において、図４８について上述した硬判定処理が行われ、かくして得られた復調されたパラレルのビットデータがパラレル／シリアル変換回路５７を介してシリアルのベースバンド信号Ｓ２６として後段のディジタル音声処理部３４（図１１）に送出される。
【０３７３】
このようにして復調回路１２０は、アンテナ３２を介して受信した送信信号Ｓ２５を復調し得るようになされている。
【０３７４】
（６−３）本実施の形態の動作及び効果
以上の構成において、この復調回路１２０では、ＩＦフィルタ５（図５１）から出力される８ＰＳＫ変調信号Ｓ７１（図５１）を第５の実施の形態による復調回路１１０（図４７）に比べて低いサンプリング周期でサンプリングし、これを利用して遅延積分検波処理を実行する。
【０３７５】
従って、この復調回路１２０では、第１及び第２のアナログ／ディジタル変換回路１２１Ａ，１２１Ｂや、クロック発生部１２２、ディジタル信号処理部１２４として動作周波数の高いものを必要とせず、またディジタル信号処理部１２４における１シンボル遅延回路１１３や、１サンプル遅延回路１２６_１〜１２６_３，１２７_１〜１２７_５内のメモリとして容量の大きなものを必要とせず、さらにはディジタル信号処理部１２４のハードウェア構成を簡易化しながら、その動作クロックの低減も図れるため、第５の実施の形態による復調回路１１０に比べて全体としての構成を簡易化、省電力化することができる。
【０３７６】
以上の構成によれば、８ＰＳＫ変調信号Ｓ７１をアンダーサンプリングするようにしたことにより、第１及び第２のアナログ／ディジタル変換回路１２１Ａ，１２１Ｂや、クロック発生部１２２、ディジタル信号処理部１２４として動作周波数の高いものを必要とせず、またディジタル信号処理部１２４における１シンボル遅延回路１１３や、１サンプル遅延回路１２６_１〜１２６_３，１２７_１〜１２７_５内のメモリの容量を減少化させることができ、かくして全体としての回路規模をより一層と縮小化、省電力化させ得る簡易な構成の復調回路を実現できる。
【０３７７】
（７）他の実施の形態
なお、上述の第１〜第６の実施の形態においては、本発明を図１１のように構成されたワイヤレスマイクロホンシステム２０に適用するようにした場合について述べたが、本発明はこれに限らず、この他種々のシステムや機器等に広く適用することができる。
【０３７８】
また上述の第１〜第６の実施の形態においては、サンプリング手段としてのアナログ／ディジタル変換回路３９等のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値Ｘ（図８等）の合計値と、遅延時間Ｔ１_Ｉ，Ｔ２_Ｉ（第１の所定時間）だけ遅延させた前シンボルの対応するサンプル値Ｙ（図８等）の合計値との和の絶対値（図８の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……等）でなる第１の面積差を検出する第１の面積差検出手段を、図１３、図１９、図２４、図２８、図４８又は図５２について上述したＩ成分面積差検出部５０Ｉ，７０Ｉ，８２Ｉ，１０１Ｉ，１１２Ｉと、遅延積分検波部５４，８４，１１５のＩ成分用演算処理部６２Ｉ，８７Ｉ，１１８Ｉとなどにより構築するようにした場合について述べたが、本発明はこれに限らず、例えばソフトウェア構成などを含めて、この他種々の構成を広く適用することができる。
【０３７９】
同様に、上述の第１〜第６の実施の形態においては、サンプリング手段としてのアナログ／ディジタル変換回路３９等のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値Ｘ（図８等）の合計値と、遅延時間Ｔ１_Ｉ，Ｔ２_Ｉ（第１の所定時間）と１／４波長時間遅延させた前シンボルの対応するサンプル値Ｙ（図８等）の合計値との和の絶対値（図８の｜Ｘ_１＋Ｙ_１｜＋｜Ｘ_２＋Ｙ_２｜，……等）でなる第２の面積差を検出する第２の面積差検出手段を、図１３、図１９、図２４、図２８、図４８又は図５２について上述したＱ成分面積差検出部５０Ｑ、７０Ｑ，８２Ｑ，１０１Ｑ，１１２Ｑと、遅延積分検波部５４，８４，１１５のＱ成分用演算処理部６２Ｑ，８７Ｑ，１１８Ｑとなどにより構築するようにした場合について述べたが、本発明はこれに限らず、例えばソフトウェア構成などを含めて、この他種々の構成を広く適用することができる。
【０３８０】
さらに上述の第１〜第６の実施の形態においては、遅延積分検波部５４，８４，１１５のＩ成分用演算処理部６２Ｉ，８７Ｉ，１１８Ｉ及びＱ成分用演算処理部６２Ｑ，８７Ｑ，１１８Ｑの出力を硬判定する硬判定手段としての硬判定部５６，８６，１０７の硬判定結果がそのままグレイコードとなるように、現シンボルの受信波ＩＦ１_Ｓｎ，ＩＦ２_Ｓｎに対して前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}，ＩＦ２_{Ｓ（ｎ−１）}の遅延時間Ｔ１_Ｉ，Ｔ２_Ｉ，Ｔ１_Ｑ，Ｔ２_Ｑを選択するようにした場合について述べたが、本発明はこれに限らず、当該硬判定結果をさらに一定の規則に基づいて変換するなどして最終的に復調結果が得られるようにするのであれば、現シンボルの受信波ＩＦ１_Ｓｎ，ＩＦ２_Ｓｎに対する前シンボルの受信波ＩＦ１_{Ｓ（ｎ−１）}，ＩＦ２_{Ｓ（ｎ−１）}の遅延時間Ｔ１_Ｉ，Ｔ２_Ｉ，Ｔ１_Ｑ，Ｔ２_Ｑを任意に選択することができる。
【０３８１】
さらに上述の第１〜第６の実施の形態においては、遅延積分検波部５４，８４，１１５のＩ成分用演算処理部６２Ｉ，８７Ｉ，１１８Ｉ及びＱ成分用演算処理部６２Ｑ，８７Ｑ，１１８Ｑの出力として、図８及び図９、図１５及び図１６、図２０及び図２１、図３８〜図４５に示す図表の「面積和の絶対値」の欄に示す演算式（｜Ｘ_１＋Ｙ_２｜＋｜Ｘ_２＋Ｙ_２｜等）の演算結果を得られるように、Ｉ成分用演算処理部６２Ｉ，８７Ｉ，１１８Ｉ及びＱ成分用演算処理部６２Ｑ，８７Ｑ，１１８Ｑにおいて、Ｉ成分面積差検出部５０Ｉ，７０Ｉ，８２Ｉ，１０１Ｉ，１１２Ｉ，１１８Ｉから与えられるＩ成分面積差絶対値信号Ｓ３７Ｉ，Ｓ４７Ｉ，Ｓ５４Ｉ，Ｓ６８Ｉ，Ｓ７８Ｉ，Ｓ８６Ｉ及びＱ成分面積差検出部５０Ｑ，７０Ｑ，８２Ｑ，１０１Ｑ，１１２Ｑ，１１８Ｑから与えられるＱ成分面積差絶対値信号Ｓ３７Ｑ，Ｓ４７Ｑ，Ｓ５４Ｑ，Ｓ６８Ｑ，Ｓ７８Ｑ，Ｓ８６Ｑを必要に応じて１サンプルおき又は４サンプルおきに累積加算するようにした場合について述べたが、本発明はこれに限らず、不要なサンプルのデータをその前段のＩ成分面積差検出部５０Ｉ，７０Ｉ，８２Ｉ，１０１Ｉ，１１２Ｉ，１１８Ｉ及びＱ成分面積差検出部５０Ｑ，７０Ｑ，８２Ｑ，１０１Ｑ，１１２Ｑ，１１８Ｑにおいて予め間引くなどするようにしても良い。
【０３８２】
さらに上述の第１の実施の形態においては、Ｉ成分用演算処理部４８Ｉ及びＱ成分用演算処理部４８Ｑにおいて、Ｉ成分面積差絶対値信号Ｓ３２_１Ｉ等又はＱ成分面積差絶対値信号Ｓ３２_１Ｑ等を必要に応じて１サンプルおきに累積加算するようにした場合について述べたが、本発明はこれに限らず、１サンプルおき以外であっても、例えば、Ｎを自然数として（２Ｎ−１）サンプルおきに累積加算するようにすれば同様の効果を得ることができる。同様にして、第２の実施の形態にではＮサンプルおきに、第３の実施の形態では３サンプルおき以外の（４Ｎ−１）サンプルおきに、第５の実施の形態ではＮサンプルおきに累積加算するようにしても良い。
【０３８３】
さらに上述の第４の実施の形態においては、第１の実施の形態の復調回路３３（図１２）による復調処理をアンダーサンプリングにより実現するため、復調回路９０を図２７のように構成し、クロック発生部９２から出力される第１のクロックＣＬＫ_３０の周波数を（１３）式のように選定するようにした場合について述べたが、本発明はこれに限らず、例えば第２の実施の形態の復調回路６０（図１８）による復調処理をアンダーサンプリングにより実現する場合には、復調回路を図２７と同様に構成し、クロック発生部９２から出力される第１のクロックＣＬＫ_３０を、ＱＰＳＫ変調信号Ｓ３の周波数をｆ_１とし、ｍを予め設定された正の整数として、次式
【０３８４】
【数２４】

【０３８５】
のように選定すれば良く、また例えば第３の実施の形態の復調回路８０（図２３）による復調処理をアンダーサンプリングにより実現する場合には、復調回路を図２７と同様に構成し、クロック発生部９２から出力される第１のクロックＣＬＫ_３０を、（２４）式と同様にＱＰＳＫ変調信号Ｓ３の周波数をｆ_１とし、ｍを予め設定された正の整数として、次式
【０３８６】
【数２５】

【０３８７】
のように選定すれば良い。
【０３８８】
さらに上述の第１〜第４の実施の形態においては、受信側３１（図１１）における復調対象がＱＰＳＫ変調信号であり、第５及び第６の実施の形態においては、復調対象が８ＰＳＫ変調信号である場合について述べたが、本発明はこれに限らず、第１〜第６の実施の形態の復調回路３３，６０，８０，９０，１１０，１２０における基本演算処理が似ていることからも明らかなように、切り替えによりＱＰＳＫ変調信号、π／４シフトＱＰＳＫ変調信号及び８ＰＳＫ変調信号のいずれにも対応し得るように第１〜第６の実施の形態の復調回路３３，６０，８０，９０，１１０，１２０を構築するようにしても良い。
【０３８９】
【発明の効果】
上述のように本発明によれば、データを差動符号化してなる変調信号を復調する復調装置において、変調信号を一定間隔でサンプリングするサンプリング手段と、サンプリング手段のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第１の絶対値を検出する第１の絶対値検出手段と、サンプリング手段のサンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間と１／４波長時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第２の絶対値を検出する第２の絶対値検出手段と、第１の絶対値検出手段により検出された第１の絶対値及び第２の絶対値検出手段により検出された第２の絶対値をそれぞれ硬判定する硬判定手段とを設けるようにしたことにより、乗算回路等の複雑な回路を用いることなく、硬判定手段の硬判定結果に基づいて差動符号化する前のデータを復調することができ、かくして全体としての回路規模を格段的に縮小化させ得る簡易な構成の復調装置を実現できる。
【０３９０】
また本発明によれば、データを差動符号化してなる変調信号を復調する復調方法において、変調信号を一定間隔でサンプリングする第１のステップと、サンプリング結果に基づいて、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第１の絶対値を検出すると共に、現シンボルの半波長分のサンプル値の合計値と、第１の所定時間と１／４波長時間遅延させた前シンボルの対応するサンプル値の合計値との和の絶対値でなる第２の絶対値を検出する第２のステップと、検出した第１の絶対値及び第２の絶対値をそれぞれ硬判定する第３のステップとを設けるようにしたことにより、乗算回路等の複雑な回路を用いることなく、硬判定結果に基づいて差動符号化する前のデータを復調することができ、かくして全体としての回路規模を格段的に縮小化させ得る復調方法を実現できる。
【図面の簡単な説明】
【図１】本願発明の基本原理の説明に供する波形図である。
【図２】本願発明の基本原理の説明に供する波形図である。
【図３】前シンボル及び現シンボル間の位相差と、硬判定結果の組合せパターンとの関係を示す図表である。
【図４】硬判定結果の組合せパターンと、グレイコードとの対応付けの説明に供する図表である。
【図５】区分求積法の説明に供する概念図である。
【図６】区分求積法とサンプリングとの関係の説明に供する概念図である。
【図７】本願発明の基本原理の具体例の説明に供する概念図である。
【図８】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図９】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図１０】前シンボル及び現シンボルの位相差と、具体例の硬判定結果との関係を示す図表である。
【図１１】本願発明による復調回路を適用するワイヤレスマイクロホンシステムを示すブロック図である。
【図１２】第1の実施の形態による復調回路の構成を示すブロック図である。
【図１３】第１の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図１４】第２の実施の形態の基本原理の説明に供する概念図である。
【図１５】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図１６】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図１７】前シンボル及び現シンボルの位相差と、具体例の硬判定結果との関係を示す図表である。
【図１８】第２の実施の形態による復調回路の構成を示すブロック図である。
【図１９】第２の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図２０】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図２１】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図２２】前シンボル及び現シンボルの位相差と、具体例の硬判定結果との関係を示す図表である。
【図２３】第３の実施の形態による復調回路の構成を示すブロック図である。
【図２４】第３の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図２５】アンダーサンプリングの説明に供する略線図である。
【図２６】アンダーサンプリングの理論限界の説明に供する略線図である。
【図２７】第４の実施の形態による復調回路の構成を示すブロック図である。
【図２８】第４の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図２９】本願発明の基本原理の説明に供する波形図である。
【図３０】本願発明の基本原理の説明に供する概念図である。
【図３１】面積差と元の前シンボル及び現シンボル間の位相差との関係の説明に供する図表である。
【図３２】本願発明の基本原理の説明に供する波形図である。
【図３３】本願発明の基本原理の説明に供する概念図である。
【図３４】面積差と元の前シンボル及び現シンボル間の位相差との関係の説明に供する図表である。
【図３５】硬判定結果と検波出力との関係の説明に供する図表である。
【図３６】硬判定結果と検波出力との関係の説明に供する概念図である。
【図３７】本願発明の基本原理の説明に供する略線図である。
【図３８】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図３９】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４０】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４１】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４２】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４３】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４４】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４５】サンプル値と正負面積の和の絶対値との関係の説明に供する図表である。
【図４６】硬判定結果の組合せパターンと検波出力との対応付けの説明に供する図表である。
【図４７】第５の実施の形態による復調回路の構成を示すブロック図である。
【図４８】第５の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図４９】アンダーサンプリングの説明に供する略線図である。
【図５０】アンダーサンプリングの理論限界の説明に供する略線図である。
【図５１】第６の実施の形態による復調回路の構成を示すブロック図である。
【図５２】第６の実施の形態によるディジタル信号処理部の構成を示すブロック図である。
【図５３】従来の復調回路の構成例を示すブロック図である。
【図５４】従来のディジタル信号処理部の構成例を示すブロック図である。
【符号の説明】
２０……ワイヤレスマイクロホンシステム、３１……受信側、３３，６０，８０，９０，１１０，１２０……復調回路、３８，６１，９２，１２２……クロック発生部、３９，９１Ａ，９１Ｂ，１２１Ａ，１２１Ｂ……アナログ／ディジタル変換回路、４０，６２，８１，９４，１１１，１２４……ディジタル信号処理部、５０Ｉ，７０Ｉ，８２Ｉ，１０１Ｉ，１１２Ｉ，１１８Ｉ……Ｉ成分面積差検出部、５０Ｑ，７０Ｑ，８２Ｑ，１０１Ｑ，１１２Ｑ，１１８Ｑ……Ｑ成分面積差検出部、５１，１００，１０３，１１３……１シンボル遅延回路、５４，８４，１１５……遅延積分検波部、５５，８５，１０６，１１６，１２８……クロック再生回路、５６，８６，１０７，１１７……硬判定部、Ｓ２９，Ｓ４０，Ｓ６０Ａ，Ｓ６０Ｂ…ディジタルＱＰＳＫ変調信号、Ｓ７２，Ｓ８０Ａ，Ｓ８０Ｂ……ディジタル８ＰＳＫ変調信号、Ｓ３７Ｉ，Ｓ４７Ｉ，Ｓ５４Ｉ，Ｓ６８Ｉ，Ｓ７８Ｉ，Ｓ８６Ｉ……Ｉ成分軟判定検波信号、Ｓ３７Ｑ，Ｓ４７Ｑ，Ｓ５４Ｑ，Ｓ６８Ｑ，Ｓ７８Ｑ，Ｓ８６Ｑ……Ｑ成分軟判定検波信号、Ｓ２６……ベースバンド信号。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a demodulating device and a demodulating method, and is suitable for application to a wireless microphone system, for example.
[0002]
[Prior art]
In mobile communication systems, miniaturization, weight reduction, and cost reduction of terminal devices are required, and the hardware configuration of the receiving side demodulator is required to be simplified and unadjusted. In recent years, as a means for solving these problems, the digital circuit of the demodulator has become one major trend.
[0003]
Here, FIG. 53 shows a configuration example of a QPSK (Quadrature Phase Shift Keying) demodulating circuit used in the receiver of such a mobile communication system.
[0004]
As is clear from FIG. 53, in this demodulation circuit 1, the transmission signal S1 from the transmission side received via the antenna 2 is input to the down converter 4 via the LNA 3.
[0005]
The down-converter 4 down-converts the frequency of the supplied transmission signal S1 to the original intermediate frequency (IF), and the data to be transmitted on the transmission side thus obtained is subjected to QPSK modulation, for example. The modulation signal S2 is sent to the IF filter 5.
[0006]
The IF filter 5 removes an unnecessary frequency band signal component from the supplied QPSK modulation signal S 2, and sends the obtained QPSK modulation signal S 3 including the QPSK modulation signal S 2 after noise removal to the analog / digital conversion circuit 6. To do.
[0007]
At this time, the analog / digital conversion circuit 6 sends a clock CLK having a frequency four times that of the QPSK modulation signal S3 from the clock generator 7.₁Is given. Thus, the analog / digital conversion circuit 6 is connected to the clock CLK.₁The QPSK modulation signal S3 is digitally converted at a sampling frequency four times that of the QPSK modulation signal S3, and the obtained digital QPSK modulation signal S4 is sent to the digital signal processing unit 8.
[0008]
The digital signal processing unit 8 is configured as shown in FIG. 54, for example, and inputs the digital QPSK modulation signal S4 supplied from the analog / digital conversion circuit 6 to the bandpass filter 10.
[0009]
The band-pass filter circuit 10 removes a direct current component from the digital QPSK modulation signal S4 by filtering processing, branches the obtained digital QPSK modulation signal S5 into two, and these are divided into first and second multiplication circuits, respectively. It is sent to 11I and 11Q.
[0010]
At this time, the first multiplier circuit 11I has the following equation:
[0011]
[Expression 1]

[0012]
The first local signal S6I having a phase expressed by the following expression is given, and the second multiplier circuit 11Q has the following equation:
[0013]
[Expression 2]

[0014]
A second local signal S6Q having a phase represented by
[0015]
Thus, the first multiplication circuit 11I multiplies the supplied digital QPSK modulation signal S5 and the first local signal S6I, and sends the multiplication result to the low-pass filter circuit 12I as an I component multiplication result signal S7I. Similarly, the second multiplication circuit 11Q multiplies the supplied digital QPSK modulation signal S5 and the second local signal S6Q, and sends the multiplication result as a Q component multiplication result signal S7Q to the low-pass filter circuit 12Q.
[0016]
The low-pass filter circuit 12I removes the baseband component from the baseband component and the doubled intermediate frequency component included in the supplied I component multiplication result signal S7I, and automatically controls the phase of the obtained I component filtered signal S8I. The signal is sent to the circuit 13 and the phase rotation circuit 14. Similarly, the low-pass filter circuit 12Q removes the baseband component from the baseband component and the doubled intermediate frequency component included in the supplied Q component multiplication result signal S7Q, and the obtained Q component filtering signal S8Q. Is sent to the automatic phase control circuit 13 and the phase rotation circuit 14.
[0017]
The automatic phase control circuit 13 performs phase estimation based on the supplied I component filtering signal S8I and Q component filtering signal S8Q, and controls the phase rotation circuit 14 based on the estimation result. Thus, the phase rotation circuit 14 rotates the phase of the I component filtering signal S8I and the Q component filtering signal S8Q based on the control of the automatic phase control circuit 13, and the obtained I component signal S9I and Q component signal S9Q are obtained. Are sent 16 to the clock recovery circuit 15 and the hard decision unit, respectively.
[0018]
The clock recovery circuit 15 has, for example, a DPLL (Digital Phase Locked Loop) configuration, recovers a baseband clock from the supplied I component signal S9I and Q component signal S9Q, and generates the recovered clock CLK₂To the hard decision unit 16.
[0019]
The hard decision unit 16 generates a reproduction clock CLK₂Obtained by performing hard decision processing on whether the value of the symbol is “0” or “1” for the I component signal S9I and the Q component signal S9Q at the timing when the rising edge or falling edge of The demodulated bit data for the I component and Q component are sent to the parallel / serial conversion circuit 17 as an I component demodulated signal S10I and a Q component demodulated signal S10Q, respectively.
[0020]
The parallel / serial conversion circuit 17 performs parallel / serial conversion processing on the supplied I-component demodulated signal S10I and Q-component demodulated signal S10Q, thereby obtaining a data string before being QPSK-modulated on the transmission side, and demodulating it. The signal S11 is output to the subsequent circuit.
[0021]
In this manner, the demodulating circuit 1 can demodulate the QPSK-modulated data transmitted from the transmitting side.
[0022]
[Problems to be solved by the invention]
However, in the conventional demodulation circuit 1, the digital signal processing unit 8 requires the first and second multiplication circuits 11I and 11Q, the automatic phase control circuit 13, the phase rotation circuit 14, and the like as described above. There is a problem that the circuit scale and power consumption as a whole increase.
[0023]
In practice, the first and second multiplier circuits 11I and 11Q usually require a large number of logic gates, and the circuit scale increases accordingly. Accordingly, if a circuit that does not require a multiplication circuit, for example, can be constructed as the demodulating circuit 1, the circuit scale as a whole can be further reduced, and further downsizing, power saving, and cost reduction of the entire receiving apparatus can be achieved. It is thought that it can contribute to.
[0024]
Similarly, when the band-pass filter circuit 10 and the low-pass filter circuits 12I and 12Q are realized by digital signal processing, a large number of logic gates are usually required. Therefore, if a circuit that does not require a band-pass filter circuit or a low-pass filter circuit can be constructed as the demodulating circuit 1, the circuit scale as a whole can be further reduced, and further downsizing and power saving of the entire receiving apparatus can be achieved. It is thought that it can also contribute to cost reduction and cost reduction.
[0025]
In addition, since the automatic phase control circuit 13 and the phase rotation circuit 14 have a feedback loop configuration, it takes time for reaction, and technical problems are great for stabilizing the loop. Therefore, if a circuit that does not require the automatic phase control circuit 13 and the phase rotation circuit 14 can be constructed as the demodulating circuit 1, it is possible to reduce the size of the entire receiving apparatus while stabilizing the circuit operation because there is no unstable loop. It is thought that it can further contribute to the reduction in cost, power saving and low cost.
[0026]
Furthermore, since the digital QPSK modulation signal S4 is analog / digital converted at a sampling frequency four times that of the QPSK modulation signal, the operating frequency of the entire circuit becomes high. Therefore, an analog / digital conversion circuit 6 having a high operating frequency, an FPGA (Field Programmable Gate Array), a DSP (Digital Signal Processor) or an LSI (Large Scale Integrated circuit) constituting the digital signal processing unit 8, and a clock generation unit are provided. Necessary. In addition, since the operating frequency is high, there is a problem that power consumption increases.
[0027]
The present invention has been made in view of the above points, and intends to propose a demodulating device and a demodulating method with a simple configuration that can contribute to power saving while dramatically reducing the overall circuit scale. Is.
[0028]
[Means for Solving the Problems]
In order to solve such a problem, in the present invention, in a demodulator that demodulates a modulation signal obtained by differentially encoding data, a sampling unit that samples the modulation signal at a predetermined interval, and a sampling result of the sampling unit are used. A first absolute value that is a first absolute value that is an absolute value of a sum of a total value of sample values corresponding to half wavelengths of a symbol and a total value of corresponding sample values of the previous symbol delayed by a first predetermined time is detected. Based on the sampling result of the absolute value detection means and the sampling means, the total value of the sample values for the half wavelength of the current symbol, and the corresponding sample value of the previous symbol delayed by ¼ wavelength time for the first predetermined time Second absolute value detecting means for detecting a second absolute value which is an absolute value of the sum of the first absolute value and the first absolute value detected by the first absolute value detecting means and the first absolute value And a second absolute value detected respectively provided with hard decision unit a hard decision by the absolute value detection means.
[0029]
As a result, this demodulator can demodulate the data before differential encoding based on the hard decision result of the hard decision means without using a complicated circuit such as a multiplier circuit.
[0030]
According to the present invention, in a demodulation method for demodulating a modulation signal obtained by differentially encoding data, a first step of sampling the modulation signal at a constant interval and a half wavelength of the current symbol based on the sampling result A first absolute value that is the absolute value of the sum of the sample value and the sum of the corresponding sample values of the previous symbol delayed by the first predetermined time is detected, and the half wavelength of the current symbol is detected. A second absolute value is detected which is the absolute value of the sum of the sample values and the sum of the first predetermined time and the sum of the corresponding sample values of the previous symbol delayed by ¼ wavelength time. A step and a third step for making a hard decision on each of the detected first absolute value and second absolute value are provided.
[0031]
As a result, according to this demodulation method, data before differential encoding can be demodulated based on the hard decision result without using a complicated circuit such as a multiplier circuit.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0033]
(1) First embodiment
(1-1) Basic principle
(1-1-1) Detection of phase difference
In the demodulation by the delay detection method, the reception wave IF1 of the previous symbol as described above._{S (n-1)}And received wave IF1 of the current symbol_nAnd the phase difference is extracted.
[0034]
In this case, the reception wave IF1 of the previous symbol_{S (n-1)}Is delayed by π / 4 (= 90 [°]) and the received wave IF1 of the current symbol_SnIs observed in a half-wavelength period, the received wave IF1 of the previous symbol after the delayed phase_{S (n-1)}And the received wave IF1 of the current symbol_Sn1A when the original phase difference between them is 0, FIG. 1B when π / 2, FIG. 1C when π, and FIG. 1D when 3π / 2. .
[0035]
As is apparent from FIGS. 1A to 1D, the reception wave IF1 of the previous symbol is used._{S (n-1)}Is delayed by π / 4 and the received wave IF1 of the current symbol_Sn, The received wave IF1 of the previous symbol after the delayed phase_{S (n-1)}And the area S1 of the portion (within the half-wavelength period) surrounded by the horizontal axis_{S (n-1)}And the received wave IF1 of the current symbol_SnAnd the area S1 of the portion (within the half-wavelength period) surrounded by the horizontal axis_SnArea difference ΔS1_{S n}(= S1_{S (n-1)}+ S1_Sn2), there are two types of calculation that are calculated as the absolute value of the sum of these positive and negative areas, with the positive area above the center (horizontal axis) of the amplitude and the negative area below. Therefore, such an area difference ΔS1_SnBased on the above, the phase difference between the original previous symbol and the current symbol before the delay can be discriminated by two types of binary values of 0 or 3π / 2 and π / 2 or π.
[0036]
Similarly, the reception wave IF1 of the previous symbol_{S (n-1)}Is delayed by π / 4 and π / 2 (= 90 [°]), and the received wave IF1 of the current symbol is delayed._SnIs observed in the half-wavelength period, the received wave IF1 of the previous symbol_{S (n-1)}And the received wave IF1 of the current symbol_Sn2A when the original phase difference between them is 0, FIG. 2B when it is π / 2, FIG. 2C when it is π, and FIG. 2D when it is 3π / 2. .
[0037]
Therefore, as apparent from FIGS. 2A to 2D, the reception wave IF1 of the previous symbol is used._{S (n-1)}Is delayed by π / 4 and further by π / 2, and the received wave IF1 of the current symbol_Sn, The received wave IF1 of the previous symbol after the delayed phase_{S (n-1)}And the area S1 of the portion (within the half-wavelength period) surrounded by the horizontal axis_{S (n-1)}'And the received wave IF1 of the current symbol_SnAnd the area S1 of the portion (within the half-wavelength period) surrounded by the horizontal axis_SnArea difference ΔS1_Sn'(= S1_{S (n-1)}'+ S1_Sn2), there are two types of calculation that are calculated as the absolute value of the sum of these positive and negative areas, with the positive area above the center (horizontal axis) of the amplitude and the negative area below. Therefore, such an area difference ΔS1_SnBased on ′, the original phase difference between the previous symbol and the current symbol can be discriminated by two types of binary values of 0 or π / 2 and π or 3π / 2.
[0038]
Therefore, it is assumed that the area difference state in FIG. 1A is “1” and the area difference state in FIG. 1B is “0”, and the area difference ΔS1 described above with reference to FIG._SnThe hard decision result is the I component, and the area difference ΔS1 described above with reference to FIG._SnIf the hard decision result of ′ is the Q component, the hard decision result of the I component and the Q component as shown in FIG. A combination pattern is obtained.
[0039]
As apparent from FIG. 3A, the combination pattern of the hard decision result of the I component and the hard decision result of the Q component is π / 2 when the original phase difference between the previous symbol and the current symbol is 0. In the case of π, it is different in both cases of π and 3π / 2. Therefore, the original phase difference between the previous symbol and the current symbol can be detected based on the combination pattern of the hard decision results of the I component and Q component.
[0040]
If this is further applied, the area difference ΔS1 described above with reference to FIG._Sn, The received wave IF1 of the previous symbol_{S (n-1)}Is further delayed by π / 2 (that is, the phase is delayed by a total of (π / 4 + π / 2)), and in the same manner, the area difference ΔS1 described above with reference to FIG._Sn'Is the reception wave IF1 of the previous symbol_{S (n-1)}Is further delayed by π / 2 (that is, the phase is delayed by {(π / 4 + π / 2) + π / 2} in total), and these area differences ΔS1_Sn, ΔS1_SnBy performing the hard determination of ′ in the same manner as described above, the combination pattern of the hard determination results of the I component and the Q component can be matched with the gray-coded data before QPSK modulation shown in FIG.
[0041]
The area difference ΔS1_Sn, ΔS1_Sn′ Is obtained, the reception wave IF1 of the previous symbol as described above._{S (n-1)}3B as a combination pattern of the hard decision results of the I component and the Q component even if the phase is advanced by π / 4 instead of being delayed by π / 4. A combination pattern obtained by inverting each hard decision result of 3 (A) can be obtained.
[0042]
Therefore, if this is applied, the area difference ΔS1 described above with reference to FIG._Sn, The received wave IF1 of the previous symbol_{S (n-1)}Is delayed by π / 2 (that is, the phase is delayed by a total of (−π / 4 + π / 2)), and in the same manner, the area difference ΔS1 described above with reference to FIG._Sn'Is the reception wave IF1 of the previous symbol_{S (n-1)}Is delayed by π / 2 (that is, the phase is delayed by {(−π / 4 + π / 2) + π / 2} in total), and these area differences ΔS1_Sn, ΔS1_{S n}By performing the hard decision of ′ in the same manner as described above, the combination pattern of the hard decision results of the I component and the Q component can be matched with the gray code shown in FIG.
[0043]
From the above, the received wave IF1_{S (n-1)}, IF1_Sn1 symbol time of T₀Received wave IF1_{S (n-1)}, IF1_SnWhere 1 wavelength time of t is the received wave IF1 of the current symbol_SnAnd the following formula
[0044]
[Equation 3]

[0045]
Time T1 given by_IReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}Difference ΔS1 for half wavelength period_SnAnd receive wave IF1 of the current symbol_SnAnd the following formula
[0046]
[Expression 4]

[0047]
Time T1 given by_QReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}Difference ΔS1 for half wavelength period_Sn′, And the difference between these two areas ΔS1_Sn, ΔS1_SnBy making a hard decision on ′, it can be seen that gray-coded data before QPSK modulation can be restored.
[0048]
In equation (3), α₁The value of the received wave IF1_{S (n-1)}1 is a QPSK modulated wave, when the area difference state in FIG. 1A is determined as “1” and the area difference state in FIG. 1B is determined as “0” (FIG. 3A )) Is “3”, and the area difference state in FIG. 1A is “0” and the area difference state in FIG. 1B is “1” (FIG. 3B). ) Is “1”. Received wave IF1_{S (n-1)}1 is a π / 4 shift QPSK modulated wave, the phase difference has already been advanced by π / 4, so the area difference state in FIG. 1A is “1” and the area difference state in FIG. 1 is “2”, the area difference state in FIG. 1A is “0”, and the area difference state in FIG. 1B is “0”. When the hard decision is “1” (FIG. 3B), it is “0”.
[0049]
(1-1-2) Area and definite integral (piecewise quadrature method)
Here, the relationship between “area” and “definite integral” will be described.
[0050]
In FIG.
[0051]
[Equation 5]

[0052]
The area S of the part surrounded by can be obtained by the piecewise quadrature method.
[0053]
Specifically, the following formula
[0054]
[Formula 6]

[0055]
N sections D₁, D₂, ..., D_nEqually divided into sections D as shown in FIG.₁, D₂, ..., D_nEach
[0056]
[Expression 7]

[0057]
H given by₁, H₂, ......, H_nRectangle SQ₁, SQ₂, ......, SQ_nThe following formula
[0058]
[Equation 8]

[0059]
These n rectangles SQ₁, SQ₂, ......, SQ_nSum of areas S_n, An approximate value of the actual area S can be obtained.
[0060]
Further, in the equation (8), when n is increased as much as possible, 1 / n approaches “0” as much as possible, so that an answer of 1/3 as the area S can be obtained.
[0061]
Thus, the area of the portion surrounded by the curve or the like on the plane coordinates can be approximated by the piecewise quadrature method.
[0062]
Therefore, in the present application, the above-described area difference ΔS1._Sn, ΔS1_SnConsider using this piecewise quadrature method for the operation of ′. This will be described below.
[0063]
(1-1-3) Piecewise quadrature method and sampling
According to the piecewise quadrature method, the received wave IF1 of the current symbol described above._SnArea S1 for half wavelength in_SnIs a received wave IF1 of the current symbol as shown in FIG._SnIs sampled at regular intervals, one sample data section is one side length, and the corresponding sample value X₁, X₂Each rectangle SQ with other side length_X1, SQ_X2, ... can be approximated with the total area. And the received wave IF1 of this current symbol_SnFor example, if the length of one sample data section is “1”, the approximate area corresponding to the half wavelength of the sample value X at each sample point is₁, X₂, ... can be calculated as the sum of
[0064]
Similarly, the time T1 given by the above-described expression (3) or (4)_I, T1_QIF1 of the previous symbol after being delayed by only_{S (n-1)}Area S1 at half wavelength in_Sn'Is the reception wave IF1 of the previous symbol_{S (n-1)}1 sample data interval when sampling at regular intervals, and the corresponding sample value Y₁, Y₂Each rectangle SQ with other side length_Y1, SQ_Y2,..., Can be approximated by the sum of the areas of the sample data Y at each sample point if the length of one sample data section is “1”.₁, Y₂, ... can be calculated as the sum of
[0065]
Therefore, the reception wave IF1 of the current symbol described above._SnAnd the received wave IF1 of the previous symbol after the delay in the half-wavelength period_{S (n-1)}Area difference ΔS1 between_Sn, ΔS1_Sn'Is the received wave IF1_SnThe received wave IF1 of the current symbol when the center is zero, the upper area is a positive area, and the lower area is a negative area_SnAnd the received wave IF1 of the previous symbol_{S (n-1)}The absolute value of the sum of the approximate area (the sum of the positive and negative areas), that is, the received wave IF1 of the current symbol_SnEach sample value X when sampling for half wavelength period at regular intervals₁, X₂, ... and the received wave IF1 of the previous symbol_{S (n-1)}The received wave IF1 of the current symbol_SnEach sample value Y when sampled at the same interval as₁, Y₂,... Can be obtained as the absolute value of the addition result.
[0066]
Therefore, in the present application, such an area difference ΔS1._Sn, ΔS1_Sn′ Is the received wave IF1 of the current symbol_SnSample value X obtained by sampling at regular intervals₁, X₂,..., Time T1 given by equation (3) or (4)_I, T1_QReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}Sample value Y obtained by sampling at the same timing as₁, Y₂,... Are sequentially calculated for each half-wavelength period for each sample data section, and the absolute value of the total is calculated.
[0067]
Therefore, in the present application, the received wave IF1 of the current symbol_SnSampling and the received wave IF1 of the previous symbol_{S (n-1)}The sampling timing must always be the same, but N is satisfied to satisfy this condition.₁Is an arbitrary natural number, and the received wave IF1_Sn, IF1_{S (n-1)}The following formula per wavelength
[0068]
[Equation 9]

[0069]
Try to get the number of samples given in.
[0070]
For example, in formula (9), N₁When = 1, as shown in FIG. 7, the area difference ΔS1 between the current symbol and the previous symbol after delay is shown._Sn, ΔS1_Sn'Is the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}Sample value X for each two samples₁, X₂, Y₁, Y₂Will be calculated based on
[0071]
(1-1-4) Specific example
Next, a specific example of the above theory will be described. Here, as shown in FIG. 7, the received wave IF1_Sn, IF1_{S (n-1)}To obtain 4 samples per wavelength (N in the above equation (9))₁= 1) will be described.
[0072]
In this case, for the I component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After that, the sample value of each sample for each π / 2 phase is X₂, X₃, ... and time T1 given by equation (3)_IIF1 of the previous symbol superimposed with a delay of only_{S (n-1)}X₁Y is the sample value at the same time as₁, And after that, the sample value of each sample every π / 2 is Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}When the phase difference between them is π / 4, the sample value X (= X₁, X₂,...) And the sample value Y (= Y) of each sample of the previous symbol after the delay₁, Y₂,... Are the values of the second and third stages of the chart shown in FIG. 8A, respectively, and the corresponding “absolute value of sum of positive and negative areas” (| X + Y |) for each sample is This is the value on the fourth stage. Furthermore, at this time, “absolute value of sum of positive and negative areas” (| X₁+ Y₁| + | X₂+ Y₂|,... Is the value in the sixth row of the chart shown in FIG.
[0073]
Similarly, for the I component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (3)_IReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, Corresponding sum of “absolute value of sum of positive and negative areas” (| X + Y |) and “absolute value of sum of positive and negative areas” for two samples (| X₁+ Y₁| + | X₂+ Y₂|,... Is as shown in FIGS. 8B to 8D, respectively.
[0074]
On the other hand, for the Q component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After that, the sample value of each sample for each π / 2 phase is X₂, X₃, ... and time T1 given by equation (4)_QX superimposed with delay₁The sample value of the previous symbol at the same time as Y₁After this, the sample value of each sample for each π / 2 phase is Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}If the phase difference between them is π / 4, the sample value X (= X₁, X₂, ...) and the sample value Y of each sample of the previous symbol (= Y₁, Y₂,... Are the values in the second and third stages of the chart shown in FIG. 9A, respectively, and the corresponding “absolute value of sum of positive and negative areas” (| X + Y |) for each sample is , Respectively, are the values in the fourth stage. Further, at this time, the sum of the absolute values of the sum of the positive and negative areas (| X₁+ Y₁| + | X₂+ Y₂|,...) Is the value in the sixth row of the chart shown in FIG.
[0075]
Similarly, for the Q component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (4)_QReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, Corresponding sum of “absolute value of sum of positive and negative areas” (| X + Y |) and “absolute value of sum of positive and negative areas” for two samples (| X₁+ Y₁| + | X₂+ Y₂|,... Are as shown in FIGS. 9B to 9D, respectively.
[0076]
As is clear from FIGS. 8A to 8D and FIGS. 9A to 9D, the absolute value of the sum of the positive and negative areas for two samples under this condition. 10 is shown in FIG. 10 as the determination result of the I component and the Q component with respect to the phase difference if the hard decision is “0” when the sum of “1.00” is “1.00” and “1” when it is “2.41”. A relationship is established.
[0077]
As apparent from FIG. 10, the combination pattern of the hard decision result is the reception wave IF1 of the previous symbol._{S (n-1)}And the received wave IF1 of the current symbol_SnThe QPSK modulation signal can be demodulated by the above-described method.
[0078]
Hereinafter, a wireless microphone system equipped with a demodulation circuit embodying this specific example will be described.
[0079]
(1-2) Configuration of the wireless microphone system 20 according to the present embodiment
(1-2-1) Overall configuration of the wireless microphone system 20
In FIG. 11, reference numeral 20 denotes a wireless microphone system according to the present embodiment as a whole.
[0080]
In the wireless microphone system 20, the audio signal S 20 output from the microphone 22 is input to the analog / digital conversion circuit 24 via the microphone amplifier 23 on the transmission side 21.
[0081]
The analog / digital conversion circuit 24 digitally converts the supplied audio signal S20 having an analog waveform and sends the obtained digital audio signal S21 to the baseband processing circuit 25.
[0082]
The baseband processing circuit 25 performs various predetermined signal processing such as data compression processing, equalizing processing, and packet processing on the supplied digital audio signal S21, and sends the obtained baseband signal S22 to the digital modulation circuit 26. To do.
[0083]
The digital modulation circuit 26 sequentially performs predetermined processing such as digital / analog conversion, baseband signal band limitation, QPSK modulation and the like on the supplied baseband signal S22, and the obtained analog waveform QPSK modulation signal S23 is frequency-converted. The data is sent to the conversion circuit 27.
[0084]
The frequency conversion circuit 27 up-converts the frequency of the supplied QPSK modulation signal S23 to a predetermined frequency for transmission, and converts the obtained frequency conversion modulation signal S24 into an RF (Radio Frequency) amplifier 28 and a band-limiting low-pass filter. The signal is transmitted to the receiving side 31 as a transmission signal S25 through the circuit 29 and the antenna 30 in order.
[0085]
On the other hand, on the reception side 31, the transmission signal S25 transmitted from the transmission side 21 is input to the demodulation circuit 33 via the antenna 32, and the transmission signal S25 is subjected to predetermined QPSK demodulation processing in the demodulation circuit 33. Thus, the demodulated baseband signal S26 is obtained and sent to the baseband processing circuit 34.
[0086]
The baseband processing circuit 34 performs predetermined signal processing such as error correction processing, data extraction processing from the packet, and decompression processing of the extracted data on the supplied baseband signal S26, and the obtained digital audio signal S27. Is sent to the digital / analog conversion circuit 35.
[0087]
The digital / analog conversion circuit 35 converts the supplied digital audio signal S28 from analog to analog and sends the obtained audio signal S28 to the speaker 37 via the AF amplifier 36. As a result, sound based on the sound signal S28 is output from the speaker 37.
[0088]
In this way, in the wireless microphone system 20, the sound collected by the microphone 22 on the transmission side 21 can be transmitted wirelessly to the reception side 31 and output from the speaker 37 on the reception side 31. ing.
[0089]
(1-2-2) Configuration of demodulation circuit 33
Here, the demodulating circuit 33 on the receiving side 31 is configured as shown in FIG. 12 in which the same reference numerals are assigned to the corresponding parts in FIG. In this case, the analog / digital conversion circuit 39 generates a clock CLK having a frequency four times that of the QPSK modulation signal S3 supplied from the clock generator 38.₁₀The QPSK modulation signal S3 supplied from the IF filter 5 is sequentially sampled at the timing when the signal components having phases of 0, π / 2, π, and 3π / 2 arrive, and the obtained digital QPSK modulation signal S29 is obtained. Is sent to the digital signal processing unit 40 made of, for example, LSI, FPGA, DSP or the like.
[0090]
In the digital signal processing unit 40, as shown in FIG. 13, an I component area difference detection unit 50I, a Q component area difference detection unit 50Q, a one symbol delay circuit 51, a one sample delay circuit 52, a two sample delay circuit 53, a delay The integration detection unit 54, the clock recovery circuit 55, the hard decision unit 56, and the parallel / serial conversion circuit 57 are used to convert the supplied digital QPSK modulation signal S29 into the first addition circuit 60I of the I component area difference detection unit 50I.₁And the first addition circuit 60Q of the Q component area difference detection unit 50Q₁And the 1-symbol delay circuit 51.
[0091]
At this time, the 1-symbol delay circuit 51 converts the supplied digital QPSK modulation signal S29 to a time T1 given by the above-described equation (3)._IThe 1-symbol-delayed digital QPSK modulated signal S31 is delayed by (one symbol and 3π / 4 phase time), and the obtained 1-symbol delayed QPSK modulation signal S31 is added to the first addition circuit 60I of the I component area difference detection unit 50I₁To supply.
[0092]
Thus, the first adder circuit 60I₁Sequentially adds the digital QPSK modulated signal S29 and the 1-symbol delayed digital QPSK modulated signal S31 for each sample, and the first I component area difference signal representing the area difference for the I component in each obtained one sample data section S32I₁The first absolute value calculation circuit 61I₁To send.
[0093]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S32I₁Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as the first I component area difference absolute value signal S33I.₁To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0094]
At this time, the second addition circuit 60I of the I component area difference detection unit 50I₂The digital QPSK modulation signal S29 obtained by delaying the digital QPSK modulation signal S29 by one sample time in the one-sample delay circuit 52 and the one-symbol delayed digital QPSK modulation signal S31 in the one-sample delay circuit 63 for one sample time. A delayed one-symbol delayed digital QPSK modulated signal S34 is provided.
[0095]
Thus, the second addition circuit 60I₂Sequentially adds the digital QPSK modulation signal S30 and the one-symbol delayed digital QPSK modulation signal S34 for each sample, and obtains a first I component area difference signal S32I obtained.₁The second I component area difference signal S32I representing the area difference for the I component in each one sample data section one sample before₂The second absolute value calculation circuit 61I₂To send.
[0096]
The second absolute value calculation circuit 61I₂Is the second I component area difference signal S32I₂Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as the second I component area difference absolute value signal S33I.₂To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0097]
On the other hand, the 1-symbol delayed digital QPSK signal S 31 output from the 1-symbol delay circuit 51 is also supplied to the 2-sample delay circuit 53. The two-sample delay circuit 53 delays the one-symbol delayed digital QPSK signal S31 by π / 2 phase time, so that the digital QPSK modulated signal S29 is given by the time T1 given by the equation (4)._QA 1-symbol delayed digital QPSK modulation signal S35 delayed by (one symbol, 3π / 4 phase and π / 2 phase time) is generated, and this is added to the first addition circuit 60Q of the Q component area difference detection unit 50Q.₁And 1 sample delay circuit 64.
[0098]
Thus, the first adder circuit 60Q.₁Sequentially adds the digital QPSK modulation signal S29 and the one-symbol delayed digital QPSK modulation signal S35 for each sample, and obtains a first I component area difference signal S32I obtained.₁The first Q component area difference signal S32Q representing the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0099]
The first absolute value calculation circuit 61Q₁Is the first I component area difference signal S32Q₁Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as the first Q component area difference absolute value signal S33Q.₁To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0100]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 50Q₂Is supplied with the above-described digital QPSK modulation signal S30 from the one-sample delay circuit 52, and is delayed by one symbol delay digital QPSK modulation signal S35 from the one-sample delay circuit 64 by one sample time. Signal S36 is provided.
[0101]
Thus, the second addition circuit 60Q₂Sequentially adds the digital QPSK modulation signal S30 and the 1-symbol delayed digital QPSK modulation signal S36 for each sample, and the obtained first Q component area difference signal S32Q is obtained.₁The second Q component area difference signal S32Q representing the area difference for the Q component in each one sample data section one sample before₂The second absolute value calculation circuit 61Q₂To send.
[0102]
The second absolute value calculation circuit 61Q₂Is the second Q component area difference signal S32Q₂Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as the second Q component area difference absolute value signal S33Q.₂To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0103]
The I component arithmetic processing section 62I is supplied with a first and second I component area difference absolute value signal S33I supplied from the I component area difference detection section 50I.₁, S33I₂Are accumulated for every other half-wavelength (for two samples), and the area difference in the half-wavelength period of the obtained I component (| X in FIG. 8)₁+ Y₁| + | X₂+ Y₂I component soft decision detection signal S37I representing |,...) Is sent to the clock recovery circuit 55 and the hard decision unit 56.
[0104]
Similarly, the Q-component arithmetic processing unit 62Q supplies the first and second Q component area difference absolute value signals S33Q supplied from the Q component area difference detection unit 50Q.₁, S33Q₂Are accumulated for every other half-wavelength (for two samples), and the difference in area of the obtained Q component in the half-wavelength period (| X in FIG. 9)₁+ Y₁| + | X₂+ Y₂Q component soft decision detection signal S37Q that represents |,...) Is sent to the clock recovery circuit 55 and the hard decision unit 56.
[0105]
The clock recovery circuit 55 has, for example, a DPLL configuration, regenerates a baseband clock based on the supplied I component soft decision detection signal S37I and Q component soft decision detection signal S37Q, and regenerates the recovered clock CLK₁₁To the hard decision unit 56.
[0106]
The hard decision unit 56 regenerates the I component soft decision detection signal S37I supplied from the I component calculation processing unit 62I and the Q component soft decision detection signal S37Q supplied from the Q component calculation processing unit 62Q, respectively. CLK₁₁The hard decision is made at the timing when the rising edge or falling edge of the second line arrives. Specifically, the recovered clock CLK based on FIGS.₁₁In synchronization with the rising or falling edge of
[0107]
[Expression 10]

[0108]
When the value is smaller than the value given by, hard decision is made as “0”, and when it is larger than “1”.
[0109]
As a result, the hard decision unit 56 obtains hard-decision demodulated data demodulated with respect to the I component and Q component as the hard decision result, performs parallel / serial conversion on these in the parallel / serial conversion circuit 57, and thus obtains them. The received baseband signal S26 is sent to the baseband processing unit 34 at the subsequent stage.
[0110]
In this way, the demodulation circuit 33 can demodulate the transmission signal S25 received via the antenna 32.
[0111]
(1-3) Operation and effect of the present embodiment
In the above configuration, the demodulator circuit 33 has the above-described area difference between the previous symbol and the current symbol in one sample data section of the digital QPSK modulated signal S29, and the above-described previous one sample data section in the previous one sample data section. The area difference between the symbol and the current symbol is respectively detected for the I component and the Q component in the I component area difference detection unit 50I and the Q component area difference detection unit 50Q of the digital signal processing unit 40, and based on the detection results. The difference in area in the half-wavelength period is calculated by the delay integration detector 54 for each of the I component and the Q component, and the calculation result is output from the clock recovery circuit 55.₁₁The gray code before QPSK modulation is restored by making a hard decision in the hard decision unit 56 in synchronization with the rising or falling edge of.
[0112]
Therefore, in this wireless microphone system 20, the digital signal processing unit 40 uses the first and second multiplication circuits 11I and 11Q (FIG. 54) and automatic phase required in the conventional digital signal processing unit 1 (FIG. 54). The control circuit 13 (FIG. 54), the phase rotation circuit 14 (FIG. 54), and the like are not required, and the I component soft decision detection signal S37I and the Q component soft decision detection signal S37Q do not include harmonic components, so that the latter stage Therefore, the circuit scale as a whole can be remarkably reduced, and the circuit configuration can be greatly simplified and reduced in power consumption.
[0113]
Further, in this wireless microphone system 20, the I component soft decision detection signals S37I and Q output from the I component calculation processing unit S37I and the Q component calculation processing unit S37Q of the delay integration detection unit 54 in the digital signal processing unit 40, respectively. Since the component soft decision detection signal S37Q is a so-called RZ (Return to Zero) signal system, there is an advantage that the clock recovery of the baseband clock in the clock recovery unit 55 is facilitated.
[0114]
Further, in the wireless microphone system 20, as described above with respect to the equations (3) and (4), the delay time T1 of the digital QPSK modulation signal S29 by the one symbol delay circuit 51 of the digital signal processing unit 40._I, T1_Q(That is, α in the equations (3) and (4)₁By changing the value of (1), it is possible to cope with both a QPSK modulated signal and a π / 4 shift QPSK modulated signal, which has an advantage of high versatility.
[0115]
Further, in this case, when the π / 4 shift QPSK modulation signal is demodulated on the receiving side 31 (FIG. 11), the demodulation waveform is demodulated with two values of “0” and “1” unlike the I signal and Q signal. Therefore, there is an advantage that the noise margin at the time of demodulation is high.
[0116]
According to the above configuration, the area difference between the previous symbol and the current symbol in one sample data section of the digital QPSK modulation signal S29 obtained by analog / digital conversion of the transmission signal S25 from the transmission side 21, and Also, the area difference between the previous symbol and the current symbol in one sample data section one sample before is converted into the I component and the Q component area difference detection unit 50Q of the digital signal processing unit 40, respectively. The Q component is detected, and the area difference in the half-wavelength period is calculated for each of the I component and the Q component based on these detection results in the delay integration detection unit 54, and these calculation results are further reproduced in the hard decision unit 56 by the reproduction clock CLK.₁₁The gray code before QPSK modulation is restored by making a hard decision in synchronism with the signal, thereby dramatically reducing the overall circuit scale and greatly simplifying the circuit configuration. Thus, it is possible to realize a demodulation circuit having a simple configuration that can significantly reduce the overall circuit scale and save power.
[0117]
(2) Second embodiment
(2-1) Basic principle
Next, N in equation (9)₁Is greater than 1 (N₁For> 1), as shown in FIG. 14, when 8 samples are obtained for one period of the received wave (N₁= 2) as an example.
[0118]
In this case, for the I component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After this, the sample value of each sample for each π / 4 phase is X₂, X₃, ... and time T1 given by equation (3)_IIF1 of the previous symbol superimposed with a delay of only_{S (n-1)}X₁Y is the sample value at the same time as₁After this, the sample value of each sample for each π / 4 phase is Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}If the phase difference between them is π / 4, the sample value X (= X₁, X₂,...) And the sample value Y (= Y) of each sample of the previous symbol after the delay₁, Y₂,... Are values in the second and third stages of the chart shown in FIG.
[0119]
At this time, for example, the sample value X (= X of each sample of the current symbol taken every other sample including the sample whose phase is 0.₁, X₃, X₅,...) And the sample value Y (= Y₁, Y₃, Y₅,..., “Absolute value of the sum of positive and negative areas” (| X + Y |) is the value of the fourth stage. Further, the sum of two samples of this “absolute value of the sum of positive and negative areas” (| X₁+ Y₁| + | X₃+ Y₃|,...) Is the value in the sixth row of the chart shown in FIG.
[0120]
Similarly, for the I component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (3)_IReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, The sum of two samples of the “absolute value of sum of positive and negative areas” (| X + Y |) and the “absolute value of sum of positive and negative areas” for each corresponding sample (| X₁+ Y₁| + | X₃+ Y₃|,... Is as shown in FIGS. 15 (B) to 15 (D), respectively.
[0121]
On the other hand, for the Q component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After this, the sample value of each sample for each π / 4 phase is X₂, X₃, ... and time T1 given by equation (4)_QX superimposed with delay₁The sample value of the previous symbol at the same time as Y₁After this, the sample value of each sample every π / 4 is set to Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}Is a sample value X (= X of each sample of the current symbol).₁, X₂, ...) and the sample value Y of each sample of the previous symbol (= Y₁, Y₂,... Are values in the second and third stages of the chart shown in FIG.
[0122]
At this time, for example, the sample value X (= X of each sample of the current symbol taken every other sample including the sample whose phase is 0.₁, X₃, X₅,...) And the sample value Y (= Y₁, Y₃, Y₅,..., “Absolute value of the sum of positive and negative areas” (| X + Y |) is the value of the fourth stage. Further, the sum of two samples of this “absolute value of the sum of positive and negative areas” (| X₁+ Y₁| + | X₃+ Y₃|,... Is a value shown in the sixth row of the chart shown in FIG.
[0123]
Similarly, for the Q component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (4)_QReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, The sum of two samples of the corresponding “absolute value of the sum of positive and negative areas” (| X + Y |) and the “absolute value of the sum of positive and negative areas” (| X₁+ Y₁| + | X₃+ Y₃|,... Is as shown in FIGS. 16 (B) to 16 (D), respectively.
[0124]
As is apparent from FIGS. 15A to 15D and FIGS. 16A to 16D, the absolute value of the sum of the positive and negative areas for two samples under this condition. When the sum of “1.00” is “1.00” and “2.41” is “1”, the hard decision result of the I and Q components with respect to the phase difference is shown in FIG. The relationship shown is established, and the combination pattern of the hard decision results of the I component and the Q component can be matched with the gray code.
[0125]
(2-2) Configuration of demodulation circuit 60 according to the second embodiment
Here, FIG. 18 in which the same reference numerals are assigned to the corresponding parts as in FIG.₁2 shows a configuration of a demodulation circuit 60 capable of performing the above-described delay integration detection process in the case of = 2. This demodulation circuit 60 is applied in place of the demodulation circuit 33 of the wireless microphone system 20 shown in FIG.
[0126]
As is apparent from FIG. 18, the demodulating circuit 60 is similar to the demodulating circuit 33 (FIG. 12) according to the first embodiment except that the configurations of the clock generating unit 61 and the digital signal processing unit 62 are different. It is configured.
[0127]
In practice, in the demodulator circuit 60, the clock generator 61 includes a clock CLK having a frequency eight times that of the QPSK modulation signal S3.₂₀Is sent to the analog / digital conversion circuit 39. The analog / digital conversion circuit 39 is connected to the clock CLK.₂₀QPSK received signal S3 at the timing when the signal components of 0, π / 4, π / 2, 3π / 4, π, -3π / 4, -π / 2, and -π / 4 arrive. The QPSK modulation signal S3 is sampled, and the obtained digital QPSK modulation signal S40 is sent to the digital signal processing unit 62 made of, for example, LSI, FPGA, DSP or the like.
[0128]
In the digital signal processing unit 62, as shown in FIG. 19 in which parts corresponding to those in FIG. Except for this point, the digital signal processing unit 40 is configured in the same manner as the first embodiment, and the supplied digital QPSK modulation signal S40 is converted into a first addition circuit 60I of the I component area difference detection unit 70I.₁And the first addition circuit 60Q of the Q component area difference detection unit 70Q₁And the 1-symbol delay circuit 51.
[0129]
As a result, the first addition circuit 60I of the I component area difference detection unit 70I.₁Includes a digital QPSK modulation signal S40 which is given by the time T1 given by the equation (3) in the 1-symbol delay circuit 51_IA one-symbol delayed digital QPSK modulation signal S42 is provided which is delayed by (one symbol and 3π / 4 phase time).
[0130]
Thus, the first adder circuit 60I₁Sequentially adds the digital QPSK modulation signal S40 and the one-symbol delayed digital QPSK modulation signal S42 for each sample, and the first I component area difference signal representing the area difference for the I component in each obtained one sample data section S42I₁The first absolute value calculation circuit 61I₁To send.
[0131]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S42I₁Is calculated (corresponding to | X + Y | in FIG. 15), and this is calculated as the first I component area difference absolute value signal S43I.₁To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0132]
At this time, the second addition circuit 60I of the I component area difference detection unit 70I.₂The digital QPSK modulation signal S40 is delayed by the π / 2 phase time (2 sample times) in the 2-sample delay circuit 71 and the 1-symbol delayed digital QPSK modulation signal S42 is delayed by 2 samples. In the circuit 72, a 1-symbol delayed digital QPSK modulation signal S44 is provided which is also delayed by the π / 2 phase time (2 sample times).
[0133]
Thus, the second addition circuit 60I₂Sequentially adds the digital QPSK modulation signal S41 and the one-symbol delayed digital QPSK modulation signal S44 for each sample, and obtains a first I component area difference signal S42I obtained.₁The second I component area difference signal S42I representing the area difference for the I component in each one sample data interval two samples before₂The second absolute value calculation circuit 61I₂To send.
[0134]
The second absolute value calculation circuit 61I₂Is the second I component area difference signal S42I₂Is calculated (corresponding to | X + Y | in FIG. 15), and this is calculated as the second I component area difference absolute value signal S43I.₂To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0135]
On the other hand, the 1-symbol delayed digital QPSK signal S 42 output from the 1-symbol delay circuit 51 is also supplied to the 2-sample delay circuit 53. The two-sample delay circuit 53 delays the one-symbol delayed digital QPSK signal S42 by π / 2 phase time, so that the digital QPSK modulated signal S40 is given by the time T1 given by the equation (4)._QThe 1-symbol-delayed digital QPSK modulation signal S45 delayed by (one symbol, 3π / 4 phase and π / 2 phase time) is added to the first addition circuit 60Q of the Q component area difference detection unit 70Q.₁To send.
[0136]
Thus, the first adder circuit 60Q.₁Sequentially adds the digital QPSK modulation signal S40 and the 1-symbol delayed digital QPSK modulation signal S45 for each sample, and obtains a first I component area difference signal S42I obtained.₁The first Q component area difference signal S42Q representing the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0137]
The first absolute value calculation circuit 61Q₁Is the first I component area difference signal S42Q₁Is calculated (corresponding to | X + Y | in FIG. 16), and this is calculated as the first Q component area difference absolute value signal S43Q.₁To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0138]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 70Q is used.₂The digital QPSK modulation signal S40 is obtained by delaying the digital QPSK modulation signal S40 by the π / 2 phase time (2 sample times) in the 2-sample delay circuit 71, and the 1-symbol delayed digital QPSK modulation signal S45. In the sample delay circuit 73, a 1-symbol delayed digital QPSK modulation signal S46 delayed by π / 2 phase time (2 sample times) is provided.
[0139]
Thus, the second addition circuit 60Q₂Sequentially adds the digital QPSK modulation signal S41 and the one-symbol delayed digital QPSK modulation signal S46 for each sample, and the obtained first Q component area difference signal S42Q is obtained.₁The second Q component area difference signal S42Q representing the area difference for the Q component in each one sample data interval two samples before₂The second absolute value calculation circuit 61Q₂To send.
[0140]
The second absolute value calculation circuit 61Q₂Is the second Q component area difference signal S42Q₂Is calculated (corresponding to | X + Y | in FIG. 16), and this is calculated as the second Q component area difference absolute value signal S43Q.₂To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0141]
As described above with reference to FIG. 13, the I component arithmetic processing unit 62I supplies the first and second I component area difference absolute value signals S43I supplied from the I component area difference detection unit 70I.₁, S43I₂Are cumulatively added for every other half wavelength (for two samples), and the area difference of the obtained I component in the half wavelength period (| X in FIG. 15)₁+ Y₁| + | X₃+ Y₃I component soft decision detection signal S47I representing |,...) Is sent to the clock recovery circuit 55 and the hard decision unit 56.
[0142]
Similarly, the Q component arithmetic processing unit 62Q includes first and second Q component area difference absolute value signals S43Q supplied from the Q component area difference detection unit 70Q.₁, S43Q₂Are cumulatively added for every other half-wavelength (for two samples), and the area difference of the obtained Q component in the half-wavelength period (| X in FIG. 16)₁+ Y₁| + | X₃+ Y₃Q component soft decision detection signal S44Q that represents |,...) Is sent to the clock recovery circuit 55 and the hard decision unit 56.
[0143]
Thus, as described above with reference to FIG. 13, the regenerated baseband clock is supplied from the regenerating circuit 55 to the regenerated clock CLK.₁₁Is output to the hard decision unit 56.
[0144]
The hard decision unit 56 reproduces the I component soft decision detection signal S47I supplied from the I component calculation processing unit 62I and the Q component soft decision detection signal S47Q supplied from the Q component calculation processing unit 62Q, respectively. Clock CLK₁₁The hard decision is made at the timing when the rising edge or falling edge of the second line arrives. Specifically, the recovered clock CLK is based on FIGS.₁₁In synchronism with the rising edge or falling edge, the data is hard judged as “0” when the data is smaller than the value calculated by the equation (10), and “1” when it is larger.
[0145]
As a result, the hard decision unit 56 obtains the demodulated data hard-decided for the I component and Q component as the hard decision result, and the parallel / serial conversion circuit 57 performs parallel / serial conversion on the demodulated data. The baseband signal S26 is sent to the baseband processing unit 34 at the subsequent stage.
[0146]
In this way, the demodulation circuit 60 can demodulate the transmission signal S25 received via the antenna 32.
[0147]
(2-3) Operation and effect of the present embodiment
In the above configuration, the demodulating circuit 60 has the above-described area difference between the previous symbol and the current symbol in one sample data section of the digital QPSK modulated signal S40, and the above-described previous one sample data section two samples before that. The area difference between the symbol and the current symbol is respectively detected for the I component and the Q component in the I component area difference detection unit 70I and the Q component area difference detection unit 70Q of the digital signal processing unit 62, and based on these detection results. The difference in area in the half-wavelength period is calculated by the delay integration detector 54 for each of the I component and the Q component, and the calculation result is output from the clock recovery circuit 55.₁₁The gray code before QPSK modulation is restored by making a hard decision in the hard decision unit 56 in synchronization with the rising or falling edge of.
[0148]
Therefore, this demodulator circuit 60 is also necessary in the digital signal processor 62 in the conventional digital signal processor 1 (FIG. 54), similarly to the demodulator circuit 33 (FIG. 12) according to the first embodiment. The first and second multiplication circuits 11I and 11Q (FIG. 54), the automatic phase control circuit 13 (FIG. 54), the phase rotation circuit 14 (FIG. 54) and the like are not required, and the I component soft decision detection signals S47I and Q component Since the soft decision detection signal S47Q does not contain harmonic components, a low-pass filter or the like is not required in the subsequent stage, the circuit scale as a whole is greatly reduced, and the circuit configuration is greatly simplified. Power can be saved.
[0149]
Also in the case of the demodulating circuit 60, similarly to the demodulating circuit 33 according to the first embodiment, the I component arithmetic processing unit 62I and the Q component arithmetic processing unit of the delay integration detecting unit 54 in the digital signal processing unit 40 are used. Since the I component soft decision detection signal S47I and the Q component soft decision detection signal S47Q output from 62Q are RZ signal systems, there is an advantage that the clock recovery of the baseband clock in the clock recovery unit 55 is facilitated.
[0150]
Further, this demodulation circuit 60 also has a delay time T1 of the digital QPSK modulation signal S40 by the one symbol delay circuit 51 of the digital signal processing unit 62._I, T1_Q(That is, α in the equations (3) and (4)₁By changing the value of (1), it is possible to cope with both a QPSK modulated signal and a π / 4 shift QPSK modulated signal, which has an advantage of high versatility.
[0151]
Further, in this case, when the demodulation circuit 60 demodulates the π / 4 shift QPSK modulation signal, the demodulated waveform is demodulated with two values of “0” and “1” unlike the I signal and Q signal. There is also an advantage that the noise margin at the time of demodulation is high.
[0152]
According to the above configuration, the above-described area difference between the previous symbol and the current symbol in one sample data section of the digital QPSK modulation signal S40 obtained by digitally converting the QPSK modulation signal S3 at a frequency eight times that of the QPSK modulation signal S3. Also, the area difference between the previous symbol and the current symbol in the 1-sample data section 2 samples before is converted to the I component and the I component area difference detection unit 70I and the Q component area difference detection unit 70Q of the digital signal processing unit 62, respectively. The Q component is detected, and the area difference in the half-wavelength period is calculated for each of the I component and the Q component based on these detection results in the delay integration detection unit 54, and these calculation results are further reproduced in the hard decision unit 56 by the reproduction clock CLK.₁₁The gray code before QPSK modulation is restored by making a hard decision in synchronism with the signal, thereby dramatically reducing the overall circuit scale and greatly simplifying the circuit configuration. Thus, it is possible to realize a demodulation circuit having a simple configuration that can significantly reduce the overall circuit scale and save power.
[0153]
(3) Third embodiment
(3-1) Basic principle
Next, N in equation (9)₁Is greater than 1 (N₁> 1) In the case where 8 samples are obtained for one wavelength of the received wave as shown in FIG.₁= 2) as an example. In the third embodiment, the sample values X of all samples within the half-wavelength period of the received wave₁, X₂, ..., Y₁, Y₂,... Are subjected to delay integration detection processing so as to calculate the area difference.
[0154]
That is, for the I component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After this, the sample value of each sample for each π / 4 phase is X₂, X₃, ... and time T1 given by equation (3)_IIF1 of the previous symbol superimposed with a delay of only_{S (n-1)}X₁Y is the sample value at the same time as₁After this, the sample value of each sample for each π / 4 phase is Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}If the phase difference between them is π / 4, the sample value X (= X₁, X₂,...) And the sample value Y (= Y) of each sample of the previous symbol after the delay₁, Y₂,... Are the values in the second and third stages of the chart shown in FIG. 20 (A), respectively, and the “absolute value of the sum of positive and negative areas” (| X + Y |) for each corresponding sample is , Respectively, are the values in the fourth stage. Further, at this time, the sum (| X of the absolute value of the sum of the positive and negative areas) for four consecutive samples within the half-wavelength period.₁+ Y₁｜ + …… + | X₄+ Y₄|,...) Is the value in the sixth row of the chart shown in FIG.
[0155]
Similarly, for the I component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (3)_IReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, Corresponding sum of "absolute value of sum of positive and negative areas" (| X + Y |) and "absolute value of sum of positive and negative areas" for four consecutive samples within a half-wavelength period (| X₁+ Y₁｜ + …… + | X₄+ Y₄|,... Is as shown in FIGS. 20 (B) to 20 (D), respectively.
[0156]
On the other hand, for the Q component, the received wave IF1 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁After this, the sample value of each sample for each π / 4 phase is X₂, X₃, ... and time T1 given by equation (4)_QX superimposed with delay₁The sample value of the previous symbol at the same time as Y₁After this, the sample value of each sample every π / 4 is set to Y₂, Y₃, ..., the received wave IF1 of the current symbol_SnAnd the received wave IF1 of the previous symbol after the delay_{S (n-1)}Is a sample value X (= X of each sample of the current symbol).₁, X₂, ...) and the sample value Y of each sample of the previous symbol (= Y₁, Y₂,... Are the values in the second and third stages of the chart shown in FIG. 21A, and the corresponding “absolute value of sum of positive and negative areas” (| X + Y |) for each sample is , Respectively, are the values in the fourth stage. Further, at this time, the sum (| X of the absolute value of the sum of the positive and negative areas) for four consecutive samples within the half-wavelength period.₁+ Y₁｜ + …… + | X₄+ Y₄|,...) Is the value in the sixth row of the chart shown in FIG.
[0157]
Similarly, for the Q component, the received wave IF1 of the current symbol_SnAnd time T1 given by equation (4)_QReceived wave IF1 of the previous symbol delayed by only_{S (n-1)}When the phase difference is 3π / 4, −3π / 4 and −π / 4, the sample value X of each sample of the current symbol, the sample value Y of each sample of the previous symbol after the delay, Corresponding sum of "absolute value of sum of positive and negative areas" (| X + Y |) and "absolute value of sum of positive and negative areas" for four consecutive samples within a half-wavelength period (| X₁+ Y₁｜ + …… + | X₄+ Y₄|,...) Is as shown in FIGS.
[0158]
As is clear from FIGS. 20A to 20D and FIGS. 21A to 21D, under this condition, all “samples” in the half-wavelength period are “ Sum of absolute values of sum of positive and negative areas (| X₁+ Y₁｜ + …… + | X₄+ Y₄If │,...) Is “2.00”, “0” is hard, and if it is “4.82”, “1” is hard-decided, the results are shown as hard-decision results for the I and Q components with respect to the phase difference. The relationship shown in FIG. 22 is established, and the combination pattern of the hard decision results of the I component and the Q component can be matched with the gray code.
[0159]
(3-2) Configuration of the demodulation circuit 80 according to the third embodiment
Here, FIG. 23 shows a demodulating circuit 80 according to a third embodiment applied in place of the demodulating circuit 33 of the wireless microphone system 20 of FIG. 11, for example, digital signal processing configured as an LSI, FPGA, DSP or the like. The configuration of the part 81 is the same as that of the demodulation circuit 60 (FIG. 18) according to the second embodiment except that the configuration of the unit 81 is different.
[0160]
In the digital signal processing unit 81, as shown in FIG. 24, parts corresponding to those in FIG. 19 are given the same reference numerals, and as shown in FIG. 24, an I component area difference detection unit 82I, a Q component area difference detection unit 82Q, a one symbol delay circuit 51, 1st to 3rd one sample delay circuit 83₁~ 83₃, A delay integration detection unit 84, a clock recovery circuit 85, a hard decision unit 86, and a parallel / serial conversion circuit 57. The supplied digital QPSK modulation signal S40 is detected by a 1-symbol delay circuit 51 and an I component area difference detection. First adder circuit 60I of unit 82I₁And the first addition circuit 60Q of the Q component area difference detection unit 82Q₁And enter them respectively.
[0161]
The digital signal processing unit 81 converts the digital QPSK modulation signal S40 into the first one-sample delay circuit 83.₁Digital QPSK modulated signal S51 delayed by one sample time in FIG.₁The second addition circuit 60I of the I component area difference detection unit 82I₂And the second addition circuit 60Q of the Q component area difference detection unit 82Q₂And the digital QPSK modulation signal S51₁The second one-sample delay circuit 83₂Digital QPSK modulated signal S51 delayed by one sample time in FIG.₂The third addition circuit 60I of the I component area difference detection unit 82I₃And the third addition circuit 60Q of the Q component area difference detection unit 82Q₃And the digital QPSK modulation signal S51.₂The third one-sample delay circuit 83₃Digital QPSK modulated signal S51 delayed by one sample time in FIG.₃The fourth addition circuit 60I of the I component area difference detection unit 82I₄And the fourth addition circuit 60Q of the Q component area difference detection unit 82Q₄To enter.
[0162]
As a result, the first addition circuit 60I of the I component area difference detection unit 82I.₁As described above with reference to FIG. 19, the digital QPSK modulation signal S40 and the digital QPSK modulation signal S42 are sequentially added for each sample, and a first difference representing the area difference for the I component in each obtained one sample data section is obtained. I component area difference signal S52I₁The first absolute value calculation circuit 61I₁To send.
[0163]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S52I₁Is calculated (corresponding to | X + Y | in FIG. 20), and this is calculated as the first I component area difference absolute value signal S53I.₁To the I component arithmetic processing unit 87I of the delay integration detecting unit 84.
[0164]
At this time, the second addition circuit 60I of the I component area difference detection unit 82I.₂1-symbol delayed digital QPSK modulation signal S42 is converted into 1-sample delay circuit 88.₁1-symbol delayed digital QPSK modulated signal S54 delayed by one sample time in FIG.₁Is given.
[0165]
Thus, the second addition circuit 60I₂Is the digital QPSK modulation signal S51₁1-symbol delayed digital QPSK modulated signal S54₁Are sequentially added for each sample, and the obtained first I component area difference signal S52I is obtained.₁The second I component area difference signal S52I representing the area difference for the I component in each one sample data section one sample before₂The second absolute value calculation circuit 61I₂To send.
[0166]
The second absolute value calculation circuit 61I₂Is the second I component area difference signal S52I₂Is calculated (corresponding to | X + Y | in FIG. 20), and this is calculated as the second I component area difference absolute value signal S53I.₂To the I component arithmetic processing unit 87I of the delay integration detecting unit 84.
[0167]
Further, at this time, the third addition circuit 60I of the I component area difference detection unit 82I.₃1 symbol delayed digital QPSK modulated signal S54₁1 sample delay circuit 88₂1-symbol delayed digital QPSK modulated signal S54 delayed by one sample time in FIG.₂Is given.
[0168]
Thus, the third addition circuit 60I₃Is the digital QPSK modulation signal S51₂1-symbol delayed digital QPSK modulated signal S54₂Are sequentially added for each sample, and the obtained first I component area difference signal S53I is obtained.₁The third I component area difference signal S52I representing the area difference for the I component in each one sample data interval two samples before₃The third absolute value calculation circuit 61I₃To send.
[0169]
The third absolute value calculation circuit 61I₃Is the third I component area difference signal S52I₃Is calculated (corresponding to | X + Y | in FIG. 20), and this is calculated as a third I component area difference absolute value signal S53I.₃To the I component arithmetic processing unit 87I of the delay integration detecting unit 84.
[0170]
Similarly, at this time, the fourth addition circuit 60I of the I component area difference detection unit 82I.₄1 symbol delayed digital QPSK modulated signal S54₂1 sample delay circuit 88₃1-symbol delayed digital QPSK modulated signal S54 delayed by one sample time in FIG.₃Is given.
[0171]
Thus, the fourth addition circuit 60I₄Is the digital QPSK modulation signal S51₃1-symbol delayed digital QPSK modulated signal S54₃Are sequentially added for each sample, and the obtained first I component area difference signal S52I is obtained.₁The fourth I component area difference signal S52I representing the area difference for the I component in each 1-sample data section before 3 samples.₄The fourth absolute value calculation circuit 61I₄To send.
[0172]
Then, the fourth absolute value calculation circuit 61I₄Is the fourth I component area difference signal S52I₄Is calculated (corresponding to | X + Y | in FIG. 20), and this is calculated as the fourth I component area difference absolute value signal S53I.₄To the I component arithmetic processing unit 87I of the delay integration detecting unit 84.
[0173]
On the other hand, at this time, the first addition circuit 60Q of the Q component area difference detection unit 82Q.₁Includes the second one-sample delay circuit 88 of the I component area difference detection unit 82I as described above.₂The digital QPSK modulation signal S40 output from the time T1 given by the equation (4)_Q1-symbol delayed digital QPSK modulated signal S54 delayed by₂Is given.
[0174]
Thus, the first adder circuit 60Q.₁Are the digital QPSK modulated signal S40 and the one symbol delayed digital QPSK modulated signal S54.₂Are sequentially added for each sample, and the obtained first I component area difference signal S42I is obtained.₁The first Q component area difference signal S52Q that represents the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0175]
The first absolute value calculation circuit 61Q₁Is the first I component area difference signal S52Q₁Is calculated (corresponding to | X + Y | in FIG. 21), and this is calculated as the first Q component area difference absolute value signal S53Q.₁To the Q component arithmetic processing unit 87Q of the delay integration detecting unit 84.
[0176]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 82Q is used.₂Includes a third one-sample delay circuit 88 of the I component area difference detector 82I.₃1-symbol delayed digital QPSK modulated signal S54 output from₂1-symbol-delayed digital QPSK modulated signal S54 obtained by delaying the signal by one sample time₃Is given.
[0177]
Thus, the second addition circuit 60Q₂Is the digital QPSK modulation signal S51₁1-symbol delayed digital QPSK modulated signal S54₃Are sequentially added for each sample, and the obtained first Q component area difference signal S52Q is obtained.₁The second Q component area difference signal S52Q representing the area difference for the Q component in each one sample data section one sample before₂The second absolute value calculation circuit 61Q₂To send.
[0178]
The second absolute value calculation circuit 61Q₂Is the second Q component area difference signal S52Q₂Is calculated (corresponding to | X + Y | in FIG. 21), and this is calculated as the second Q component area difference absolute value signal S53Q.₂To the Q component arithmetic processing unit 87Q of the delay integration detecting unit 84.
[0179]
Further, at this time, the third addition circuit 60Q of the Q component area difference detection unit 82Q.₃1 symbol delayed digital QPSK modulated signal S54₃1 sample delay circuit 88₄1-symbol delayed digital QPSK modulated signal S54 delayed by one sample time in FIG.₄Is given.
[0180]
Thus, the third addition circuit 60Q₃Is the digital QPSK modulation signal S51₂1-symbol delayed digital QPSK modulated signal S54₄Are sequentially added for each sample, and the obtained first Q component area difference signal S52Q is obtained.₁The third Q component area difference signal S52Q representing the area difference for the Q component in each one sample data section two samples before₃The third absolute value calculation circuit 61Q₃To send.
[0181]
The third absolute value calculation circuit 61Q₃Is the third Q component area difference signal S52Q.₃Is calculated (corresponding to | X + Y | in FIG. 21), and this is calculated as the third Q component area difference absolute value signal S53Q.₃To the Q component arithmetic processing unit 87Q of the delay integration detecting unit 84.
[0182]
Similarly, at this time, the fourth addition circuit 60Q of the Q component area difference detection unit 82Q is used.₄1 symbol delayed digital QPSK modulated signal S54₄1 sample delay circuit 88₅1-symbol delayed digital QPSK modulated signal S54 delayed by one sample time in FIG.₅Is given.
[0183]
Thus, the fourth addition circuit 60Q₄Is the digital QPSK modulation signal S51₃1-symbol delayed digital QPSK modulated signal S54₅Are sequentially added for each sample, and the obtained first Q component area difference signal S52Q is obtained.₁4th Q component area difference signal S52Q showing the area difference about Q component in each 1 sample data section before 3 samples₄The fourth absolute value calculation circuit 61Q₄To send.
[0184]
And the fourth absolute value calculation circuit 61Q₄Is the fourth Q component area difference signal S52Q.₄Is calculated (corresponding to | X + Y | in FIG. 21), and this is calculated as the fourth Q component area difference absolute value signal S53Q.₄To the Q component arithmetic processing unit 87Q of the delay integration detecting unit 84.
[0185]
The I component arithmetic processing section 87I supplies the supplied first to fourth I component area difference absolute value signals S53I.₁~ S53I₄Are cumulatively added for every half wavelength (for two samples), and the area difference of the obtained I component in the half wavelength period (| X in FIG. 20)₁+ Y₁｜ + …… + | X₄+ Y₄I component soft decision detection signal S54I representing |,...) Is sent to the clock recovery circuit 85 and the hard decision unit 86.
[0186]
Similarly, the Q component arithmetic processing unit 86Q supplies the supplied first to fourth Q component area difference absolute value signals S53Q.₁~ S53Q₄Are cumulatively added for every half wavelength (for two samples) every four samples, and the area difference in the half wavelength period of the obtained Q component (| X in FIG. 21)₁+ Y₁｜ + …… + | X₄+ Y₄Q component soft decision detection signal S54Q that represents |,...] Is sent to the clock recovery circuit 85 and the hard decision unit 86.
[0187]
The clock recovery circuit 85 has a DPLL configuration, for example, and regenerates a baseband clock based on the supplied I component soft decision detection signal S54I and Q component soft decision detection signal S54Q, and regenerates the recovered clock CLK₂₁To the hard decision unit 86.
[0188]
The hard decision unit 86 reproduces the I component soft decision detection signal S54I supplied from the I component calculation processing unit 87I and the Q component soft decision detection signal S54Q supplied from the Q component calculation processing unit 87Q, respectively. Clock CLK₂₁The hard decision is made at the timing when the rising edge or falling edge of the second line arrives. Specifically, the recovered clock CLK based on FIGS.₂₁In synchronization with the rising or falling edge of
[0189]
## EQU11 ##

[0190]
When the value is smaller than the value calculated by the above, the hard decision is made as “0”, and when it is larger as “1”.
[0191]
As a result, the hard decision unit 86 obtains the demodulated data hard-determined for the I component and Q component as the hard decision result, and the parallel / serial conversion circuit 57 performs the parallel / serial conversion on the demodulated data. The baseband signal S26 is sent to the baseband processing unit 34 at the subsequent stage.
[0192]
In this way, the demodulation circuit 80 can demodulate the transmission signal S25 received via the antenna 32.
[0193]
(3-3) Operation and effect of the present embodiment
In the above configuration, the demodulating circuit 80 has a difference in area between the previous symbol and the current symbol in one sample data section of the digital QPSK modulation signal S40, and the previous one sample data section 1 to 3 samples before that. The area difference between the symbol and the current symbol is respectively detected for the I component and the Q component in the I component area difference detection unit 82I and the Q component area difference detection unit 82Q of the digital signal processing unit 81, and based on the detection results. The difference in area during the half-wavelength period is calculated for each of the I component and the Q component by the delay integration detection unit 84, and the calculation result is output from the clock recovery circuit 85.₂₁The gray code before QPSK modulation is restored by making a hard decision in the hard decision unit 86 in synchronization with the rising or falling edge of.
[0194]
Therefore, this demodulator circuit 80 is also necessary in the digital signal processing unit 81 in the conventional digital signal processing unit 1 (FIG. 54), similarly to the demodulator circuit 40 (FIG. 12) according to the first embodiment. The first and second multiplication circuits 11I and 11Q (FIG. 54), the automatic phase control circuit 13 (FIG. 54), the phase rotation circuit 14 (FIG. 54) and the like are not required, and the I component soft decision detection signals S54I and Q component Since the soft decision detection signal S54Q does not contain harmonic components, a low-pass filter or the like is not required in the subsequent stage, the circuit scale as a whole is greatly reduced, and the circuit configuration is greatly simplified. Power can be saved.
[0195]
Also in the demodulator circuit 80, as in the demodulator circuit 33 according to the first embodiment, the I component arithmetic processor 87I and the Q component arithmetic processor 87Q of the delay integration detector 84 in the digital signal processor 81 are used. Since the I component soft decision detection signal S54I and the Q component soft decision detection signal S54Q respectively output from the RZ signal system are RZ signal systems, there is an advantage that the clock recovery of the baseband clock in the clock recovery unit 85 is facilitated.
[0196]
Further, the demodulation circuit 80 also has a delay time T1 of the digital QPSK modulation signal S40 by the 1-symbol delay circuit 51 of the digital signal processing unit 81, similarly to the demodulation circuit 33 according to the first embodiment._I, T1_Q(That is, α in the equations (3) and (4)₁By changing the value of (1), it is possible to cope with both a QPSK modulated signal and a π / 4 shift QPSK modulated signal, which has an advantage of high versatility.
[0197]
In this case, when the demodulation circuit 80 demodulates the π / 4 shift QPSK modulation signal, the demodulation waveform is demodulated with two values of “0” and “1”, unlike the I signal and the Q signal. There is also an advantage that the noise margin at the time of demodulation is high.
[0198]
According to the above configuration, the area difference between the previous symbol and the current symbol in one sample data section of the digital QPSK modulated signal S40 obtained by digitally converting the QPSK modulated signal S3 at a frequency eight times higher than that, respectively. The area difference between the previous symbol and the current symbol in each 1-sample data period 1 to 3 samples before is converted into the I component and the I component area difference detection unit 82I and the Q component area difference detection unit 82Q of the digital signal processing unit 81, respectively. Each of the Q components is detected, and based on these detection results, an area difference in the half wavelength period is calculated for each of the I component and the Q component in the delay integration detection unit 84, and the calculation result is output from the clock recovery circuit 85. Clock CLK₂₁By reconstructing the Gray code before QPSK modulation by making a hard decision in the hard decision unit 86 in synchronization with the rising or falling edge, the circuit scale as a whole is significantly reduced, and The circuit configuration can be greatly simplified, and thus a demodulation circuit having a simple configuration that can significantly reduce the overall circuit scale and save power can be realized.
[0199]
(4) Fourth embodiment
(4-1) Basic principle
In the first to third embodiments, the minimum sampling period in the analog / digital conversion circuit 39 in the demodulation circuits 33, 60, and 80 (FIGS. 12, 18, and 23) is QPSK modulation from the equation (9). For example, when the frequency of the signal S3 is 10 [MHz], the frequency is 40 [MHz].
[0200]
For this reason, when constructing the demodulation circuits 33, 60, 80 according to the first to third embodiments adopting such a delay detection method, the analog / digital conversion circuit 39, the clock generators 38, 61 having a high operating frequency are used. In addition, the digital signal processing units 40, 62, and 81 are required. Further, since it is necessary to store a sample value for one symbol in the one symbol delay circuit 51 (FIGS. 13, 19, and 24) in the digital signal processing units 40, 62, and 81, for example, the frequency of the QPSK modulation signal S3 is When the symbol rate is 10 [MHz] and the symbol rate is 192 [kHz], it is necessary to store data of 208 sample values, and there is a problem that a large capacity memory is required.
[0201]
Therefore, in the present embodiment, the sampling period for the QPSK modulation signal S3 output from the IF filter 5 (FIGS. 12, 18, and 23) in the demodulation circuits 33, 60, and 80 is lowered, that is, the QPSK modulation signal S3. Such a problem is solved by acquiring a sample value of a predetermined phase for a half wavelength by undersampling over a period longer than the half wavelength.
[0202]
As an example, the delay integration detection method described above requires a sample of 0 (or π) phase and a sample of π / 2 (or 3π / 2) phase of the received wave, and these can be sampled alternately. As described above, m is an arbitrary positive integer, and in the first embodiment, the above-mentioned 1 / (2m + 1), in the second embodiment, the above-mentioned (4m + 2) / 1, the third embodiment. Then, the QPSK modulation signal S3 is sampled at the sampling period of 1 / (4m + 1).
[0203]
For example, as shown in FIG. 25, in the second embodiment, when m = 1, the time t₁When the first sampling is performed, the time t₂, T₄, T₅, T₇,... Are sequentially sampled. If m = 2, the time t₁For the first sampling of₃, T₆, ... are sequentially performed.
[0204]
As described above, in the first to third embodiments, the area difference corresponding to the half wavelength of the received wave is sampled twice (X₁, X₂) Or 4 samplings (X₁~ X₄In this embodiment, sampling is performed in such a sampling period. For example, in the case of the first embodiment, the received wave half cycle is 2 samples, so that “X₁Can be thinned out by sampling after m periods (2 × m samples) and π / 2 phase (1 sample) of the received wave.
[0205]
The I component can be detected by calculation from such sampling. In addition, in order to detect the Q component, we want sampling data that is π / 2 phase shifted from the sampling point. Therefore, the Q component is separately detected by sampling with a clock shifted by π / 2 with respect to the sample clock. Just do it.
[0206]
In the delay integration detection method according to the present embodiment, as shown in FIG. 26, a zero-phase sample and a π / 2-phase sample of the received wave are required at least for each symbol. The sampling period must be at least three times the symbol rate. Therefore, for example, when delay-integrated detection is performed on a baseband modulated received wave of 192 kHz,
[0207]
[Expression 12]

[0208]
Thus, 576 [kHz] is the theoretical limit of the minimum value of the sampling frequency.
[0209]
However, this is only a theoretical limit, and in practice, a compromise point is searched for while considering the relationship between the received wave and the baseband frequency, fading, and the like.
[0210]
(4-2) Configuration of the demodulation circuit 90 according to the fourth embodiment
Here, FIG. 27, in which parts corresponding to those in FIG. 12 are assigned the same reference numerals, shows a specific configuration of the demodulation circuit 90 for performing the delay integration detection processing by such undersampling.
[0211]
As is apparent from FIG. 27, the demodulation circuit 90 according to the present embodiment includes a first analog / digital conversion circuit 91A for sampling the 0 phase of the QPSK modulation signal S3 at the subsequent stage of the IF filter 5, and a second analog / digital conversion circuit 91B for sampling the π / 2 phase. The QPSK modulation signal S3 output from the IF filter 5 is converted into the first and second analog / digital conversion circuits 91A, 91B. To enter.
[0212]
At this time, the first analog / digital conversion circuit 91A receives the frequency of the QPSK modulation signal S3 as f.₁Where m is a positive integer set in advance and
[0213]
[Formula 13]

[0214]
A first clock CLK having a frequency of₃₀Is supplied from the clock generator 92, and the second analog / digital conversion circuit 91B receives the first clock CLK.₃₀Is delayed by a time corresponding to a quarter wavelength time of the QPSK modulation signal S3 in the delay circuit 93.₃₁Is given.
[0215]
Thus, the first analog / digital conversion circuit 91A has the first clock CLK.₃₀The QPSK modulation signal S3 is digitally converted by sequentially sampling the QPSK modulation signal S3 in the undersampling period and at the timing when the phase of 0 [°] arrives, and the sample value in the 0 phase of the obtained QPSK modulation signal S3 is obtained. The first digital QPSK modulation signal S60A is sent to the digital signal processing unit 94.
[0216]
The second analog / digital conversion circuit 91B is connected to the second clock CLK.₃₁The QPSK modulation signal S3 is digitally converted by sequentially sampling the QPSK modulation signal S3 at the timing when the phase of π / 2 (90 [°]) arrives in the undersampling period, and the QPSK modulation signal S3 obtained is π The sample value in the / 2 phase is sent to the digital signal processing unit 94 as the second digital QPSK modulation signal S60B.
[0217]
The digital signal processing unit 94 is composed of, for example, an LSI, FPGA, DSP, or the like, and a digital QPSK modulation signal S60A is converted into a one-symbol delay circuit as shown in FIG. 100 and the first addition circuit 60I of the I component area difference detection unit 101I₁1 sample delay circuit 102, and first addition circuit 60Q of Q component area difference detection unit 101Q₁And the digital QPSK modulation signal S 60 B is input to the 1-symbol delay circuit 103.
[0218]
At this time, the 1-symbol delay circuit 100 supplies the digital QPSK modulation signal S60A to the time T1 given by the equation (3)._IThe 1-symbol-delayed digital QPSK modulation signal S61 is delayed by (one symbol and 3π / 4 phase time), and the obtained 1-symbol delayed QPSK modulation signal S61 is added to the first addition circuit 60I of the I component area difference detection unit 101I.₁And 1 sample delay circuit 104.
[0219]
Thus, the I component area difference detection unit 101I.₁First adder circuit 60I₁Is the first I component area representing the area difference for the I component in each sample data section obtained by sequentially adding the digital QPSK modulated signal S60A and the one-symbol delayed digital QPSK modulated signal S61 for each sample. Difference signal S62I₁The first absolute value calculation circuit 61I₁To send.
[0220]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S62I₁Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as the first I component area difference absolute value signal S63I.₁To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0221]
At this time, the second addition circuit 60I of the I component area difference detection unit 101I is used.₂The digital QPSK modulation signal S60A obtained by delaying the digital QPSK modulation signal S60A by one undersample time in the one-sample delay circuit 102 and the one-symbol delayed digital QPSK modulation signal S61 in the one-sample delay circuit 104 are subjected to one undersample. A 1-symbol delayed digital QPSK modulated signal S65 delayed by time is provided.
[0222]
Thus, the I component area difference detection unit 101I.₁Second adder circuit 60I₂Sequentially adds the digital QPSK modulation signal S64 and the one-symbol delayed digital QPSK modulation signal S65 for each sample, and obtains a first I component area difference signal S62I obtained.₁The second I component area difference signal S62I representing the area difference for the I component in each one sample data interval one sample before₂The second absolute value calculation circuit 61I₂To send.
[0223]
The second absolute value calculation circuit 61I₂Is the second I component area difference signal S62I₂Is calculated (corresponding to | X + Y | in FIG. 8), and this is calculated as a second I component area difference absolute value signal S63I.₂To the I component arithmetic processing unit 62I of the delay integration detecting unit 54.
[0224]
On the other hand, the 1-symbol delay circuit 103 converts the supplied digital QPSK modulation signal S60B to a time T1 given by equation (4)._QThe 1-symbol-delayed digital QPSK modulation signal S66 is delayed by (one symbol, 3π / 4 phase and π / 2 phase time), and the obtained 1-symbol delayed QPSK modulation signal S66 is added to the first addition circuit 60Q of the Q component area difference detection unit 101Q.₁And sent to the one-sample delay circuit 105.
[0225]
Thus, the first addition circuit 60Q of the Q component area difference detection unit 101Q.₁Sequentially adds the digital QPSK modulation signal S60A and the one-symbol delayed digital QPSK modulation signal S66 for each sample, and obtains a first I component area difference signal S62I obtained.₁The first Q component area difference signal S62Q representing the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0226]
The first absolute value calculation circuit 61Q₁Is supplied first Q component area difference signal S42Q₁Is calculated (corresponding to | X + Y | in FIG. 16), and is calculated as the first Q component area difference absolute value signal S63Q.₁To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0227]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 101Q is used.₂As described above, the digital QPSK modulation signal S64 obtained by delaying the digital QPSK modulation signal S40 by one undersample time in the one-sample delay circuit 102 and the one-symbol delayed digital QPSK modulation signal S66 are converted into the one-sample delay circuit 105. Is supplied with a one-symbol delayed digital QPSK modulation signal S67 delayed by one undersample time.
[0228]
Thus, the second addition circuit 60Q₂Sequentially adds the digital QPSK modulation signal S64 and the one-symbol delayed digital QPSK modulation signal S67 for each sample, and the obtained first Q component area difference signal S62Q is obtained.₁The second Q component area difference signal S62Q representing the area difference for the Q component in each one sample data section one sample before₂The second absolute value calculation circuit 61Q₂To send.
[0229]
The second absolute value calculation circuit 61Q₂Is supplied second Q component area difference signal S62Q₂Is calculated (corresponding to | X + Y | in FIG. 16), and this is calculated as the second Q component area difference absolute value signal S63Q.₂To the Q component arithmetic processing unit 62Q of the delay integration detecting unit 54.
[0230]
The I-component arithmetic processing unit 62I supplies the supplied first and second I-component area difference absolute value signals S63I.₁, S63I₂Are accumulated for every other half wavelength (however, in this embodiment, the half wavelength is equivalent to one sample), and the area difference of the obtained I component in the half wavelength period (| X in FIG. 8)₁+ Y₁| + | X₂+ Y₂I component soft decision detection signal S68I representing |) is sent to the clock recovery circuit 55 and the hard decision unit 56.
[0231]
Similarly, the Q component arithmetic circuit 62Q supplies the supplied first and second Q component area difference absolute value signals S63.₁Q, S63₂Q is accumulated and added for each sample by a half wavelength (however, in this embodiment, the half wavelength is one sample), and the area difference in the half wavelength period of the obtained Q component (| X in FIG. 9)₁+ Y₁| + | X₂+ Y₂Q component soft decision detection signal S68Q representing |,...) Is sent to the clock recovery circuit 106 and the hard decision unit 107.
[0232]
The clock recovery circuit 106 has, for example, a DPLL configuration, recovers a baseband clock synchronized with the supplied I component soft decision detection signal S68I and Q component soft decision detection signal S68Q, and regenerates the recovered clock CLK₃₂To the hard decision unit 107.
[0233]
The hard decision unit 107 regenerates the reproduction clock for the I component soft decision detection signal S68I supplied from the I component calculation processing unit 62I and the Q component soft decision detection signal S68Q supplied from the Q component calculation processing unit 62Q, respectively. CLK₃₂The hard decision is made in synchronization with the rising edge or falling edge. Specifically, the recovered clock CLK is based on FIGS.₃₂Data is synchronized with the rising or falling edge of
[0234]
[Expression 14]

[0235]
If it is smaller than “0”, the hard decision is made as “0”, and if it is larger than “1”.
[0236]
As a result, the hard decision unit 107 obtains bit data demodulated with respect to the I component and the Q component as the hard decision result, performs parallel / serial conversion on these in the parallel / serial conversion circuit 57, and then obtains the above-described bit data. The baseband signal S26 is sent to the subsequent baseband processing unit 34.
[0237]
In this way, the demodulation circuit 33 can demodulate the transmission signal S25 received via the antenna 32.
[0238]
(4-3) Operation and effect of the present embodiment
In the above configuration, the demodulation circuit 90 samples the QPSK modulation signal S3 output from the IF filter 5 (FIG. 27) at a lower sampling period than the demodulation circuit 33 (FIG. 12) according to the first embodiment. Using this, delay integration detection processing is executed.
[0239]
Therefore, the demodulating circuit 90 does not require the first and second analog / digital conversion circuits 91A and 91B, the clock generation unit 92, and the digital signal processing unit 94 having high operating frequencies, and the digital signal processing unit. No large capacity memory is required for the 1-symbol delay circuits 100 and 103 in 94, the 1-sample delay circuits 104 and 105, and the 1-sample delay circuit 102 in the I component area difference detection unit 101I. Since the operation clock can be reduced while simplifying the hardware configuration of the signal processing unit 94, the overall configuration can be simplified and the power can be saved as compared with the demodulation circuit 33 according to the first embodiment. .
[0240]
Also in the case of this demodulation circuit 90, as in the case of the demodulation circuit 33 according to the first embodiment, the I-component calculation processing unit 62I and the Q-component calculation processing unit of the delay integration detecting unit 54 in the digital signal processing unit 94 are used. Since the I component soft decision detection signal S68I and the Q component soft decision detection signal S68Q output from 62Q are RZ signal systems, there is an advantage that the clock recovery of the baseband clock in the clock recovery unit 106 is facilitated.
[0241]
Further, this demodulation circuit 90 also has a delay time T1 of the first and second digital QPSK modulation signals S60A and S60B by the one symbol delay circuits 100 and 103 of the digital signal processing unit 94._I, T1_Q(That is, α in the equations (3) and (4)₁By changing the value of (1), it is possible to cope with both a QPSK modulated signal and a π / 4 shift QPSK modulated signal, which has an advantage of high versatility.
[0242]
In this case, when the demodulation circuit 90 demodulates the π / 4 shift QPSK modulation signal, the demodulated waveform is demodulated with binary values of “0” and “1” unlike the I signal and Q signal. There is also an advantage that the noise margin at the time of demodulation is high.
[0243]
According to the above configuration, since the QPSK modulation signal S3 is undersampled, the first and second analog / digital conversion circuits 91A and 91B, the clock generation unit 92, and the digital signal processing unit 94 operate at an operating frequency. Of the 1-symbol delay circuits 100 and 103 in the digital signal processing unit 94, the 1-sample delay circuits 104 and 105, and the memory in the 1-sample delay circuit 102 in the I-component area difference detection unit 101I. It is possible to realize a demodulator circuit having a simple configuration that can reduce the capacity and thus further reduce the overall circuit scale and save power.
[0244]
(5) Fifth embodiment
(5-1) Basic principle
(5-1-1) Detection of phase difference
Next, delay integration detection processing when the received wave is an 8PSK modulated wave will be described. In the present embodiment, the reception wave IF2 of the previous symbol whose phase is delayed or advanced by π / 8._{S (n-1)}And the received wave IF2 of the current symbol_SnWe focused on the area difference in the half-wavelength period.
[0245]
Received wave IF2 of previous symbol_{S (n-1)}Is delayed by π / 8 (= 22.5 [°]) and the received wave IF2 of the current symbol_SnIs observed in a half-wavelength period, the received wave IF1 of the previous symbol after the delayed phase_{S (n-1)}And the received wave IF1 of the current symbol_Sn29A to 29H when the original phase difference between them is 0, π / 4, π / 2, 3π / 4, π, −3π / 4, −π, and −π / 4, respectively. ) As shown.
[0246]
As is apparent from FIGS. 29A to 29H, the reception wave IF2 of the previous symbol is used._{S (n-1)}Is overlapped with a phase delayed by π / 8, the received wave IF2 of the previous symbol after the delayed phase_{S (n-1)}And the area S2 of the portion surrounded by the horizontal axis (in the half-wavelength period)_{S (n-1)}And the received wave IF2 of the current symbol_SnAnd the area S2 of the portion surrounded by the horizontal axis (in the half-wavelength period)_SnArea difference ΔS2_Sn(= S2_{S (n-1)}+ S2_Sn4), there are four types of values calculated as the absolute value of the sum of these positive and negative areas, with the positive area above the center (horizontal axis) of the amplitude and the negative area below.
[0247]
Here, the area difference ΔS2 in the states of FIGS. 29A and 29H._Sn"A", the area difference ΔS2 in the states of FIGS. 29B and 29G_Sn“B”, the area difference ΔS2 in the states of FIG. 29C and FIG. 29F._Sn"C", the area difference ΔS2 in the states of FIGS. 29D and 29E_SnIs “d”, and these area difference states are mapped to the [I] signal axis, the result is as shown in FIG.
[0248]
Therefore, such an area difference ΔS2_SnAs shown in FIG. 31, the received wave IF2 of the original previous symbol before the lagging phase is obtained._{S (n-1)}And the received wave IF2 of the current symbol_SnIt is possible to determine whether the phase difference between them is 0 or −π / 4, π / 4 or −π, π / 2 or −3π / 4, 3π / 4 or π.
[0249]
Similarly, the reception wave IF2 of the previous symbol_{S (n-1)}Is delayed by π / 8 and π / 2 (= 90 [°]), and the received wave IF2 of the current symbol_SnIs observed at half wavelength, the received wave IF1 of the previous symbol after the delayed phase_{S (n-1)}And the received wave IF1 of the current symbol_SnWhen the original phase difference between them is 0, π / 4, π / 2, 3π / 4, π, -3π / 4, -π, and -π / 4, respectively, FIG. 32 (A) to FIG. 32 (H ) As shown.
[0250]
As is apparent from FIGS. 32A to 32H, the reception wave IF2 of the previous symbol is used._{S (n-1)}Is overlapped with π / 8 and π / 2, and the received wave IF2 of the previous symbol after the delay_{S (n-1)}And the area S2 of the portion surrounded by the horizontal axis (in the half-wavelength period)_{S (n-1)}'And the received wave IF2 of the current symbol_SnAnd the area S2 of the portion surrounded by the horizontal axis (in the half-wavelength period)_SnArea difference ΔS2_Sn'(= S2_{S (n-1)}'+ S2_Sn4), there are four types of values calculated as the absolute value of the sum of these positive and negative areas, with the positive area above the center (horizontal axis) of the amplitude and the negative area below.
[0251]
Here, the area difference ΔS2 in the states of FIGS. 32B and 32C._Sn'Is the same as that shown in FIG. 29A, so that "a", the area difference ΔS2 between the states shown in FIGS. 32A and 32D._Sn′ Is the same as FIG. 29B, so “b” the area difference ΔS2 between the states of FIG. 32E and FIG._SnSince 'is the same as FIG. 29C, the area difference ΔS2 between the states of “c”, FIG. 32F, and FIG._SnSince ′ is the same as FIG. 29D, it is set to “d”, and when these area difference states are mapped to the [Q] signal axis, it is as shown in FIG.
[0252]
Therefore, such an area difference ΔS2_Sn′, As shown in FIG. 34, the received wave IF2 of the original previous symbol before the delay phase_{S (n-1)}And the received wave IF2 of the current symbol_SnIt is possible to determine whether the phase difference between them is 0 or 3π / 4, π / 4 or π / 2, π or -π / 4, -3π / 4 or -π / 2 .
[0253]
Therefore, as described above, the area difference state of FIG. 29A is “a”, the area difference state of FIG. 29B is “b”, the area difference state of FIG. 29C is “c”, and FIG. It is assumed that the area difference state of (D) is hard-decided as “d”, and the area difference ΔS2_SnHard decision result of I component, difference ΔS2_SnWhen the hard decision result of ′ is the Q component, from FIG. 31 and FIG. 34, the combination pattern of the hard decision result of the I component and the Q component as shown in FIG. 35 is obtained according to the original phase difference between the previous symbol and the current symbol. can get.
[0254]
As is clear from FIG. 35, the combination pattern of the hard decision result of the I component and the hard decision result of the Q component has an original phase difference of 0, π / 4, π / 2, It is different in any case of 3π / 4, π, −3π / 4, −π / 2, and −π / 4.
[0255]
Therefore, based on the combination pattern of the hard decision results of the I component and Q component, the received wave IF2 of the previous symbol_{S (n-1)}And the received wave IF2 of the current symbol_Sn35, the gray code (3rd stage) or gray coded (4th stage) source before the 8PSK modulation shown in the third or fourth stage of the chart shown in FIG. Data (“000”, “001”, etc.) can be demodulated. FIG. 36 shows an 8PSK mapping diagram representing the relationship between the combination pattern of each hard decision result of the I component and the Q component, the phase difference between the previous symbol and the current symbol, and the gray code corresponding to each phase.
[0256]
From the above, one symbol time of the received wave is T₀Received wave IF2_Sn, IF2_{S (n-1)}Where t is the time of one wavelength of
[0257]
[Expression 15]

[0258]
Time T2 given by_IReceived wave IF2 of the previous symbol delayed by only_{S (n-1)}And the received wave IF2 of the current symbol_SnDifference ΔS2 in half-wavelength period_SnAs well as
[0259]
[Expression 16]

[0260]
Time T2 given by_QReceived wave IF2 of the previous symbol delayed by only_{S (n-1)}And the received wave IF2 of the current symbol_SnDifference ΔS2 in half-wavelength period_Sn′, And the difference between these two areas ΔS2_Sn, ΔS2_SnIt can be seen that by making a hard decision on ′, the original gray code before 8PSK modulation can be obtained. In the equations (15) and (16), α₂The value of is an arbitrary odd natural number, and is normally “1”.
[0261]
(5-1-2) Piecewise quadrature method and sampling
Next, the above-described area difference ΔS2_Sn, ΔS2_SnA method of using the piecewise quadrature method for the calculation of ′ will be described.
[0262]
If the piecewise quadrature method is used, the received wave IF2 of the current symbol as shown in FIG._SnArea S2 in half wavelength period_SnIs the received wave IF2 of the current symbol_SnEach sample value X when sampling at regular intervals₁, X₂Can be approximated as the sum of.
[0263]
Further, the time T2 given by the equation (15) or the equation (16)_I, T2_QIF2 of the previous symbol after being delayed by only_{S (n-1)}Area S2 in half wavelength period_Sn, S2_Sn′ Is the received wave IF2 of the previous symbol after the delay_{S (n-1)}Each sample value Y when sampling at regular intervals₁, Y₂Can be approximated as the sum of.
[0264]
Therefore, such an area difference ΔS2_Sn, ΔS2_Sn'Is the same as in the first to fourth embodiments, the received wave IF2 of the current symbol._SnSample value X of each sample within a half-wavelength period obtained by sampling at regular intervals₁, X₂,..., Time T2 given by equation (15) or (16)_I, T2_QReceived wave IF2 of the previous symbol delayed by only_{S (n-1)}Sample value Y obtained by sampling at the same timing₁, Y₂,... Can be calculated sequentially for each sample data section, and the absolute value of the addition result can be obtained.
[0265]
Therefore, even in this case, the received wave IF2 of the current symbol_SnSampling and the received wave IF2 of the previous symbol_{S (n-1)}Sampling timing must always be the same, but in order to satisfy this condition, N₂Is an arbitrary natural number, and the received wave IF2_{S (n-1)}, IF2_SnThe following formula per cycle
[0266]
[Expression 17]

[0267]
Try to get the number of samples given in.
[0268]
For example, in equation (17), N₂When = 1, as shown in FIG. 37, the area difference ΔS2 between the current symbol and the delayed previous symbol is obtained._Sn, ΔS2_Sn'Is the received wave IF2 of the current symbol_SnAnd the received wave IF2 of the previous symbol after the delay_{S (n-1)}Sample value X for each 4 samples₁~ X₄, Y₁~ Y₄Will be calculated based on
[0269]
(5-1-3) Specific example
Next, a specific example of the above theory will be described. Here, in the equation (17), N₂= 2 (FIG. 37), a case where every other sample is to be detected will be described.
[0270]
In this case, for the I component, the received wave IF2 of the current symbol at t = 0 in FIG._SnX sample value (sample value when phase is 0)₁, And after that, the sample value for every π / 8 phase is sequentially X₂, X₃, X₄, ... and time T2 given by equation (15)_IIF2 of the previous symbol superimposed with a delay of_{S (n-1 )}X₁Y is the sample value at the same time as₁From this point on, each sample value for each π / 8 phase is set to Y.₂, Y₃, ......, the received wave IF2 of the current symbol_SnAnd reception wave IF2 of the previous symbol before delay_{S (n-1)}If the phase difference between them is 0, the received wave IF2 of the current symbol_SnSample value X (= X₁, X₂, ...) and the received wave IF2 of the previous symbol after the delay_{S (n-1)}Sample value Y (= Y₁, Y₂,... Are the values of the second and third stages of the chart shown in FIG. , Respectively, are the values in the fourth stage. Further, at this time, the sum of the “absolute value of the sum of positive and negative areas” for every four samples (| X₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇|,.
[0271]
Similarly, for the I component, the received wave IF2 of the current symbol_SnAnd time T2 given by equation (15)_IReceived wave IF2 of the previous symbol delayed by only_{S (n-1)}When the phase difference between π / 4, π / 2, 3π / 4, π, -3π / 4, -π / 2, and -π / 4, Sample value X of each sample of the current symbol, sample value Y of each sample of the previous symbol after delay, “absolute value of sum of positive and negative areas” (| X + Y |) for each corresponding sample, and four consecutive samples Of "absolute value of sum of positive and negative areas" (| X₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇│,...) Are respectively shown in FIG. 39A, FIG. It becomes like this.
[0272]
On the other hand, for the Q component, the received wave IF2 of the current symbol at t = 0 in FIG._SnThe sample value of X₁After that, each sample value for each π / 8 phase is expressed as X₂, X₃, X₄, ... and time T2 given by equation (16)_QX superimposed with delay₁The sample value of the previous symbol at the same time as Y₁After this, the sample value of each sample for each π / 8 phase is Y₂, Y₃, ......, the received wave IF2 of the current symbol_SnAnd the reception wave IF2 of the previous symbol before the delay_{S (n-1)}If the phase difference between them is 0, the received wave IF2 of the current symbol_SnSample value X (= X₁, X₂, ...) and the received wave IF2 of the previous symbol after the delay_{S (n-1)}Sample value Y (= Y₁, Y₂,... Are the values in the second and third stages of the chart shown in FIG. 38B, and the corresponding “absolute value of sum of positive and negative areas” (| X + Y |) for each sample is , Respectively, are the values in the fourth stage. Furthermore, the sum of the absolute values of the sum of the positive and negative areas (| X₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇|,... Is a value described in each corresponding column in the “Absolute value of area sum” column shown in FIG.
[0273]
Similarly, for the Q component, the received wave IF2 of the current symbol_SnAnd time T2 given by equation (16)_QReceived wave IF2 of the previous symbol delayed by only_{S (n-1)}When the phase difference between π / 4, π / 2, 3π / 4, π, -3π / 4, -π / 2, and -π / 4, Sample value X of each sample of the current symbol, sample value Y of each sample of the previous symbol after delay, “absolute value of sum of positive and negative areas” (| X + Y |) for each corresponding sample, and four consecutive samples Of "absolute value of sum of positive and negative areas" (| X₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇|,..., Respectively, in FIGS. 39 (B), 40 (B), 41 (B), 42 (B), 43 (B), 44 (B), and 45 (B). It becomes like this.
[0274]
As is apparent from FIGS. 38 to 45, when the sum of the “absolute values of the sum of positive and negative areas” for four consecutive samples (half wavelength) under this condition is “5.02”. If “a” and “4.26” are “b”, “2.84” is “c”, and “1.00” is “d”, the I component for the phase difference As the hard decision result of the Q component, the relationship between the second stage (I) and the third stage (Q) of the chart shown in FIG. 46 is established.
[0275]
Therefore, the received wave IF2 of the current symbol is based on the combination pattern of the hard decision results of the I component and Q component._SnAnd previous symbol received wave IF2_{S (n-1)}Further, the gray code shown in the 4th to 6th stages (D2 to D0) of FIG. 46 is associated with the combination patterns of the hard decision results to demodulate the 8PSK modulation signal. Thus, a delayed integration detection output can be obtained.
[0276]
(5-2) Configuration of the demodulation circuit 110 according to the fifth embodiment
Here, FIG. 47 in which the same reference numerals are assigned to the corresponding parts in FIG.₂This shows a configuration of the demodulation circuit 110 that can perform the above-described delay integration detection process in the case of = 2. This demodulation circuit 110 replaces the demodulation circuit 33 on the reception side 31 when the data is gray-coded on the transmission side 21 of the wireless microphone system 20 shown in FIG. 11 and is 8PSK modulated and transmitted as the transmission signal S25. Applicable.
[0277]
As is apparent from FIG. 47, in the demodulation circuit 110, the transmission signal S25 received via the antenna 32 is input to the down converter 4 via the LNA 3, and the frequency of the transmission signal S25 is determined based on the frequency of the transmission signal S25. Down-converted to an intermediate frequency. Then, an 8PSK modulation signal S70 obtained by performing, for example, 8PSK modulation on the data to be transmitted on the transmission side thus obtained is sent to the IF filter 5.
[0278]
The IF filter 5 removes unnecessary frequency band signal components from the supplied 8PSK reception signal S70, and sends the obtained 8PSK modulation signal S71, which is the 8PSK modulation signal S70 after noise removal, to the analog / digital conversion circuit 39. To do.
[0279]
At this time, the analog / digital conversion circuit 39 receives a clock CLK having a frequency 16 times that of the 8PSK modulation signal S71 from the clock generator 61.₄₀Is given. Thus, the analog / digital conversion circuit 39 is connected to the clock CLK.₄₀8PSK modulation signal S71 is sequentially sampled at the timing when the phases 0, π / 4, π / 2, 3π / 4, π, -3π / 4, -π / 2, and -π / 4 arrive. The obtained digital 8PSK modulation signal S72 is sent to the digital signal processing unit 111.
[0280]
The digital signal processing unit 111 is formed, for example, as an LSI, FPGA, or DSP. For example, as shown in FIG. 48 in which the same reference numerals are given to the corresponding parts to FIG. 24, the I component area difference detection units 112I, Q Component area difference detector 112Q, 1-symbol delay circuit 113, and first to third 2-sample delay circuits 114₁~ 114₃, Delay integration detector 115, clock recovery circuit 116, hard decision unit 117, 2 sample delay circuit 119₁~ 119₅And a parallel / serial conversion circuit 57.
[0281]
In the digital signal processing unit 111, the supplied digital 8PSK modulation signal S72 is converted into a 1-symbol delay circuit 113 and a first addition circuit 60I of the I component area difference detection unit 112I.₁And the first addition circuit 60Q of the Q component area difference detection unit 112Q₁And enter them respectively.
[0282]
In the digital signal processing unit 111, the digital 8PSK modulation signal S72 is converted into a two-sample delay circuit 114.₁Digital 8PSK modulated signal S73 delayed by two sample times in FIG.₁The second addition circuit 60I of the I component area difference detection unit 112I₂And the second addition circuit 60Q of the Q component area difference detection unit 112Q₂And the digital 8PSK modulation signal S73.₁2 sample delay circuit 114₂Digital 8PSK modulated signal S73 delayed by two sample times in FIG.₂The third addition circuit 60I of the I component area difference detection unit 112I₃And the third addition circuit 60Q of the Q component area difference detection unit 112Q₃And the digital 8PSK modulation signal S73.₂2 sample delay circuit 114₃Digital 8PSK modulated signal S73 delayed by two sample times in FIG.₃The fourth addition circuit 60I of the I component area difference detection unit 112I₄And the fourth addition circuit 60Q of the Q component area difference detection unit 112Q₄To enter.
[0283]
At this time, the 1-symbol delay circuit 113 converts the supplied digital 8PSK modulation signal S72 to a time T2 given by the equation (15)._IThe obtained 1-symbol delayed digital 8PSK modulation signal S74 is delayed by (one symbol and π / 8 phase time), and the first addition circuit 60I of the I component area difference detection unit 112I is delayed.₁To send.
[0284]
Thus, the first addition circuit 60I of the I component area difference detection unit 112I.₁The first digital IPSK modulation signal S72 and the one-symbol delayed digital 8PSK modulation signal S74 are sequentially added for each sample, and a first I representing an area difference for the I component in each obtained 1-sample data section. Component area difference signal S75I₁The first absolute value calculation circuit 61I₁To send.
[0285]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S75I₁Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and is calculated as a first I component area difference absolute value signal S76I.₁To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0286]
At this time, the second addition circuit 60I of the I component area difference detection unit 112I.₂Includes a 1-symbol delayed digital 8PSK modulation signal S74 and a 2-sample delay circuit 119.₁1-symbol-delayed digital 8PSK modulated signal S77 delayed by 2 sample times in FIG.₁Is given.
[0287]
Thus, the second addition circuit 60I₂2 sample delayed digital 8PSK modulated signal S73₁And one symbol delayed digital 8PSK modulated signal S77₁Are sequentially added for each sample, and the obtained first I component area difference signal S75I is obtained.₁The second I component area difference signal S75I representing the area difference for the I component in each one sample data interval two samples before₂The second absolute value calculation circuit 61I₂To send.
[0288]
The second absolute value calculation circuit 61I₂Is supplied second I component area difference signal S75I.₂Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as the second I component area difference absolute value signal S76I.₂To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0289]
Further, at this time, the third addition circuit 60I of the I component area difference detection unit 112I.₃1 symbol delayed digital 8PSK modulated signal S77₁2 sample delay circuit 119₂1-symbol-delayed digital 8PSK modulated signal S77 delayed by 2 sample times in FIG.₂Is given.
[0290]
Thus, the third addition circuit 60I₃Is supplied digital 8PSK modulation signal S73₂And one symbol delayed digital 8PSK modulated signal S77₂Are sequentially added for each sample, and the obtained first I component area difference signal S75I is obtained.₁The third I component area difference signal S75I representing the area difference for the I component in each 1-sample data section 4 samples before₃The third absolute value calculation circuit 61I₃To send.
[0291]
The third absolute value calculation circuit 61I₃Is the third I component area difference signal S75I₃Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as a third I component area difference absolute value signal S76I.₃To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0292]
Similarly, at this time, the fourth addition circuit 60I of the I component area difference detection unit 112I.₄1 symbol delayed digital 8PSK modulated signal S77₂2 sample delay circuit 119₃1-symbol-delayed digital 8PSK modulated signal S77 delayed by 2 sample times in FIG.₃Is given.
[0293]
Thus, the fourth addition circuit 60I₄Is supplied digital 8PSK modulation signal S73₃And one symbol delayed digital 8PSK modulated signal S77₃Are sequentially added for each sample, and the obtained first I component area difference signal S75I is obtained.₁The fourth I component area difference signal S75I representing the area difference for the I component in each one sample data section 6 samples before₄The fourth absolute value calculation circuit 61I₄To send.
[0294]
Then, the fourth absolute value calculation circuit 61I₄Is the fourth I component area difference signal S75I₄Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as a fourth I component area difference absolute value signal S76I.₄To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0295]
On the other hand, at this time, the first addition circuit 60Q of the Q component area difference detection unit 112Q₁Includes the second one-sample delay circuit 119 of the I component area difference detection unit 112I as described above.₂The time T2 given by the equation (16) is the digital 8PSK modulation signal S72 output from_Q1-symbol delayed digital 8PSK modulated signal S77 delayed by only₂Is given.
[0296]
Thus, the first adder circuit 60Q.₁Are a digital 8PSK modulation signal S72 and a 1-symbol delayed digital 8PSK modulation signal S77.₂Are sequentially added for each sample, and the obtained first I component area difference signal S75I is obtained.₁The first Q component area difference signal S75Q representing the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0297]
The first absolute value calculation circuit 61Q₁Is the first Q component area difference signal S75Q₁Is calculated (corresponding to | X + Y | in FIGS. 38B to 45B), and this is calculated as the first Q component area difference absolute value signal S76Q.₁To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0298]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 112Q is used.₂Includes a third 2-sample delay circuit 119 of the I component area difference detection unit 112I.₃1-symbol delayed digital 8PSK modulated signal S77 output from₂1 symbol delayed digital 8PSK modulated signal S77 obtained by delaying the signal by 2 sample times₃Is given.
[0299]
Thus, the second addition circuit 60Q₂Is supplied digital 8PSK modulation signal S73₁1-symbol delayed digital QPSK modulated signal S77₃Are sequentially added for each sample, and the obtained first Q component area difference signal S75Q is obtained.₁The second Q component area difference signal S75Q representing the area difference for the Q component in each one sample data section two samples before₂The second absolute value calculation circuit 61Q₂To send.
[0300]
The second absolute value calculation circuit 61Q₂Is the second Q component area difference signal S75Q₂Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and is calculated as a second Q component area difference absolute value signal S76Q.₂To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0301]
Further, at this time, the third addition circuit 60Q of the Q component area difference detection unit 112Q.₃1 symbol delayed digital 8PSK modulated signal S77₃2 sample delay circuit 119₄1-symbol-delayed digital 8PSK modulated signal S77 delayed by 2 sample times in FIG.₄Is given.
[0302]
Thus, the third addition circuit 60Q₃Is supplied digital 8PSK modulation signal S73₂And one symbol delayed digital 8PSK modulated signal S77₄Are sequentially added for each sample, and the obtained first Q component area difference signal S75Q is obtained.₁The third Q component area difference signal S75Q representing the area difference for the Q component in each one sample data section 4 samples before₃The third absolute value calculation circuit 61Q₃To send.
[0303]
The third absolute value calculation circuit 61Q₃Is the third Q component area difference signal S75Q₃Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and this is calculated as the third Q component area difference absolute value signal S76Q.₃To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0304]
Similarly, at this time, the fourth addition circuit 60Q of the Q component area difference detection unit 112Q is used.₄1 symbol delayed digital 8PSK modulated signal S77₄2 sample delay circuit 119₅1-symbol-delayed digital 8PSK modulated signal S77 delayed by 2 sample times in FIG.₅Is given.
[0305]
Thus, the fourth addition circuit 60Q₄Is supplied digital 8PSK modulation signal S73₃And one symbol delayed digital 8PSK modulated signal S77₅Are sequentially added for each sample, and the obtained first Q component area difference signal S75Q is obtained.₁4th Q component area difference signal S75Q showing the area difference about Q component in each 1 sample data section before 6 samples₄The fourth absolute value calculation circuit 61Q₄To send.
[0306]
And the fourth absolute value calculation circuit 61Q₄Is the fourth Q component area difference signal S75Q.₄Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and this is calculated as the fourth Q component area difference absolute value signal S76Q.₄To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0307]
The I component arithmetic processing unit 118I supplies the supplied first to fourth I component area difference absolute value signals S76I.₁~ S76I₄Are accumulated for every half wavelength (4 samples) every two samples, and the area difference in the half wavelength period of the obtained I component (| X in FIGS. 38A to 45A)₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇I component soft decision detection signal S78I representing |,...) Is sent to the clock recovery circuit 116 and the hard decision unit 117.
[0308]
Similarly, the Q component arithmetic processing unit 118Q supplies the supplied first to fourth Q component area difference absolute value signals S76Q.₁~ S76Q₄Are accumulated for every half wavelength (4 samples) every two samples, and the area difference of the obtained Q component in the half wavelength period (| X in FIGS. 38B to 45B)₁+ Y₁| + | X₃+ Y₇₃| + | X₅+ Y₅| + | X₇+ Y₇Q component soft decision detection signal S78Q that represents |,...) Is sent to the clock recovery circuit 116 and the hard decision unit 117.
[0309]
The clock recovery circuit 116 has a DPLL configuration, for example, and regenerates a baseband clock based on the supplied I component soft decision detection signal S78I and Q component soft decision detection signal S78Q, and regenerates the regenerated clock CLK₄₁Is sent to the hard decision unit 117.
[0310]
The hard decision unit 117 regenerates the reproduction clock for the I component soft decision detection signal S78I supplied from the I component calculation processing unit 118I and the Q component soft decision detection signal S78Q supplied from the Q component calculation processing unit 118Q, respectively. CLK₄₁The hard decision is made at the timing when the rising edge or falling edge of the second line arrives.
[0311]
Specifically, the recovered clock CLK based on FIGS.₄₁The value D of the I component soft decision detection signal S78I or the I component soft decision detection signal S78I at that time is synchronized with the rising edge or falling edge of_sIs
[0312]
[Expression 18]

[0313]
In the case of "a", the following formula
[0314]
[Equation 19]

[0315]
In the case of "b", the following formula
[0316]
[Expression 20]

[0317]
In the case of "c", the following formula
[0318]
[Expression 21]

[0319]
In this case, after determining “d”, hard determination is performed according to the mapping of FIG.
[0320]
As a result, the hard decision unit 117 obtains the demodulated parallel bit data as the hard decision result, and serially converts it into the above-described digital signal processing audio signal S26 via the parallel / serial conversion circuit 57. It is sent to the unit 34 (FIG. 11).
[0321]
In this way, the demodulation circuit 110 can demodulate the transmission signal S25 received via the antenna 32.
[0322]
(5-3) Operation and effect of the present embodiment
In the above configuration, the demodulation circuit 110 has a difference in area between the previous symbol and the current symbol in one sample data section of the digital 8PSK modulated signal S72, and each one sample data section before 2, 4, and 6 samples. In the digital signal processing unit 111, the I component area difference detection unit 112I and the Q component area difference detection unit 112Q respectively detect the area difference between the previous symbol and the current symbol in FIG. Based on this, the difference in area in the half-wavelength period is calculated in the delay integration detector 115 for each of the I component and Q component, and the calculation result is output from the clock recovery circuit 116.₄₁The gray code before 8PSK modulation is restored by making a hard decision in the hard decision unit 117 in synchronization with the rising or falling edge of.
[0323]
Therefore, this demodulator circuit 110 is also necessary in the digital signal processing unit 81 in the conventional digital signal processing unit 1 (FIG. 54), similarly to the demodulator circuit 40 (FIG. 12) according to the first embodiment. The first and second multiplication circuits 11I and 11Q (FIG. 54), the automatic phase control circuit 13 (FIG. 54), the phase rotation circuit 14 (FIG. 54) and the like are not required, and the I component soft decision detection signal S78I and the Q component Since the soft-decision detection signal S78Q does not include a harmonic component, a low-pass filter or the like is not required in the subsequent stage, the circuit scale as a whole is greatly reduced, and the circuit configuration is greatly simplified. Power can be saved.
[0324]
According to the above configuration, the area difference between the previous symbol and the current symbol in one sample data section of the digital 8PSK modulated signal S72 obtained by digitally converting the 8PSK modulated signal S71 at a frequency 16 times that of the 8PSK modulated signal S71, respectively. The area difference between the previous symbol and the current symbol in each 1-sample data section before 2, 4, and 6 samples is converted into I component area difference detection unit 112I and Q component area difference detection unit 112Q of digital signal processing unit 111, respectively. Each component and Q component are detected, and based on these detection results, an area difference in the half-wavelength period is calculated for each I component and Q component in the delay integration detection unit 115, and the calculation result is output from the clock recovery circuit 116. Regenerative clock CLK₄₁By restoring the gray code before 8PSK modulation by performing a hard decision in the hard decision unit 117 in synchronization with the rising or falling edge of the circuit, the overall circuit scale is significantly reduced, and The circuit configuration can be greatly simplified, and thus a demodulator circuit having a simple configuration that can greatly reduce the overall circuit scale can be realized.
[0325]
(6) Sixth embodiment
(6-1) Basic principle
In the fifth embodiment, the minimum sampling period in the analog / digital conversion circuit 39 in the demodulation circuit 110 (FIG. 47) requires sampling shifted by π / 8 period for delay sampling.₂Must be 2 or greater. Therefore, for example, when the frequency of the 8PSK modulation signal S71 is 10 [MHz], 160 [MHz] is the minimum sampling period.
[0326]
For this reason, when constructing the demodulation circuit 110 according to the fifth embodiment adopting such a delay integration detection method, the analog / digital conversion circuit 39, the clock generation unit 61 and the digital signal processing unit 111 having a high operating frequency are required. It becomes. In the digital signal processing unit 111, since the 1-symbol delay circuit 113 (FIG. 48) needs to store the sample value for one symbol, for example, the frequency of the 8PSK modulation signal S71 is 10 [MHz] and the symbol rate is 192 [ In the case of [kHz], it is necessary to store data of 416 sample values, and there is a problem that a large capacity memory is required.
[0327]
Therefore, in the present embodiment, the 8PSK modulation signal S71 output from the IF filter 5 (FIG. 47) in the demodulation circuit 110 according to the fifth embodiment is undersampled by the first analog / digital converter. The second analog / digital converter performs undersampling at the sampling frequency shifted by π / 8 period of the 8PSK modulation signal S71, thereby lowering the operating frequency and reducing the one symbol delay circuit 113 in the digital signal processing unit 111. Reduce memory capacity.
[0328]
As an example, in the delay integration detection process for the 8PSK modulation signal S71, a total of four samples of the 0 phase, π phase, π / 2 phase, and 3π / 2 phase of the received wave, and 1 symbol and π / 8 corresponding to these, respectively. A minimum of a total of four samples delayed by the phase time is required. Therefore, in the first analog / digital converter, the sampling period for the 8PSK modulation signal S71 output from the IF filter 5 (FIG. 47) is set to the above-described sampling period, where m is an arbitrary positive integer so that these can be sequentially sampled. In the second analog / digital converter, a sample shifted by π / 8 with respect to the sampling period is sampled in another analog / digital converter.
[0329]
For example, as shown in FIG. 49, when m = 1, the first analog / digital converter performs time t.₁₀When the first sampling is performed, the time t₁₁, T₁₃,... Are sequentially sampled, and the second analog / digital converter performs sampling at a timing shifted by π / 8 with respect to the sample. If m = 2, the first analog / digital converter uses the time t₁₀For the first sampling of₁₂,..., And the second analog / digital converter performs sampling at a timing shifted by π / 8 with respect to the sample.
[0330]
In this way, by selecting the value of m under the above-described conditions, the 0 phase, the π phase, the π / 2 phase, and the 3π / 2 phase of the received wave are sequentially sampled, and at the same time, a delay sample that is shifted by π / 8 Can also be sampled, and thereby delay integration detection processing can be performed with low sampling.
[0331]
In this delay integration detection method, as shown in FIG. 50, at least four samples of 0 phase, π phase, π / 2 phase and 3π / 2 phase of the received wave, 1 symbol and π / Four samples delayed by 8 phase times are required. Therefore, when a sampling period is at least 5 times the symbol rate, for example, 192 [kHz], a baseband modulated received wave is delayed and integrated detected. Next formula
[0332]
[Expression 22]

[0333]
Thus, 960 [kHz] is the theoretical limit of the minimum value of the sampling frequency.
[0334]
However, this is only a theoretical limit, and in practice, a compromise point is searched for while considering the relationship between the received wave and the baseband frequency, fading, and the like.
[0335]
(6-2) Configuration of the demodulation circuit 120 according to the sixth embodiment
Here, FIG. 51, in which parts corresponding to those in FIG. 47 are assigned the same reference numerals, shows a specific configuration of the demodulation circuit 120 for performing the delay integration detection processing by such undersampling.
[0336]
As is apparent from FIG. 51, the demodulation circuit 120 according to the present embodiment includes a first analog / digital conversion circuit 121A for sampling the 0 phase of the 8PSK modulation signal S71 at the subsequent stage of the IF filter 5, A second analog / digital conversion circuit 121B for sampling the 8PSK modulation signal S71 shifted by π / 8 with respect to the sample is provided, and the 8PSK modulation signal S71 output from the IF filter 5 is supplied to the first and first analog signals. 2 are input to the analog / digital conversion circuits 121A and 121B.
[0337]
At this time, the frequency of the 8PSK modulation signal S71 is set to f in the first analog / digital conversion circuit 121A.₂Where m is a positive integer set in advance and
[0338]
[Expression 23]

[0339]
The first clock CLK given by₅₀Is supplied from the clock generator 122, and the second analog / digital conversion circuit 121B receives the first clock CLK.₅₀Is delayed by a time corresponding to 1/16 wavelength time in the delay circuit 123.₅₁Is given.
[0340]
Thus, the first analog / digital conversion circuit 121A has the first clock.₅₀The 8PSK modulation signal S71 is digitally converted by undersampling, and the obtained sample value of the current symbol of the 8PSK modulation signal S71 is sent to the digital signal processing unit 124 as the first digital 8PSK modulation signal S80A.
[0341]
The second analog / digital conversion circuit 121B is connected to the second clock CLK.₅₁The 8PSK modulation signal S71 is digitally converted by sequentially sampling at the timing shifted by π / 8, and the π / 8-shifted sample value in the obtained 8PSK modulation signal S71 is converted into the second digital 8PSK modulation signal S80B. To the digital signal processing unit 124.
[0342]
The digital signal processing unit 124 is formed, for example, as an LSI, FPGA, or DSP. For example, as shown in FIG. 52 in which parts corresponding to those in FIG. 48 are given the same reference numerals, the I component area difference detection unit 125I, Q component Area difference detector 125Q, 1-symbol delay circuit 113, first to third 1-sample delay circuit 126₁~ 126₃, First to fifth one-sample delay circuits 127₁~ 127₅, A delay integration detection unit 115, a clock recovery circuit 128, a hard decision unit 117, and a parallel / serial conversion circuit 57.
[0343]
The digital signal processing unit 124 converts the supplied first digital 8PSK modulation signal S80A into the first addition circuit 60I of the I component area difference detection unit 125I.₁And the second addition circuit 60Q of the Q component area difference detection unit 125Q₁To enter.
[0344]
The digital signal processing unit 124 converts the first digital 8PSK modulation signal S80A into the first one-sample delay circuit 126.₁The digital 8PSK modulated signal S81 delayed by one sample time in FIG.₁The second addition circuit 60I of the I component area difference detection unit 125I₂And the second addition circuit 60Q of the Q component area difference detection unit 125Q₂And the digital 8PSK modulation signal S81.₁The second one-sample delay circuit 126₂The digital 8PSK modulated signal S81 delayed by one sample time in FIG.₂The third addition circuit 60I of the I component area difference detection unit 125I₃And the third addition circuit 60Q of the Q component area difference detection unit 125Q₃And the digital 8PSK modulation signal S81.₂The third one-sample delay circuit 126₃The digital 8PSK modulated signal S81 delayed by one sample time in FIG.₃The fourth addition circuit 60I of the I component area difference detection unit 125I₄And the fourth addition circuit 60Q of the Q component area difference detection unit 125Q₄To enter.
[0345]
Further, the digital signal processing unit 124 inputs the supplied second digital 8PSK modulation signal S80B to the 1-symbol delay circuit 113, and the time T2 given by the equation (15) in the 1-symbol delay circuit 113._IDelayed by (one symbol and π / 8 phase time), and the obtained 1-symbol delayed digital 8PSK modulation signal S82 is added to the first addition circuit 60I of the I component area difference detection unit 125I.₁To give.
[0346]
Thus, the first addition circuit 60I of the I component area difference detection unit 125I.₁The first digital 8PSK modulation signal S80A and the 1-symbol delayed digital 8PSK modulation signal S82 that are supplied are sequentially added for each sample, and a first difference representing the area difference for the I component in each obtained 1-sample data section. I component area difference signal S83I₁The first absolute value calculation circuit 61I₁To send.
[0347]
The first absolute value calculation circuit 61I₁Is the first I component area difference signal S83I₁Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and is calculated as a first I component area difference absolute value signal S84I.₁To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0348]
At this time, the second addition circuit 60I of the I component area difference detection unit 112I.₂1-symbol delayed digital 8PSK modulated signal S82 is converted to 1-sample delay circuit 127.₁1 symbol delayed digital 8PSK modulated signal S85 delayed by one sample time₁Is given.
[0349]
Thus, the second addition circuit 60I₂Is a digital 8PSK modulation signal S81₁1-symbol delayed digital 8PSK modulated signal S85₁Are sequentially added for each sample, and the obtained first I component area difference signal S83I is obtained.₁The second I component area difference signal S83I representing the area difference for the I component in each one sample data interval one sample before₂The second absolute value calculation circuit 61I₂To send.
[0350]
The second absolute value calculation circuit 61I₂Is the second I component area difference signal S83I₂Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as the second I component area difference absolute value signal S84I.₂To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0351]
Further, at this time, the third addition circuit 60I of the I component area difference detection unit 125I.₃1 symbol delayed digital 8PSK modulated signal S85₁1 sample delay circuit 127₂1 symbol delayed digital 8PSK modulated signal S85 delayed by one sample time₂Is given.
[0352]
Thus, the third addition circuit 60I₃Is supplied digital 8PSK modulation signal S81₂1-symbol delayed digital 8PSK modulated signal S85₂Are sequentially added for each sample, and the obtained first I component area difference signal S83I is obtained.₁The third I component area difference signal S83I representing the area difference for the I component in each one sample data interval two samples before₃The third absolute value calculation circuit 61I₃To send.
[0353]
The third absolute value calculation circuit 61I₃Is the third I component area difference signal S83I₃Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as a third I component area difference absolute value signal S84I.₃To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0354]
Similarly, at this time, the fourth addition circuit 60I of the I component area difference detection unit 125I.₄1 symbol delayed digital 8PSK modulated signal S85₂1 sample delay circuit 127₃1 symbol delayed digital 8PSK modulated signal S85 delayed by one sample time₃Is given.
[0355]
Thus, the fourth addition circuit 60I₄Is supplied digital 8PSK modulation signal S81₃1-symbol delayed digital 8PSK modulated signal S85₃Are sequentially added for each sample, and the obtained first I component area difference signal S83I is obtained.₁The fourth I component area difference signal S83I representing the area difference for the I component in each one sample data section three samples before₄The fourth absolute value calculation circuit 61I₄To send.
[0356]
Then, the fourth absolute value calculation circuit 61I₄Is supplied fourth I component area difference signal S83I₄Is calculated (corresponding to | X + Y | in FIGS. 38 (A) to 45 (A)), and this is calculated as a fourth I component area difference absolute value signal S84I.₄To the I component arithmetic processing unit 118I of the delay integration detecting unit 115.
[0357]
On the other hand, at this time, the first addition circuit 60Q of the Q component area difference detection unit 125Q.₁Includes the second one-sample delay circuit 127 of the I component area difference detector 125I as described above.₂The first digital 8PSK modulated signal S80A output from the time T2 given by the equation (16)_Q1-symbol delayed digital 8PSK modulated signal S85 in the same phase state as that delayed by₂Is given.
[0358]
Thus, the first adder circuit 60Q.₁Are the first digital 8PSK modulation signal S80A and the one-symbol delayed digital 8PSK modulation signal S85.₂Are sequentially added for each sample, and the obtained first I component area difference signal S83I is obtained.₁The first Q component area difference signal S83Q representing the area difference for the Q component in each one sample data section₁The first absolute value calculation circuit 61Q₁To send.
[0359]
The first absolute value calculation circuit 61Q₁Is supplied first Q component area difference signal S83Q₁Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and is calculated as the first Q component area difference absolute value signal S84Q.₁To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0360]
At this time, the second addition circuit 60Q of the Q component area difference detection unit 125Q is used.₂Includes a third one-sample delay circuit 127 of the I component area difference detection unit 125I.₃1-symbol delayed digital 8PSK modulated signal S85 output from₂1-symbol delayed digital 8PSK modulated signal S85 obtained by delaying the signal by one sample time₃Is given.
[0361]
Thus, the second addition circuit 60Q₂Is supplied digital 8PSK modulation signal S81₁And 1-symbol delayed digital QPSK modulated signal S85₃Are sequentially added for each sample, and the obtained first Q component area difference signal S83Q is obtained.₁The second Q component area difference signal S83Q representing the area difference for the Q component in each one sample data section one sample before₂The second absolute value calculation circuit 61Q₂To send.
[0362]
The second absolute value calculation circuit 61Q₂Is the second Q component area difference signal S83Q₂Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and this is calculated as the second Q component area difference absolute value signal S84Q.₂To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0363]
Further, at this time, the third addition circuit 60Q of the Q component area difference detection unit 125Q is used.₃1 symbol delayed digital 8PSK modulated signal S85₃1 sample delay circuit 127₄1 symbol delayed digital 8PSK modulated signal S85 delayed by one sample time₄Is given.
[0364]
Thus, the third addition circuit 60Q₃Is supplied digital 8PSK modulation signal S81₂1-symbol delayed digital 8PSK modulated signal S85₄Are sequentially added for each sample, and the obtained first Q component area difference signal S83Q is obtained.₁The third Q component area difference signal S83Q representing the area difference for the Q component in each one sample data section two samples before₃The third absolute value calculation circuit 61Q₃To send.
[0365]
The third absolute value calculation circuit 61Q₃Is the third Q component area difference signal S83Q₃Is calculated (corresponding to | X + Y | in FIGS. 38 (B) to 45 (B)), and is calculated as a third Q component area difference absolute value signal S84Q.₃To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0366]
Similarly, at this time, the fourth addition circuit 60Q of the Q component area difference detection unit 125Q is used.₄1 symbol delayed digital 8PSK modulated signal S85₄1 sample delay circuit 127₅1 symbol delayed digital 8PSK modulated signal S85 delayed by one sample time₅Is given.
[0367]
Thus, the fourth addition circuit 60Q₄Is supplied digital 8PSK modulation signal S81₃1-symbol delayed digital 8PSK modulated signal S85₅Are sequentially added for each sample, and the obtained first Q component area difference signal S83Q is obtained.₁The fourth Q component area difference signal S83Q representing the area difference for the Q component in each one sample data section three samples before₄The fourth absolute value calculation circuit 61Q₄To send.
[0368]
And the fourth absolute value calculation circuit 61Q₄Is the fourth Q component area difference signal S83Q₄Is calculated (corresponding to | X + Y | in FIGS. 38B to 45B), and this is calculated as the fourth Q component area difference absolute value signal S84Q.₄To the Q component arithmetic processing unit 118Q of the delay integration detecting unit 115.
[0369]
As described above with reference to FIG. 48, the I component arithmetic processing unit 118I supplies the supplied first to fourth I component area difference absolute value signals S84I.₁~ S84I₄Are cumulatively added for every other half-wavelength (for four samples), and the area difference of the obtained I component in the half-wavelength period (| X in FIGS. 38A to 45A)₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇I component soft decision detection signal S86I representing |,...) Is sent to the clock recovery circuit 128 and the hard decision unit 117.
[0370]
Similarly, as described above with reference to FIG. 48, the Q component arithmetic processing unit 118Q supplies the supplied first to fourth Q component area difference absolute value signals S84Q.₁~ S84Q₄Are cumulatively added for every other half-wavelength (four samples), and the area difference of the obtained Q component in the half-wavelength period (| X in FIGS. 38B to 45B)₁+ Y₁| + | X₃+ Y₃| + | X₅+ Y₅| + | X₇+ Y₇Q component soft decision detection signal S86Q that represents |,...) Is sent to clock recovery circuit 128 and hard decision unit 117.
[0371]
The clock recovery circuit 128 has a DPLL configuration, for example, and regenerates a baseband clock based on the supplied I component soft decision detection signal S86I and Q component soft decision detection signal S86Q, and regenerates the recovered clock CLK₅₂Is sent to the hard decision unit 117.
[0372]
As a result, the hard decision processing described above with reference to FIG. 48 is performed in the hard decision unit 117, and the demodulated parallel bit data thus obtained is converted into a serial baseband signal S26 via the parallel / serial conversion circuit 57. Are sent to the digital audio processing unit 34 (FIG. 11).
[0373]
In this way, the demodulation circuit 120 can demodulate the transmission signal S25 received via the antenna 32.
[0374]
(6-3) Operation and effect of the present embodiment
In the above configuration, the demodulating circuit 120 samples the 8PSK modulated signal S71 (FIG. 51) output from the IF filter 5 (FIG. 51) at a lower sampling rate than the demodulating circuit 110 (FIG. 47) according to the fifth embodiment. Sampling is performed at a period, and delay integration detection processing is executed using this.
[0375]
Therefore, the demodulating circuit 120 does not require the first and second analog / digital conversion circuits 121A and 121B, the clock generation unit 122, and the digital signal processing unit 124 having a high operating frequency, and the digital signal processing unit. 1 symbol delay circuit 113 and 1 sample delay circuit 126 in FIG.₁~ 126₃, 127₁~ 127₅As the internal memory does not require a large capacity, and the hardware configuration of the digital signal processing unit 124 is simplified, the operation clock can be reduced, so that it is less than the demodulation circuit 110 according to the fifth embodiment. Therefore, the overall configuration can be simplified and power can be saved.
[0376]
According to the above configuration, since the 8PSK modulation signal S71 is undersampled, the operating frequencies of the first and second analog / digital conversion circuits 121A and 121B, the clock generation unit 122, and the digital signal processing unit 124 are obtained. 1 symbol delay circuit 113 and 1 sample delay circuit 126 in the digital signal processing unit 124 are not required.₁~ 126₃, 127₁~ 127₅The capacity of the internal memory can be reduced, and thus the demodulator circuit with a simple configuration that can further reduce the overall circuit scale and save power can be realized.
[0377]
(7) Other embodiments
In the first to sixth embodiments described above, the case where the present invention is applied to the wireless microphone system 20 configured as shown in FIG. 11 has been described, but the present invention is not limited thereto. The present invention can be widely applied to various other systems and devices.
[0378]
In the first to sixth embodiments described above, based on the sampling result of the analog / digital conversion circuit 39 or the like as the sampling means, the sum of the sample values X (FIG. 8 and the like) corresponding to the half wavelength of the current symbol. Value and delay time T1_I, T2_IThe absolute value of the sum (| X in FIG. 8) of the sum of the corresponding sample values Y (FIG. 8, etc.) of the previous symbol delayed by (first predetermined time)₁+ Y₁| + | X₂+ Y₂The first area difference detection means for detecting the first area difference consisting of |,..., Etc. is the I component area difference detection described above with reference to FIG. 13, FIG. 19, FIG. 24, FIG. Although the case where the components 50I, 70I, 82I, 101I, 112I and the I component arithmetic processing units 62I, 87I, 118I of the delay integration detectors 54, 84, 115 are constructed is described, the present invention is described. The present invention is not limited to this, and various other configurations including a software configuration can be widely applied.
[0379]
Similarly, in the first to sixth embodiments described above, based on the sampling result of the analog / digital conversion circuit 39 or the like as the sampling means, the sample value X for the half wavelength of the current symbol (FIG. 8, etc.) And the delay time T1_I, T2_IThe absolute value (| X in FIG. 8) of the sum of the (first predetermined time) and the total value of the corresponding sample values Y (such as FIG. 8) of the previous symbol delayed by ¼ wavelength time₁+ Y₁| + | X₂+ Y₂The second area difference detection means for detecting the second area difference consisting of |,..., Etc. is a Q component area difference detection described above with reference to FIG. 13, FIG. 19, FIG. 24, FIG. In the above description, the configuration is made up of the units 50Q, 70Q, 82Q, 101Q, and 112Q, and the Q component arithmetic processing units 62Q, 87Q, and 118Q of the delay integration detection units 54, 84, and 115. The present invention is not limited to this, and various other configurations including a software configuration can be widely applied.
[0380]
Further, in the first to sixth embodiments described above, the outputs of the I component arithmetic processing units 62I, 87I, 118I and the Q component arithmetic processing units 62Q, 87Q, 118Q of the delay integration detecting units 54, 84, 115 are provided. The received wave IF1 of the current symbol so that the hard decision results of the hard decision units 56, 86, and 107 as the hard decision means for making a hard decision are directly the Gray code._Sn, IF2_SnFor the received wave IF1 of the previous symbol_{S (n-1)}, IF2_{S (n-1)}Delay time T1_I, T2_I, T1_Q, T2_QHowever, the present invention is not limited to this, and the demodulated result may be finally obtained by further converting the hard decision result based on a certain rule. For example, the received wave IF1 of the current symbol_Sn, IF2_SnReceived wave IF1 of previous symbol for_{S (n-1)}, IF2_{S (n-1)}Delay time T1_I, T2_I, T1_Q, T2_QCan be arbitrarily selected.
[0381]
Further, in the first to sixth embodiments described above, the outputs of the I component arithmetic processing units 62I, 87I, 118I and the Q component arithmetic processing units 62Q, 87Q, 118Q of the delay integration detecting units 54, 84, 115 are provided. 8 and FIG. 9, FIG. 15 and FIG. 16, FIG. 20 and FIG. 21, and FIG. 38 to FIG. 45, an arithmetic expression (| X₁+ Y₂| + | X₂+ Y₂In the I component calculation processing units 62I, 87I, 118I and the Q component calculation processing units 62Q, 87Q, 118Q, the I component area difference detection units 50I, 70I, 82I, 101I are obtained. , 112I, 118I, I component area difference absolute value signals S37I, S47I, S54I, S68I, S78I, S86I and Q component area difference detectors 50Q, 70Q, 82Q, 101Q, 112Q, 118Q Although the absolute value signals S37Q, S47Q, S54Q, S68Q, S78Q, and S86Q are cumulatively added every other sample or every four samples as necessary, the present invention is not limited to this, and unnecessary samples The I component area difference detectors 50I, 70I, 82I, 101I, 1 in the preceding stage 2I, 118I and the Q-component area difference detection unit 50Q, 70Q, 82Q, 101Q, 112Q, may be such as thinned beforehand in 118Q.
[0382]
Further, in the first embodiment described above, the I component area difference absolute value signal S32 in the I component calculation processing unit 48I and the Q component calculation processing unit 48Q.₁I etc. or Q component area difference absolute value signal S32₁The case where Q and the like are cumulatively added every other sample as necessary has been described, but the present invention is not limited to this. For example, N is a natural number (2N-1 ) The same effect can be obtained by accumulating every sample. Similarly, accumulation is performed every N samples in the second embodiment, every (4N−1) samples other than every 3 samples in the third embodiment, and every N samples in the fifth embodiment. You may make it add.
[0383]
Further, in the above-described fourth embodiment, in order to realize the demodulation processing by the demodulation circuit 33 (FIG. 12) of the first embodiment by undersampling, the demodulation circuit 90 is configured as shown in FIG. First clock CLK output from the generator 92₃₀However, the present invention is not limited to this. For example, the demodulation processing by the demodulation circuit 60 (FIG. 18) of the second embodiment is undersampling. In the case of realizing the above, the demodulating circuit is configured in the same manner as in FIG.₃₀, The frequency of the QPSK modulation signal S3 is f₁Where m is a positive integer set in advance and
[0384]
[Expression 24]

[0385]
For example, when the demodulation processing by the demodulation circuit 80 (FIG. 23) of the third embodiment is realized by undersampling, the demodulation circuit is configured in the same manner as in FIG. First clock CLK output from the unit 92₃₀, The frequency of the QPSK modulation signal S3 as f₁Where m is a positive integer set in advance and
[0386]
[Expression 25]

[0387]
Select as follows.
[0388]
Furthermore, in the first to fourth embodiments described above, the demodulation target on the reception side 31 (FIG. 11) is a QPSK modulation signal, and in the fifth and sixth embodiments, the demodulation target is an 8PSK modulation signal. However, the present invention is not limited to this, and the basic arithmetic processing in the demodulation circuits 33, 60, 80, 90, 110, 120 of the first to sixth embodiments is similar. As is apparent, the demodulating circuits 33, 60, 80, 90 of the first to sixth embodiments can cope with any of the QPSK modulated signal, the π / 4 shift QPSK modulated signal, and the 8PSK modulated signal by switching. 110, 120 may be constructed.
[0389]
【The invention's effect】
As described above, according to the present invention, in a demodulating apparatus that demodulates a modulation signal obtained by differentially encoding data, a sampling unit that samples the modulation signal at regular intervals, and a current symbol based on a sampling result of the sampling unit A first absolute value that is a first absolute value that is an absolute value of the sum of the total value of the sample values for the half-wavelength and the total value of the corresponding sample values of the previous symbol delayed by the first predetermined time Based on the sampling result of the value detection means and the sampling means, the total value of the sample values for the half wavelength of the current symbol, and the corresponding sample value of the previous symbol delayed by 1/4 wavelength time for the first predetermined time Second absolute value detection means for detecting a second absolute value that is an absolute value of the sum with the total value, and first absolute value and second absolute value detection detected by the first absolute value detection means By providing hard decision means for each of the second absolute values detected by the stage, the difference based on the hard decision result of the hard decision means can be obtained without using a complicated circuit such as a multiplier circuit. It is possible to realize a demodulator having a simple configuration that can demodulate data before dynamic coding and thus can significantly reduce the overall circuit scale.
[0390]
According to the present invention, in a demodulation method for demodulating a modulation signal obtained by differentially encoding data, a first step of sampling the modulation signal at a constant interval and a half wavelength of the current symbol based on the sampling result A first absolute value that is the absolute value of the sum of the sum of the sample values of the first symbol and the sum of the corresponding sample values of the previous symbol delayed by the first predetermined time, and a half wavelength of the current symbol A second absolute value that is the absolute value of the sum of the sum of the sample values of the first sample time and the sum of the sample values corresponding to the previous symbol delayed by a ¼ wavelength time. And a third step for hard decision of the detected first absolute value and second absolute value, respectively, thereby providing a hard decision result without using a complicated circuit such as a multiplier circuit. Based on the difference You can demodulate the data before encoding, thus possible to realize a demodulation method capable of dramatically to reduce the circuit scale as a whole.
[Brief description of the drawings]
FIG. 1 is a waveform diagram for explaining the basic principle of the present invention.
FIG. 2 is a waveform diagram for explaining the basic principle of the present invention.
FIG. 3 is a chart showing a relationship between a phase difference between a previous symbol and a current symbol and a combination pattern of hard decision results.
FIG. 4 is a chart for explaining the association between a combination pattern of hard decision results and a gray code.
FIG. 5 is a conceptual diagram for explaining a piecewise quadrature method.
FIG. 6 is a conceptual diagram for explaining the relationship between a piecewise quadrature method and sampling.
FIG. 7 is a conceptual diagram for explaining a specific example of the basic principle of the present invention.
FIG. 8 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 9 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 10 is a chart showing a relationship between a phase difference between a previous symbol and a current symbol and a hard decision result of a specific example.
FIG. 11 is a block diagram showing a wireless microphone system to which a demodulation circuit according to the present invention is applied.
FIG. 12 is a block diagram showing a configuration of a demodulation circuit according to the first embodiment.
FIG. 13 is a block diagram showing a configuration of a digital signal processing unit according to the first embodiment.
FIG. 14 is a conceptual diagram for explaining the basic principle of the second embodiment.
FIG. 15 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 16 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 17 is a chart showing a relationship between a phase difference between a previous symbol and a current symbol and a hard decision result of a specific example;
FIG. 18 is a block diagram showing a configuration of a demodulation circuit according to a second embodiment.
FIG. 19 is a block diagram showing a configuration of a digital signal processing unit according to a second embodiment.
FIG. 20 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 21 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 22 is a chart showing a relationship between a phase difference between a previous symbol and a current symbol and a hard decision result of a specific example.
FIG. 23 is a block diagram showing a configuration of a demodulation circuit according to a third embodiment.
FIG. 24 is a block diagram showing a configuration of a digital signal processing unit according to a third embodiment.
FIG. 25 is a schematic diagram for explaining undersampling;
FIG. 26 is a schematic diagram for explaining the theoretical limit of undersampling.
FIG. 27 is a block diagram showing a configuration of a demodulation circuit according to a fourth embodiment.
FIG. 28 is a block diagram showing a configuration of a digital signal processing unit according to a fourth embodiment.
FIG. 29 is a waveform diagram for explaining the basic principle of the present invention.
FIG. 30 is a conceptual diagram for explaining the basic principle of the present invention.
FIG. 31 is a chart for explaining the relationship between the area difference and the phase difference between the original previous symbol and the current symbol;
FIG. 32 is a waveform diagram for explaining the basic principle of the present invention.
FIG. 33 is a conceptual diagram for explaining the basic principle of the present invention.
FIG. 34 is a chart for explaining the relationship between the area difference and the phase difference between the original previous symbol and the current symbol.
FIG. 35 is a chart for explaining a relationship between a hard decision result and a detection output.
FIG. 36 is a conceptual diagram for explaining a relationship between a hard decision result and a detection output.
FIG. 37 is a schematic diagram for explaining the basic principle of the present invention.
FIG. 38 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 39 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 40 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 41 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 42 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 43 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 44 is a chart for explaining a relationship between a sample value and an absolute value of a sum of positive and negative areas.
FIG. 45 is a chart for explaining the relationship between sample values and the absolute value of the sum of positive and negative areas.
FIG. 46 is a chart for explaining the association between the combination pattern of the hard decision result and the detection output.
FIG. 47 is a block diagram showing a configuration of a demodulation circuit according to a fifth embodiment.
FIG. 48 is a block diagram showing a configuration of a digital signal processing unit according to a fifth embodiment.
FIG. 49 is a schematic diagram for explaining undersampling;
FIG. 50 is a schematic diagram for explaining the theoretical limit of undersampling.
FIG. 51 is a block diagram showing a configuration of a demodulation circuit according to a sixth embodiment.
FIG. 52 is a block diagram showing a configuration of a digital signal processing unit according to a sixth embodiment.
FIG. 53 is a block diagram illustrating a configuration example of a conventional demodulation circuit.
FIG. 54 is a block diagram illustrating a configuration example of a conventional digital signal processing unit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 20 ... Wireless microphone system, 31 ... Reception side, 33, 60, 80, 90, 110, 120 ... Demodulation circuit, 38, 61, 92, 122 ... Clock generation part, 39, 91A, 91B, 121A, 121B: Analog / digital conversion circuit, 40, 62, 81, 94, 111, 124 ... Digital signal processing unit, 50I, 70I, 82I, 101I, 112I, 118I ... I component area difference detection unit, 50Q, 70Q , 82Q, 101Q, 112Q, 118Q... Q component area difference detection unit, 51, 100, 103, 113... 1 symbol delay circuit, 54, 84, 115 ... delay integration detection unit, 55, 85, 106, 116 , 128... Clock recovery circuit, 56, 86, 107, 117... Hard decision unit, S29, S40, S60A, S60B. Digital QPSK modulation signal, S72, S80A, S80B ... Digital 8PSK modulation signal, S37I, S47I, S54I, S68I, S78I, S86I ... I component soft decision detection signal, S37Q, S47Q, S54Q, S68Q, S78Q, S86Q ... Q component soft decision detection signal, S26... Baseband signal.

Claims (8)

In a demodulator that demodulates a modulation signal formed by differentially encoding data,
Sampling means for sampling the modulated signal at regular intervals;
Based on the sampling result of the sampling means, the absolute value of the sum of the total value of the sample values for the half wavelength of the current symbol and the total value of the corresponding sample values of the previous symbol delayed by the first predetermined time First absolute value detection means for detecting the first absolute value,
Based on the sampling result of the sampling means, the total value of the sample values for the half wavelength of the current symbol corresponds to the previous symbol delayed by 1/4 wavelength time with the first predetermined time. A second absolute value detecting means for detecting a second absolute value consisting of an absolute value of the sum of the sample values and the total value;
Hard decision means for making a hard decision on the first absolute value detected by the first absolute value detection means and the second absolute value detected by the second absolute value detection means, respectively. A demodulator characterized by the above. The first predetermined time is
2. The demodulator according to claim 1, wherein the hard decision result by the hard decision means is selected so as to coincide with the data before the differential encoding. The first absolute value detecting means includes
For each sample data interval, an absolute value of the sum of the sample value of the current symbol and the sample value corresponding to the previous symbol delayed by the first predetermined time is calculated, and the calculation result is calculated as the current value. The first absolute value is detected by accumulating only the half wavelength of the symbol,
The second absolute value detecting means includes
For each sample data interval, the absolute value of the sum of the sample value of the current symbol and the corresponding sample value of the previous symbol delayed by the first predetermined time and the 1/4 wavelength time is calculated. 2. The demodulator according to claim 1, wherein the second absolute value is detected by cumulatively adding the calculation result by the half wavelength of the current symbol. The sampling means is
2. The demodulator according to claim 1, wherein the sample value for the half wavelength in the modulated signal is acquired by undersampling over a period longer than the half wavelength. In a demodulation method for demodulating a modulation signal formed by differentially encoding data,
A first step of sampling the modulated signal at regular intervals;
Based on the sampling result, the first absolute value of the sum of the total value of the sample values for the half wavelength of the current symbol and the total value of the corresponding sample values of the previous symbol delayed by the first predetermined time. The absolute value is detected, and the total value of the sample values for the half wavelength of the current symbol and the corresponding sample value of the previous symbol delayed by the first predetermined time and ¼ wavelength time A second step of detecting a second absolute value consisting of the absolute value of the sum of the values;
A demodulating method comprising: a third step of performing a hard decision on each of the detected first absolute value and the second absolute value. The first predetermined time is
6. The demodulation method according to claim 5, wherein the hard decision result is selected so as to coincide with the data before the differential encoding. In the second step,
For each sample data interval, an absolute value of the sum of the sample value of the current symbol and the sample value corresponding to the previous symbol delayed by the first predetermined time is calculated, and the calculation result is calculated as the current value. The first absolute value is detected by accumulatively adding the half wavelength of the symbol, and the sample value of the current symbol, the first predetermined time, and the 1 / time for each sample data section. The absolute value of the sum of the previous symbol delayed by four wavelengths and the corresponding sample value is calculated, and the calculation result is cumulatively added for the half wavelength of the current symbol, so that the second absolute value is obtained. The demodulation method according to claim 5, wherein: In the first step,
6. The demodulation method according to claim 5, wherein the sample value for the half wavelength in the modulation signal is acquired by undersampling over a period longer than the half wavelength.

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