JP4006864B2

JP4006864B2 - 半導体装置

Info

Publication number: JP4006864B2
Application number: JP02541199A
Authority: JP
Inventors: 賢次八木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-02-02
Filing date: 1999-02-02
Publication date: 2007-11-14
Anticipated expiration: 2019-02-02
Also published as: JP2000223644A

Description

【０００１】
【発明の属する技術分野】
本発明は、パワー素子を搭載した素子基板と、該パワー素子を制御するための制御回路基板とを分離して配置させた構造を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置は、特開平６−４５５１８号公報に記載されているように、その投影面積を小さくするために、パワー素子を下の階層に配置し、上の階層に制御回路基板を配置するという２階建ての形式で分離配置させた構造（以下、分離配置型半導体装置という）を有している。
【０００３】
パワー素子（例えば電界効果トタンジスタ）におけるパワー素子をオンオフさせる信号が入力される制御端子（例えばゲート端子）を有し、この制御端子には抵抗素子が接続されるのであるが、上記構造においては、この抵抗素子は、制御回路部品として上の階層の制御回路基板に配置され、また、パワー素子の制御端子、入出力端子（例えばエミッタ端子）と制御回路とを接続するための配線部品が使用されている。
【０００４】
【発明が解決しようとする課題】
ところで、上記分離配置型半導体装置において、パワー素子の制御端子と抵抗素子との間に位置する配線部品は、下の階層のパワー素子が数百ボルト、数百アンペアの電圧、電流をスイッチングすることによって発生するスイッチングノイズを拾うアンテナの働きをする。ここで、アンテナ即ち配線部品の長さを長くすると、受信する周波数が増えるので、パワー素子の制御端子にはノイズがのりやすくなるという問題がある。
【０００５】
さらに、パワー素子の制御端子にスイッチングノイズがのった場合、制御回路はあるパワー素子をオフ（ＯＦＦ）している時に、ノイズによりそのパワー素子がオン（ＯＮ）してしまい、電源短絡状態に陥り、過大な電流がパワー素子を流れて破壊に至るという問題がある。
本発明は上記問題に鑑み、分離配置型半導体装置において、パワー素子の制御端子にスイッチングノイズがのりにくくすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の発明では、２階建ての分離配置型半導体装置において、パワー素子（２）をオンオフさせる信号が入力される制御端子と電気的に接続された抵抗素子（９ｂ、２１）を、該パワー素子と制御回路基板（１１）との間に介在する配線部品（９）に、設けたことを特徴としている。
【０００７】
本発明によれば、配線部品の長さが長くなっても配線部品の所望の位置に抵抗素子を設れば、抵抗素子からパワー素子の制御端子までの配線長を、配線部品の長さとは無関係に短くできるため、パワー素子の制御端子にスイッチングノイズがのりにくくすることができる。
また、請求項２記載の発明は、配線部品（９）に、パワー素子（２）の制御端子に入力される信号のノイズを除去するためのコンデンサ素子（９ｈ）を設けたことを特徴とし、該パワー素子の制御端子にスイッチングノイズがのりにくくする効果をより増大させることができる。
【０００８】
また、請求項３記載の発明は、配線部品（９）に、抵抗素子（９ｂ）を介してパワー素子（２）を駆動させる駆動回路を形成するための駆動回路部品（９ｃ）を設けたことを特徴とし、この駆動回路部品によって該パワー素子のスイッチング制御を行うことができる。
また、請求項４記載の発明は、配線部品（９）に、パワー素子（２）をサージ電圧から保護するサージ保護回路を形成するためのサージ保護回路部品（２５〜２７）を設けたことを特徴とし、該パワー素子の適切な保護が図れる。
【０００９】
また、請求項５記載の発明は、配線部品（９）に、パワー素子（２）を過電流から保護する過電流保護回路を形成するための過電流保護回路部品（２８、２９）を設けたことを特徴とし、該パワー素子の適切な保護が図れる。
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示す一例である。
【００１０】
【発明の実施の形態】
（第１実施形態）
図１に本第１実施形態に係る半導体装置１００の構成断面を示す。半導体装置１００は、パワー素子２を下の階層に配置し、上の階層に制御回路基板１１を配置した２階建ての分離配置構造を持ち、制御回路基板１１によってパワー素子２のスイッチングのオンオフタイミング等を制御するようにしたものである。
【００１１】
１は樹脂成形されたケースで、パワー素子２、パワー素子基板（本発明でいう素子基板）３をはんだ４等で組付けた放熱板５を接着剤６により保持している。パワー素子基板３には、パワー素子２のコレクタ端子と導通するコレクタラインを形成する導体パターン７が形成されている。パワー素子２のゲート端子（本発明でいう制御端子）およびエミッタ端子（入出力端子）はボンディングワイヤ８、配線部品９、リード端子１０を介して制御回路基板１１と電気的に接続されている。
【００１２】
配線部品９は、絶縁性且つ可撓性のある材料（例えばポリイミド等）からなる配線部材（本例ではフレキシブル基板９ａ）で作られており、接着剤を用いてパワー素子基板３に固定されている。配線部品９の詳細は後述する。
制御回路基板１１は、ネジ１２等によりケース１に固定されている。また、パワー素子３の主エミッタはボンディングワイヤ１３を介してバスバー１４に電気的に接続されている。このバスバー１４は、図示していないが半導体装置１００の外部端子も兼ねている。
【００１３】
また、１５はシリコンゲルであり、ボンディングワイヤ１３が埋まる程度の深さまで、ケース１内に充填されている。そして、１６はカバーであり、ネジ１７によってケース１に固定されている。
ここで、図２、図３及び図４を参照して上記配線部品９の詳細を述べる。図２は配線部品９の展開図、図３は配線部品９の回路図、図４は半導体装置１００の簡略化した回路図である。
【００１４】
フレキシブル基板９ａの片面には、ゲート抵抗素子（本発明でいう抵抗素子）９ｂ、２個のゲート駆動トランジスタ（本発明でいう駆動回路部品）９ｃが半田付けにより組付けられており、これらゲート抵抗素子９ｂ及びゲート駆動トランジスタ９ｃを含むゲートライン（図２中、ハッチングで図示）９ｄが形成されている。このゲートライン９ｄには、図２に示す様に、制御回路基板１１からの信号が入力される。また、フレキシブル基板９ａの片面には、制御回路基板１１から電力が供給される電源ライン９ｆ、Ｇｎｄ（グランド）ライン９ｇが形成されている。
【００１５】
そして、フレキシブル基板９ａの他面には、エミッタライン９ｅがフレキシブル基板９ａの全面を覆うほどの広さのあるパターンで形成され、ゲートライン９ｄとの間に浮遊容量、即ち図３に示すコンデンサ（本発明でいうコンデンサ素子）９ｈを形成させ、ノイズの逃げ道としている。なお、図４の回路図ではコンデンサ９ｈは省略してある。
【００１６】
このエミッタライン９ｅは、フレキシブル基板９ａを貫通してＧｎｄライン９ｇと導通するとともに、パワー素子２のエミッタ端子と接続するためにフレキシブル基板９ａの片面に取り出されている（図２中、符号９ｉの部分）。
これら、各ライン９ｄ〜９ｇは例えば銅箔等によりフレキシブル基板９ａの各面にパターニング形成されている。なお、エミッタライン９ｅは、フレキシブル基板９ａの内部に設けられていてもよい。この場合、例えばフレキシブル基板９ａを２層構造のものとし、２層の間に銅箔をサンドイッチすることで、形成できる。
【００１７】
そして、図４に示す様に、２個のゲート駆動トランジスタ９ｃによって駆動回路（ゲート駆動回路）が形成されており、該ゲート駆動回路によって、制御回路基板１１からの信号に基づき、ゲート抵抗素子９ｂを介してパワー素子２のゲート端子（制御端子）に信号（ゲート電圧）を入力し、パワー素子２をオンオフさせるようになっている。
【００１８】
ところで、従来構成は、上記構成においてゲート抵抗素子を制御回路基板１１に設けたものに相当する。そのため、従来構成におけるゲート抵抗素子からパワー素子２のゲート端子までの配線長は、ボンディングワイヤ８の長さ＋配線部品９上のゲートライン長さ＋リード端子１０の長さ＋制御回路基板１１上のリード端子１０からゲート抵抗素子までの配線長、であった。
【００１９】
それに対して、本実施形態のゲート抵抗素子９ｂからパワー素子２のゲート端子までの配線長は、ボンディングワイヤ８の長さ＋配線部品９上のゲートライン９ｄにおけるゲート抵抗素子９ｂまでの配線長、に抑えることができる。従って、ノイズを拾うアンテナの長さを配線部品９の長さとは関係無く短くでき、パワー素子２のゲート端子にスイッチングノイズがのりにくくできる。
【００２０】
また、本実施形態によれば、ゲートライン９ｄとエミッタライン９ｅの間にはフレキシブル基板９ａを誘電体とするコンデンサ９ｈが形成される。該コンデンサ９ｈによって、ゲートライン９ｄにのってくるパワー素子２のオンオフ（ＯＮ／ＯＦＦ）によるスイッチングノイズをエミッタライン９ｅに落とすことができ、パワー素子２のゲート端子に入力される信号のノイズを除去するため、上記のノイズ抑制効果が増大する。
【００２１】
（第２実施形態）
本第２実施形態は、上記第１実施形態において配線部品９を変形したものであり、配線部品９にゲート抵抗素子だけを組付けたものである。この場合、上記ゲート駆動回路は制御回路基板１１に設けられる。本実施形態に係る配線部品９を図５に示す。図５において、（ａ）は配線部品９の側方図、（ｂ）は（ａ）のＡ矢視図、（ｃ）は（ａ）のＢ矢視図である。
【００２２】
本実施形態の配線部品９は、基本的に成形樹脂１８を本体としており、この成形樹脂１８に、金具としてインサート成形され保持されたエミッタターミナル１９及びゲートターミナル２０が設けられている。
エミッタターミナル１９は、ゲートターミナル２０と面で向き合うような形状にしていることで、ゲートターミナル２０との間に浮遊容量を作りだし、成形樹脂１８を誘電体とするコンデンサ（本発明でいうコンデンサ素子）を形成している。そして、ゲート抵抗素子（本発明でいう抵抗素子）２１はゲートターミナル２０にはんだ２２で組付けられている。
【００２３】
図６に、図５に示す配線部品９の実際の搭載の様子を示す。なお、図６中、配線部品９以外の他の構成部分は図１と同一であり、図１と同一符号を付してある。
本実施形態においても、上記第１実施形態と同様に、ゲート抵抗素子２１からパワー素子２のゲート端子までの配線長を、配線部品の長さとは無関係に短くできるため、パワー素子２のゲート端子にスイッチングノイズがのりにくくすることができる。また、コンデンサによる効果も上記コンデンサ９ｈと同様である。
【００２４】
（第３実施形態）
本第３実施形態は、上記第１実施形態において配線部品９を変形したものであり、配線部品９に、パワー素子２をサージ電圧から保護するサージ保護回路を形成するためのサージ保護回路部品を設けたものである。本実施形態に係る配線部品９を図７に示す。図７はゲート駆動回路とサージ電圧からのサージ保護回路を配線部品９に搭載した例であり、（ａ）は配線部品９の平面図、（ｂ）は（ａ）のＣ矢視図である。
【００２５】
図７に示す配線部品９は、本体としてプリント基板や厚膜基板より構成された基板９０ａを有し、この基板９０ａの片面においてパワー素子２のコレクタとゲートとの間には、サージ保護回路を形成するサージ保護回路部品としての抵抗２５及びツェナーダイオード２６、２７が搭載され、パワー素子２のスイッチングオフ時に発生するサージ電圧からパワー素子２を保護するようになっている。
【００２６】
そして、エミッタライン９ｅは基板９０ａの内層に形成され、基板９０ａの片面に形成されたゲートライン９ｄとの間に、両ライン９ｄ、９ｅの間に位置する基板９０ａ部分を誘電体とするコンデンサが形成されている。本実施形態のコンデンサも、上記第１実施形態のコンデンサ９ｈと同様に、パワー素子２のゲート端子に入力される信号のノイズを除去する。
【００２７】
また、基板９０ａの片面に形成されたゲートライン９ｄ、電源ライン９ｆ、Ｇｎｄライン９ｇには、それぞれ、制御回路基板１１と接続するためのリード部品２３が電気的に接続され突設されている。
また、エミッタライン９ｅにおける基板９０ａの片面への取出し部９ｉと、ゲートライン９ｄ及びサージ保護回路のパワー素子２への接続部分とには、それぞれ、パワー素子２の各端子に接続するためのターミナル２４が電気的に接続され突設されている。
【００２８】
図８に、サージ保護回路を含めた場合の半導体装置１００の回路を簡略化して示す。なお、図８中、上記した信号ノイズ除去用のコンデンサは省略してある。パワー素子２の耐圧を超えるようなサージ電圧が、パワー素子２のコレクタ、エミッタ間に印加された時、ツェナーダイオード２６、２７を介してパワー素子２のゲートをオンさせてパワー素子２を保護するようになっている。こうして、上記第１実施形態と同様の作用効果が発揮されるのに加え、パワー素子の適切な保護が図れる。
【００２９】
（第４実施形態）
本第４実施形態は、上記第１実施形態において配線部品９を変形したものであり、配線部品９に、パワー素子２を過電流から保護する過電流保護回路を形成するための過電流保護回路部品（トランジスタ等）を設けたものである。図９に過電流保護回路を含めた場合の半導体装置の回路を簡略化して示す。
【００３０】
配線部品９において、パワー素子２のエミッタとゲートとの間には、過電流保護回路を形成する過電流保護回路部品としてのシャント抵抗２８及び保護トランジスタ２９が搭載される。
そして、パワー素子２のコレクタ電流の一部をシャント抵抗２８に分流し、シャント抵抗２８の両端の電圧が一定値を超えたときに、保護トランジスタ２９がオンして、パワー素子２のゲート信号が低くなってパワー素子２を流れる電流を制限することで、過電流からパワー素子２を保護するものである。
【００３１】
（他の実施形態）
なお、パワー素子としては、上記実施形態に示したＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）に限定されることはなく、パワー素子をオンオフさせる信号が入力される制御端子を有するものであれば、電界効果型トランジスタ、バイポーラトランジスタ等、何でもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成断面図である。
【図２】図１に示す配線部品の展開図である。
【図３】図１に示す配線部品の回路図である。
【図４】図１に示す半導体装置の簡略化した回路図である。
【図５】本発明の第２実施形態に係る配線部品を示すもので、（ａ）は側方図、（ｂ）は（ａ）のＡ矢視図、（ｃ）は（ａ）のＢ矢視図である。
【図６】図５に示す配線部品を用いた半導体装置の構成断面図である。
【図７】本発明の第３実施形態に係る配線部品を示すもので、（ａ）は平面図、（ｂ）は（ａ）のＣ矢視図である。
【図８】上記第３実施形態に係る半導体装置の簡略化した回路図である。
【図９】本発明の第４実施形態に係る半導体装置の簡略化した回路図である。
【符号の説明】
２…パワー素子、３…パワー素子基板、９…配線部品、
９ｂ、２１…ゲート抵抗素子、９ｃ…ゲート駆動トランジスタ、
９ｈ…コンデンサ、１１…制御回路基板、２５…抵抗、
２６、２７…ツェナーダイオード、２８…シャント抵抗、
２９…保護トランジスタ。

Claims

パワー素子（２）を搭載した素子基板（３）と、前記パワー素子を制御するための制御回路基板（１１）とを、上下の階層に分離して配置させた、２階建ての分離配置構造を有する半導体装置において、
前記パワー素子は、前記パワー素子をオンオフさせる信号が入力される制御端子を有するものであり、
前記パワー素子と前記制御回路基板との間には、前記パワー素子と前記制御回路基板との電気的接続をとるための配線部品（９）が介在設定され、
前記配線部品には、前記制御端子に電気的に接続された抵抗素子（９ｂ、２１）が設けられていることを特徴とする半導体装置。
前記配線部品（９）には、前記パワー素子（２）の制御端子に入力される信号のノイズを除去するためのコンデンサ素子（９ｈ）が設けられていることを特徴とする請求項１に記載の半導体装置。
前記配線部品（９）には、前記抵抗素子（９ｂ）を介して前記パワー素子（２）を駆動させる駆動回路を形成するための駆動回路部品（９ｃ）が設けられていることを特徴とする請求項１または２に記載の半導体装置。
前記配線部品（９）には、前記パワー素子（２）をサージ電圧から保護するサージ保護回路を形成するためのサージ保護回路部品（２５〜２７）が設けられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
前記配線部品（９）には、前記パワー素子（２）を過電流から保護する過電流保護回路を形成するための過電流保護回路部品（２８、２９）が設けられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。