JP4010995B2 - 半導体メモリ及びそのリファレンス電位発生方法 - Google Patents

Description

本発明は、一のディジット線によりデータ読出が行われるシングルエンドディジット構成のメモリセルを備える半導体メモリ及びそのリファレンス電位発生方法に関する。

従来より、半導体メモリとして、例えば、図１０に示すように、シングルエンドディジット構成のメモリセルを備えるタイプのものが知られている（例えば、特許文献１参照）。

すなわち、図１０に示す半導体メモリ１００は、スタティック型ＲＡＭ（ＳＲＡＭ）であり、ロウ数ｎ×カラム数ｍ（ｎ、ｍはそれぞれ２以上の正の整数）、すなわちｎ×ｍ行でｎ×ｍビットのメモリセル１０１と、ワード線駆動回路１０２と、このワード線駆動回路１０２より導出されたそれぞれロウ数分（つまりｎ本）の書き込み用ワード線１０３並びに読出用ワード線１０４と、各カラム毎に設けられた（つまりｍ本の）書込／読出共用のディジット線１０５と、このうち何れかのディジット線１０５からのデータ読出或いは該何れかのディジット線１０５へのデータ書込を選択するためのカラムセレクタ１０６と、データ書込対象となった何れか１つのメモリセル１０１へのデータ書込信号或いはデータ読出対象となった何れか１つのメモリセル１０１からのデータ読出信号（ディジット電位）を伝達するためカラムセレクタ１０６より導出された信号線１０７と、カラムセレクタ１０６にカラムセレクト信号を出力するカラムセレクト信号駆動回路１０８と、カラムセレクタ１０６にカラムセレクト信号を伝達するためカラムセレクト信号駆動回路１０８より導出されたカラム数分（つまりｍ本）の信号線１０９と、各ロウ毎に配置され（つまりｎ個備えられ）各々リファレンス電位を発生するためのダミーセル１１０と、各ダミーセル１１０のアクセストランジスタ１１０１のソース端子に共通接続されたダミーディジット線１１１と、このダミーディジット線１１１及び信号線１０７が接続された相補レベル比較式センスアンプ・データ書込バッファ兼用回路１１２と、を備えている。

各読出用ワード線１０４は、各ロウ毎に、カラム方向に配列された各メモリセル１０１のアクセストランジスタ１０１１のゲート端子に共通接続されているとともに、ダミーセル１１０のアクセストランジスタ１１０１のゲート端子にも接続されている。

また、各書込用ワード線１０３は、各ロウ毎に、カラム方向に配列された各メモリセル１０１の書込用アドレス選択スイッチトランジスタ１０１２のゲート端子に共通接続されている。

また、各ディジット線１０５は、各カラム毎に、ロウ方向に配列された各メモリセル１０１のアクセストランジスタ１０１１のソース端子に共通接続されているとともに、各メモリセル１０１の書込用アドレス選択スイッチトランジスタ１０１２のドレイン端子に共通接続されている。

このような構成の半導体メモリ１００において、メモリセル１０１からのデータ読出に際しては、該データ読出対象のメモリセル１０１よりディジット線１０５を介して出力されるディジット電位と、該データ読出対象のメモリセル１０１と同一の行に配されたダミーセル１１０よりダミーディジット線１１１を介して出力されるリファレンス電位と、がそれぞれ相補レベル比較式センスアンプ・データ書込バッファ兼用回路１１２に入力される。該回路１１２では、リファレンス電位とディジット電位との差電位を増幅してデータ出力端子１１２１より出力する。この際、該回路１１２は、これらリファレンス電位とディジット電位とを比較し、ディジット電位が高電位であれば該ディジット電位をハイレベルとして出力する一方で、低電位であれば該ディジット電位をロウレベルとして出力する。

このように、シングルエンドディジット構成のメモリセル１０１を備える半導体メモリ１００においては、メモリセル１０１からのデータ読出のためにリファレンス電位を発生する必要がある。

なお、各ダミーセル１１０のドライバトランジスタ１１０２は、相互に等しい電流能力となっていて、各ダミーセル１１０は相互に等しい電流能力となっている。従って、各ダミーセル１１０からのリファレンス電位は相互に等しい値である。換言すれば、半導体メモリ１００におけるリファレンスレベルは１種類である。
特開平３−７３４９３号公報（図２）

ところで、半導体メモリ１００におけるデータ読出に際しては、ダミーセル１１０より出力されるリファレンス電位のレベルすなわちリファレンスレベルが、メモリセル１０１より出力されるディジット電位のハイレベルとロウレベルの中間の電位レベル（以下、単に中間レベル）であれば、高速なデータ出力時間での動作が可能である。

しかしながら、リファレンス電位は、設計時のシミュレーション結果とチップ出来上がりでは異なる値になることがある。これは、リファレンス電位がトランジスタ能力（ダミーセル１１０のドライバトランジスタ１１０２の電流能力）のバラツキやダミーディジット線１１１の容量バラツキに依存して所望の値から外れてしまうためである。このため、出来上がりチップにおけるリファレンス電位を狙い通りにメモリセルデータ（ディジット電位）のハイレベルとロウレベルの中間レベルとすることは容易ではない。リファレンスレベルが中間レベルとならない場合には、リファレンス電位とディジット電位との差電位が小さくなり、データ出力時間すなわちアクセスタイムの悪化（遅延）を招いてしまうという問題がある。

具体的には、ダミーセル１１０のトランジスタ能力が小さいか、もしくは、ダミーディジット線１１１の容量が大きい場合には、リファレンスレベルは中間レベルよりも高いレベルとなってしまう。すると、ディジット電位のハイレベルとリファレンスレベルとの差電位が小さくなり、ハイレベルのデータ出力時間が遅延してしまう。逆に、ダミーセル１１０のトランジスタ能力が大きいか、もしくは、ダミーディジット線１１１の容量が小さい場合には、リファレンスレベルは中間レベルよりも低いレベルとなってしまう。すると、ディジット電位のロウレベルとリファレンスレベルとの差電位が小さくなり、ロウレベルのデータ出力時間が遅延してしまう。

次に、このような問題点についての説明を、図１１乃至図１３を参照して行う。

図１１乃至図１３は、データ読出時におけるディジット電位Ｄ及びリファレンス電位ＲＤＤの波形変化（経時変化）を示す図であり、このうち図１１はリファレンスレベルが中間レベルとなっている場合を、図１２はリファレンスレベルが中間レベルよりも高い場合を、図１３はリファレンスレベルが中間レベルよりも低い場合を、それぞれ示す。

スタンバイ時（プリチャージ期間）にプリチャージレベル（ＶＤＤ電位）にプリチャージされたディジット線１０５を介してのデータ読出動作は、読出用ワード線１０４の立ち上がりに同期して開始される。

ここで、相補レベル比較式センスアンプ・データ書込バッファ兼用回路１１２では、リファレンス電位ＲＤＤとディジット電位Ｄとを比較し、ディジット電位Ｄが高電位であれば該ディジット電位Ｄをハイレベルとしてデータ出力端子１１２１より出力する一方で、低電位であれば該ディジット電位Ｄをロウレベルとして出力することは、以上に述べた通りである。

このとき、リファレンス電位ＲＤＤとディジット電位Ｄとの差電位Ｓが一定以上となったタイミングでメモリセルデータ（ディジット電位Ｄがハイレベルかロウレベルかの何れか）が出力される。

従って、図１１に示すようにリファレンスレベルが中間レベルとなっている場合には、メモリセルデータがハイレベルの場合であってもロウレベルの場合であっても、差電位Ｓが一定以上となるまでの経過時間は互いに同等となるため、メモリセルデータの出力タイミングも互いに同等となる。よって、シミュレーション通りに所望のアクセスタイムで動作させることができる。

しかし、図１２に示すようにリファレンスレベルが中間レベルよりも高い場合には、メモリセルデータがハイレベルの場合に差電位Ｓが一定以上となるまでの時間が遅れ、従って、データ出力タイミングも遅れてしまう。

逆に、図１３に示すようにリファレンスレベルが中間レベルよりも低い場合には、メモリセルデータがロウレベルの場合に差電位Ｓが一定以上となるまでの時間が遅れ、従って、データ出力タイミングも遅れてしまう。

すなわち、リファレンスレベルを中間レベルとすることができなければ、ハイレベル或いはロウレベルの何れかのデータ出力タイミングが遅れてしまい、設計時におけるシミュレーション通りの高速なデータ出力を行うことができなくなってしまう。

本発明は、上記のような問題点を解決するためになされたもので、データ出力時間すなわちアクセスタイムの高速化が可能で、好ましくは、アクセスタイムの高速化を半導体メモリの面積増加を伴わずに実現することが可能な半導体メモリ及びそのリファレンス電位発生方法を提供することを目的とする。

上記課題を解決するため、本発明の半導体メモリは、複数のディジット線と複数のワード線の交点に配置された複数のメモリセルと、選択されたディジット線の電位と複数のダミーセルが接続されたダミーディジット線のリファレンス電位とを比較するセンスアンプとを備えた半導体メモリにおいて、前記複数のダミーセルは、相互に電流能力が異なり、前記複数のディジット線の終端に前記ワード線方向に配置され、前記ダミーディジット線と共通に接続されて、共通のダミーワード線を介した駆動信号に基づき前記リファレンス電位を発生することを特徴としている。

本発明の半導体メモリにおいては、各ダミーセルが備えるドライバトランジスタの電流能力を相互に異ならせることにより、各ダミーセルの電流能力が相互に異なる構成とすることが好ましい。

この場合、各ダミーセルが備えるドライバトランジスタは、それらのゲート長、ゲート幅及び段数のうち少なくとも何れか１つのパラメータが相互に異なるものとすることにより、相互に電流能力が異なる構成とすることが好ましい。

本発明の半導体メモリにおいては、カラム数に等しい個数の前記ダミーセルを備えているとともに、各メモリセル及び各ダミーセルが備えるアクセストランジスタは全て、それらのゲート幅及びゲート長が相互に略等しい値に設定されていることが好ましい。

本発明の半導体メモリにおいては、各ダミーセルの出力端子に接続された容量が、各メモリセルの出力端子に接続された容量と略等しい値に設定されていることが好ましい。

この場合、各ダミーセルの出力端子には、拡散層容量が接続されていることが好ましい。

本発明の半導体メモリにおいては、リファレンス電位の発生指令信号を各ダミーセルに別個に入力可能に構成されていることが好ましい。

この場合、各ダミーセルへの前記発生指令信号の入力経路はそれぞれ、対応するダミーセルがリファレンス電位発生用として選択されなかった場合に、当該ダミーセルへの前記発生指令信号の入力をヒューズカットにより不能化するためのヒューズを備えることが好ましい。

本発明のリファレンス電位発生方法は、半導体メモリにおいてリファレンス電位を発生させる方法であって、前記半導体メモリが備えるダミーセルのうちリファレンス電位発生用に選択した一のダミーセルによりリファレンス電位を発生することを特徴としている。

本発明のリファレンス電位発生方法においては、前記ディジット電位のハイレベルとロウレベルとの中間レベルに最も近いリファレンス電位を発生するダミーセルをリファレンス電位発生用に選択することが好ましい。

本発明のリファレンス電位発生方法においては、リファレンス電位の発生指令信号を各ダミーセルのうち前記一のダミーセルに対して選択的に入力することが好ましい。

この場合、リファレンス電位発生用として選択されなかったダミーセルに対してはヒューズカットにより前記発生指令信号を入力不能とさせることが好ましい。

或いは、前記発生指令信号を前記半導体メモリの外部の入力手段により前記一のダミーセルに対して選択的に入力することも好ましい。

本発明によれば、リファレンス電位の発生手段として、相互に電流能力が異なる複数個のダミーセルを備えることにより、相互に異なる複数種類のリファレンス電位を発生可能に構成されているので、このうちメモリセルデータのハイレベルとロウレベルの中間レベルとなるような適当なリファレンス電位を選択的に用いることにより、データ出力時間すなわちアクセスタイムを高速化することができる。

また、各ダミーセルは、共通のダミーワード線を介した駆動信号に基づきリファレンス電位を発生するので、すなわち、各ダミーセルを１つのダミーワード線で駆動させる構成とするので、ダミーセルの列を複数配置する必要が無い。このため、半導体メモリの面積増加を伴わずに目標のリファレンス電位を得ることができる。

以下、図面を参照して、本発明に係る実施形態について説明する。本実施形態では、本発明に係る半導体メモリ及びそのそのリファレンス電位発生方法について説明する。

〔第１の実施形態〕
図１に本実施形態に係る半導体メモリ１のメモリセル周辺回路を示す。

本実施形態に係る半導体メモリ１は、例えば、スタティック型ＲＡＭ（ＳＲＡＭ）であり、ロウ数n×カラム数mのn×mビットのメモリセル２と、書込用及び読出用に兼用されるワード線駆動回路３と、書込専用ポート４及び読出専用ポート５の２つのポートと、を備えている。

このうち書込専用ポート４は、例えば従来周知の構成をなしていて、入力される書込データを一時的にバッファリングした後に出力するデータ書込バッファ６と、このデータ書込バッファ６から出力されるデータ書込信号を伝達するため各カラム毎に相補２本ずつ配された書込用ディジット線７と、ワード線駆動回路３より導出されたロウ数分（つまりｎ本）の書込用ワード線８と、を備えた構成となっている。

他方、読出専用ポート５は、ワード線駆動回路３より導出されたロウ数分（つまりｎ本）の読出用ワード線９と、各カラム毎に１本ずつ配された読出用ディジット線（シングルエンドディジット線）１０と、このうち何れか１つの読出用ディジット線１０を介してのデータ読出を選択するカラムセレクタ３０と、データ読出対象となった何れか１つのメモリセル２からのデータ読出信号（ディジット電位）を伝達するためカラムセレクタ３０より導出された信号線３１と、カラムセレクタ３０にカラムセレクト信号を出力するカラムセレクト信号駆動回路３２と、カラムセレクタ３０にカラムセレクト信号を伝達するためカラムセレクト信号駆動回路３２より導出されたカラム数分（つまりｍ本）の信号線３３と、各々リファレンス電位を発生するための複数個のダミーセル４０と、これらダミーセル４０に駆動信号を伝達するためのダミーワード線５１と、これらダミーセル４０により発生されるリファレンス電位を出力するためのダミーディジット線５２と、このダミーディジット線５２に設けられたダミー容量５３と、ダミーディジット線５２及び信号線３１が接続された相補レベル比較式センスアンプ（差動増幅アンプともいう）６０と、を備えている。

各メモリセル２は、例えば従来周知の構成をなしていて、データ書込用アクセストランジスタ２１，２２と、書き込まれたデータを保持する一対のインバータ２３，２４と、データ読出用ドライバトランジスタ２５と、データ読出用アクセストランジスタ２６と、を備えている。このうちデータ書込用アクセストランジスタ２１は、そのゲート端子が対応する書込用ワード線８に、ドレイン端子が対応する書込用ディジット線７に、そしてソース端子がインバータ２３及び２４の第１の接続点に、それぞれ接続されている。また、データ書込用アクセストランジスタ２２、そのゲート端子が対応する（データ書込用アクセストランジスタ２１のゲート端子が接続されているのと共通の）書込用ワード線８に、ドレイン端子が対応する（データ書込用アクセストランジスタ２１のドレイン端子が接続されているのとは別の）書込用ディジット線７に、そしてソース端子がインバータ２３及び２４の第２の接続点（データ書込用アクセストランジスタ２１のソース端子が接続されているのとは反対側の接続点）に、それぞれ接続されている。また、一対のインバータ２３，２４は、相互の入力と出力とが交差接続されたラッチ形態とされている。また、データ読出用ドライバトランジスタ２５は、そのゲート端子がインバータ２３及び２４の第２の接続点に接続され、ドレイン端子はグランド接続され、ソース端子はデータ読出用アクセストランジスタ２６のドレイン端子に接続されている。

また、各データ読出用アクセストランジスタ２６は、そのゲート端子が対応する読出用ワード線９に接続され、ソース端子は対応する読出用ディジット線１０に接続されている。換言すれば、各読出用ワード線９は、各ロウ毎に、カラム方向に配列された各メモリセル２のデータ読出用アクセストランジスタ２６のゲート端子に共通接続されている一方で、各読出用ディジット線１０は、各カラム毎に、ロウ方向に配列された各メモリセル２のデータ読出用アクセストランジスタ２６のソース端子に共通接続されている。

なお、各メモリセル２及び書込専用ポート４がそれぞれ従来周知の構成をなしているため、半導体メモリ１におけるデータ書込動作も従来周知である。このため、データ書込動作については、その説明を省略する。

また、カラムセレクタ３０は、ＰチャンネルＭＯＳトランジスタ３４及びＮチャンネルＭＯＳトランジスタ３５からなるＣＭＯＳスイッチ回路３６を、各カラム毎に備えている。各ＣＭＯＳスイッチ回路３６における両トランジスタ３４，３５のソース端子どうしが相互に接続されているとともに、両トランジスタ３４，３５のドレイン端子どうしも相互に接続されている。また、各ＣＭＯＳスイッチ回路３６において、ＰチャンネルＭＯＳトランジスタ３４のゲート端子はインバータ３７を介して対応する信号線３３に接続され、ＮチャンネルＭＯＳトランジスタ３５のゲート端子は直接的に信号線３３に接続されている。そして、ＣＭＯＳスイッチ回路３６における両トランジスタ３４，３５のソース端子又はドレイン端子のうち、何れか一方（例えばドレイン端子）は対応する読出用ディジット線１０に接続されている。また、各ＣＭＯＳスイッチ回路３６における両トランジスタ３４，３５のソース端子又はドレイン端子のうち、読出用ディジット線１０に接続されていない方（例えばソース端子）は、信号線３１に共通接続されている。

そして、ワード線駆動回路３により何れか１つの読出用ワード線９を介して駆動信号が出力されるのに同期して、カラムセレクト信号駆動回路３２により何れか１つの信号線３３を介してカラムセレクト信号が出力されることによって、読出対象となる一のメモリセル２が選択されるようになっている。すなわち、この際には、選択されたメモリセル２のデータ読出用アクセストランジスタ２６より出力されるメモリセルデータ（ハイレベル又はロウレベルの何れか）が、対応する読出用ディジット線１０及び対応するＣＭＯＳスイッチ回路３６のドレインソース間を介し、更に信号線３１を経て相補レベル比較式センスアンプ６０に入力されるようになっている。

また、リファレンス電位の発生手段としてのダミーセル４０は、例えば、メモリセル２と等しいカラム数であるｍ個だけ備えられ、カラム方向において一列に配列されている。

これらダミーセル４０は、相互に電流能力が異なり、従って、相互に異なるレベルのリファレンス電位を発生可能に構成されている。つまり、本実施形態の場合、例えば、カラム数に等しいｍ種類のレベルのリファレンス電位を発生することが可能である。

各ダミーセル４０は、具体的には、それぞれドライバトランジスタ４１及びアクセストランジスタ４２を備えて構成されている。

各ダミーセル４０のアクセストランジスタ４２のゲート端子は、ダミーワード線５１に共通接続されている。つまり、各ダミーセル４０は、共通のダミーワード線５１を介した駆動信号に基づきリファレンス電位を発生するようになっている。

また、各ダミーセル４０のアクセストランジスタ４２のソース端子は、ダミーディジット線５２に共通接続されている。つまり、各ダミーセルは、共通のダミーディジット線５２を介してリファレンス電位を出力するようになっている。

また、各ダミーセル４０のドライバトランジスタ４１は、そのゲート幅、ゲート長及び段数のうち、少なくとも何れか１つのパラメータが相互に異なる値に設定され、これにより相互の電流能力が異なるように構成されている。

すなわち、本実施形態に係る半導体メモリ１においては、このように各ダミーセル４０間でドライバトランジスタ４１の電流能力を異ならせることにより、各ダミーセル４０間で相互に電流能力が異なるようにされていて、各ダミーセル４０間で相互に異なるリファレンス電位を発生することが可能となっている。

本実施形態の場合、具体的には、例えば、図１に示すように、各ドライバトランジスタ４１の段数を各ダミーセル４０間で異なる値に設定している。より具体的には、例えば、各ダミーセル４０におけるドライバトランジスタ４１の縦積みの数は、左側のダミーセル４０から順に、１段、２段、３段、・・・、ｍ段としている。この場合、各ダミーセル４０の電流能力は、ドライバトランジスタ４１の縦積みの数が小さいほど大きく、逆に、縦積みの数が大きいほど小さくなる。なお、図１に示すのは、ｍ＝５の例である。

また、このように、各ドライバトランジスタ４１の段数を各ダミーセル４０間で異なる値に設定する場合、各ドライバトランジスタ４１を構成するうちの第１段目のトランジスタのドレイン端子はグランド接続し、以下、順に、ソース端子は次段のトランジスタのドレイン端子に接続し、最終段のトランジスタのソース端子はアクセストランジスタ４２のドレイン端子に接続する。

また、各ドライバトランジスタ４１のゲート端子は、それぞれ、駆動信号（リファレンス電位の発生指令信号）を伝達する信号線（発生指令信号の伝達経路）４３に接続されている。すなわち、リファレンス電位の発生指令信号を各ダミーセル４０（のドライバトランジスタ４１）に別個に入力可能に構成されている。なお、複数のトランジスタを縦積みして構成されたドライバトランジスタ４１については、各トランジスタのゲート端子が対応する信号線４３に共通接続されている。

そして、各信号線４３の何れか１つの信号線４３を介して所望のドライバトランジスタ４１のゲート端子に駆動信号を入力することによって、該ドライバトランジスタ４１を備えるダミーセル４０をリファレンス電位の発生用に選択することが可能となっている。

リファレンス電位の発生用に選択された何れか１つのダミーセル４０は、リファレンス電位を発生して、その出力端子であるアクセストランジスタ４２のソース端子より出力する。ダミーセル４０より出力されたリファレンス電位は、ダミーディジット線５２を介して相補レベル比較式センスアンプ６０に入力される。

すなわち相補レベル比較式センスアンプ６０には、カラムセレクタ３０により読出対象として選択されたメモリセル２より出力されるメモリセルデータの電位すなわちディジット電位と、発生指令信号の入力によりリファレンス電位の発生用に選択されたダミーセル４０より出力されるリファレンス電位がそれぞれ入力される。

相補レベル比較式センスアンプ６０では、リファレンス電位とディジット電位との差電位を増幅してデータ出力端子６０１より出力する。より具体的には、相補レベル比較式センスアンプ６０は、リファレンス電位とディジット電位とを比較し、ディジット電位が高電位であれば該ディジット電位をハイレベルとして出力する一方で、低電位であれば該ディジット電位をロウレベルとして出力する。

ここで、ダミーディジット線５２に設けられたダミー容量５３の総容量（図１に示すようにダミー容量５３を複数設ける場合の総容量）は、各メモリセル２の出力端子、すなわちデータ読出用アクセストランジスタ２６のソース端子に接続された容量と略等しい値に設定されている。加えて、ダミーディジット線５２には、各読出用ディジット線１０が接続されているのと同様のＣＭＯＳスイッチ回路３６が設けられている。つまり、ダミーセル４０の出力側に接続された負荷容量と、メモリセル２の出力側に接続された負荷容量とが相互に略等しくなっている。この結果、相補レベル比較式センスアンプ６０により比較される双方の電位（リファレンス電位とディジット電位）の大きさが、ダミーセル４０のドライバトランジスタ４１とメモリセル２のデータ読出用ドライバトランジスタ２５の各電流能力のみに依存するようになっている。

なお、ダミー容量５３は、例えば、拡散層容量からなる。また、ダミーディジット線５２に設けられたＣＭＯＳスイッチ回路３６におけるＰチャンネルＭＯＳトランジスタ３４のゲート端子はグランド接続され、ＮチャンネルＭＯＳトランジスタ３５のゲート端子は電源に接続されて電源電位（ＶＤＤ電位）とされている。

さらに、本実施形態の場合、上記のようにカラム数に等しい個数のダミーセル４０を備えているとともに、各ダミーセル４０が備えるアクセストランジスタ４２と各メモリセル２が備えるデータ読出用アクセストランジスタ２６は全て、それらのゲート幅及びゲート長が相互に略等しい値に設定されている。これにより、ダミーワード線５１と読出用ワード線９の波形立上がりタイミング及び波形なまりを相互に略等しいものとして、メモリセル２がメモリセルデータを読出用ディジット線１０に出力するタイミングとダミーセル４０がリファレンス電位をダミーディジット線５２に出力するタイミングとを略等しくすることができるようになっている。

次に、図２乃至図４を参照して動作を説明する。

図２は、データ読出時におけるディジット電位Ｄ及びリファレンス電位ＲＤＤの波形変化（経時変化）を示す図であり、最初に選択したリファレンスレベルが中間レベルとなっている場合の波形変化を示す。

本実施形態の場合、ダミーセル４０を例えば５個備えているため、リファレンス電位は、相互に異なる５種類に設定されている。このため、リファレンス電位ＲＤＤの波形は、図２に示すように、ＲＤＤ１、ＲＤＤ２、ＲＤＤ３、ＲＤＤ４、ＲＤＤ５の５つとなる。

また、例えば、これらのうち中間の値となるＲＤＤ３が、最初に選択されるリファレンスレベルであるとする。図２に波形変化を示す例の場合におけるＲＤＤ３は、ディジット電位Ｄのハイレベルとロウレベルの中間レベルに略等しいものとする。

スタンバイ時（プリチャージ期間）にプリチャージレベル（ＶＤＤ電位）にプリチャージされた読出用ディジット線１０を介してのデータ読出動作は、読出用ワード線９の立ち上がりに同期して開始される。

ここで、相補レベル比較式センスアンプ６０では、リファレンス電位ＲＤＤとディジット電位Ｄとを比較し、ディジット電位Ｄが高電位であれば該ディジット電位Ｄをハイレベルとしてデータ出力端子６０１より出力する一方で、低電位であれば該ディジット電位Ｄをロウレベルとして出力する。

このとき、リファレンス電位ＲＤＤとディジット電位Ｄとの差電位Ｓが一定以上となったタイミングでメモリセルデータ（ディジット電位Ｄがハイレベルかロウレベルかの何れか）が出力される。

従って、図２に示すようにリファレンス電位が中間レベルとなっている場合には、メモリセルデータがハイレベルの場合であってもロウレベルの場合であっても、差電位Ｓが一定以上となるまでの経過時間は互いに同等となるため、メモリセルデータの出力タイミングも互いに同等となる。よって、シミュレーション通りに所望のアクセスタイムで動作させることができる。

しかしながら、例えば、図３に示すように最初に選択したリファレンス電位（ＲＤＤ３）が中間レベルよりも高い場合、或いは、図４に示すように最初に選択したリファレンス電位（ＲＤＤ３）が中間レベルよりも低い場合、このままでは所望のアクセスタイムで動作させることができない。このような場合、リファレンス電位発生用のダミーセル４０を別のダミーセル４０に切り替える（別のダミーセル４０を選択する）ことにより、所望のアクセスタイム（或いはそれに近いアクセスタイム）で動作させることが可能となる。

すなわち、ＲＤＤ３よりも中間レベルに近いリファレンス電位を発生するダミーセル４０をリファレンス電位発生用に選択するといった補正を行うことにより、所望のアクセスタイムで動作させることが可能となる。

このように、チップ出来上がりにおけるリファレンス電位が設計時の目標からずれた場合にも、複数のダミーセル４０のうちの１つを選択することによるリファレンスレベルの補正が可能となり、このような補正を行うことができない場合と比べてアクセスタイムを高速化することができる。なお、この補正において、好ましくは、中間レベルに最も近いリファレンス電位を発生するダミーセル４０（例えば、図３の場合にはＲＤＤ５を発生するダミーセル４０、図４の場合にはＲＤＤ１を発生するダミーセル４０）を選択する。

このようなリファレンス電位発生用のダミーセル４０の選択を、具体的には、例えば、半導体メモリ１の試作品出来上がり後に行うことにより、アクセスタイムの良好な半導体メモリ１を好適に生産することができる。

なお、何れか１つのダミーセル４０の選択は、半導体メモリ１の外部の入力手段（図示略）によりリファレンス電位の発生指令信号を何れか１つのダミーセル４０に対して選択的に入力することによって行うこととしてもよいし、ヒューズカットにより行うようにしてもよい。ヒューズカットにより行う場合には、各信号線（発生指令信号の伝達経路）４３には、それぞれヒューズ（図示略）を備えるものとする。そして、最終的にリファレンス電位発生用に選択されなかったダミーセル４０と対応する各信号線４３に設けられたヒューズに対してヒューズカットを施すことにより、これら選択されなかったダミーセル４０への発生指令信号の入力を不能化すると良い。

以上のような第１の実施形態によれば、リファレンス電位の発生手段として、相互に電流能力が異なる複数個のダミーセル４０を備えることにより、相互に異なる複数種類のリファレンス電位（例えば、ＲＤＤ１〜ＲＤＤ５）を発生可能に構成されているので、このうちメモリセルデータのハイレベルとロウレベルの中間レベルとなるような適当なリファレンス電位を選択的に用いることにより、データ出力時間すなわちアクセスタイムを高速化することができる。

また、各ダミーセル４０は、共通のダミーワード線５１を介した駆動信号に基づきリファレンス電位を発生する（各ダミーセル４０を１つのダミーワード線５１で駆動させる構成とする）とともに、ダミーセル４０をカラム数ｍだけ備えるので、ダミーセル４０の列を複数配置する必要が無い。このため、半導体メモリ１の面積増加を伴わずに目標のリファレンス電位を得ることができる。すなわち、半導体メモリ１の面積は、本実施形態のようにカラム数分のダミーセル４０を備える場合（図５）にも、１つのみのダミーセル４０を備える場合（図６）と比べて増加したりはしない。

ここで、図８に、従来構成の半導体メモリ１００におけるメモリセル１０１及びダミーセル１１０のレイアウトイメージを示す。また、図９には、参考のために、半導体メモリ１００の構成に加えて予備のダミーセル１１０の列を配置した場合の半導体メモリ２００のレイアウトイメージを示す。

従来構成の半導体メモリ１００の場合に、仮に複数種類のリファレンス電位を発生可能とさせるためには、図９に示す半導体メモリ２００のように、ダミーセル１１０を複数列配置する必要が生じてしまう。このため、リファレンス電位が１種類でダミーセル１１０の列が１列の場合（図８）と比べて半導体メモリ１００の面積増加を招いてしまい、好ましくない。

〔第２の実施形態〕
上記の第１の実施形態では、各カラム毎に相補２本ずつの書込用ディジット線７を備えるタイプの半導体メモリ１を説明したが、第２の実施形態では、書込用と読出用とでディジット線を共通としたシングルポート構成のＳＲＡＭである半導体メモリ７０（図７）について説明する。なお、半導体メモリ７０がシングルポート構成となっている点は、従来構成の半導体メモリ１００（図１０）と同様である。そこで、図７の半導体メモリ７０における各構成要素のうち、第１の実施形態に係る半導体メモリ１又は従来構成の半導体メモリ１００と同様の構成要素には、上記と同一の符号を付してその説明を省略する。

第２の実施形態に係る半導体メモリ７０におけるメモリセル２は、第１の実施形態に係る半導体メモリ１におけるメモリセル２と比べて、データ書込用アクセストランジスタ２１を備えていない点で異なり、その他の点では同様である。すなわち、半導体メモリ７０におけるメモリセル２は、従来構成の半導体メモリ１００におけるメモリセル１０１と同様である。

また、第２の実施形態に係る半導体メモリ７０におけるデータ読出動作は第１の実施形態に係る半導体メモリ１と同様であり、従って、第２の実施形態によっても第１の実施形態の場合と同様の効果が得られる。

なお、上記の各実施形態においては、本発明に係る半導体メモリの適例としてのＳＲＡＭについてのみ説明したが、本発明はこれに限らずその他のシングルエンドディジット構成の半導体メモリにも同様に適用することができる。

また、上記においては、各ダミーセル４０が備えるドライバトランジスタ４１の段数を相互に異ならせることにより、各ドライバトランジスタ４１の電流能力が相互に異なるようにした構成を説明したが、この例に限らず、ドライバトランジスタ４１のゲート長及びゲート幅の一方又は双方を相互に異ならせることにより各ドライバトランジスタ４１の電流能力が相互に異なるようにしても良い。

さらに、上記においては、ダミーディジット線５２にダミー容量５３を設けることにより、各メモリセル２の出力側の容量と各ダミーセル４０の出力側の容量とを相互に略等しい値に設定した例を説明したが、ダミーディジット線５２或いは読出用ディジット線１０の配線幅を調節することにより、これら両配線１０，５２の抵抗値を略等しい値に設定しても良い。

本発明の第１の実施形態に係る半導体メモリを示す回路図である。 複数種類のリファレンス電位と、データ読み出し時におけるそれらの電位変化を示す図である。 最初に選択したリファレンス電位が中間レベルよりも高い場合における調整作業を説明するための図である。 最初に選択したリファレンス電位が中間レベルよりも低い場合における調整作業を説明するための図である。 本発明の実施形態に係る半導体メモリにおけるメモリセル及びダミーセルのレイアウトイメージを示す図である。 図５に対する比較用の図である。 本発明の第２の実施形態に係る半導体メモリを示す回路図である。 従来の半導体メモリにおけるメモリセル及びダミーセルのレイアウトイメージを示す図である。 従来の半導体メモリに予備のダミーセルの列を付加すると仮定した場合のレイアウトイメージを示す図である。 従来の半導体メモリを示す回路図である。 リファレンスレベルが中間レベルとなっている場合におけるデータ読み出し時の電位変化を示す図である。 リファレンスレベルが中間レベルよりも高い場合におけるデータ読み出し時の電位変化を示す図である。 リファレンスレベルが中間レベルよりも低い場合におけるデータ読み出し時の電位変化を示す図である。

符号の説明

１ 第１の実施形態に係る半導体メモリ
２ メモリセル
２６ データ読出用アクセストランジスタ（アクセストランジスタ）
１０ 読出用ディジット線（一のディジット線）
４０ ダミーセル
４１ ドライバトランジスタ
４２ アクセストランジスタ
４３ 信号線（発生指令信号の入力経路）
５２ ダミーディジット線
５１ ダミーワード線
５３ ダミー容量（ダミーセルの出力端子に接続された容量、拡散層容量）
６０ 相補レベル比較式センスアンプ
７０ 第１の実施形態に係る半導体メモリ
１０５ ディジット線（一のディジット線）
１１２ 相補レベル比較式センスアンプ・データ書込バッファ兼用回路（相補レベル比較式センスアンプ）

Claims (13)

1. 複数のディジット線と複数のワード線の交点に配置された複数のメモリセルと、選択されたディジット線の電位と複数のダミーセルが接続されたダミーディジット線のリファレンス電位とを比較するセンスアンプとを備えた半導体メモリにおいて、
   前記複数のダミーセルは、相互に電流能力が異なり、前記複数のディジット線の終端に前記ワード線方向に配置され、前記ダミーディジット線と共通に接続されて、共通のダミーワード線を介した駆動信号に基づき前記リファレンス電位を発生することを特徴とする半導体メモリ。
2. 各ダミーセルが備えるドライバトランジスタの電流能力を相互に異ならせることにより、各ダミーセルの電流能力が相互に異なる構成としたことを特徴とする請求項１に記載の半導体メモリ。
3. 各ダミーセルが備えるドライバトランジスタは、それらのゲート長、ゲート幅及び段数のうち少なくとも何れか１つのパラメータが相互に異なるものとすることにより、相互に電流能力が異なる構成とされていることを特徴とする請求項２に記載の半導体メモリ。
4. カラム数に等しい個数の前記ダミーセルを備えているとともに、
   各メモリセル及び各ダミーセルが備えるアクセストランジスタは全て、それらのゲート幅及びゲート長が相互に略等しい値に設定されていることを特徴とする請求項１に記載の半導体メモリ。
5. 各ダミーセルの出力端子に接続された容量が、各メモリセルの出力端子に接続された容量と略等しい値に設定されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体メモリ。
6. 各ダミーセルの出力端子には、拡散層容量が接続されていることを特徴とする請求項５に記載の半導体メモリ。
7. リファレンス電位の発生指令信号を各ダミーセルに別個に入力可能に構成されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体メモリ。
8. 各ダミーセルへの前記発生指令信号の入力経路はそれぞれ、
   対応するダミーセルがリファレンス電位発生用として選択されなかった場合に、当該ダミーセルへの前記発生指令信号の入力をヒューズカットにより不能化するためのヒューズを備えることを特徴とする請求項７に記載の半導体メモリ。
9. 請求項１乃至８のいずれか一項に記載の半導体メモリにおいてリファレンス電位を発生させる方法であって、
   前記半導体メモリが備えるダミーセルのうちリファレンス電位発生用に選択した一のダミーセルによりリファレンス電位を発生することを特徴とするリファレンス電位発生方法。
10. 前記ディジット電位のハイレベルとロウレベルとの中間レベルに最も近いリファレンス電位を発生するダミーセルをリファレンス電位発生用に選択することを特徴とする請求項９に記載のリファレンス電位発生方法。
11. リファレンス電位の発生指令信号を各ダミーセルのうち前記一のダミーセルに対して選択的に入力することを特徴とする請求項９又は１０に記載のリファレンス電位発生方法。
12. リファレンス電位発生用として選択されなかったダミーセルに対してはヒューズカットにより前記発生指令信号を入力不能とさせることを特徴とする請求項１１に記載のリファレンス電位発生方法。
13. 前記発生指令信号を前記半導体メモリの外部の入力手段により前記一のダミーセルに対して選択的に入力することを特徴とする請求項１１に記載のリファレンス電位発生方法。

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