JP4012144B2

JP4012144B2 - 半導体記憶装置

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Publication number: JP4012144B2
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Inventors: 泰彦本多
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Filing date: 2003-12-25
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Description

本発明は、半導体記憶装置に係り、特に半導体メモリにおけるデータ線アレイおよびデータ線充電回路に関するもので、例えばNOR 型フラッシュメモリに適用される。

電気的にデータの書替え可能な不揮発性半導体記憶装置のうち、多数のメモリセルのデータを電気的に消去が可能なフラッシュメモリは、消去／書き込み動作により、メモリセルトランジスタの浮遊ゲートの電荷量を変えることでその閾値電圧を変え、データを記憶する。例えば、浮遊ゲートの電子を放出して閾値電圧を負にすることで“０”データを記憶させ、浮遊ゲートに電子を注入して閾値電圧を正にすることで“１”データを記憶させる。電子の放出／注入は、例えば浮遊ゲートと半導体基板間でトンネル酸化膜を介して行われる。

図９は、従来のNOR 型フラッシュメモリにおけるセルアレイ、データ線アレイ、カラムセレクタ、センスアンプアレイの一部を取り出して一例を示す回路図である。

サブセルアレイ（セルアレイが複数に分割された領域）は、消去の最小単位毎に物理的に分割されたＰ型ウェル領域上に形成されており、そのメモリ空間には例えば128K個のメモリセル（セルトランジスタ）MCが行列状に配置されている。

同一行のセルトランジスタMCのドレインは、対応して異なるビット線BL（例えば128 本）に接続されており、同一列のセルトランジスタMCのドレインは、同一のビット線BLに接続されている。この場合、列方向で隣り合う二行のセルトランジスタMCの各ソースは、同一のソース線SLに共通に接続されている。

各行のワード線WL（例えば1024本）は、対応する同一行のメモリセルMCの各ゲートに共通に接続されており、１本のワード線に繋がる128 個のメモリセルMCに対して同時にデータの書き込みと読み出しが行われる。

ビット線BLの各一端は、カラム選択スイッチCSおよびデータ線DLを介してセンスアンプS/A に接続されている。複数本のデータ線DLが配列されてデータ線アレイDLA を形成しており、各データ線DLの一端と電源(VDD) ノードとの間には負荷回路（充電回路）RLが接続されている。カラム選択スイッチCSは、NMOSFET からなり、そのゲートにカラムデコーダからカラムデコード信号CDが与えられて選択される。

さらに、データ線アレイDLA 相互間の干渉を軽減するために、図１０に示すように、隣り合うデータ線アレイ相互間にダミーデータ線DDL が配置される場合には、通常、ダミーデータ線DDL は接地されている。図１０中、VSS は接地電位、Cside はデータ線アレイ内の隣り合うデータ線DL相互間のカップリング容量、Cside'はデータ線アレイの最外側のデータ線DLとダミーデータ線DDL との間に存在するカップリング容量、Cdown は各データ線DLの対接地間容量である。

しかし、このような構成により、データ線アレイの最外側のデータ線DLとダミーデータ線DDL との間に存在するカップリング容量Cside'とデータ線アレイ内の隣り合うデータ線DL相互間に存在するカップリング容量Cside とは異なり、両者には容量差が存在する。即ち、データ読み出し時にデータ線アレイの最外側のデータ線DLが選択された時、それに隣り合うダミーデータ線DDL がVSS であるので、選択されたデータ線DLに対応して接続されるセンスアンプS/A からデータ線側をみたカップリング容量が大きくなる。また、データ線アレイにおける各データ線DLの幅、厚みが異なっていると、隣り合うデータ線DLの組み合わせに応じてカップリング容量Cside が異なり、容量差が存在するようになる。

このようにカップリング容量Cside に容量差が存在すると、選択されたデータ線DL毎に充電特性が異なり、データ線DLの電位上昇速度が異なるので、データ読み出し時にデータ線DLの電位が平衡状態近くに上昇するまで待ってからデータ判定を行っていた。

一方、読み出し対象となるメモリセルからデータを読み出す時には、当該メモリセルに対応するデータ線DLおよびリファレンスデータ線（図示せず）がそれぞれ選択されるが、特に高速読み出しを図るために、選択されたデータ線およびリファレンスデータ線がそれぞれ充電されている途中でそれぞれの電位をセンスアンプS/A で比較してデータを検知する方式を採用したいという要望がある。この場合に、前述したようにデータ線毎に充電特性が異なると、カップリング容量Cside が大きいデータ線（充電速度が遅いデータ線）の電位上昇に合わせて読み出しタイミングを遅らせる必要が生じるので、高速読み出しに支障が生じる。

上記したように従来のNOR 型フラッシュメモリは、データ読み出し時にデータ線アレイの外側のデータ線を選択した場合と内側のデータ線を選択した場合とでデータ線に対する充電速度が異なり、データ読み出し速度が遅くなるという問題があった。また、データ線アレイにおける各データ線の幅、厚みが揃っていない場合には、データ線アレイの隣り合うデータ線の組み合わせに応じてカップリング容量が異なり、容量差が存在するようになり、データ読み出し速度が遅くなるという問題があった。また、データ読み出し時に選択されたデータ線のデータを高速に読み出すために適切なリファレンスデータ線に関する検討が十分にはなされていなかった。

なお、特許文献１に記載の半導体集積回路は、メモリセルと、複数のデータ線と、センスアンプと、ダミーデータ線とを備えている。データ線は互いに隣接して配線され、メモリセルから読み出されるデータを伝達する。ダミーデータ線は、データバス線の外側に沿って配線されており、メモリセルに記憶されたデータの読み出し動作時に、データ線の電圧と同様の電圧変化をする。このため、読み出し動作時に、データ線とダミーデータ線との間に形成される寄生容量への電荷の蓄積量は、最小限になり、複数のデータ線の立ち上がり時間のばらつきが小さくなり、読み出し時間（アクセス時間）が高速になる点が開示されている。しかし、データ線とリファレンスデータ線との関係に関する記載はない。
特開平２００１−２５６７８９号公報

本発明は上記の問題点を解決すべくなされたもので、データ読み出し毎に選択されたデータ線およびリファレンスデータ線に対する充電速度等価性を実現することができ、それぞれ充電途中で電位を比較することによって読み出し速度を高速化し得る半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数のメモリセルおよびリファレンス電位生成用の複数のリファレンスセルを含むメモリセルアレイと、前記メモリセルアレイの複数のカラムにそれぞれ対応して接続され、第１のデコード信号に応じて任意のカラムを選択する複数のカラム選択トランジスタと、前記メモリセルアレイの複数のカラムにそれぞれ対応して前記カラム選択トランジスタを介して接続された複数本のデータ線が一定間隔を有するように配列されたデータ線アレイと、前記データ線アレイと同じ配線層において前記データ線アレイの両端のデータ線の外側で前記各データ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各データ線と等しい長さおよび太さを有する第１のダミーデータ線と、データ読み出し時に、前記メモリセルアレイの読み出し対象となるメモリセルに対応して選択されたデータ線を充電するデータ線充電回路と、前記メモリセルアレイの複数のリファレンス用カラムにそれぞれ対応して接続され、第２のデコード信号に応じて任意のリファレンス用カラムを選択する複数のリファレンス用カラム選択トランジスタと、前記複数のリファレンス用カラムにそれぞれ対応して前記リファレンス用カラム選択トランジスタを介して接続され、前記データ線アレイと同じ配線層において前記各データ線と等しい長さおよび太さを有する複数のリファレンスデータ線が一定間隔を有するように配列されたリファレンスデータ線アレイと、前記リファレンスデータ線アレイと同じ配線層において前記リファレンスデータ線アレイの両端のリファレンスデータ線の外側で前記各リファレンスデータ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各リファレンスデータ線と等しい長さおよび太さを有する第２のダミーデータ線と、前記データ読み出し時に、前記メモリセルアレイの読み出し対象となるリファレンスセルに対応して選択されたリファレンスデータ線を充電するリファレンスデータ線充電回路と、前記データ読み出し時に、選択されたデータ線が属するデータ線アレイの外側に配置されている第１のダミーデータ線および選択されたリファレンスデータ線が属するリファレンスデータ線アレイの外側に配置されている第２のダミーデータ線を充電するダミーデータ線充電回路と、前記選択されたデータ線およびリファレンスデータ線がそれぞれ充電されている途中でそれぞれの電位を比較することによって、前記読み出し対象となるメモリセルの記憶データを検知するセンスアンプとを具備することを特徴とする。

本発明の半導体記憶装置によれば、データ読み出し毎に選択されたデータ線およびリファレンスデータ線に対する充電速度等価性を実現することができ、それぞれの充電途中で電位を比較することによって読み出し速度を高速化することができる。

＜第１の実施形態＞
図１は、本発明の不揮発性半導体記憶装置の一例に係るNOR 型フラッシュメモリのチップ内部の構成を示すブロック図である。

図１において、メモリセルアレイ１１内には、複数のメモリセル（フラッシュセル）MCがマトリクス状に配列され、複数のビット線BL及びワード線WLが形成されている。ここでは、代表的に１個のメモリセルと、１本のビット線BLと、１本のワード線WLのみ図示している。

各セルトランジスタMCは、フローティングゲート、コントロールゲート、ソース及びドレインを有し、データのプログラム（書き込み）はフローティングゲートに電子を注入することでコントロールゲートからみた閾値が変化することによって行われ、データ消去はフローティングゲートから電子を引き抜くことで行われるものである。

アドレスバッファ１２は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ１２で発生される内部アドレス信号は、ロウデコーダ（ワード線選択駆動回路）１３、カラムデコーダ１４及びソースデコーダ１５にそれぞれ供給される。

入出力コントロール回路１６は、外部から入力されるチップイネーブル信号/CE 、ライトイネーブル信号/WE 及びアウトプットイネーブル信号/OE を受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号/CE に基づく制御信号は前記アドレスバッファ１２に供給され、アドレスバッファ１２ではこの制御信号に基づいて内部アドレス信号の発生動作が制御される。アウトプットイネーブル信号/OE に基づく制御信号は後述するI/O バッファに供給され、I/O バッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号/WE に基づく制御信号は後述する書き込み回路１８に供給され、この制御信号に基づいて書き込み回路１８はデータ書き込み動作が可能にされる。

前記ロウデコーダ１３は、内部アドレス信号（内部ロウアドレス信号）に基づいてメモリセルアレイ１１内のワード線WLを選択する。カラムセレクタ１７は、カラムデコーダ１４からのデコード出力に基づいてメモリセルアレイ１１内のビット線BLを選択する。

前記ソースデコーダ１５は、内部アドレス信号に基づいて、メモリセルアレイ１１内のソース線を選択し、この選択したソース線に所定の電圧を供給する。

書き込み回路１８は、データの書き込み時に、メモリセルアレイ１１内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。

S/A （センスアンプ）１９は、データの読み出し時及びリークチェック時に動作し、データの読み出し時にメモリセルアレイ１１内の選択されたメモリセルからの読み出しデータを検知・増幅するものであり、多数のS/A が配列されてセンスアンプアレイを形成している。

I/O バッファ２０は、データの書き込み時には外部から供給されるデータを上記書き込み回路１８に供給し、データの読み出し時にはS/A １９でセンスされるデータを外部に出力する。また、このI/O バッファ２０には各動作モード、即ち、データの書き込み／消去／読み出しの動作モードを設定するためのコマンドデータも供給される。

コマンド／ユーザインターフェース回路２１は、入出力コントロール回路１６から出力する制御信号を受け、ライトイネーブル信号/WE が活性化されるタイミング時にI/O バッファ２０から入力されるコマンドデータを受ける。

内部コントロール回路２２には、コマンド／ユーザインターフェース回路２１を経由して供給されるコマンドデータに応じた内部制御信号を発生する。内部電源／昇圧回路２３は、内部制御信号により制御され、外部から入力する電源電圧から内部電源電圧として正極性や負極性の高電圧を発生し、同一チップ内の各回路に分配する。

図２は、図１中のメモリセルアレイ、カラムセレクタ、データ線アレイ、センスアンプアレイの一部を取り出して示している。

図２において、メモリセルアレイにおける同一列（カラム）の複数のセルトランジスタMCの各ドレインがビット線BLに共通に接続され、同一行（ロウ）の複数のセルトランジスタMCの各コントロールゲートをワード線に共通に接続され、各セルトランジスタMCのソースはブロック単位で共通のソース線ＳＬに接続されている。

複数のビット線BLに対応して図１中のカラムセレクタ１７内に複数のカラム選択用のMOS トランジスタCSが設けられており、この複数のカラム選択用のMOS トランジスタCSに対応して複数のデータ線DLおよび１つのセンスアンプS/A １９が設けられている。カラム選択用のMOS トランジスタCSが第１のデコード信号CDにより選択駆動されることによって選択されたビット線BLは、対応するデータ線DLを介して対応するS/A １９に接続される。複数ビットのデータが同時に処理される場合には、複数のセルブロックから複数ビット分に対応するビット線BLが同時に選択され、これらの選択された各ビット線はそれぞれ対応するデータ線DLを介して対応するS/A １９に接続される。

そして、前記データ線DLは複数（例えば128 本）が並行するように同じ配線層に配列されてデータ線アレイDLA を形成しており、各データ線DLは同じ構成を有し、一定間隔を有するように配列されている。さらに、データ線アレイと同じ配線層において、データ線アレイの両外側には、各データ線と同じ間隔をあけて両端のデータ線DLにそれぞれ隣り合うように第１のダミーデータ線DDL が配置されており、この第１のダミーデータ線DDL は各データ線DLと同じ構成を有する。

図３は、図２中のデータ線アレイDLA および第１のダミーデータ線DDL の一部を取り出してその一例を示す斜視図である。

各データ線DLおよび第１のダミーデータ線DDL は、同じ配線層に形成され、同じ長さ、太さ（幅・厚み）を有し、一定間隔を有するように配列されているので、データ線アレイ内の隣り合うデータ線DL相互間、外側のデータ線DLと隣り合う第１のダミーデータ線DDLの相互間の各カップリング容量Cside はそれぞれ等しく、各データ線DLおよび第１のダミーデータ線DDL の対接地間容量Cdown はそれぞれ等しい。

各データ線DLには、それぞれの一端と電源（ＶDD）ノードとの間に、データ読み出し時に選択されたデータ線DLを充電するためのデータ線充電回路２４が接続されている。同様に、第１のダミーデータ線DDL にの一端とＶDDノードとの間に、データ読み出し時に第１のダミーデータ線DDL を充電するためのデータ線充電回路２４ｂが接続されている。

図４は、図２中のデータ線充電回路２４，２４ｂの一例を示す回路図である。

これらのデータ線充電回路は、第３のデコード信号ENB により選択駆動されるPMOSトランジスタTE、データ線負荷用のPMOSトランジスタTL、ゲートにバイアス電圧BIASが与えられるデータ線電位クランプ用のNMOSトランジスタTBからなり、同じ構成および特性を有する。

上記構成により、データ読み出し時に選択されたデータ線DLおよび第１のダミーデータ線DDL は、同じ速度で充電される。したがって、データ線アレイDLA の最外側のデータ線DLと隣り合うダミーデータ線DDL の相互間のカップリング容量は、データ線アレイDLA 内で隣り合うデータ線DL相互間のカップリング容量とほぼ等しくなり、充電時に隣り合う線間で電位差が生じる特異なデータ線DLは存在しなくなる。

図２中の各S/A １９は、例えば差動アンプからなり、その一対のセンスノードN1，N2には、メモリセル側のカラム選択用のMOS トランジスタCSによって選択されたデータ線DLの電位と、リファレンス電位生成側のリファレンスカラム選択用のMOS トランジスタRCS によって選択されたリファレンスデータ線RDL の電位が入力する。

リファレンス電位生成側は、読み出し対象のメモリセル側に準じて構成され、複数のリファレンスセル用トランジスタ、複数のリファレンスビット線、複数のリファレンスカラム選択用のMOS トランジスタ、リファレンスデータ線アレイRDLAを形成する複数のリファレンスデータ線、リファレンスデータ線充電回路、第２のダミーデータ線、第２のダミーデータ線充電回路が設けられている。

ここでは、それぞれ代表的に１つづつ、リファレンスセル用トランジスタRMC 、リファレンスビット線RBL 、第２のデコード信号RCD により選択駆動されるリファレンスカラム選択用のMOS トランジスタRCS 、リファレンスデータ線アレイ内のリファレンスデータ線RDL 、第２のダミーデータ線RDDL、リファレンスデータ線充電回路２４ａおよび第２のダミーデータ線充電回路２４ｃを示している。

この場合、リファレンスデータ線アレイRDLAは、データ線アレイDLA と同じ配線層に形成されている。第２のダミーデータ線RDDLは、リファレンスデータ線アレイRDLAと同じ配線層において同じ構成（長さ、太さなど）、一定間隔を有するように配列されており、リファレンスデータ線アレイRDLAの両外側に各リファレンスデータ線RDL と同じ間隔をあけて両外側のリファレンスデータ線RDL にそれぞれ隣り合うように配置されている。

なお、リファレンスセル用トランジスタRMC は、ドレインがリファレンスビット線RBLに接続され、コントロールゲートが読み出し電位Ｖref のノードに接続され、ソースがリファレンスソース線RSL に接続されている。また、リファレンスデータ線充電回路２４ａおよび第２のダミーデータ線充電回路２４ｃは、それぞれ図４中に示したデータ線充電回路と同様に構成されており、リファレンスデータ線RDL あるいは第２のダミーデータ線RDDLの一端とＶDDノードとの間に接続されている。これにより、データ読み出し時に選択されたリファレンスデータ線RDL とともに第２のダミーデータ線RDDLをそれぞれ充電する。

ここで、リファレンスデータ線充電回路２４ａおよび第２のダミーデータ線充電回路２４ｃに同じ特性を持たせておくことにより、データ読み出し時に選択されたリファレンスデータ線RDL と第２のダミーデータ線RDDLは同じ速度で充電される。したがって、リファレンスデータ線アレイRDLAの最外側のリファレンスデータ線RDL と隣り合う第２のダミーデータ線RDDLの相互間のカップリング容量は、リファレンスデータ線アレイRDLA内で隣り合うリファレンスデータ線RDL 相互間のカップリング容量とほぼ等しくなり、充電時に隣り合う線間で電位差が生じる特異なリファレンスデータ線は存在しなくなる。

なお、リファレンスデータ線アレイRDLAは、専用のものが設けられる場合に限らず、非選択部のデータ線DLA をリファレンスセルに接続して使用する場合もある。

次に、図１のNOR 型フラッシュメモリにおけるデータ読み出し動作を説明する。データ読み出し時には、外部から入力するアドレス信号のデコード出力によって複数のワード線WLのうちの一つが選択的に駆動され、カラム選択トランジスタおよびリファレンス用カラム選択トランジスタが選択的に駆動され、セルトランジスタMCおよびリファレンスセルRMC が選択される。

いま、選択されたセルトランジスタMCの記憶データが“０”（書き込み状態、閾値電圧が高い状態）の場合には、それに接続されているビット線BLからはリーク電流の許容値以下の電流しか流れない。これに対して、上記セルトランジスタMCの記憶データが“１”（消去状態もしくは当初から書き込みが行われておらず、閾値電圧が低い状態）の場合には、そのセルトランジスタMCがオンし、セル電流が流れる。したがって、選択状態のセルトランジスタMCの記憶データ“０”、“１”に応じて異なる電位がS/A １９の第１のセンスノードN1に入力する。

これに対して、リファレンス電位生成側では、選択されたリファレンスセルRMC の電流に基づいてリファレンスデータ線RDL が充電され、所定のリファレンス電位がS/A １９の第２のセンスノードN2に入力する。

図５は、図１のNOR 型フラッシュメモリのデータ読み出し動作において選択されたセルトランジスタの記憶データに応じた電流および選択されたリファレンスセルの電流によりセンスアンプの２つのセンスノードの電位が上昇する様子（電位波形）の一例を示す特性図である。

センスノードN1に連なるデータ線DLとセンスノードN2に連なるリファレンスデータ線RDL は、同じ配線層で同じ構成を有するように形成されており、それぞれ対応して同じ特性を有する充電回路２４、２４ａにより充電されるので、データ線DLとリファレンスデータ線RDL の充電途中での充電速度は等価性を有する。

S/A １９は、２つのセンスノードN1,N2 の電位を比較することにより判定データとして"H" または"L" レベルを出力する。この際、データ読み出し時に、選択されたカラム選択トランジスタCSおよびリファレンス用カラム選択トランジスタRCS は同じタイミングで駆動され、これらに対応するデータ線DLおよびリファレンスデータ線RDL はそれぞれ対応する充電回路２４，２４ａにより同じ速度で充電される。したがって、データ線DLおよびリファレンスデータ線RDL に対する充電途中で両者の電位を比較してデータを検知・増幅する方式を採用する場合に、読み出し動作を高速化することが可能になる。

この場合、第１のダミーデータ線DDL および第２のダミーデータ線RDDLは、それぞれ対応する充電回路２４ｂ，２４ｃのデータ線選択用トランジスタTEが前記充電回路２４，２４ａのデータ線選択用トランジスタTEと同じタイミングで駆動されることにより、データ線DLおよびリファレンスデータ線RDL と同じ速度で充電される。

前記したようにデータ線アレイDLA 内の容量結合等の影響を避けることで、隣り合うデータ線DLの影響がデータ線アレイ内DLA のどこでも等しくなると、データ線アレイDLA 内のデータ線DLの間隔を最小間隔にすることが可能になり、データ線アレイDLA 領域を縮小することが可能になる。データ線アレイDLA の領域が大きいNOR 型フラッシュメモリにおいてデータ線アレイDLA 領域の縮小効果は顕著であり、チップサイズを縮小することができる。

なお、データ読み出し時に、選択されるデータ線、リファレンスデータ線、ダミーデータ線の各電位の初期値を、例えば放電用トランジスタによって接地電位に揃えることにより、それぞれに対する充電特性が揃うので、読み出し特性が向上する。

＜第２の実施形態＞
第２の実施形態のNOR 型フラッシュメモリでは、第１の実施形態に示したNOR 型フラッシュメモリが複数のメモリバンクを有し、あるメモリバンクに対する読み出し動作中に別のメモリバンクに対する消去／書き込み動作を行うようにアクセスが可能なRWW(Read While Write) 方式が適用されている。また、読み出しバンク用のリファレンスセル電流と書き込み・消去バンク用のリファレンスセル電流とのばらつきを抑制するために、カレントミラー回路を用いて特定のリファレンスセル電流から読み出しバンク用のリファレンスセル電流と書き込み・消去バンク用のリファレンスセル電流を生成するIREF方式が適用されている。この場合、第２の実施形態では、リファレンスセル電流を生成するためのミラートランジスタ群を、選択されたメモリセルをセンスアンプから見た接続位置とほぼ等距離の位置に配置することによって、選択されたデータ線およびリファレンスデータ線に対する充電速度等価性を等しく設定するように実現している。

図６は、第２の実施形態に係るRWW 方式を適用したNOR 型フラッシュメモリのチップ内部の構成を示すブロック図である。

このNOR 型フラッシュメモリは、メモリセルアレイが例えば２つのセルアレイ50に分割されており、各セルアレイ50は複数のメモリバンク51に区分されており、各セルアレイ50はカラムセレクタ52およびデータ線アレイ53を介してS/A アレイ54に接続されている。ここでは、リファレンスデータ線アレイ、データ線充電回路などの図示を省略している。

そして、２つのセルアレイ50の相互間の領域に、複数のメモリバンク51で共通に基準として用いられるリファレンスセルのセル電流を各メモリバンクにコピーするための電流コピー回路55が設けられている。

そして、電流コピー回路55によりコピーされたリファレンスセル電流を各メモリバンク51の各リファレンスビット線に流すためのミラートランジスタ群57が、例えば各メモリバンク51にそれぞれ対応するカラムセレクタ52の手前側（メモリセル側）の領域に配設されている。この場合、センスアンプ（あるいはデータ線充電回路）から見たミラートランジスタ群57の接続位置までの配線距離を、各メモリバンク51のメモリセル群（図示せず）の接続位置までの配線距離とほぼ等しくすることによって、選択されたデータ線とリファレンスデータ線に対する充電途中における充電速度等価性を実現している。

図７は、図６中の電流コピー回路55と、各メモリバンク51毎に各リファレンスデータ線にリファレンスセル電流をコピーするためのミラートランジスタ群57の一部について、一具体例を示している。

電流コピー回路55は、リファレンスセルRMC のセル電流をリファレンス選択用のNMOSトランジスタTN1 を介してPMOSカレントミラー回路CMに入力し、このPMOSカレントミラー回路CMはドレイン・ゲート相互が接続されたNMOSトランジスタTN2 にセル電流と等しい電流を流し、このNMOSトランジスタTN2 で生成されたバイアス電圧Vbをバイアス配線56に出力する。

そして、各メモリバンク51においては、バイアス配線56から供給されるバイアス電圧VbをNMOSミラートランジスタ群57の各ミラートランジスタTN3 のゲートに印加することにより、それぞれに対応して接続されているリファレンスビット線58および選択されたリファレンスカラム選択用トランジスタ（図示せず）を介してリファレンスデータ線（図示せず）にリファレンスセル電流を流すことができる。

この場合、各メモリバンク51に対応するS/A アレイ（図６中の54）のセンスアンプあるいはデータ線充電回路からみて、各メモリバンク51のメモリセル（本体セルトランジスタ、図示せず）までの配線距離とミラートランジスタTN3 までの配線距離がほぼ等しくなるように各ミラートランジスタ群57を配置しておくことによって、選択されたデータ線とリファレンスデータ線に対する充電途中における充電等価性を実現することができる。

なお、図７中には示していないが、選択対象となっているメモリバンクを選択してバイアス電圧Vbを供給するために、バンクデコード信号により選択的にオン状態に制御されるミラートランジスタ群選択用トランジスタを設けるようにしてもよい。

＜第３の実施形態＞
第２の実施形態のNOR 型フラッシュメモリのように、電流コピー回路55によって電流がコピーされるミラートランジスタ群57が複数配置される場合、電流コピー回路55に対する寄生容量が大きくなり、ミラートランジスタ群57にミラー電流が流れ始めてから動作が安定するまでの時間が余分にかかるので、それに応じて読み出し開始時間を遅らせないとデータ判定を正確に行うことができない。

さらに、第２の実施形態のNOR 型フラッシュメモリのように、電流コピー回路55から各メモリバンク51のミラートランジスタ群57にミラー電流コピー用のバイアス電圧Vbを供給するためのバイアス配線56を引き回すと、このバイアス配線56が隣接する他の信号線とのカップリングによってノイズを拾うので、それを防止することが望ましい。

そこで、第３の実施形態のNOR 型フラッシュメモリでは、高速読み出しを行うために、ミラートランジスタTN3 にミラー電流が流れ始めてから動作が安定するまでの時間を短縮し、さらに、バイアス配線56がノイズを拾うことを防止するように構成している。

図８は、図６中の電流コピー回路55と、各メモリバンク51毎に各リファレンスビット線にリファレンスセル電流をコピーするためのミラートランジスタ群57の一部について、他の具体例を示している。

この回路は、図７に示した回路と比べて、（１）リファレンスビット線58に対応して接続されているミラートランジスタTN3 を選択するために、第４のデコード信号CDEiにより選択駆動されるミラートランジスタ選択用トランジスタTN4 が各ミラートランジスタTN3のゲート入力側にそれぞれ対応して接続されている点と、（２）バイアス配線56の両側に沿ってシールド配線59が配置され、このシールド配線59が固定電位（例えば接地電位）に接続されている点が異なり、その他は同じであるので図７中と同一符号を付している。

このような構成によって、ミラートランジスタ群57のうちで使用するミラートランジスタTN3 のみをミラートランジスタ選択用トランジスタTN4 で選択することが可能になり、ミラートランジスタTN3 にミラー電流が流れ始めてから動作が安定するまでの時間を短縮し、高速読み出しを可能としている。

なお、ミラートランジスタ選択用トランジスタTN4 を選択駆動するための第４のデコード信号CDEiのタイミングを、メモリセル選択用のワード線（図示せず）を選択的に駆動するためのワード線駆動信号のタイミング、リファレンスカラム選択用トランジスタRCS を選択駆動するための第２のデコード信号RCD のタイミングなどと揃えることが望ましい。このようにタイミングを揃えるためには、それぞれのデコード信号生成するためのデコーダ回路のデコード動作を、アドレス入力の変化をアドレス変化検出回路（図示せず）で検出した時に発生するアドレス変化検出パルス信号（図示せず）の後縁を受けて活性化するアドレスデコーダイネーブル信号を用いることによって制御すればよい。

また、バイアス配線56の両側に沿って配置されているシールド配線59が固定電位に接続されることによって、バイアス配線56に対するノイズの影響を軽減している。

本発明の不揮発性半導体記憶装置の一例に係るNOR 型フラッシュメモリのチップ内部の構成を概略的に示すブロック図。図１中のメモリセルアレイ、カラムセレクタ、データ線アレイ、センスアンプアレイの一部を取り出して示す回路図。図２中のデータ線アレイおよび第１のダミーデータ線の一部を取り出してその一例を示す斜視図。図２中のデータ線充電回路の一例を示す回路図。図１のNOR 型フラッシュメモリのデータ読み出し動作において選択されたセルトランジスタの記憶データに応じた電流および選択されたリファレンスセルの電流によりセンスアンプの２つのセンスノードの電位が上昇する様子を示す特性図。 RWW 方式およびIREF方式を適用した第２の実施形態に係るNOR 型フラッシュメモリのチップ内部の構成を示すブロック図。第２の実施形態において、図６中の電流コピー回路と各メモリバンク毎に各リファレンスデータ線にリファレンスセル電流をコピーするためのミラートランジスタ群の一部について一具体例を示す回路図。 RWW 方式およびIREF方式を適用した第３の実施形態に係るNOR 型フラッシュメモリにおいて、図６中の電流コピー回路と各メモリバンク毎に各リファレンスデータ線にリファレンスセル電流をコピーするためのミラートランジスタ群の一部について他の具体例を示す回路図。従来のNOR 型フラッシュメモリにおけるセルアレイ、カラムセレクタ、データ線アレイ、センスアンプアレイの一部を取り出して一例を示す回路図。従来のNOR 型フラッシュメモリにおけるデータ線アレイの一部を取り出してその一例を示す斜視図。

符号の説明

MC…メモリセル、WL…ワード線、BL…ビット線、CS…カラム選択トランジスタ、DL…データ線、DLA …データ線アレイ、DDL …第１のダミーデータ線、RMC …リファレンスメモリセル、RBL …リファレンスビット線、RCS …リファレンスカラム選択トランジスタ、RDL…リファレンスデータ線、RDDL…第２のダミーデータ線、19…S/A アレイ、24…データ線充電回路、24a …リファレンスデータ線充電回路、24b,24c …ダミーデータ線充電回路。

Claims

複数のメモリセルおよびリファレンス電位生成用の複数のリファレンスセルを含むメモリセルアレイと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して接続され、第１のデコード信号に応じて任意のカラムを選択する複数のカラム選択トランジスタと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して前記カラム選択トランジスタを介して接続された複数本のデータ線が一定間隔を有するように配列されたデータ線アレイと、
前記データ線アレイと同じ配線層において前記データ線アレイの両端のデータ線の外側で前記各データ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各データ線と等しい長さおよび太さを有する第１のダミーデータ線と、
データ読み出し時に、前記メモリセルアレイの読み出し対象となるメモリセルに対応して選択されたデータ線を充電するデータ線充電回路と、
前記メモリセルアレイの複数のリファレンス用カラムにそれぞれ対応して接続され、第２のデコード信号に応じて任意のリファレンス用カラムを選択する複数のリファレンス用カラム選択トランジスタと、
前記複数のリファレンス用カラムにそれぞれ対応して前記リファレンス用カラム選択トランジスタを介して接続され、前記データ線アレイと同じ配線層において前記各データ線と等しい長さおよび太さを有する複数のリファレンスデータ線が一定間隔を有するように配列されたリファレンスデータ線アレイと、
前記リファレンスデータ線アレイと同じ配線層において前記リファレンスデータ線アレイの両端のリファレンスデータ線の外側で前記各リファレンスデータ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各リファレンスデータ線と等しい長さおよび太さを有する第２のダミーデータ線と、
前記データ読み出し時に、前記メモリセルアレイの読み出し対象となるリファレンスセルに対応して選択されたリファレンスデータ線を充電するリファレンスデータ線充電回路と、
前記データ読み出し時に、選択されたデータ線が属するデータ線アレイの外側に配置されている第１のダミーデータ線および選択されたリファレンスデータ線が属するリファレンスデータ線アレイの外側に配置されている第２のダミーデータ線を充電するダミーデータ線充電回路と、
前記選択されたデータ線およびリファレンスデータ線がそれぞれ充電されている途中でそれぞれの電位を比較することによって、前記読み出し対象となるメモリセルの記憶データを検知するセンスアンプ
とを具備することを特徴とする半導体記憶装置。
前記第１のデコード信号と第２のデコード信号は同じタイミングで供給されることを特徴とする請求項１記載の半導体記憶装置。
前記ダミーデータ線充電回路に設けられ、対応するダミーデータ線と充電電源ノードとの間に挿入接続され、第３のデコード信号により選択駆動されるデータ線選択トランジスタをさらに具備し、前記データ線選択トランジスタは前記カラム選択トランジスタおよびリファレンス用カラム選択トランジスタと同じタイミングで選択駆動されることを特徴とする請求項２記載の半導体記憶装置。
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、選択されたデータ線、リファレンスデータ線およびダミーデータ線をそれぞれ充電している途中における充電速度等価性を有し、充電途中における前記センスアンプによるデータ検知動作による高速読み出しを可能にしたことを特徴とする半導体記憶装置。
複数のメモリセルを含みかつ複数のメモリバンクを有し、あるメモリバンクに対する読み出し動作中に別のメモリバンクに対する消去／書き込み動作を行なうようにアクセスが可能なメモリセルアレイと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して接続され、第１のデコード信号に応じて任意のカラムを選択する複数のカラム選択トランジスタと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して前記カラム選択トランジスタを介して接続された複数本のデータ線が一定間隔を有するように配列されたデータ線アレイと、
前記データ線アレイと同じ配線層において前記データ線アレイの両端のデータ線の外側で前記各データ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各データ線と等しい長さおよび太さを有する第１のダミーデータ線と、
データ読み出し時に、読み出し対象となるメモリバンクの読み出し対象となるメモリセルに対応して選択されたデータ線を充電するデータ線充電回路と、
前記各メモリバンク毎に設けられ、複数のリファレンスビット線にそれぞれ対応して接続され、第２のデコード信号に応じて任意のリファレンスビット線を選択する複数のリファレンス用カラム選択トランジスタと、
前記複数のリファレンスビット線にそれぞれ対応して前記リファレンス用カラム選択トランジスタを介して接続され、前記データ線アレイと同じ配線層において前記各データ線と等しい長さおよび太さを有する複数のリファレンスデータ線が一定間隔を有するように配列されたリファレンスデータ線アレイと、
前記複数のメモリバンクで共通に基準として用いられるリファレンスセルのセル電流を各メモリバンクにコピーするための電流コピー回路と、
前記各メモリバンク毎に設けられ、前記複数のリファレンスビット線に接続され、前記複数のリファレンスビット線に前記電流コピー回路によりコピーされたリファレンスセル電流を流すための複数のミラートランジスタからなるミラートランジスタ群と、
前記データ読み出し時に、前記読み出し対象となるメモリバンクに設けられた前記ミラートランジスタ群に対応して選択されたリファレンスデータ線を充電するリファレンスデータ線充電回路と、
前記リファレンスデータ線アレイと同じ配線層において前記リファレンスデータ線アレイの両端のリファレンスデータ線の外側で前記各リファレンスデータ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各リファレンスデータ線と等しい長さおよび太さを有する第２のダミーデータ線と、
前記データ読み出し時に、選択されたデータ線が属するデータ線アレイの外側に配置されている第１のダミーデータ線および選択されたリファレンスデータ線が属するリファレンスデータ線アレイの外側に配置されている第２のダミーデータ線を充電するダミーデータ線充電回路と、
前記選択されたデータ線およびリファレンスデータ線がそれぞれ充電されている途中でそれぞれの電位を比較することによって、前記読み出し対象となるメモリセルの記憶データを検知するセンスアンプ
とを具備することを特徴とする半導体記憶装置。
前記センスアンプから見た前記ミラートランジスタの接続位置までの配線距離を前記メモリセルの接続位置までの配線距離とほぼ等しくすることによって、データ線とリファレンスデータ線に対する充電途中における充電速度等価性を実現したことを特徴とする請求項５記載の半導体記憶装置。
前記リファレンスビット線に対応して接続されている前記ミラートランジスタを選択するために設けられ、第３のデコード信号により選択駆動されミラートランジスタ選択用トランジスタをさらに具備し、選択されたメモリバンク内のミラートランジスタにミラー電流が流れ始めてから動作が安定する時間を短縮したことを特徴とする請求項５記載の半導体記憶装置。
前記電流コピー回路から前記各メモリバンクのミラートランジスタ群にミラー電流コピー用のバイアス電圧を供給するためのバイアス配線と、前記バイアス配線の両側に沿って配置され、固定電位に接続されたシールド配線とをさらに具備し、前記バイアス配線に対するノイズの影響を軽減したことを特徴とする請求項５記載の半導体記憶装置。