JP4013432B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP4013432B2 JP4013432B2 JP2000002594A JP2000002594A JP4013432B2 JP 4013432 B2 JP4013432 B2 JP 4013432B2 JP 2000002594 A JP2000002594 A JP 2000002594A JP 2000002594 A JP2000002594 A JP 2000002594A JP 4013432 B2 JP4013432 B2 JP 4013432B2
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- semiconductor package
- holes
- back conductive
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Microwave Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、高周波数帯で動作するマイクロ波、ミリ波集積回路を封止するパッケージに関するものである。
【０００２】
【従来の技術】
図６、図７、図８は従来の半導体パッケージを示す図である。図において、１は金属製の箱体、２は入出力端子、３はキャップ、４は半導体素子及び誘電体回路基板、５は抵抗体である。
【０００３】
また、図９は従来の半導体パッケージの特性を示す図である。図において、曲線ａ１，ａ２は図６のようにキャビティ内に抵抗体５を設けない場合、曲線ｂ１，ｂ２は図７のようにキャビティ側壁に抵抗体５を設けた場合、曲線ｃ１，ｃ２は図８のようにキャップ３の裏面に抵抗体５を設けた場合、の入出力端子２における反射特性及びキャビティ内空間伝播特性である。
【０００４】
次に、従来の半導体パッケージの動作及び特性について説明する。従来の半導体パッケージは、図６、図７、図８のように箱体１に形成したキャビティに半導体素子及び誘電体回路基板４を配置し、出力端子２を設けて、パッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにキャップ３で封止することにより気密構造とする。このような半導体パッケージでは、キャビティ内寸法により、遮断周波数の決まる導波管伝送モード及び共振周波数の決まる導波管共振モードが存在し、この共振周波数を有する信号がこのキャビティに蓄えられる。この信号が、半導体素子及び誘電体回路基板４に結合した場合、異常発振や破壊を招き、外部の回路等にも悪影響を与える。したがって、従来のパッケージでは、図７及び図８のように、キャビティ内に抵抗体５を設けることにより、共振を抑圧していた。
【０００５】
次に、従来の半導体パッケージの特性について補足する。従来の各半導体パッケージの入出力端子２における反射特性は、図９の曲線ａ１、曲線ｂ１及び曲線ｃ１のようになり、キャビティに抵抗体５がない場合（図６の場合、曲線ａ１）は共振周波数を有し、キャビティ抵抗体５がある場合（図７及び図８の場合、曲線ｂ１及びｃ１）は共振を抑えることが可能になる。また、従来の各半導体パッケージの空間伝播特性は図９の曲線ａ２、曲線ｂ２及び曲線ｃ２のようになり、キャビティに抵抗体５がない場合（図６の場合、曲線ａ２）は異常発振が起こり、キャビティに抵抗体５がある場合（図７及び図８の場合、曲線ｂ２及びｃ２）でも高い空間アイソレーションが確保できない（伝播特性の損失を大きくできない）ため、半導体素子及び誘電体回路基板４の利得が高い場合、または安定性が低い場合、空間アイソレーションの低い周波数帯と結合すると異常発振、破壊等が起こる可能性がある。このように、従来の半導体パッケージでは、キャビティ内に抵抗体５を設けることで共振を抑圧していたが、高い空間アイソレーションを確保できないため、高利得の半導体回路等を実装した場合、異常発振、破壊等が起こる可能性があり、問題となっていた。
【０００６】
【発明が解決しようとする課題】
上記のように、従来の半導体パッケージでは、キャビティ内に抵抗体を設けることで共振を抑圧していたが、高い空間アイソレーションを確保できないため、高利得の半導体回路等を実装した場合、異常発振、破壊等が起こる可能性があり、課題となっていた。
【０００７】
この発明はかかる課題を解決するためになされたものであり、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能な半導体パッケージを提供するものである。
【０００８】
【課題を解決するための手段】
第１の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【０００９】
また、第２の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【００１０】
第３の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向及びキャビティの周囲方向の２方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【００１１】
また、第４の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した長さの異なる複数のスルーホールを配置したものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１を示す半導体パッケージの構成図であり、図において、２は入出力端子、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００１３】
また、図２はこの発明の半導体パッケージの特性を示す図である。図において、曲線ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２は図９と同様であり、曲線ｄ１，ｄ２はこの発明の半導体パッケージの入出力端子２における反射特性及びキャビティ内空間伝播特性である。
【００１４】
次に、動作及び特性について説明する。図１のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子２を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、このキャビティにおける共振を抑圧する。
【００１５】
次に、この発明の半導体パッケージの特性について補足する。図２において、曲線ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２は、従来の技術（図９）にて説明したとおりである。曲線ｄ１は、この発明の半導体パッケージの入出力端子２における反射特性であり、曲線ｄ２はキャビティ内の空間伝播特性である。図のように、この半導体パッケージによると、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００１６】
また、抵抗膜を形成した複数のスルーホール１１の配置間隔により、空間伝播特性の調整が可能である。
【００１７】
なお、ベース７及びシールリング１０のない半導体パッケージにおいても、上記と同等の効果が得られる。
【００１８】
実施の形態２．
図３は、この発明の実施の形態２を示す半導体パッケージの構成図であり、図において、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００１９】
次に、動作及び特性について説明する。図３のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティの周囲方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２０】
実施の形態３．
図４は、この発明の実施の形態３を示す半導体パッケージの構成図であり、図において、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００２１】
次に、動作及び特性について説明する。図４のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向及びキャビティの周囲方向の２方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。また、複数のキャビティが隣接した場合でも、キャビティの周囲方向に設けた、抵抗膜を形成したスルーホール１１によって、隣接したキャビティへの信号の漏れ出しを抑圧することができる。
【００２２】
実施の形態４．
図５は、この発明の実施の形態４を示す半導体パッケージの構成図であり、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００２３】
次に、動作及び特性について説明する。図５のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。
抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２４】
また、実施の形態１〜３では、抵抗膜を形成した複数のスルーホール１１によって囲まれる誘電体を含む空間の寸法により、新たに導波管伝送モード及び導波管共振モードが発生するため、共振を発生する可能性がある。しかし、本実施の形態４の半導体パッケージによると、抵抗膜を形成した複数のスルーホール１１の長さが異なるため、この抵抗膜を形成した複数のスルーホール１１によって囲まれる空間を形成せず、新たに導波管伝送モード及び導波管共振モードが発生しない。したがって、この半導体パッケージによると、キャビティにおける共振の抑圧、高い空間アイソレーションの確保が、より効果的に達成できる。
【００２５】
【発明の効果】
第１の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２６】
また、第２の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２７】
第３の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向及びキャビティの周囲方向の２方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。また、複数のキャビティが隣接した場合でも、隣接したキャビティへの信号の漏れ出しを抑圧することができる。
【００２８】
また、第４の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した長さの異なる複数のスルーホールを配置したことにより、第１〜第３の発明よりも、効果的にキャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【図面の簡単な説明】
【図１】 この発明による半導体パッケージの実施の形態１を示す図である。
【図２】 この発明による半導体パッケージの特性を示す図である。
【図３】 この発明による半導体パッケージの実施の形態２を示す図である。
【図４】 この発明による半導体パッケージの実施の形態３を示す図である。
【図５】 この発明による半導体パッケージの実施の形態４を示す図である。
【図６】 従来の半導体パッケージの一例を示す図である。
【図７】 従来の半導体パッケージの一例を示す図である。
【図８】 従来の半導体パッケージの一例を示す図である。
【図９】 従来の半導体パッケージの特性を示す図である。
【符号の説明】
７ ベース、８ａ 誘電体基板、８ｂ 誘電体基板、８ｃ 誘電体基板、８ｄ誘電体基板、８ｅ 誘電体基板、９ 表裏導通スルーホール、１０ シールリング、１１ 抵抗膜を形成したスルーホール。
【発明の属する技術分野】
この発明は、高周波数帯で動作するマイクロ波、ミリ波集積回路を封止するパッケージに関するものである。
【０００２】
【従来の技術】
図６、図７、図８は従来の半導体パッケージを示す図である。図において、１は金属製の箱体、２は入出力端子、３はキャップ、４は半導体素子及び誘電体回路基板、５は抵抗体である。
【０００３】
また、図９は従来の半導体パッケージの特性を示す図である。図において、曲線ａ１，ａ２は図６のようにキャビティ内に抵抗体５を設けない場合、曲線ｂ１，ｂ２は図７のようにキャビティ側壁に抵抗体５を設けた場合、曲線ｃ１，ｃ２は図８のようにキャップ３の裏面に抵抗体５を設けた場合、の入出力端子２における反射特性及びキャビティ内空間伝播特性である。
【０００４】
次に、従来の半導体パッケージの動作及び特性について説明する。従来の半導体パッケージは、図６、図７、図８のように箱体１に形成したキャビティに半導体素子及び誘電体回路基板４を配置し、出力端子２を設けて、パッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにキャップ３で封止することにより気密構造とする。このような半導体パッケージでは、キャビティ内寸法により、遮断周波数の決まる導波管伝送モード及び共振周波数の決まる導波管共振モードが存在し、この共振周波数を有する信号がこのキャビティに蓄えられる。この信号が、半導体素子及び誘電体回路基板４に結合した場合、異常発振や破壊を招き、外部の回路等にも悪影響を与える。したがって、従来のパッケージでは、図７及び図８のように、キャビティ内に抵抗体５を設けることにより、共振を抑圧していた。
【０００５】
次に、従来の半導体パッケージの特性について補足する。従来の各半導体パッケージの入出力端子２における反射特性は、図９の曲線ａ１、曲線ｂ１及び曲線ｃ１のようになり、キャビティに抵抗体５がない場合（図６の場合、曲線ａ１）は共振周波数を有し、キャビティ抵抗体５がある場合（図７及び図８の場合、曲線ｂ１及びｃ１）は共振を抑えることが可能になる。また、従来の各半導体パッケージの空間伝播特性は図９の曲線ａ２、曲線ｂ２及び曲線ｃ２のようになり、キャビティに抵抗体５がない場合（図６の場合、曲線ａ２）は異常発振が起こり、キャビティに抵抗体５がある場合（図７及び図８の場合、曲線ｂ２及びｃ２）でも高い空間アイソレーションが確保できない（伝播特性の損失を大きくできない）ため、半導体素子及び誘電体回路基板４の利得が高い場合、または安定性が低い場合、空間アイソレーションの低い周波数帯と結合すると異常発振、破壊等が起こる可能性がある。このように、従来の半導体パッケージでは、キャビティ内に抵抗体５を設けることで共振を抑圧していたが、高い空間アイソレーションを確保できないため、高利得の半導体回路等を実装した場合、異常発振、破壊等が起こる可能性があり、問題となっていた。
【０００６】
【発明が解決しようとする課題】
上記のように、従来の半導体パッケージでは、キャビティ内に抵抗体を設けることで共振を抑圧していたが、高い空間アイソレーションを確保できないため、高利得の半導体回路等を実装した場合、異常発振、破壊等が起こる可能性があり、課題となっていた。
【０００７】
この発明はかかる課題を解決するためになされたものであり、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能な半導体パッケージを提供するものである。
【０００８】
【課題を解決するための手段】
第１の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【０００９】
また、第２の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【００１０】
第３の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向及びキャビティの周囲方向の２方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したものである。
【００１１】
また、第４の発明による半導体パッケージは、積層した誘電体基板内にキャビティを形成する際に設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した長さの異なる複数のスルーホールを配置したものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１を示す半導体パッケージの構成図であり、図において、２は入出力端子、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００１３】
また、図２はこの発明の半導体パッケージの特性を示す図である。図において、曲線ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２は図９と同様であり、曲線ｄ１，ｄ２はこの発明の半導体パッケージの入出力端子２における反射特性及びキャビティ内空間伝播特性である。
【００１４】
次に、動作及び特性について説明する。図１のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子２を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、このキャビティにおける共振を抑圧する。
【００１５】
次に、この発明の半導体パッケージの特性について補足する。図２において、曲線ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２は、従来の技術（図９）にて説明したとおりである。曲線ｄ１は、この発明の半導体パッケージの入出力端子２における反射特性であり、曲線ｄ２はキャビティ内の空間伝播特性である。図のように、この半導体パッケージによると、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００１６】
また、抵抗膜を形成した複数のスルーホール１１の配置間隔により、空間伝播特性の調整が可能である。
【００１７】
なお、ベース７及びシールリング１０のない半導体パッケージにおいても、上記と同等の効果が得られる。
【００１８】
実施の形態２．
図３は、この発明の実施の形態２を示す半導体パッケージの構成図であり、図において、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００１９】
次に、動作及び特性について説明する。図３のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティの周囲方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２０】
実施の形態３．
図４は、この発明の実施の形態３を示す半導体パッケージの構成図であり、図において、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００２１】
次に、動作及び特性について説明する。図４のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向及びキャビティの周囲方向の２方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。また、複数のキャビティが隣接した場合でも、キャビティの周囲方向に設けた、抵抗膜を形成したスルーホール１１によって、隣接したキャビティへの信号の漏れ出しを抑圧することができる。
【００２２】
実施の形態４．
図５は、この発明の実施の形態４を示す半導体パッケージの構成図であり、３はキャップ、４は半導体素子及び誘電体回路基板、７はベース、８ａ〜８ｅは積層してキャビティを構成する誘電体基板、９は表裏導通スルーホール、１０はシールリング、１１は抵抗膜を形成したスルーホールである。
【００２３】
次に、動作及び特性について説明する。図５のようにベース７の上に誘電体基板８ａ〜８ｅを積層し表裏導通スルーホール９によってキャビティを形成する。また、出力端子（図中では省略）を設けてパッケージ内部に配置した半導体素子及び誘電体回路基板４と外部とを電気的に接続する。さらにシールリング１０とキャップ３とで封止することにより気密構造とする。
抵抗膜を形成したスルーホール１１は、表裏導通スルーホール９からキャビティ方向に、信号周波数Ｆ０の概略１／４伝送波長の間隔ｔをもって配置され、図２の曲線ｄ１および曲線ｄ２のように、このキャビティにおける共振を抑圧し、また空間伝播特性についても、高い空間アイソレーションを確保することができる。したがって、この半導体パッケージによると、キャビティ内部に高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２４】
また、実施の形態１〜３では、抵抗膜を形成した複数のスルーホール１１によって囲まれる誘電体を含む空間の寸法により、新たに導波管伝送モード及び導波管共振モードが発生するため、共振を発生する可能性がある。しかし、本実施の形態４の半導体パッケージによると、抵抗膜を形成した複数のスルーホール１１の長さが異なるため、この抵抗膜を形成した複数のスルーホール１１によって囲まれる空間を形成せず、新たに導波管伝送モード及び導波管共振モードが発生しない。したがって、この半導体パッケージによると、キャビティにおける共振の抑圧、高い空間アイソレーションの確保が、より効果的に達成できる。
【００２５】
【発明の効果】
第１の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２６】
また、第２の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【００２７】
第３の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向及びキャビティの周囲方向の２方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことにより、キャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。また、複数のキャビティが隣接した場合でも、隣接したキャビティへの信号の漏れ出しを抑圧することができる。
【００２８】
また、第４の発明によれば、積層した誘電体基板内にキャビティを形成するために設ける複数の表裏導通スルーホールから、キャビティ方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した長さの異なる複数のスルーホールを配置したことにより、第１〜第３の発明よりも、効果的にキャビティ内寸法による共振を抑えることができ、空間伝播特性についても、高い空間アイソレーションを確保することができるため、高利得の半導体回路等を実装した場合でも、異常発振、破壊等を抑圧することが可能になる。
【図面の簡単な説明】
【図１】 この発明による半導体パッケージの実施の形態１を示す図である。
【図２】 この発明による半導体パッケージの特性を示す図である。
【図３】 この発明による半導体パッケージの実施の形態２を示す図である。
【図４】 この発明による半導体パッケージの実施の形態３を示す図である。
【図５】 この発明による半導体パッケージの実施の形態４を示す図である。
【図６】 従来の半導体パッケージの一例を示す図である。
【図７】 従来の半導体パッケージの一例を示す図である。
【図８】 従来の半導体パッケージの一例を示す図である。
【図９】 従来の半導体パッケージの特性を示す図である。
【符号の説明】
７ ベース、８ａ 誘電体基板、８ｂ 誘電体基板、８ｃ 誘電体基板、８ｄ誘電体基板、８ｅ 誘電体基板、９ 表裏導通スルーホール、１０ シールリング、１１ 抵抗膜を形成したスルーホール。
Claims (4)
- 表裏導通スルーホールを有する誘電体基板を積層して形成したキャビティ内に半導体素子及び誘電体回路基板を搭載した半導体パッケージにおいて、上記キャビティを形成する複数の上記表裏導通スルーホールから上記キャビティに向かう方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことを特徴とする半導体パッケージ。
- 表裏導通スルーホールを有する誘電体基板を積層して形成したキャビティ内に半導体素子及び誘電体回路基板を搭載した半導体パッケージにおいて、上記キャビティを形成する複数の上記表裏導通スルーホールから上記キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことを特徴とする半導体パッケージ。
- 表裏導通スルーホールを有する誘電体基板を積層して形成したキャビティ内に半導体素子及び誘電体回路基板を搭載した半導体パッケージにおいて、上記キャビティを形成する複数の上記表裏導通スルーホールから上記キャビティに向かう方向及び上記キャビティの周囲方向に信号周波数の概略１／４伝送波長の間隔をもって、抵抗膜を形成した複数のスルーホールを配置したことを特徴とする半導体パッケージ。
- 表裏導通スルーホールを有する誘電体基板を積層して形成したキャビティ内に半導体素子及び誘電体回路基板を搭載した半導体パッケージにおいて、抵抗膜を形成した、長さの異なる複数のスルーホールを配置したことを特徴とする請求項１〜３のいずれかに記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002594A JP4013432B2 (ja) | 2000-01-11 | 2000-01-11 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002594A JP4013432B2 (ja) | 2000-01-11 | 2000-01-11 | 半導体パッケージ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001196500A JP2001196500A (ja) | 2001-07-19 |
| JP2001196500A5 JP2001196500A5 (ja) | 2006-12-21 |
| JP4013432B2 true JP4013432B2 (ja) | 2007-11-28 |
Family
ID=18531684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002594A Expired - Fee Related JP4013432B2 (ja) | 2000-01-11 | 2000-01-11 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4013432B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001389A1 (ja) * | 2004-06-28 | 2006-01-05 | Mitsubishi Denki Kabushiki Kaisha | 多層誘電体基板および半導体パッケージ |
| KR100650732B1 (ko) | 2004-12-28 | 2006-11-27 | 주식회사 하이닉스반도체 | 스택 칩 패키지 |
| CN101971327B (zh) * | 2008-03-17 | 2012-07-18 | 三菱电机株式会社 | 多层介质基板及半导体封装 |
| JP5377096B2 (ja) | 2008-09-08 | 2013-12-25 | 株式会社東芝 | 高周波パッケージ装置およびその製造方法 |
-
2000
- 2000-01-11 JP JP2000002594A patent/JP4013432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001196500A (ja) | 2001-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100361432B1 (ko) | 비가역회로장치 | |
| US10622693B2 (en) | Filter unit and filter | |
| CN111010116B (zh) | 带有高度渐变的凸起结构的体声波谐振器、滤波器和电子设备 | |
| JP2019057852A (ja) | 複合電子部品 | |
| JP5616927B2 (ja) | ホーンアンテナ一体型ｍｍｉｃパッケージ及びアレーアンテナ | |
| JPH1093308A (ja) | 非可逆回路素子 | |
| TW418552B (en) | Dielectric filter, transmitting/receiving device and communication device | |
| JP2002353708A (ja) | 伝送線路、集積回路および送受信装置 | |
| JPH09252206A (ja) | 誘電体フィルタ | |
| JP4013432B2 (ja) | 半導体パッケージ | |
| JP2011139244A (ja) | 高周波モジュール | |
| JPH09321501A (ja) | 多層高周波回路基板 | |
| JP2571029B2 (ja) | マイクロ波集積回路 | |
| JP2010272585A (ja) | フリップチップ実装構造 | |
| JP3307293B2 (ja) | 非可逆回路素子 | |
| WO2014087792A1 (ja) | 高周波モジュール | |
| JP2001196502A (ja) | 半導体パッケージ | |
| JP2001358501A (ja) | ストリップ線路フィルタ | |
| JP2008277336A (ja) | 半導体パッケージ | |
| KR102336512B1 (ko) | 내부 정합형 반도체 패키지 | |
| JP2001053508A (ja) | 高周波回路部品の実装構造 | |
| JP3932920B2 (ja) | アンテナ一体型高周波回路モジュール | |
| JP3438726B2 (ja) | パッケージ | |
| JP6601129B2 (ja) | 誘電体共振装置及びそれを用いた実装構造体 | |
| JP4401886B2 (ja) | 高周波用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060830 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070903 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |