JP4014825B2

JP4014825B2 - Signal DC voltage stabilization circuit

Info

Publication number: JP4014825B2
Application number: JP2001209426A
Authority: JP
Inventors: 充彦大谷
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2007-11-28
Anticipated expiration: 2021-07-10
Also published as: JP2003023549A

Description

【０００１】
【発明の属する技術分野】
本発明は、特にＣＣＤ（Charge Coupled Devices）エリアセンサの出力信号、ＣＣＤリニアセンサの出力信号、ＣＭＯＳセンサの出力信号、テレビジョン信号、ビデオ信号、ＲＧＢ信号等の映像系信号をＡ／Ｄ変換する際の信号直流電圧安定化を行う信号直流電圧安定化回路および、信号直流電圧安定化回路を具備したＣＣＤカメラ、複写機、イメージスキャナ装置、テレビジョン装置、ビデオテープレコーダ装置およびその他の映像機器に関するものである。
【０００２】
【従来の技術】
従来の信号直流電圧安定化回路としては、図５に示すような回路が使用されている。この図５に示す信号直流電圧安定化回路は、入力アナログ映像信号を増幅する増幅器５１と、制御端子５２ａに与える電圧に従って増幅器５１の出力アナログ映像信号の直流電圧を規定する直流制御回路５２と、入力クロックに従った変換速度で直流制御回路５２から出力されるアナログ映像信号をＮビットのデジタル信号に変換してクロックに同期して出力するＮビットＡ／Ｄコンバータ５３と、アクティブ期間が入力アナログ映像信号の水平ブランキング期間における黒基準期間に存在するクランプパルスのアクティブ期間において、任意に設定されるクランプレベル設定電圧５５から直流制御回路５２の出力信号を引き算した引き算結果に従って充放電されるコンデンサ５６を有し、このコンデンサ５６の電圧に比例して直流制御回路５２の制御端子電圧を発生する引き算回路５４で構成される。
【０００３】
上記のクランプパルスは、振幅調整回路５７にて振幅を調整した状態で引き算回路５４へ与えられる。
【０００４】
なお、振幅調整回路５７によるクランプパルスの振幅調整は例えば以下の理由で行われる。一般的にクランプパルスは、電源〜ＧＮＤの振幅で入ってくるので、引き算回路が図３のような電流駆動構成の場合、その差動ペアに流したい電流量になる振幅に調整する。したがって、引き算回路が他の構成、例えばクランプパルスでアナログスイッチをオンオフさせるような場合、振幅をそのまま受け入れるため、振幅調整回路は必要なくなる。
【０００５】
以上のような構成によって、直流制御回路５２の出力信号における直流電圧がクランプレベル設定電圧５５に等しくなるように制御される。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来の信号直流電圧安定化回路では、Ａ／Ｄコンバータ５３の基準電圧のバラツキや電源電圧変動ならびにＡ／Ｄコンバータ５３固有の変換誤差等により、Ａ／Ｄコンバータ５３の出力デジタル信号における黒基準期間の直流電圧は上記クランプレベル設定電圧５５に対して誤差を持つという問題を有する。この誤差は映像の黒ズレとして現れる。
【０００７】
また、一般的に入力アナログ映像信号の黒基準期間にはノイズが存在し、そのノイズ振幅は増幅器５１で増幅され、Ａ／Ｄコンバータ５３に入力される。Ａ／Ｄコンバータ５３の変換クロックのデータ取り込みタイミングがこのノイズの存在するタイミングと一致すると、Ａ／Ｄコンバータ５３の出力デジタル信号（Ｄ９〜Ｄ０）における黒基準期間の直流電圧はこのノイズ分の誤差が生じる。
【０００８】
さらに前段の増幅器５１の利得を変化させると、その利得に従ってＡ／Ｄコンバータ５３に入力されるノイズ振幅も変化するので、出力における誤差量も変化する。すなわち増幅器５１の利得変化によって映像の黒レベルが変化してしまう問題を有する。
【０００９】
この難点を解決すべく、図６に示すような回路も提案されている。この図６は、米国特許明細書第４５２５７４１号に開示されているものである。図６において、６１は増幅器、６２は直流制御回路、６３はＡ／Ｄコンバータ、６４はデジタル比較器、６５はカウンタイネーブルロジック、６６はアップダウンカウンタ、６７はＤ／Ａコンバータである。
【００１０】
しかし、この図６に示す回路は、Ａ／Ｄコンバータ６３の出力デジタル信号（Ｄ９〜Ｄ０）とクランプレベル設定値（ＤＦ９〜ＤＦ０）とを比較し、その比較結果の黒基準期間における値に従って、アップダウンカウンタ６６の出力値を増減させ、これをＤ／Ａ変換して、直流制御回路６２の制御端子電圧として与える一連の制御ループを構成しているので、Ａ／Ｄコンバータ６３の出力デジタル信号（Ｄ９〜Ｄ０）における黒基準期間の直流電圧は常にクランプ設定値と一致する。
【００１１】
ところが、クランプ設定値を増減させる速度がアップダウンカウンタ６６の速度、すなわち１水平期間ごとに変化するので、入力アナログ映像信号の黒基準期間にノイズがある場合、それに従って１水平期間ごとに信号の直流電圧が相補的に増減し、結果として映像に横方向のランダムなノイズが発生する問題を有する。
【００１２】
具体的に説明すると、直流制御回路６２の制御端子電圧が増減して、その出力信号、ひいてはＡ／Ｄコンバータ６３の出力デジタル信号の黒基準期間のデータを、クランプレベル設定値にする一連の制御ループの時定数は、アップダウンカウンタ６６の速度、すなわち、１水平期間の時定数になるので、Ａ／Ｄコンバータ６３の出力デジタル信号の黒基準期間のデータが１水平期間毎に微妙に変化するので、結果として映像に横方向のノイズが発生するという問題が発生する。
【００１３】
さらに、デジタル比較器６４の比較動作が、Ａ／Ｄコンバータ６３の出力信号のデータ毎であるので、もしもこのＡ／Ｄコンバータ６３の出力信号にノイズが存在すると、その分の誤差が生じてしまうという問題を有する。
【００１４】
さらに、Ａ／Ｄコンバータ６３の出力デジタル信号が直接デジタル比較器６４に入力されるので、デジタル比較器６４はＡ／Ｄコンバータ６３と同じビット数の回路が必要であるため、ビット数の増大に従って回路規模が大きく、ＩＣ化の時の面積が大きくなる問題を有する。
【００１５】
本発明は、このような問題を解決するもので、その目的とするところは回路素子の特性バラツキ、Ａ／Ｄコンバータの基準電圧のバラツキ、Ａ／Ｄコンバータ固有の変換誤差、電源電圧変動、入力信号における黒基準期間のノイズ等にかかわらず、直流電圧を調整しなくても、常にＡ／Ｄコンバータの出力デジタル信号における黒基準期間の直流電圧を任意に設定した値に制御でき、しかも回路規模を比較的小さく実現可能な信号直流電圧安定化回路ならびにそれを具備した映像機器を提供することである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明は、Ａ／Ｄコンバータの出力デジタル信号をそのまま、もしくはその上位ビットをクリップした信号における黒基準期間内の少なくとも２以上のバイナリ数のデータの加算平均を求め、この平均値とクランプレベル設定値との差をＤ／Ａ変換した値と所定の基準電圧とを比較した結果の大小に従ってコンデンサに充放電を行い、このコンデンサの電圧に従ってＡ／Ｄコンバータに入力するアナログ映像信号における黒基準期間の直流電圧を制御するループを構成することを特徴とする。
【００１７】
このような構成によると、種々の変動要因に対して、Ａ／Ｄコンバータの出力デジタル信号における黒基準期間の直流電圧が、設定された値にある時定数を持って常に一致するように作用する。
【００１８】
以下、請求項毎に説明する。
【００１９】
本発明の請求項１記載の信号直流電圧安定化回路は、入力アナログ映像信号を増幅する増幅器と、制御端子に与えられる制御端子電圧に従って増幅器の出力アナログ映像信号の直流電圧を規定する直流制御回路と、所定の変換周期で直流制御回路より出力されるアナログ映像信号をＮビットデジタル信号に変換して出力するＡ／Ｄコンバータと、Ａ／Ｄコンバータより出力されるＮビットデジタル信号を入力アナログ映像信号の水平ブランキング期間における黒基準期間にアクティブ期間が存在するクランプパルスのアクティブ期間に抽出してクランプパルスの周期を持つＮビットデジタル信号として出力するデータ抽出回路と、任意に設定されるクランプレベル設定コードに対して所定のデジタル値を加えたＮビットデータからデータ抽出回路より出力されるＮビットデジタル信号を引き算するデジタル引き算回路と、デジタル引き算回路より出力されるＮビットデジタルデータを所定の上側基準電圧および下側基準電圧の範囲内でアナログデータに変換するＤ／Ａコンバータと、クランプパルスのアクティブ期間にＤ／Ａコンバータより出力されるアナログデータから所定のデジタル値に対応した電圧を引き算した引き算結果に従って充放電されるコンデンサを有し、コンデンサの電圧に比例して直流制御回路の制御端子電圧を発生する引き算回路とを備えている。
ここで、データ抽出回路が、アクティブ期間が入力アナログ映像信号の水平ブランキング期間における黒基準期間に存在するクランプパルスの前エッジを始点として所定数の変換周期分だけＡ／Ｄコンバータより出力されるＮビットデジタル信号を加算平均してクランプパルスの周期を持つＮビットデジタル信号として出力する加算平均回路からなる。
また、加算平均回路で加算平均するＮビットデジタル信号の個数は加算平均回路に設けられた加算数設定端子に与えられる値に応じて任意に設定される。
【００２０】
この構成によれば、ブランキング期間における黒基準期間における信号レベルに相当する複数のＮビットデジタル信号を加算平均したデータに基づいて直流制御回路の制御端子電圧を変化させているので、回路素子の特性バラツキ、Ａ／Ｄコンバータの基準電圧のバラツキ、Ａ／Ｄコンバータ固有の変換誤差、電源電圧変動、入力信号における黒基準期間のノイズ等にかかわらず、直流電圧を調整しなくても、Ａ／ＤコンバータのＮビットデジタル信号における黒基準期間の直流電圧が、設定された値にある時定数を持って常に一致させることができる。
また、黒基準期間における直流電圧レベルに対応した複数のＮビットデジタル信号を加算平均しているので、入力信号における黒基準期間のノイズによる影響を小さくすることができ、Ａ／ＤコンバータのＮビットデジタル信号における黒基準期間の直流電圧をいっそう安定させることができる。
さらに、Ａ／Ｄコンバータの出力信号における黒基準期間に存在するノイズの位置に応じて、そのノイズが存在するデータを加算平均に含めないような選択が可能となる。
【００２１】
本発明の請求項２記載の信号直流電圧安定化回路は、請求項１記載の信号直流電圧安定化回路において、クランプレベル設定コードは（Ｎ−１）ビットであって、所定のデジタル値はクランプレベル設定コードのＭＳＢ側に付加された値“１”の一つのビットであり、所定のデジタル値に対応した電圧は、上側基準電圧から下側基準電圧までの範囲の中央の電圧である。
【００２２】
この構成によれば、任意に設定されるクランプレベル設定コードに対して所定のデジタル値を加えてＮビットデータを作成するための構成が簡単になる。
【００２３】
本発明の請求項３記載の信号直流電圧安定化回路は、請求項１または２記載の信号直流電圧安定化回路において、加算数設定端子へ与えられる値はバイナリ数である。
【００２４】
この構成によれば、加算平均回路における平均演算がビットシフト動作で実現でき、回路構成がいっそう簡単になる。
【００２５】
本発明の請求項４記載の信号直流電圧安定化回路は、入力アナログ映像信号を増幅する増幅器と、制御端子に与えられる制御端子電圧に従って増幅器の出力アナログ映像信号の直流電圧を規定する直流制御回路と、所定の変換周期で直流制御回路より出力されるアナログ映像信号をＮビットデジタル信号に変換して出力するＡ／Ｄコンバータと、Ａ／Ｄコンバータより出力されるＮビットデジタル信号をＮビットより少ないＭビットで信号クリップしてＭビットデジタル信号として出力するクリップ回路と、クリップ回路より出力されるＭビットデジタル信号を入力アナログ映像信号の水平ブランキング期間における黒基準期間にアクティブ期間が存在するクランプパルスのアクティブ期間に抽出してクランプパルスの周期を持つＭビットデジタル信号として出力するデータ抽出回路と、任意に設定されるクランプレベル設定コードに対して所定のデジタル値を加えたＭビットデータからデータ抽出回路より出力されるＭビットデジタル信号を引き算するデジタル引き算回路と、デジタル引き算回路より出力されるＭビットデジタルデータを所定の上側基準電圧および下側基準電圧の範囲内でアナログデータに変換するＤ／Ａコンバータと、クランプパルスのアクティブ期間にＤ／Ａコンバータより出力されるアナログデータから所定のデジタル値に対応した電圧を引き算した引き算結果に従って充放電されるコンデンサを有し、コンデンサの電圧に比例して直流制御回路の制御端子電圧を発生する引き算回路とを備えている。
ここで、データ抽出回路が、アクティブ期間が入力アナログ映像信号の水平ブランキング期間における黒基準期間に存在するクランプパルスの前エッジを始点として所定数の変換周期分だけＡ／Ｄコンバータより出力されるＭビットデジタル信号を加算平均してクランプパルスの周期を持つＭビットデジタル信号として出力する加算平均回路からなる。
また、加算平均回路で加算平均するＭビットデジタル信号の個数は加算平均回路に設けられた加算数設定端子に与えられる値に応じて任意に設定される。
【００２６】
この構成によれば、ブランキング期間における黒基準期間における信号レベルに相当する複数のＭビットデジタル信号を加算平均したデータに基づいて直流制御回路の制御端子電圧を変化させているので、回路素子の特性バラツキ、Ａ／Ｄコンバータの基準電圧のバラツキ、Ａ／Ｄコンバータ固有の変換誤差、電源電圧変動、入力信号における黒基準期間のノイズ等にかかわらず、直流電圧を調整しなくても、Ａ／ＤコンバータのＮビットデジタル信号における黒基準期間の直流電圧が、設定された値にある時定数を持って常に一致させることができる。さらに、クリップ回路を設けてデジタル信号のビット数を少なくしているので、直流制御回路の制御端子電圧を調整するための回路規模をさらに小さくできる。
また、黒基準期間における直流電圧レベルに対応した複数のＭビットデジタル信号を加算平均しているので、入力信号における黒基準期間のノイズによる影響を小さくすることができ、Ａ／ＤコンバータのＭビットデジタル信号における黒基準期間の直流電圧をいっそう安定させることができる。
さらに、Ａ／Ｄコンバータの出力信号における黒基準期間に存在するノイズの位置に応じて、そのノイズが存在するデータを加算平均に含めないような選択が可能となる。
【００２７】
本発明の請求項５記載の信号直流電圧安定化回路は、請求項４記載の信号直流電圧安定化回路において、クランプレベル設定コードは（Ｍ−１）ビットであって、所定のデジタル値はクランプレベル設定コードのＭＳＢ側に付加された値“１”の一つのビットであり、所定のデジタル値に対応した電圧は、上側基準電圧から下側基準電圧までの範囲の中央の電圧である。
【００２８】
この構成によれば、任意に設定されるクランプレベル設定コードに対して所定のデジタル値を加えてＭビットデータを作成するための構成が簡単になる。
【００２９】
本発明の請求項６記載の信号直流電圧安定化回路は、請求項４または５記載の信号直流電圧安定化回路において、加算数設定端子へ与えられる値はバイナリ数である。
【００３０】
この構成によれば、加算平均回路における平均演算がビットシフト動作で実現でき、回路構成がいっそう簡単になる。
【００５１】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。図１は本発明にかかる信号直流電圧安定化回路の実施の形態を示すブロック図である。本実施の形態では１０ビットＡ／Ｄコンバータと８ビットクリップ回路の例を示す。図１において、１は増幅器、２は直流制御回路、３はＡ／Ｄコンバータ、４は位相調整回路、５はクリップ回路、６はデータ抽出回路としての加算平均回路、７は位相調整回路、８はデジタル引き算回路、９はＤ／Ａコンバータ、１０は振幅調整回路、１１は引き算回路、１２は上側基準電圧から下側基準電圧までの範囲の中央の電圧、１３はコンデンサである。
【００５２】
図４には信号直流電圧安定化回路の動作の示すタイミング図を示す。
【００５３】
入力アナログ映像信号は、図４に示す通り、その１水平期間には映像信号が存在する有効期間と、映像信号が存在しない水平ブランキング期間とが存在し、この水平ブランキング期間の中には黒の基準となる黒基準期間が存在する。また、後程記述するクランプパルスは、図４の通りそのアクティブ期間は入力アナログ映像信号の黒基準期間に存在する。
【００５４】
この入力アナログ映像信号は、図１の通り、固定利得あるいは可変利得の増幅器１で振幅されて振幅が最適化され、さらに制御端子２ａに与える制御端子電圧に従って増幅器１の出力アナログ映像信号の直流電圧を規定する直流制御回路２にて直流電圧が最適化される。そして、入力アナログ映像信号は、１０ビットＡ／Ｄコンバータ３にて、入力クロックに従った変換速度でＬＳＢのＤ０からＭＳＢのＤ９までの１０ビットデジタル信号に変換されてクロックに同期して出力される。このクロックと入力アナログ映像信号との関係は図４の通りである。
【００５５】
一方、この１０ビットデジタル信号の水平ブランキング期間における黒基準期間の直流電圧レベルを検出するに当たり、動作の定常状態ではそのレベルは少なくともフルスケールの４分の１を超えることはありえないので、クリップ回路５にてＭＳＢ側２ビットをクリップしてＤ０からＤ７の８ビットデジタル信号にして８ビットの加算平均回路６に入力する。
【００５６】
このクリップ回路５の構成例は図２に示す通り、Ａ／Ｄコンバータ３の１０ビットデジタル信号（Ｄ０〜Ｄ９）をそれぞれ入力とする１０個のＤフリップフロップと、ＭＳＢ側の２ビット分のＤフリップフロップのＱ出力の論理和をとってＬＳＢ側の８ビット分のＤフリップフロップにＳ入力として与えるＯＲ回路からなる。
【００５７】
そして、このクリップ回路５は、入力された１０ビットデジタル信号が８ビットフルスケールを超えた時、ＭＳＢ側２ビットのＤ８あるいはＤ９のどちらか一方が“１”となるので、この時ＬＳＢ側の８個のＤフリップフロップをセットしてＤ０からＤ７を全て“１”にして出力し、８ビットフルスケールにクリップした信号にする。
【００５８】
この１０ビットデジタル信号の各Ｄ０からＤ９が入力されるＤフリップフロップに与えられるクロックは、１０ビットＡ／Ｄコンバータ３に入力されるのと同じクロックを位相調整回路４で位相を１０ビットデジタル信号に対して最適化したものである。
【００５９】
８ビットの加算平均回路６では、アクティブ期間が水平ブランキング期間における黒基準期間に存在するクランプパルス（図４）の前エッジを始点として加算数設定端子で規定される少なくとも２以上のバイナリ数（２，４，８，…等２のべき乗（２のｎ乗）の数値）のクロック周期分だけ１０ビットＡ／Ｄコンバータに入力される変換クロックを位相調整回路４で位相を調整した入力クロックに従って、クリップ回路５の出力の８ビットデジタル信号における黒基準期間の信号を加算平均して、入力クランプパルスの周期を持つＬＳＢのＡＤ０からＭＳＢのＡＤ７までの８ビットデジタル信号として出力し、デジタル引き算回路８に入力する。
【００６０】
このデジタル引き算回路８では、任意に設定される７ビットのクランプレベル設定コードＬＳＢのＤＡ０からＭＳＢのＤＡ６に対し、ＭＳＢ側のＤＡ７に“１”すなわち８０Ｈｅｘａを付加した８ビットデータから、８ビットの加算平均回路６の出力であるＬＳＢのＡＤ０からＭＳＢのＡＤ７までの８ビットデジタル信号を引き算した結果を出力し、８ビットのＤ／Ａコンバータ９へ与える。
【００６１】
Ｄ／Ａコンバータ９は、上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬが与えられることによって、上記の引き算結果を上記両電圧の範囲内でクランプパルスの周期をもつアナログデータに変換し、引き算回路１１に入力する。
【００６２】
引き算回路１１では、クランプパルスのアクティブ期間において、８ビットＤ／Ａコンバータ９の出力アナログデータから、８ビットＤ／Ａコンバータ９に印加される上側基準電圧ＶｒｅｆＨから下側基準電圧ＶｒｅｆＬまでの範囲の中央の電圧［（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２］、言い換えると、上側基準電圧ＶｒｅｆＨおよび下側基準電圧ＶｒｅｆＬの平均値を引き算し、この引き算結果に従ってコンデンサ１３を充放電する構成となっており、さらにコンデンサ１３の電圧に比例して直流制御回路２の制御端子電圧を発生し、直流制御回路２の出力アナログ映像信号の黒基準期間の直流電圧を決定するようになっている。
【００６３】
上記において、引き算回路１１に与えられるクランプパルスは、加算平均回路６に用いるのと同じクランプパルスを位相調整回路７にて位相調整することで、クランプパルスのアクティブ期間の位相をＤ／Ａコンバータ９の出力アナログ信号の周期変化の変化点を避けて安定点にし、さらに振幅調整回路１０にて振幅を引き算回路１１に対して最適なものに設定したものである。この振幅調整回路１０による振幅調整動作は従来例で説明したのと同じ目的で行われる。
【００６４】
この引き算回路１１の構成例は図３に示す通りである。この引き算回路１１では、コンデンサ１３に発生する電圧が内部基準電圧３２と等しい時は、定電流源３３と負荷３４とで決まる電圧がバッファ３５を通して直流制御回路２の制御端子に印加される。
【００６５】
Ｄ／Ａコンバータ９の出力アナログデータが差動ペア３１の相手である（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２の電圧よりも高ければ、コンデンサ１３に充電して電圧を上昇させ、内部基準電圧３２より高くなると負荷３４に流れる電流が増加して直流制御回路２の制御端子に印加される制御端子電圧が上昇する。
【００６６】
逆に、Ｄ／Ａコンバータ９の出力アナログデータが差動ペア３１の相手である（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２の電圧よりも低ければ、コンデンサ１３を放電させて電圧を下降させ、内部基準電圧３２より低くなると負荷３４に流れる電流が減少して直流制御回路２の制御端子に印加される制御端子電圧が下降する。
【００６７】
入力アナログ映像信号の黒基準期間にノイズが存在すると、Ｄ／Ａコンバータ９の出力アナログデータはクランプパルスの周期、すなわち１水平期間の周期で差動ペア３１の相手である（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２近傍で電圧変動することになる。しかし、コンデンサ１３に発生する電圧は差動ペア３１のインピーダンスとコンデンサ１３の容量値とで決まる時定数の周期に電圧変動が緩和される。したがって、このコンデンサ１３に発生する電圧に比例して決まる直流制御回路２の制御端子電圧、直流制御回路２の出力アナログ映像信号の黒基準期間の直流電圧、ひいてはＡ／Ｄコンバータ３の出力デジタル信号Ｄ０からＤ９における黒基準期間の直流電圧の変動が緩和され、安定なものになる。
【００６８】
Ａ／Ｄコンバータ３の出力デジタル信号Ｄ０からＤ９の黒基準期間の直流電圧の平均が、任意に設定したクランプレベル設定値ＤＡ０からＤＡ６に一致すると、加算平均回路６の出力であるＬＳＢのＡＤ０からＭＳＢのＡＤ７までの８ビットデジタル信号が、任意に設定する７ビットのクランプレベル設定コードＬＳＢのＤＡ０からＭＳＢのＤＡ６に一致するので、このデジタル引き算回路８の出力は８ビットフルスケールの中間値８０ｈｅｘａになるので、これをＤ／Ａコンバータ９で変換したアナログ出力は、引き算回路１１の相手である（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２と一致する。
【００６９】
すると、コンデンサ１３への充放電は停止して、引き算回路１１の出力電圧の変化は停止してその時点の電圧で固定され、したがって直流制御回路２の出力であるアナログ映像信号の黒基準期間の直流電圧も固定され、これをＡ／Ｄコンバータ３で変換した出力デジタル信号Ｄ０からＤ９の黒基準期間の直流電圧もクランプレベル設定値と一致した値で固定される。
【００７０】
今、Ａ／Ｄコンバータ３の出力デジタル信号Ｄ０からＤ９の黒基準期間の直流電圧の平均をＶｄとし、本来設定したい直流電圧をＶ０、種々の変動要因により発生した誤差をＡとすると
Ｖｄ＝Ｖ０＋Ａ・・・（１）
と表される。これは加算平均回路６の出力デジタル信号ＡＤ０からＡＤ７に一致する。デジタル引き算回路８ではクランプレベル設定値Ｖｒに８０Ｈｅｘａを加えたデータから、この加算平均回路６の出力デジタル信号ＡＤ０からＡＤ７を減算するので、出力は
Ｖｒ＋８０Ｈｅｘａ−Ｖ０−Ａ・・・（２）
と表される。８０Ｈｅｘａは、上側基準電圧がＶｒｅｆＨで下側基準電圧がＶｒｅｆＬの８ビットＤ／Ａコンバータで変換すると、出力は
（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２
となるので、デジタル引き算回路８の出力である（２）式を上側基準電圧がＶｒｅｆＨで下側基準電圧がＶｒｅｆＬの８ビットＤ／Ａコンバータで変換すると、出力は
Ｖｒ＋（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２−Ｖ０−Ａ・・・（３）
と表される。引き算回路１１では、この８ビットＤ／Ａコンバータの出力である（３）式と
（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２
との差がゼロとなるように働くので、

すなわち
Ｖ０＝Ｖｒ−Ａ・・・（４）
となる。この（４）式を（１）式に代入すると
Ｖｄ＝Ｖｒ−Ａ＋Ａ
＝Ｖｒ
となる。すなわち、いかなる変動要因ＡがあろうともＡ／Ｄコンバータ３の出力デジタル信号Ｄ０からＤ９の黒基準期間の直流電圧Ｖｄは常にクランプレベル設定値Ｖｒと一致する。
【００７１】
この実施の形態の信号直流電圧安定化回路によれば、ブランキング期間における黒基準期間における信号レベルに相当する複数のＭビットデジタル信号を加算平均したデータに基づいて直流制御回路２の制御端子電圧を変化させているので、回路素子の特性バラツキ、Ａ／Ｄコンバータの基準電圧のバラツキ、Ａ／Ｄコンバータ３固有の変換誤差、電源電圧変動、入力信号における黒基準期間のノイズ等にかかわらず、直流電圧を調整しなくても、Ａ／Ｄコンバータ３のＮビットデジタル信号における黒基準期間の直流電圧が、設定された値にある時定数を持って常に一致させることができる。さらに、クリップ回路５を設けてデジタル信号のビット数を少なくしているので、直流制御回路の制御端子電圧を調整するための回路規模をさらに小さくできる。
【００７２】
また、任意に設定されるクランプレベル設定コードに対して所定のデジタル値を加えてＭビットデータを作成するための構成が簡単になる。
【００７３】
また、黒基準期間における直流電圧レベルに対応した複数のＭビットデジタル信号を加算平均回路６で加算平均しているので、入力信号における黒基準期間のノイズによる影響を小さくすることができ、Ａ／ＤコンバータのＭビットデジタル信号における黒基準期間の直流電圧をいっそう安定させることができる。
【００７４】
また、加算平均回路６における平均演算がビットシフト動作で実現でき、回路構成がいっそう簡単になる。
【００７５】
なお、上記のクリップ回路は省くことも可能である。この場合、加算平均回路６以下の回路のビット数が増えるので、少し回路規模が大きくなる。
【００７６】
なお、上記の説明では、信号直流電圧安定化回路について説明をしただけであるが、この信号直流電圧安定化回路は、ＣＣＤカメラ、複写機、イメージスキャナ装置、テレビジョン装置、ＶＴＲ装置およびその他の映像機器に備えられるものである。
【００７７】
【発明の効果】
以上説明したように、本発明の信号直流電圧安定化回路によれば、いかなる変動要因があろうともＡ／Ｄコンバータの出力デジタル信号の黒基準期間の直流電圧は常にクランプレベル設定値と一致するので、従来必要であった信号直流電圧の調整が不要であり、かつ入力アナログ映像信号の黒基準期間にノイズがある場合でもＡ／Ｄコンバータの出力デジタル信号における黒基準期間の直流電圧の変動は緩和され、安定なものになる。したがって、映像にはノイズが出ない映像機器を実現する効果がある。
【００７８】
さらに、加算数設定端子で加算平均回路で加算平均するデータ数を選択できるようにすれば、Ａ／Ｄコンバータの出力信号における黒基準期間に存在するノイズの位置に応じて、そのノイズが存在するデータを加算平均に含めないような選択が可能となる。ノイズの存在する期間を避けて安定部分を選択的に処理することによりＡ／Ｄコンバータの出力デジタル信号における黒基準期間の直流電圧をより安定なものにし、映像の黒レベルが安定した映像機器を実現する効果がある。
【００７９】
さらに、クリップ回路で信号のビット数を減少させれば、加算平均回路、デジタル引き算回路、Ｄ／Ａコンバータが少ないビット数用の回路で構成できるので、回路規模が小さく省電力な信号直流電圧安定化回路を備えた映像機器の実現を可能にする効果を有する。
【００８０】
また、加算平均回路における加算平均数をバイナリ数にすれば、加算後の割り算処理がビットずらしで実現でき、いっそう回路規模が小さく省電力な信号直流電圧安定化回路を備えた映像機器の実現を可能にする効果を有する。
【００８１】
上記信号直流電圧安定化回路を具備した映像機器は上記信号直流電圧安定化回路の奏する効果と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の実施の形態におけるクリップ回路の構成例を示す回路図である。
【図３】本発明の実施の形態における引き算回路の構成例を示す回路図である。
【図４】本発明の実施の形態の動作示すタイミング図である。
【図５】従来例を示す回路図である。
【図６】他の従来例を示す回路図である。
【符号の説明】
１固定利得あるいは可変利得の増幅器
２直流制御回路
３Ａ／Ｄコンバータ
４位相調整回路
５クリップ回路
６加算平均回路
７位相調整回路
８デジタル引き算回路
９Ｄ／Ａコンバータ
１０振幅調整回路
１１引き算回路
１３コンデンサ
３１差動ペア
３２内部基準電圧
３３定電流源
３４負荷
３５バッファ[0001]
BACKGROUND OF THE INVENTION
In particular, the present invention performs A / D conversion on video system signals such as an output signal of a CCD (Charge Coupled Devices) area sensor, an output signal of a CCD linear sensor, an output signal of a CMOS sensor, a television signal, a video signal, and an RGB signal. The present invention relates to a signal DC voltage stabilization circuit that performs signal DC voltage stabilization at the time, and a CCD camera, a copying machine, an image scanner device, a television device, a video tape recorder device, and other video equipment having the signal DC voltage stabilization circuit Is.
[0002]
[Prior art]
As a conventional signal DC voltage stabilizing circuit, a circuit as shown in FIG. 5 is used. The signal DC voltage stabilizing circuit shown in FIG. 5 includes an amplifier 51 that amplifies an input analog video signal, a DC control circuit 52 that defines a DC voltage of an output analog video signal of the amplifier 51 according to a voltage applied to a control terminal 52a, An N-bit A / D converter 53 that converts an analog video signal output from the DC control circuit 52 to an N-bit digital signal at a conversion speed in accordance with an input clock and outputs it in synchronization with the clock, and an active period is an input analog Capacitor charged and discharged according to the subtraction result obtained by subtracting the output signal of the DC control circuit 52 from the arbitrarily set clamp level setting voltage 55 in the active period of the clamp pulse existing in the black reference period in the horizontal blanking period of the video signal 56, and a DC control circuit proportional to the voltage of the capacitor 56 It consists of subtraction circuit 54 which generates a second control terminal voltage.
[0003]
The clamp pulse is supplied to the subtraction circuit 54 with the amplitude adjusted by the amplitude adjustment circuit 57.
[0004]
The amplitude adjustment of the clamp pulse by the amplitude adjustment circuit 57 is performed, for example, for the following reason. In general, the clamp pulse is input with the amplitude of the power source to GND. Therefore, when the subtraction circuit has a current drive configuration as shown in FIG. Therefore, when the subtraction circuit has another configuration, for example, when the analog switch is turned on / off with a clamp pulse, the amplitude is accepted as it is, so that the amplitude adjustment circuit is not necessary.
[0005]
With the configuration as described above, the DC voltage in the output signal of the DC control circuit 52 is controlled to be equal to the clamp level setting voltage 55.
[0006]
[Problems to be solved by the invention]
However, in the above conventional signal DC voltage stabilizing circuit, the output digital signal of the A / D converter 53 is caused by variations in the reference voltage of the A / D converter 53, power supply voltage fluctuations, conversion errors inherent in the A / D converter 53, and the like. There is a problem that the DC voltage in the black reference period has an error with respect to the clamp level setting voltage 55. This error appears as a black shift in the image.
[0007]
In general, noise exists in the black reference period of the input analog video signal, and the noise amplitude is amplified by the amplifier 51 and input to the A / D converter 53. When the data acquisition timing of the conversion clock of the A / D converter 53 coincides with the timing when this noise exists, the DC voltage in the black reference period in the output digital signal (D9 to D0) of the A / D converter 53 is an error corresponding to this noise. Occurs.
[0008]
Further, when the gain of the amplifier 51 at the previous stage is changed, the noise amplitude input to the A / D converter 53 is also changed according to the gain, so that the error amount at the output is also changed. That is, there is a problem that the black level of the video changes due to the gain change of the amplifier 51.
[0009]
In order to solve this difficulty, a circuit as shown in FIG. 6 has also been proposed. FIG. 6 is disclosed in US Pat. No. 4,257,741. In FIG. 6, 61 is an amplifier, 62 is a DC control circuit, 63 is an A / D converter, 64 is a digital comparator, 65 is a counter enable logic, 66 is an up / down counter, and 67 is a D / A converter.
[0010]
However, the circuit shown in FIG. 6 compares the output digital signal (D9 to D0) of the A / D converter 63 with the clamp level setting values (DF9 to DF0), and according to the value in the black reference period of the comparison result. Since a series of control loops that increase / decrease the output value of the up / down counter 66, convert it to D / A, and give it as the control terminal voltage of the DC control circuit 62, the output digital signal of the A / D converter 63 is provided. The DC voltage in the black reference period in (D9 to D0) always matches the clamp setting value.
[0011]
However, the speed of increasing / decreasing the clamp setting value changes at the speed of the up / down counter 66, that is, every horizontal period. Therefore, if there is noise in the black reference period of the input analog video signal, the signal level is changed every horizontal period accordingly. The DC voltage increases or decreases in a complementary manner, resulting in a problem that random random noise occurs in the video.
[0012]
More specifically, the control terminal voltage of the DC control circuit 62 increases and decreases, and a series of controls for setting the output level of the output signal, and hence the output digital signal of the A / D converter 63, to the clamp level set value. Since the time constant of the loop is the speed of the up / down counter 66, that is, the time constant of one horizontal period, the data of the black reference period of the output digital signal of the A / D converter 63 slightly changes every horizontal period. As a result, there arises a problem that horizontal noise is generated in the video.
[0013]
Further, since the comparison operation of the digital comparator 64 is performed for each data of the output signal of the A / D converter 63, if there is noise in the output signal of the A / D converter 63, an error corresponding to that occurs. Have the problem.
[0014]
Further, since the output digital signal of the A / D converter 63 is directly input to the digital comparator 64, the digital comparator 64 requires a circuit having the same number of bits as the A / D converter 63. Therefore, as the number of bits increases. There is a problem that the circuit scale is large and the area when integrated into an IC becomes large.
[0015]
The present invention solves such a problem, and its object is to vary the characteristics of circuit elements, the variation of the reference voltage of the A / D converter, the conversion error inherent to the A / D converter, the fluctuation of the power supply voltage, the input Regardless of noise in the black reference period in the signal, the DC voltage in the black reference period in the output digital signal of the A / D converter can always be controlled to an arbitrarily set value without adjusting the DC voltage, and the circuit scale Is a signal DC voltage stabilization circuit that can be realized in a relatively small size, and a video device including the same.
[0016]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the present invention obtains an average of at least two or more binary data in a black reference period in a signal obtained by clipping the output digital signal of the A / D converter as it is or its upper bits, The capacitor is charged / discharged according to the result of comparison between a value obtained by D / A conversion of the difference between the average value and the clamp level setting value and a predetermined reference voltage, and input to the A / D converter according to the voltage of the capacitor. A loop for controlling a DC voltage in a black reference period in an analog video signal is configured.
[0017]
According to such a configuration, the DC voltage of the black reference period in the output digital signal of the A / D converter always acts with various time factors with a set time constant with respect to various fluctuation factors. .
[0018]
Hereinafter, each claim will be described.
[0019]
  A signal DC voltage stabilizing circuit according to claim 1 of the present invention includes an amplifier for amplifying an input analog video signal and a DC control circuit for defining a DC voltage of an output analog video signal of the amplifier according to a control terminal voltage applied to a control terminal. An A / D converter that converts an analog video signal output from the DC control circuit into an N-bit digital signal at a predetermined conversion cycle, and an N-bit digital signal output from the A / D converter. A data extraction circuit that extracts an active period of a clamp pulse that has an active period in the black reference period in the horizontal blanking period of the signal and outputs it as an N-bit digital signal having a clamp pulse period, and an arbitrarily set clamp level Data extraction from N-bit data obtained by adding a predetermined digital value to the setting code A digital subtraction circuit that subtracts an N-bit digital signal output from the circuit, and a D / D that converts the N-bit digital data output from the digital subtraction circuit into analog data within a range of a predetermined upper reference voltage and a lower reference voltage. A converter and a capacitor that is charged and discharged according to a subtraction result obtained by subtracting a voltage corresponding to a predetermined digital value from analog data output from the D / A converter during the active period of the clamp pulse, and is proportional to the voltage of the capacitor. And a subtracting circuit for generating a control terminal voltage of the DC control circuit.
  Here, the data extraction circuit is output from the A / D converter for a predetermined number of conversion periods starting from the front edge of the clamp pulse whose active period is in the black reference period in the horizontal blanking period of the input analog video signal. It consists of an averaging circuit that averages N-bit digital signals and outputs them as N-bit digital signals having a clamp pulse period.
  Further, the number of N-bit digital signals to be averaged by the averaging circuit is arbitrarily set according to the value given to the addition number setting terminal provided in the averaging circuit.
[0020]
  According to this configuration, the control terminal voltage of the DC control circuit is changed based on data obtained by averaging a plurality of N-bit digital signals corresponding to the signal level in the black reference period in the blanking period. Regardless of characteristics variation, A / D converter reference voltage variation, A / D converter specific conversion error, power supply voltage fluctuation, black reference period noise in the input signal, etc. The DC voltage of the black reference period in the N-bit digital signal of the D converter can always be matched with a time constant at a set value.
  In addition, since a plurality of N-bit digital signals corresponding to the DC voltage level in the black reference period are added and averaged, the influence of noise in the black reference period in the input signal can be reduced, and the N bit of the A / D converter can be reduced. The DC voltage during the black reference period in the digital signal can be further stabilized.
  Further, according to the position of the noise existing in the black reference period in the output signal of the A / D converter, it is possible to select such that the data having the noise is not included in the addition average.
[0021]
The signal DC voltage stabilization circuit according to claim 2 of the present invention is the signal DC voltage stabilization circuit according to claim 1, wherein the clamp level setting code is (N-1) bits, and the predetermined digital value is clamped. One bit of the value “1” added to the MSB side of the level setting code, and the voltage corresponding to the predetermined digital value is the center voltage in the range from the upper reference voltage to the lower reference voltage.
[0022]
According to this configuration, a configuration for creating N-bit data by adding a predetermined digital value to an arbitrarily set clamp level setting code is simplified.
[0023]
  The signal DC voltage stabilization circuit according to claim 3 of the present invention is the signal DC voltage stabilization circuit according to claim 1 or 2,The value given to the addition number setting terminal is a binary number.
[0024]
  According to this configuration,An average operation in the addition averaging circuit can be realized by a bit shift operation, and the circuit configuration is further simplified.
[0025]
  According to a fourth aspect of the present invention, there is provided an amplifier for amplifying an input analog video signal and a DC control circuit for regulating a DC voltage of an output analog video signal of the amplifier according to a control terminal voltage applied to a control terminal. An A / D converter that converts an analog video signal output from the DC control circuit into an N-bit digital signal at a predetermined conversion cycle, and an N-bit digital signal output from the A / D converter from N bits. A clipping circuit that clips a signal with a small number of M bits and outputs it as an M-bit digital signal;Clip circuitThe M-bit digital signal that is output is extracted during the active period of the clamp pulse in which the active period exists in the black reference period in the horizontal blanking period of the input analog video signal, and is output as an M-bit digital signal having a clamp pulse period. Data extraction circuit, digital subtraction circuit for subtracting M bit digital signal output from data extraction circuit from M bit data obtained by adding predetermined digital value to arbitrarily set clamp level setting code, and digital subtraction circuit A D / A converter that converts M-bit digital data output from the D / A converter into analog data within a range of a predetermined upper reference voltage and lower reference voltage, and analog data output from the D / A converter during the active period of the clamp pulse From the power supply corresponding to the predetermined digital value. It has a capacitor that is charged and discharged in accordance subtracting the subtraction result, and a subtraction circuit for generating a control terminal voltage of the DC control circuit in proportion to the voltage of the capacitor.
  Here, the data extraction circuit is output from the A / D converter for a predetermined number of conversion periods starting from the front edge of the clamp pulse whose active period is in the black reference period in the horizontal blanking period of the input analog video signal. It comprises an averaging circuit that averages M-bit digital signals and outputs them as an M-bit digital signal having a clamp pulse period.
  Further, the number of M-bit digital signals to be averaged by the averaging circuit is arbitrarily set according to a value given to an addition number setting terminal provided in the averaging circuit.
[0026]
  According to this configuration, the control terminal voltage of the DC control circuit is changed based on the data obtained by averaging the plurality of M-bit digital signals corresponding to the signal level in the black reference period in the blanking period. Regardless of characteristics variation, A / D converter reference voltage variation, A / D converter specific conversion error, power supply voltage fluctuation, black reference period noise in the input signal, etc. The DC voltage of the black reference period in the N-bit digital signal of the D converter can always be matched with a time constant at a set value. Further, since the clip circuit is provided to reduce the number of bits of the digital signal, the circuit scale for adjusting the control terminal voltage of the DC control circuit can be further reduced.
  In addition, since a plurality of M-bit digital signals corresponding to the DC voltage level in the black reference period are averaged, the influence of noise in the black reference period in the input signal can be reduced, and the M bit of the A / D converter can be reduced. The DC voltage during the black reference period in the digital signal can be further stabilized.
  Further, according to the position of the noise existing in the black reference period in the output signal of the A / D converter, it is possible to select such that the data having the noise is not included in the addition average.
[0027]
The signal DC voltage stabilization circuit according to claim 5 of the present invention is the signal DC voltage stabilization circuit according to claim 4, wherein the clamp level setting code is (M-1) bits, and the predetermined digital value is clamped. One bit of the value “1” added to the MSB side of the level setting code, and the voltage corresponding to the predetermined digital value is the center voltage in the range from the upper reference voltage to the lower reference voltage.
[0028]
According to this configuration, a configuration for creating M-bit data by adding a predetermined digital value to an arbitrarily set clamp level setting code is simplified.
[0029]
  The signal DC voltage stabilization circuit according to claim 6 of the present invention is the signal DC voltage stabilization circuit according to

claim

4 or 5,The value given to the addition number setting terminal is a binary number.
[0030]
According to this configuration,An average operation in the addition averaging circuit can be realized by a bit shift operation, and the circuit configuration is further simplified.
[0051]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a signal DC voltage stabilizing circuit according to the present invention. In this embodiment, an example of a 10-bit A / D converter and an 8-bit clip circuit is shown. In FIG. 1, 1 is an amplifier, 2 is a DC control circuit, 3 is an A / D converter, 4 is a phase adjustment circuit, 5 is a clip circuit, 6 is an addition averaging circuit as a data extraction circuit, 7 is a phase adjustment circuit, 8 Is a digital subtraction circuit, 9 is a D / A converter, 10 is an amplitude adjustment circuit, 11 is a subtraction circuit, 12 is a central voltage in a range from the upper reference voltage to the lower reference voltage, and 13 is a capacitor.
[0052]
FIG. 4 is a timing chart showing the operation of the signal DC voltage stabilization circuit.
[0053]
As shown in FIG. 4, an input analog video signal has an effective period in which a video signal exists in one horizontal period and a horizontal blanking period in which no video signal exists. There is a black reference period that serves as a black reference. Further, as shown in FIG. 4, the clamp pulse described later exists in the black reference period of the input analog video signal during its active period.
[0054]
As shown in FIG. 1, the input analog video signal is amplified by an amplifier 1 having a fixed gain or a variable gain, and the amplitude is optimized. Further, according to the control terminal voltage applied to the control terminal 2a, the DC voltage of the output analog video signal of the amplifier 1 The DC voltage is optimized by the DC control circuit 2 that defines The input analog video signal is converted by the 10-bit A / D converter 3 into a 10-bit digital signal from LSB D0 to MSB D9 at a conversion speed according to the input clock, and output in synchronization with the clock. The The relationship between this clock and the input analog video signal is as shown in FIG.
[0055]
On the other hand, in detecting the DC voltage level of the black reference period in the horizontal blanking period of the 10-bit digital signal, the level cannot exceed at least one-fourth of the full scale in the steady state of the operation. 5, the MSB side 2 bits are clipped to form an 8-bit digital signal from D 0 to D 7 and input to the 8-bit addition averaging circuit 6.
[0056]
As shown in FIG. 2, the configuration example of the clip circuit 5 includes 10 D flip-flops each receiving the 10-bit digital signal (D0 to D9) of the A / D converter 3, and the 2-bit D on the MSB side. It consists of an OR circuit that takes the logical sum of the Q outputs of the flip-flops and gives it to the 8-bit D flip-flop on the LSB side as the S input.
[0057]
When the input 10-bit digital signal exceeds the 8-bit full scale, either 2 bits D8 or D9 of the MSB side becomes “1”. Eight D flip-flops are set, D0 to D7 are all set to “1” and output, and the signal is clipped to 8-bit full scale.
[0058]
The clock supplied to the D flip-flop to which each D0 to D9 of the 10-bit digital signal is input is the same clock that is input to the 10-bit A / D converter 3, and the phase is adjusted by the phase adjustment circuit 4. Optimized for.
[0059]
In the 8-bit addition averaging circuit 6, the binary number (at least two or more) defined by the addition number setting terminal starting from the front edge of the clamp pulse (FIG. 4) in which the active period is in the black reference period in the horizontal blanking period. The conversion clock input to the 10-bit A / D converter for the clock cycle of powers of 2 (numerical power of 2) such as 2, 4, 8,... According to the input clock whose phase is adjusted by the phase adjustment circuit 4 The black reference period signal in the 8-bit digital signal output from the clip circuit 5 is averaged and output as an 8-bit digital signal from the LSB AD0 to the MSB AD7 having the cycle of the input clamp pulse, and the digital subtraction circuit 8
[0060]
In this digital subtraction circuit 8, 8-bit data is added from 8-bit data obtained by adding “1”, that is, 80 Hexa to DA7 on the MSB side, with respect to DA6 of MSB side DA0 to MSB DA6 of 7-bit clamp level setting code LSB set arbitrarily. The result of subtracting the 8-bit digital signal from the LSB AD 0 to the MSB AD 7, which is the output of the averaging circuit 6, is output and supplied to the 8-bit D / A converter 9.
[0061]
The D / A converter 9 receives the upper reference voltage VrefH and the lower reference voltage VrefL, and converts the subtraction result into analog data having a clamp pulse period within the range of the two voltages. To enter.
[0062]
In the subtraction circuit 11, in the active period of the clamp pulse, the output analog data of the 8-bit D / A converter 9 is in the range from the upper reference voltage VrefH applied to the 8-bit D / A converter 9 to the lower reference voltage VrefL. The center voltage [(VrefH + VrefL) / 2], in other words, the average value of the upper reference voltage VrefH and the lower reference voltage VrefL is subtracted, and the capacitor 13 is charged and discharged according to the subtraction result. The control terminal voltage of the direct current control circuit 2 is generated in proportion to the voltage of the current, and the direct current voltage of the black reference period of the output analog video signal of the direct current control circuit 2 is determined.
[0063]
In the above description, the clamp pulse supplied to the subtraction circuit 11 is phase-adjusted by the phase adjustment circuit 7 using the same clamp pulse as that used in the addition averaging circuit 6 so that the phase of the active period of the clamp pulse is changed to the D / A converter 9 The output analog signal is set to a stable point avoiding the change point of the period change of the output analog signal, and the amplitude is set to be optimum for the subtraction circuit 11 by the amplitude adjustment circuit 10. The amplitude adjustment operation by the amplitude adjustment circuit 10 is performed for the same purpose as described in the conventional example.
[0064]
A configuration example of the subtraction circuit 11 is as shown in FIG. In the subtraction circuit 11, when the voltage generated in the capacitor 13 is equal to the internal reference voltage 32, a voltage determined by the constant current source 33 and the load 34 is applied to the control terminal of the DC control circuit 2 through the buffer 35.
[0065]
If the output analog data of the D / A converter 9 is higher than the voltage of (VrefH + VrefL) / 2 which is the counterpart of the differential pair 31, the capacitor 13 is charged to increase the voltage. As a result, the control terminal voltage applied to the control terminal of the DC control circuit 2 increases.
[0066]
On the contrary, if the output analog data of the D / A converter 9 is lower than the voltage of (VrefH + VrefL) / 2 which is the counterpart of the differential pair 31, the capacitor 13 is discharged to lower the voltage and lower than the internal reference voltage 32. Then, the current flowing through the load 34 decreases and the control terminal voltage applied to the control terminal of the DC control circuit 2 decreases.
[0067]
When noise exists in the black reference period of the input analog video signal, the output analog data of the D / A converter 9 is the counterpart of the differential pair 31 in the period of the clamp pulse, that is, the period of one horizontal period (near (VrefH + VrefL) / 2). The voltage fluctuates at. However, the voltage fluctuation of the voltage generated in the capacitor 13 is reduced in a period of a time constant determined by the impedance of the differential pair 31 and the capacitance value of the capacitor 13. Therefore, the control terminal voltage of the DC control circuit 2 determined in proportion to the voltage generated in the capacitor 13, the DC voltage of the black reference period of the output analog video signal of the DC control circuit 2, and the output digital signal of the A / D converter 3. The fluctuation of the DC voltage during the black reference period from D0 to D9 is alleviated and becomes stable.
[0068]
When the average of the DC voltage in the black reference period of the output digital signals D0 to D9 of the A / D converter 3 coincides with the arbitrarily set clamp level setting values DA0 to DA6, from the AD0 of the LSB that is the output of the averaging circuit 6 Since the 8-bit digital signal from the MSB to the AD7 matches the arbitrarily set 7-bit clamp level setting code LSB DA0 to the MSB DA6, the output of the digital subtraction circuit 8 is an 8-bit full-scale intermediate value 80hexa. Therefore, the analog output converted by the D / A converter 9 coincides with (VrefH + VrefL) / 2 which is the counterpart of the subtraction circuit 11.
[0069]
Then, charging / discharging of the capacitor 13 is stopped, and the change in the output voltage of the subtraction circuit 11 is stopped and fixed at the voltage at that time. Therefore, during the black reference period of the analog video signal output from the DC control circuit 2 The DC voltage is also fixed, and the DC voltage in the black reference period of the output digital signals D0 to D9 obtained by converting the DC voltage by the A / D converter 3 is also fixed at a value matching the clamp level setting value.
[0070]
Now, let Vd be the average of the DC voltage of the output digital signals D0 to D9 of the A / D converter 3 during the black reference period, V0 is the DC voltage to be originally set, and A is the error caused by various fluctuation factors.
Vd = V0 + A (1)
It is expressed. This coincides with the output digital signals AD0 to AD7 of the averaging circuit 6. Since the digital subtraction circuit 8 subtracts AD7 from the output digital signal AD0 of the addition averaging circuit 6 from the data obtained by adding 80Hexa to the clamp level setting value Vr, the output is
Vr + 80Hexa-V0-A (2)
It is expressed. When 80Hexa is converted by an 8-bit D / A converter whose upper reference voltage is VrefH and lower reference voltage is VrefL, the output is
(VrefH + VrefL) / 2
Therefore, when the expression (2), which is the output of the digital subtraction circuit 8, is converted by an 8-bit D / A converter in which the upper reference voltage is VrefH and the lower reference voltage is VrefL, the output is
Vr + (VrefH + VrefL) / 2−V0−A (3)
It is expressed. In the subtraction circuit 11, the output of the 8-bit D / A converter (3)
(VrefH + VrefL) / 2
Work so that the difference between

Ie
V0 = Vr-A (4)
It becomes. Substituting this equation (4) into equation (1)
Vd = Vr-A + A
= Vr
It becomes. In other words, the DC voltage Vd in the black reference period of the output digital signals D0 to D9 of the A / D converter 3 always coincides with the clamp level setting value Vr regardless of any variation factor A.
[0071]
According to the signal DC voltage stabilization circuit of this embodiment, the control terminal voltage of the DC control circuit 2 is based on data obtained by averaging a plurality of M-bit digital signals corresponding to the signal level in the black reference period in the blanking period. Regardless of circuit element characteristic variation, A / D converter reference voltage variation, A / D converter 3 inherent conversion error, power supply voltage fluctuation, black reference period noise in the input signal, etc. Even if the DC voltage is not adjusted, the DC voltage in the black reference period in the N-bit digital signal of the A / D converter 3 can always be matched with a time constant at a set value. Furthermore, since the clip circuit 5 is provided to reduce the number of bits of the digital signal, the circuit scale for adjusting the control terminal voltage of the DC control circuit can be further reduced.
[0072]
In addition, a configuration for creating M-bit data by adding a predetermined digital value to an arbitrarily set clamp level setting code is simplified.
[0073]
Further, since a plurality of M-bit digital signals corresponding to the DC voltage level in the black reference period are added and averaged by the addition averaging circuit 6, the influence of noise in the black reference period on the input signal can be reduced. The DC voltage of the black reference period in the M-bit digital signal of the D converter can be further stabilized.
[0074]
Further, the averaging operation in the averaging circuit 6 can be realized by a bit shift operation, and the circuit configuration is further simplified.
[0075]
Note that the above clip circuit can be omitted. In this case, since the number of bits of the circuits below the averaging circuit 6 is increased, the circuit scale is slightly increased.
[0076]
In the above description, only the signal DC voltage stabilization circuit has been described. However, this signal DC voltage stabilization circuit is not limited to a CCD camera, a copying machine, an image scanner device, a television device, a VTR device, and other devices. It is provided for video equipment.
[0077]
【The invention's effect】
As described above, according to the signal DC voltage stabilizing circuit of the present invention, the DC voltage in the black reference period of the output digital signal of the A / D converter always matches the clamp level setting value regardless of any fluctuation factors. Therefore, even if there is no need to adjust the signal DC voltage, which is conventionally required, and there is noise in the black reference period of the input analog video signal, the fluctuation of the DC voltage in the black reference period in the output digital signal of the A / D converter is Relaxed and stable. Therefore, there is an effect of realizing a video device in which noise is not generated in the video.
[0078]
Further, if the number of data to be added and averaged by the addition averaging circuit can be selected at the addition number setting terminal, the noise exists depending on the position of the noise existing in the black reference period in the output signal of the A / D converter. It is possible to select such that data is not included in the arithmetic mean. By selectively processing stable parts while avoiding periods where noise is present, the DC voltage of the black reference period in the digital signal output from the A / D converter can be made more stable, and video equipment with a stable black level of video can be obtained. There is an effect to realize.
[0079]
In addition, if the number of bits of the signal is reduced by the clip circuit, the averaging circuit, digital subtraction circuit, and D / A converter can be configured with a circuit for a small number of bits. This has the effect of enabling the realization of a video device provided with a digitizing circuit.
[0080]
In addition, if the addition average number in the addition average circuit is a binary number, the division processing after the addition can be realized by shifting the bits, and the realization of a video device equipped with a signal DC voltage stabilization circuit with a smaller circuit scale and power saving can be realized. Has the effect of enabling.
[0081]
The video equipment provided with the signal DC voltage stabilization circuit has the same effect as the signal DC voltage stabilization circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating a configuration example of a clip circuit according to an embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration example of a subtraction circuit in the embodiment of the present invention.
FIG. 4 is a timing chart showing the operation of the exemplary embodiment of the present invention.
FIG. 5 is a circuit diagram showing a conventional example.
FIG. 6 is a circuit diagram showing another conventional example.
[Explanation of symbols]
1 Fixed gain or variable gain amplifier
2 DC control circuit
3 A / D converter
4 Phase adjustment circuit
5 Clip circuit
6 Addition averaging circuit
7 Phase adjustment circuit
8 Digital subtraction circuit
9 D / A converter
10 Amplitude adjustment circuit
11 Subtraction circuit
13 Capacitor
31 differential pairs
32 Internal reference voltage
33 Constant current source
34 Load
35 buffers

Claims

An amplifier for amplifying the input analog video signal;
A DC control circuit that regulates the DC voltage of the output analog video signal of the amplifier according to the control terminal voltage applied to the control terminal;
An A / D converter that converts an analog video signal output from the DC control circuit at a predetermined conversion cycle into an N-bit digital signal and outputs the converted signal;
An N-bit digital signal output from the A / D converter is extracted in an active period of a clamp pulse having an active period in a black reference period in a horizontal blanking period of the input analog video signal, and has a period of the clamp pulse. A data extraction circuit for outputting as an N-bit digital signal;
A digital subtraction circuit for subtracting an N-bit digital signal output from the data extraction circuit from N-bit data obtained by adding a predetermined digital value to an arbitrarily set clamp level setting code;
A D / A converter for converting N-bit digital data output from the digital subtraction circuit into analog data within a range of a predetermined upper reference voltage and lower reference voltage;
A capacitor that is charged and discharged according to a subtraction result obtained by subtracting a voltage corresponding to the predetermined digital value from analog data output from the D / A converter during an active period of the clamp pulse, and is proportional to the voltage of the capacitor; A subtracting circuit for generating a control terminal voltage of the DC control circuit ,
The data extraction circuit outputs the active period from the A / D converter for a predetermined number of conversion periods starting from the leading edge of the clamp pulse existing in the black reference period in the horizontal blanking period of the input analog video signal. An averaging circuit that averages N-bit digital signals and outputs them as an N-bit digital signal having the period of the clamp pulse,
The signal DC voltage stabilizing circuit, wherein the number of N-bit digital signals to be averaged by the averaging circuit is arbitrarily set according to a value given to an addition number setting terminal provided in the averaging circuit. .

The clamp level setting code is (N−1) bits, and the predetermined digital value is one bit of a value “1” added to the MSB side of the clamp level setting code, and the predetermined digital value 2. The signal DC voltage stabilizing circuit according to claim 1, wherein the voltage corresponding to is a central voltage in a range from the upper reference voltage to the lower reference voltage.

3. The signal DC voltage stabilizing circuit according to claim 1, wherein the value given to the addition number setting terminal is a binary number .

An amplifier for amplifying the input analog video signal;
A DC control circuit that regulates the DC voltage of the output analog video signal of the amplifier according to the control terminal voltage applied to the control terminal;
An A / D converter that converts an analog video signal output from the DC control circuit at a predetermined conversion cycle into an N-bit digital signal and outputs the converted signal;
A clip circuit that clips an N-bit digital signal output from the A / D converter with M bits less than N bits and outputs the signal as an M-bit digital signal;
The M-bit digital signal output from the clipping circuit is extracted in the active period of the clamp pulse in which the active period exists in the black reference period in the horizontal blanking period of the input analog video signal, and the M-bit has the period of the clamp pulse. A data extraction circuit for outputting as a digital signal;
A digital subtraction circuit that subtracts an M-bit digital signal output from the data extraction circuit from M-bit data obtained by adding a predetermined digital value to an arbitrarily set clamp level setting code;
A D / A converter for converting M-bit digital data output from the digital subtraction circuit into analog data within a range of a predetermined upper reference voltage and lower reference voltage;
A capacitor that is charged and discharged according to a subtraction result obtained by subtracting a voltage corresponding to the predetermined digital value from analog data output from the D / A converter during an active period of the clamp pulse, and is proportional to the voltage of the capacitor; A subtracting circuit for generating a control terminal voltage of the DC control circuit ,
The data extraction circuit outputs M bits output from the clip circuit for a predetermined number of conversion periods starting from the leading edge of a clamp pulse whose active period is in the black reference period in the horizontal blanking period of the input analog video signal It consists of an averaging circuit that averages digital signals and outputs them as an M-bit digital signal having the period of the clamp pulse,
The number of M-bit digital signals to be averaged by the averaging circuit is arbitrarily set according to a value given to an addition number setting terminal provided in the averaging circuit. .

The clamp level setting code is (M−1) bits, and the predetermined digital value is one bit of a value “1” added to the MSB side of the clamp level setting code, and the predetermined digital value The signal DC voltage stabilizing circuit according to claim 4, wherein the voltage corresponding to is a central voltage in a range from the upper reference voltage to the lower reference voltage.

6. The signal DC voltage stabilization circuit according to claim 4, wherein the value given to the addition number setting terminal is a binary number .