JP4029690B2 - Synchronous supplementary circuit - Google Patents

Description

となる。
【００１３】
さらに、ｆＨｚの1 クロック後の積算値Ｃｒ１（１）は、ローカルＧｏｌｄ符号ラッチ３にラッチされているローカルＧｏｌｄ符号の状態は変化せず、受信Ｇｏｌｄ符号１のみが1 クロック分右にシフトするので、
【００１４】
【数２】

と書ける。同様に５１１クロック後には、相関値Ｃｒ１（５１１）は、
【００１５】
【数３】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１（ｎ）は、
【００１６】
【数４】

と書ける。続いて、５１２クロック経過時、ローカルＧｏｌｄ符号用シフトレジスタ4 には、すでに右端から、ＬＧ５１３，ＬＧ５１４，ＬＧ５１５，・・・，ＬＧ１０２４がラッチされており、この瞬間、また、ローカルＧｏｌｄ符号用シフトレジスタ4 の内容をそのまま、ローカルＧｏｌｄ符号ラッチ３にラッチする。
【００１７】
（４）受信Ｇｏｌｄ符号用シフトレジスタ２とローカルＧｏｌｄ符号ラッチ３とのレジスタの状態間の一致数を積算する積算回路（積算回路及び相関値メモリ５内の）により積算された値をＣｒ２とおくと、
【００１８】
【数５】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ２（ｎ）は、
【００１９】
【数６】

と書ける。このような操作を後２回( 計４回) 繰り返すことにより、部分相関値Ｃｒ１, Ｃｒ２, Ｃｒ３, Ｃｒ４が得られる。これらの部分相関値の和をとることにより、Ｇｏｌｄ符号の1 周期分の積算値が得られることになる。1 周期分の相関値をＣＲとおくと、時刻ｎ（位相）がずれた場合の積算値ＣＲ（ｎ）は、
【００２０】
【数７】

と書け、ｎは０〜５１１までの値をとり、図２中の５１２位相分（ｎ＝１−５１２）の相関値が得られた。
【００２１】
（５） 上記の操作（２）〜（４）を計４回、繰り返すことにより1 周期分の位相（２０４８）の相関カーブが得られる。
【００２２】
上述したように、ハードウエア規模の増大は、ローカル拡散符号と同じサンプリング周波数で動作する相関器を数回繰り返し用いることによって回避できるが、シフトレジスタの段数に応じてこの繰り返し数が増大し、逆に、処理時間、すなわち初期同期捕捉時間の増加を招き、通信、特に高速性が要求されるバースト通信において問題となっている。
【００２３】
【発明が解決しようとする課題】
前述のように、従来では、初期同期の捕捉において、ハードウエア規模の増大（消費電力の増大）を回避するために、段数の少ない相関器（シフトレジスタ）を数回繰り返し用いることによって相互相関をとっていた。しかし、これでは高速性が要求されるバースト通信において、初期同期の捕捉時間の増加を招くという問題があった。
【００２４】
そこで、本発明の目的は、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能な同期補足回路を提供することにある。
【００２５】
【課題を解決するための手段】
前記課題を解決するために本発明による同期捕捉回路は、周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関を演算する相互相関演算手段と、前記周波数ｆＨｚのクロックのｎ（ｎは正の整数）クロックごとに前記受信拡散符号の複製を他の複製と入れ替える複製選択制御手段とを含む同期捕捉回路であって、前記相互相関演算手段は前記受信拡散符号を周波数ｆＨｚのクロックでシフトし格納するｎ段の第１シフトレジスタと、前記周波数ｆＨｚのクロックのｎクロックごとに前記ｎ段の第１シフトレジスタに格納された受信拡散符号をラッチするｎ段ラッチと、周波数２ｆＨｚのクロックで前記受信拡散符号の複製をシフトし格納するｎ段の第２シフトレジスタと、前記ｎ段ラッチにラッチされた受信拡散符号と前記ｎ段の第２シフトレジスタに格納された前記受信拡散符号の複製との相関値演算を行う相関値演算手段とを含み、前記複製選択制御手段は前記受信拡散符号の複製を発生する第１複製発生手段と、前記受信拡散符号の他の複製を発生する第２複製発生手段と、前記複製または他の複製を周波数２ｆＨｚのクロックでシフトし格納するｎ段の第３シフトレジスタと、前記第１複製発生手段で発生した複製と前記第２複製発生手段で発生した他の複製とをそれぞれ前記第２シフトレジスタまたは前記第３シフトレジスタに格納する選択手段と、前記周波数ｆＨｚのクロックのｎクロックごとに前記選択手段に前記第１および第２複製発生手段と前記第２および第３シフトレジスタとの接続を切替えさせるタイミング制御手段とを含むことを特徴とする。
【００２６】
本発明によれば、上記構成を有することにより、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能となる。
【００２７】
本発明は従来のシフトレジスタ２，４が５１２段構成であった（図３参照）ところ、これを２５６段構成のシフトレジスタ８，１０（図１参照）で置き換えても高速な初期同期捕捉が可能な技術を提供する。
【００２８】
図１を参照すると、シフトレジスタ８はｆＨｚの速度でシフトするレジスタ、ローカルＧｏｌｄ符号用レジスタ１０，１１はその２倍の２ｆＨｚの速度でシフトするレジスタである。ローカルＧｏｌｄ符号発生回路１２，１３にはローカルＧｏｌｄ符号が格納されている。選択回路１４はローカルＧｏｌｄ符号発生回路１２，１３のローカルＧｏｌｄ符号をローカルＧｏｌｄ符号用レジスタ１０，１１のどちらに格納するかの選択を行う。タイミング制御回路１６はローカルＧｏｌｄ符号発生回路１２，１３に格納されたローカルＧｏｌｄ符号を何番目の符号から取り出すか、換言すればそのローカルＧｏｌｄ符号をどの位相から取り出すかを制御する。
【００２９】
今、シフトレジスタ８に１番目から２５６番目までの受信Ｇｏｌｄ符号が、ローカルＧｏｌｄ符号用レジスタ１０に１番目から２５６番目までのローカルＧｏｌｄ符号がそれぞれ格納されているものとする。シフトレジスタ８の２５６個の受信Ｇｏｌｄ符号は受信Ｇｏｌｄ符号ラッチ９にラッチされる。積算回路及び相関値メモリ５は受信Ｇｏｌｄ符号ラッチ９の符号とローカルＧｏｌｄ符号用レジスタ１０の符号との相関値の積算を行う。
【００３０】
２ｆＨｚの５１２クロックまで相関値の積算が行われると、２ｆＨｚの５１２クロックはｆＨｚの２５６クロックに相当するため、５１２クロック経過時にシフトレジスタ８にはすでに２５７番目から５１２番目までの受信Ｇｏｌｄ符号が格納されている。そして、このシフトレジスタ８の内容は受信Ｇｏｌｄ符号ラッチ９にラッチされる。
【００３１】
一方、タイミング制御回路１６は選択回路１４に予めローカルＧｏｌｄ符号発生回路１３から２５７番目から５１２番目までのローカルＧｏｌｄ符号をローカルＧｏｌｄ符号用レジスタ１１に格納させておき、２ｆＨｚの５１２クロック経過時にこのローカルＧｏｌｄ符号用レジスタ１１の内容をローカルＧｏｌｄ符号用レジスタ１０にラッチさせる。そして、受信Ｇｏｌｄ符号ラッチ９にラッチされた２５７番目から５１２番目までの受信Ｇｏｌｄ符号とローカルＧｏｌｄ符号用レジスタ１０にラッチされたローカルＧｏｌｄ符号との相関値の積算が引き続き行われる。
【００３２】
このようにして、１番目から２５６番目までの拡散符号の相関値と、２５７番目から５１２番目までの拡散符号の相関値が２５６段のシフトレジスタを用いて行われる。５１３番目以降の拡散符号の相関値の計算も上記動作の繰り返しとなる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係る同期補足回路の最良の実施の形態の構成図である。同図を参照すると、同期補足回路は、受信機において受信された拡散信号をＡ／Ｄ変換することにより得られる受信拡散符号１（同図中１の受信Ｇｏｌｄ符号とは、この受信拡散符号を指す）と、この受信拡散符号１をシフトさせる受信Ｇｏｌｄ符号用シフトレジスタ８と、この受信Ｇｏｌｄ符号用シフトレジスタ８の内容を一時的に記憶させる受信Ｇｏｌｄ符号ラッチ９と、このラッチ９に記憶させるタイミング信号１７を発生させるタイミング発生回路１５と、受信拡散符号１の複製である2 つのローカル拡散符号１８，１９を発生させるローカルＧｏｌｄ符号発生回路１２，１３と、これらの符号をシフトさせるローカルＧｏｌｄ符号用シフトレジスタ１０，１１と、この２つのローカル拡散符号１８，１９とシフトレジスタ間の接続関係を制御する選択回路１４と、この接続関係及び切り替えるタイミングを発生させ、かつ、ローカル拡散符号１８，１９の位相を制御信号２０を用いて制御するタイミング制御回路１６と、受信拡散符号１とローカル拡散符号１８，１９との相互相関を計算する相関器 （たとえば、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路）２１と、この相関器２１から得られた相関値を積算しかつ相関値を格納する積算回路及び相関値メモリ５とを含んで構成される。
【００３４】
本発明の動作においては、相関値を如何にハードウエア規模を少なく、高速に得るかを目的としているが、その方法は、相関値を計算するための初期条件としては、従来の場合と同様に考え、その手順を以下に示す。但し、各レジスタは一例として２５６段のレジスタであり、従来の場合に比べて半分となる。
【００３５】
（１）受信Ｇｏｌｄ符号用シフトレジスタ８は受信Ｇｏｌｄ符号１をｆＨｚの速度で、シフトさせるシフトレジスタであり、受信Ｇｏｌｄ符号ラッチ９は、２０４７周期のローカルＧｏｌｄ符号を２５６チップ間隔でラッチするレジスタである。また、ローカルＧｏｌｄ符号用シフトレジスタ１０，１１はローカルＧｏｌｄ符号１８，１９を２ｆＨｚの速度でシフトさせるシフトレジスタである。
【００３６】
（２） 今、受信Ｇｏｌｄ符号用シフトレジスタ８及びローカルＧｏｌｄ符号用シフトレジスタ１０，１１にそれぞれ、受信Ｇｏｌｄ符号１、ローカルＧｏｌｄ符号１８，１９が入力され、次々にシフトされている。選択回路１４は、ローカルＧｏｌｄ符号発生回路１２，１３のローカルＧｏｌｄ符号１８，１９を選択する回路であり、ある時刻においては、選択回路１４では、ローカルＧｏｌｄ符号用シフトレジスタ１０とローカルＧｏｌｄ符号発生回路１２が、ローカルＧｏｌｄ符号用シフトレジスタ１１とローカルＧｏｌｄ符号発生回路１３がそれぞれ接続されているとする。
【００３７】
受信Ｇｏｌｄ符号１及びローカルＧｏｌｄ符号１８，１９が、受信Ｇｏｌｄ符号用シフトレジスタ８及びローカルＧｏｌｄ符号用シフトレジスタ１０，１１の左端にセットされ、このときの受信Ｇｏｌｄ符号１、ローカルＧｏｌｄ符号１８, ローカル Ｇｏｌｄ符号１９をＲＧ１、Ｌ１Ｇ１、Ｌ２Ｇ１とおくと、時刻τがｆＨｚの２５５クロック後、右端からそれぞれ、受信Ｇｏｌｄ符号用シフトレジスタ８にはＲＧ１，ＲＧ２，ＲＧ３，・・・,RG ２５６がラッチされる。
【００３８】
この瞬間、ローカルＧｏｌｄ符号用シフトレジスタ１０には、L １G １，L １G ２，L １G ３，・・・，L １G ２５６が、ローカルＧｏｌｄ符号用シフトレジスタ１１には、L ２G １，L ２G ２，L ２G ３，・・・，L ２G ２５６がセットされているとして、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。
【００３９】
（３）受信Ｇｏｌｄ符号ラッチ９とローカルＧｏｌｄ符号用シフトレジスタ１０とのレジスタの状態間の一致数を積算する積算回路及び相関値を格納する相関値メモリ５内の積算回路により積算された値をＣｒ１１（τ）とおくと、
【００４０】
【数８】

と書ける。さらに、２ｆＨｚの1 クロック後の積算値Ｃｒ１（１）は、受信Ｇｏｌｄ符号ラッチ９にラッチされている受信Ｇｏｌｄ符号１の状態は変化せず、ローカルＧｏｌｄ符号用シフトレジスタ１０のローカル Ｇｏｌｄ符号１８のみが２ｆＨｚの1 クロック分右にシフトするので、
【００４１】
【数９】

と書ける。但し、このとき、ローカルＧｏｌｄ符号用シフトレジスタ１１のローカル Ｇｏｌｄ符号１９は、２ｆＨｚの1 クロック分右にシフトしている。同様に５１１クロック後には、相関値Ｃｒ１（５１１）は、
【００４２】
【数１０】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１（ｎ）は、
【００４３】
【数１１】

と書ける。続いて、５１２クロック経過時（受信Ｇｏｌｄ符号用シフトレジスタ８はｆＨｚクロックで動作しているため、２ｆＨｚの５１２クロックは、ｆＨｚの２５６クロック分に相当する）、受信Ｇｏｌｄ符号用シフトレジスタ８には、すでに右端から、ＲＧ２５７，ＲＧ２５８，ＲＧ２５９，・・・，ＲＧ５１２がラッチされており、この瞬間、また、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。
【００４４】
また、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１には、すでに右端から、ローカル Ｇｏｌｄ発生回路１３から、Ｌ２Ｇ２５７，Ｌ２Ｇ２５８，Ｌ２Ｇ２６０，・・・，
Ｌ２Ｇ５１２がラッチされており、この瞬間、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１の内容をそのまま、ローカルＧｏｌｄ符号用シフトシフトレジスタ１０にラッチし、同時に選択回路１４によりローカルＧｏｌｄ符号用シフトシフトレジスタ１０とＧｏｌｄ符号発生回路１３との接続に、かつローカルＧｏｌｄ符号用シフトシフトレジスタ１１とＧｏｌｄ符号発生回路１２との接続にそれぞれ切り替えられる。
【００４５】
（４） 上記（３）と同様に、受信Ｇｏｌｄ符号ラッチ９とローカルＧｏｌｄ符号用シフトシフトレジスタ１０とのレジスタの状態間の一致数を積算する積算回路（積算回路及び相関値メモリ５内）により積算された値をＣｒ１２（τ）とおくと、
【００４６】
【数１２】

と書ける。
さらに、２ｆＨｚの1 クロック後の積算値Ｃｒ２（１）は、受信Ｇｏｌｄ符号号ラッチ９にラッチされている受信Ｇｏｌｄ符号１の状態は変化せず、ローカルＧｏｌｄ符号用シフトシフトレジスタ１０のローカルＧｏｌｄ符号１８のみが２ｆＨｚの1 クロック分右にシフトするので、
【００４７】
【数１３】

と書ける。但し、このとき、ローカルＧｏｌｄ符号用シフトシフトレジスタ１１のローカルＧｏｌｄ符号１９は、２ｆＨｚの1 クロック分右にシフトしている。同様に５１１クロック後には、相関値Ｃｒ２（５１１）は、
【００４８】
【数１４】

と書け、一般的に時刻ｎ後には、相関値Ｃｒ１２（ｎ）は、
【００４９】
【数１５】

と書ける。続いて、１０２４クロック経過時（受信Ｇｏｌｄ符号用シフトレジスタ８はｆＨｚクロックで動作しているため、２ｆＨｚの１０２４クロックは、ｆＨｚの５１２クロック分に相当する）、受信Ｇｏｌｄ符号用シフトレジスタ８には、すでに右端から、ＲＧ５１３，ＲＧ５１４，RG５１５，・・・，RG７６８がラッチされており、この瞬間、また、受信Ｇｏｌｄ符号用シフトレジスタ８の内容をそのまま、受信Ｇｏｌｄ符号ラッチ９にラッチする。また、ローカルＧｏｌｄ符号用シフトレジスタ１１には、すでに右端から、ローカルＧｏｌｄ符号発生回路１３から、Ｌ１Ｇ５１３，Ｌ１Ｇ５１４，Ｌ１Ｇ５１５，・・・，Ｌ１Ｇ７６８がラッチされている（Ｃｒ２（ｎ）を計算している間の５１２クロック中にローカルＧｏｌｄ符号用シフトレジスタ１１に位相を合わせてラッチされるようにローカルＧｏｌｄ符号発生回路１３の位相をタイミング制御回路１６により制御する) 。
【００５０】
また、この瞬間同時に、ローカルＧｏｌｄ符号用シフトレジスタ１１の内容をそのまま、ローカルＧｏｌｄ符号用シフトレジスタ１０にラッチし、同時に選択回路１４をローカルＧｏｌｄ符号用シフトレジスタ１１とローカルＧｏｌｄ符号発生回路１３との接続に、かつローカルＧｏｌｄ符号用シフトレジスタ１０とローカルＧｏｌｄ符号発生回路１２との接続に切替える。
【００５１】
ここで、Ｌ１Ｇｋ＝Ｌ２Ｇｋ＝ＬＧｋとすれば、ｆＨｚの５１２クロック経過後、以下の部分相関値ＣＲ１（ｎ）が得られることになる。
【００５２】
【数１６】

この（１６）式は、上記（４）式と同じであり、従来の処理を本ハードウエア規模で実現可能となったことになる。
【００５３】
（５） 上記（３）、（４）の操作を後３回( 計４回) 繰り返すことにより、部分相関値Ｃｒ１１，Ｃｒ１２，Ｃｒ２１，Ｃｒ２２, Ｃｒ３１，Ｃｒ３２，Ｃｒ４１，Ｃｒ４２が得られる。これらの部分相関値の和をとることにより、Ｇｏｌｄ符号の1 周期分の積算値を得られることになる。1 周期分の相関値をＣＲとおくと、時刻ｎ( 位相) がずれた場合の積算値ＣＲ（ｎ）は、
【００５４】
【数１７】

であり、n は、０〜５１１までの値をとり、図２中の５１２位相分（ｎ＝１−５１２）の相関値が得られた。
【００５５】
（６） 上記の操作（２）〜（５）を計４回、繰り返すことにより1 周期分の位相（２０４８）の相関カーブが得られる。
【００５６】
【発明の効果】
以上説明したように本発明による同期補足回路は、周波数ｆＨｚのクロックに同期して入力される受信拡散符号と周波数２ｆＨｚのクロックに同期して入力される前記受信拡散符号の複製との相互相関を演算する相互相関演算手段と、前記周波数ｆＨｚのクロックのｎ（ｎは正の整数）クロックごとに前記受信拡散符号の複製を他の複製と入れ替える複製選択制御手段とを含むため、ハードウエア規模をほとんど増大させることなく、高速な初期同期捕捉を実現すること、言い換えれば、初期同期補足時間を増加させることなく、ハードウエア規模の減少（低消費電力化）の実現が可能となる。
【００５７】
より具体的に説明すると、従来の相関値の計算回路では、５１２の位相差分の相関値カーブを得るために５１２段のシフトレジスタ２とラッチ３とシフトレジスタ４と相関値を計算するためのＥｘｃｌｕｓｉｖｅ−ＯＲ回路２１とを必要としたが、本発明の回路では、２５６段数のシフトレジスタ８と、ラッチ９と、シフトレジスタ１０及び１１と、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路２１とで構成でき、約半分弱のゲート規模の縮小になる。
【００５８】
また、本発明では、ローカル拡散符号１８，１９をシフトさせるシフトレジスタ１０，１１の動作クロックは受信拡散符号１の2 倍であったが、この速度を4 倍にすれば、２５６段のシフトレジスタを１２８段にすることが可能となり、さらにゲート規模の縮小となる。また、同様に従来の例と同様５１２段のシフトレジスタを用いれば、回路規模は約1 ．3 倍と増加するが、初期同期補足時間（１周期分の相関値カーブを得るまでの時間）が半分に短縮させることになり、初期同期捕捉時間の高速化を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る同期補足回路の最良の実施の形態の構成図である。
【図２】１周期分の受信拡散符号とローカル拡散符号との相互相関値カーブの一例を示す図である。
【図３】従来の同期捕捉回路の一例の構成図である。
【符号の説明】
５ 積算回路及び相関値メモリ
８ 受信Ｇｏｌｄ符号用シフトレジスタ
９ 受信Ｇｏｌｄ符号ラッチ
１０，１１ ローカルＧｏｌｄ符号用シフトレジスタ
１２，１３ ローカルＧｏｌｄ符号発生回路
１４ 選択回路
１５ タイミング発生回路
１６ タイミング制御回
２１ 相関器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization supplement circuit, and in particular, in a communication system using a spread spectrum communication system in a satellite communication system, particularly a DS (direct sequence) system, to acquire initial synchronization at high speed to perform spectrum despreading. The present invention relates to a synchronous supplement circuit that enables the above.
[0002]
[Prior art]
In the spread spectrum communication system, particularly the DS system, the reception side performs A / D (analog / digital) conversion on the received spread signal received at the receiver, and the A / D converted spread code (hereinafter referred to as the receive spread code). The spectrum is despread using a replica of the spreading code used to spread the spectrum on the transmission side.
[0003]
In order to perform despreading, it is first necessary to acquire initial synchronization, and this acquisition is performed between a received spread code and a spread code (hereinafter referred to as a local spread code) obtained by a spread code generating circuit on the receiving side. This is done by taking the correlation and detecting the synchronization position from the correlation.
[0004]
However, when a spreading code with a spreading factor of several thousand times is used, the hardware scale of a correlator (which is composed of a shift register or the like) used for taking the cross correlation is fatally increased. It will be. For this reason, conventionally, an increase in the hardware scale has been avoided by a method as shown in the configuration diagram of an example of the conventional synchronization acquisition circuit of FIG. The method and features are briefly described below.
[0005]
Referring to the figure, an example of a conventional synchronization acquisition circuit includes a received Gold code shift register 2, a local Gold code latch 3, a local Gold code shift register 4, an integration circuit and a correlation value memory 5, and timing generation. A circuit 6 and a local Gold code generation circuit 7 are included.
[0006]
First, the spreading code is a so-called Gold code (a kind of PN (pseudo noise) sequence). As an initial synchronization condition, for example, an 11-stage Gold code (one cycle is 2047 chips), a received Gold code shift register 2, a local code The case where the number of shift registers for calculating correlation values of the Gold code latch 3 and the local Gold code shift register 4 is 512 is taken as an example.
[0007]
FIG. 2 is a diagram illustrating an example of a cross-correlation value curve between a reception spreading code and a local spreading code for one period. In order to obtain a correlation curve as shown in the figure, it is necessary to follow the following procedure.
[0008]
(1) The shift register 2 for the received Gold code is a shift register that shifts the received Gold code at a speed of fHz, and the local Gold code latch 3 is a local Gold code of 2047 cycles at 512 chip intervals (fHz / 512). The register to latch. The local Gold code shift register 4 is a shift register that shifts the local Gold code at a speed of fHz.
[0009]
(2) Now, the reception Gold code shift register 2 and the local Gold code shift register 4 are respectively input with the reception Gold code and the local Gold code, and shifted one after another. At a certain time, the received Gold code and the local Gold code are set at the left end of the received Gold code shift register 2 and the local Gold code shift register 4, and the received Gold code and the local Gold code at this time are denoted by RG1. , RG512, RG2, RG3,..., RG512 are latched in the received Gold code shift register 2 from the right end after 511 clocks at fHz.
[0010]
At this moment, assuming that LG1, LG2, LG3,..., LG512 are latched in the local Gold code shift register 4, the contents of the local Gold code shift register 4 are latched in the local Gold code latch 3 as they are. To do. At the next moment, RG 513 is set as the local Gold code at the left end of the local Gold code shift register 4, and the code from the local Gold code generation circuit 7 is RG 514.
[0011]
(3) The time at this time is set to τ = 0, and an integration circuit for integrating the number of matches between the register states of the received Gold code shift register 2 and the local Gold code latch 3 (in the integration circuit and the correlation value memory 5) ) Is set as Cr1 [τ],
[0012]
[Expression 1]

It becomes.
[0013]
Further, the integrated value Cr1 (1) after one clock of fHz does not change the state of the local Gold code latched in the local Gold code latch 3, and only the received Gold code 1 is shifted to the right by one clock. ,
[0014]
[Expression 2]

Can be written. Similarly, after 511 clocks, the correlation value Cr1 (511) is
[0015]
[Equation 3]

Generally, after time n, the correlation value Cr1 (n) is
[0016]
[Expression 4]

Can be written. Subsequently, when 512 clocks have elapsed, LG 513, LG 514, LG 515,..., LG 1024 are already latched in the local Gold code shift register 4 from the right end. The contents of 4 are latched in the local Gold code latch 3 as they are.
[0017]
(4) The value integrated by the integration circuit (in the integration circuit and the correlation value memory 5) for integrating the number of coincidence between the register states of the reception Gold code shift register 2 and the local Gold code latch 3 is set as Cr2. When,
[0018]
[Equation 5]

Generally, after time n, the correlation value Cr2 (n) is
[0019]
[Formula 6]

Can be written. By repeating such an operation twice thereafter (total 4 times), partial correlation values Cr1, Cr2, Cr3, Cr4 are obtained. By taking the sum of these partial correlation values, an integrated value for one period of the Gold code can be obtained. If the correlation value for one cycle is CR, the integrated value CR (n) when the time n (phase) is shifted is
[0020]
[Expression 7]

N takes a value from 0 to 511, and a correlation value for 512 phases (n = 1 to 512) in FIG. 2 was obtained.
[0021]
(5) By repeating the above operations (2) to (4) four times in total, a correlation curve of the phase (2048) for one cycle is obtained.
[0022]
As described above, an increase in hardware scale can be avoided by repeatedly using a correlator operating at the same sampling frequency as the local spreading code several times. However, the number of repetitions increases according to the number of stages of the shift register. In addition, the processing time, that is, the initial synchronization acquisition time is increased, which is a problem in communication, particularly burst communication that requires high speed.
[0023]
[Problems to be solved by the invention]
As described above, conventionally, in the acquisition of initial synchronization, in order to avoid an increase in hardware scale (an increase in power consumption), cross-correlation is performed by repeatedly using a correlator (shift register) with a small number of stages several times. I was taking it. However, this has a problem in that the initial synchronization acquisition time is increased in burst communication requiring high speed.
[0024]
Therefore, an object of the present invention is to realize high-speed initial synchronization acquisition without substantially increasing the hardware scale, in other words, to reduce the hardware scale (low power consumption without increasing the initial synchronization supplement time). It is an object of the present invention to provide a synchronization supplement circuit capable of realizing
[0025]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a synchronization acquisition circuit according to the present invention includes a reception spread code inputted in synchronization with a clock of frequency fHz and a copy of the reception spread code inputted in synchronization with a clock of frequency 2 fHz. A synchronization acquisition circuit including a cross-correlation calculating means for calculating a correlation and a copy selection control means for replacing a copy of the received spread code with another copy every n (n is a positive integer) clock of the frequency fHz. The cross-correlation calculating means shifts and stores the received spread code with a clock of frequency fHz and stores the n-stage first shift register every n clocks of the clock of frequency fHz. An n-stage latch that latches the received spread code stored in the n-stage, and an n-stage that shifts and stores a copy of the received spread code with a clock of 2 fHz A second shift register; and correlation value calculation means for calculating a correlation value between the reception spread code latched in the n-stage latch and the copy of the reception spread code stored in the n-stage second shift register. The copy selection control means includes a first copy generation means for generating a copy of the received spread code, a second copy generation means for generating another copy of the received spread code, and the copy or other copy at a frequency of 2 fHz. N-stage third shift register that shifts and stores with the second clock, and the replica generated by the first replica generating means and the other replica generated by the second replica generating means are respectively the second shift register or the second Selection means for storing in a three shift register, and the selection means for the first and second replica generation means and the second and third shifts every n clocks of the frequency fHz. Characterized in that it comprises a timing control means to switch the connection to the register.
[0026]
According to the present invention, by having the above-described configuration, it is possible to achieve high-speed initial synchronization acquisition with almost no increase in hardware scale, in other words, without increasing the initial synchronization supplement time. Reduction (low power consumption) can be realized.
[0027]
In the present invention, the conventional shift registers 2 and 4 have a 512-stage configuration (see FIG. 3). However, even if this is replaced with the 256-stage shift registers 8 and 10 (see FIG. 1), high-speed initial synchronization acquisition is possible. Provide possible technology.
[0028]
Referring to FIG. 1, the shift register 8 is a register that shifts at a speed of fHz, and the local Gold code registers 10 and 11 are registers that shift at twice the speed of 2 fHz. Local Gold code generation circuits 12 and 13 store local Gold codes. The selection circuit 14 selects which of the local Gold code generators 12 and 13 stores the local Gold code in the local Gold code registers 10 and 11. The timing control circuit 16 controls from which code the local Gold code stored in the local Gold code generation circuits 12 and 13 is extracted, in other words, from which phase the local Gold code is extracted.
[0029]
Assume that the first to 256th received Gold codes are stored in the shift register 8, and the first to 256th local Gold codes are stored in the local Gold code register 10, respectively. The 256 received Gold codes of the shift register 8 are latched in the received Gold code latch 9. The integrating circuit and correlation value memory 5 integrates the correlation value between the code of the reception Gold code latch 9 and the code of the local Gold code register 10.
[0030]
When the correlation values are accumulated up to 512 clocks at 2 fHz, 512 clocks at 2 fHz correspond to 256 clocks at fHz, so that the received Gold codes from 257th to 512th are already stored in the shift register 8 when 512 clocks have elapsed. Has been. The contents of the shift register 8 are latched in the reception Gold code latch 9.
[0031]
On the other hand, the timing control circuit 16 causes the selection circuit 14 to store the local Gold codes from the 257th to the 512th in the local Gold code generation circuit 13 in the local Gold code register 11 in advance, and when this local clock of 2 fHz passes, The contents of the Gold code register 11 are latched in the local Gold code register 10. The correlation values of the 257th to 512th received Gold codes latched in the received Gold code latch 9 and the local Gold codes latched in the local Gold code register 10 are continuously accumulated.
[0032]
In this way, the correlation values of the first to 256th spreading codes and the correlation values of the 257th to 512th spreading codes are performed using a 256-stage shift register. The calculation of the correlation value of the 513th and subsequent spreading codes also repeats the above operation.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram of a preferred embodiment of a synchronization supplement circuit according to the present invention. Referring to the figure, the synchronization supplement circuit receives a reception spreading code 1 obtained by A / D conversion of a spread signal received at the receiver (the reception Gold code in FIG. The received Gold code shift register 8 for shifting the received spread code 1, the received Gold code shift register 8 for temporarily storing the contents of the received Gold code shift register 8, and the latch 9 for storing the received Gold code shift register 8. Timing generating circuit 15 for generating timing signal 17, local Gold code generating circuits 12 and 13 for generating two local spreading codes 18 and 19 which are duplicates of received spreading code 1, and local Gold code for shifting these codes Shift registers 10, 11 and the connection between the two local spread codes 18, 19 and the shift register A timing control circuit 16 for generating a connection relationship and switching timing, and controlling the phase of the local spreading codes 18 and 19 by using a control signal 20, a receiving spreading code 1 and a local A correlator (for example, an exclusive-OR circuit) 21 for calculating a cross-correlation with the spread codes 18 and 19, an integration circuit for integrating the correlation values obtained from the correlator 21 and storing the correlation values, and a correlation value memory 5.
[0034]
In the operation of the present invention, the purpose is to obtain a correlation value with a small hardware scale and at a high speed, but the method is similar to the conventional case as the initial condition for calculating the correlation value. The procedure is as follows. However, each register is, for example, a 256-stage register, which is half that of the conventional case.
[0035]
(1) The reception Gold code shift register 8 is a shift register that shifts the reception Gold code 1 at a speed of fHz, and the reception Gold code latch 9 is a register that latches a local Gold code of 2047 cycles at an interval of 256 chips. is there. The local Gold code shift registers 10 and 11 are shift registers for shifting the local Gold codes 18 and 19 at a speed of 2 fHz.
[0036]
(2) Now, the reception Gold code shift register 8 and the local Gold code shift registers 10 and 11 are respectively input with the reception Gold code 1 and the local Gold codes 18 and 19, and shifted one after another. The selection circuit 14 is a circuit that selects the local Gold codes 18 and 19 of the local Gold code generation circuits 12 and 13. At a certain time, the selection circuit 14 includes the local Gold code shift register 10 and the local Gold code generation circuit. 12, the local Gold code shift register 11 and the local Gold code generation circuit 13 are connected to each other.
[0037]
The reception Gold code 1 and the local Gold codes 18 and 19 are set at the left end of the reception Gold code shift register 8 and the local Gold code shift registers 10 and 11. At this time, the reception Gold code 1, the local Gold code 18, and the local Gold code If Gold code 19 is set to RG1, L1G1, and L2G1, RG1, RG2, RG3,. The
[0038]
At this moment, the local Gold code shift register 10 has L 1G 1, L 1G 2, L 1G 3,..., L 1G 256, and the local Gold code shift register 11 has L 2G 1, L 2G. 2, L 2G 3,..., L 2G 256 are set, and the contents of the received Gold code shift register 8 are latched in the received Gold code latch 9 as they are.
[0039]
(3) A value integrated by the integration circuit in the correlation value memory 5 for storing the correlation value and the integration circuit for integrating the number of matches between the register states of the reception Gold code latch 9 and the local Gold code shift register 10 is obtained. When Cr11 (τ) is set,
[0040]
[Equation 8]

Can be written. Further, the integrated value Cr1 (1) after 1 clock of 2 fHz does not change the state of the received Gold code 1 latched in the received Gold code latch 9, and only the local Gold code 18 of the shift register 10 for the local Gold code. Shifts to the right by one clock of 2 fHz,
[0041]
[Equation 9]

Can be written. However, at this time, the local Gold code 19 of the local Gold code shift register 11 is shifted to the right by one clock of 2 fHz. Similarly, after 511 clocks, the correlation value Cr1 (511) is
[0042]
[Expression 10]

Generally, after time n, the correlation value Cr1 (n) is
[0043]
## EQU11 ##

Can be written. Subsequently, when 512 clocks have elapsed (the reception Gold code shift register 8 is operating with the fHz clock, the 512 clock of 2 fHz is equivalent to 256 clocks of fHz), the reception Gold code shift register 8 has RG257, RG258, RG259,..., RG512 are already latched from the right end. At this moment, the content of the received Gold code shift register 8 is latched in the received Gold code latch 9 as it is.
[0044]
The local Gold code shift shift register 11 is already connected to the local Gold generation circuit 13 from the right end, from the L2G257, L2G258, L2G260,.
L2G512 is latched, and at this moment, the content of the shift shift register 11 for the local Gold code is latched in the shift shift register 10 for the local Gold code as it is, and at the same time, the shift shift register 10 for the local Gold code and the Gold are selected by the selection circuit 14. The connection to the code generation circuit 13 and the connection to the local Gold code shift shift register 11 and the Gold code generation circuit 12 are switched.
[0045]
(4) As in (3) above, by an integration circuit (in the integration circuit and the correlation value memory 5) for integrating the number of matches between register states of the received Gold code latch 9 and the local Gold code shift shift register 10. If the integrated value is Cr12 (τ),
[0046]
[Expression 12]

Can be written.
Further, the integrated value Cr2 (1) after one clock of 2 fHz does not change the state of the received Gold code 1 latched in the received Gold code latch 9, and the local Gold code of the shift shift register 10 for the local Gold code. Since only 18 shifts to the right by 1 clock of 2 fHz,
[0047]
[Formula 13]

Can be written. However, at this time, the local Gold code 19 of the shift shift register 11 for the local Gold code is shifted to the right by 1 clock of 2 fHz. Similarly, after 511 clocks, the correlation value Cr2 (511) is
[0048]
[Expression 14]

Generally, after time n, the correlation value Cr12 (n) is
[0049]
[Expression 15]

Can be written. Subsequently, when 1024 clocks have elapsed (since the reception Gold code shift register 8 operates at the fHz clock, 1024 clocks at 2 fHz are equivalent to 512 clocks at fHz), the reception Gold code shift register 8 has RG513, RG514, RG515,..., RG768 are already latched from the right end, and at this moment, the contents of the received Gold code shift register 8 are latched in the received Gold code latch 9 as they are. In addition, L1G513, L1G514, L1G515,..., L1G768 are already latched in the local Gold code shift register 11 from the right end from the local Gold code generation circuit 13 (Cr2 (n) is calculated). The phase of the local Gold code generating circuit 13 is controlled by the timing control circuit 16 so that the local Gold code shift register 11 is latched in phase with the local Gold code shift register 11 during 512 clocks in between.
[0050]
At the same time, the contents of the local Gold code shift register 11 are latched in the local Gold code shift register 10 as they are, and at the same time, the selection circuit 14 is connected to the local Gold code shift register 11 and the local Gold code generation circuit 13. The connection is switched to the connection between the local Gold code shift register 10 and the local Gold code generation circuit 12.
[0051]
Here, if L1Gk = L2Gk = LGk, the following partial correlation value CR1 (n) is obtained after 512 clocks of fHz.
[0052]
[Expression 16]

This equation (16) is the same as the above equation (4), which means that conventional processing can be realized on this hardware scale.
[0053]
(5) Partial correlation values Cr11, Cr12, Cr21, Cr22, Cr31, Cr32, Cr41, and Cr42 are obtained by repeating the above operations (3) and (4) three times (total four times). By taking the sum of these partial correlation values, an integrated value for one period of the Gold code can be obtained. If the correlation value for one period is CR, the integrated value CR (n) when the time n (phase) is shifted is
[0054]
[Expression 17]

N takes a value from 0 to 511, and a correlation value for 512 phases (n = 1 to 512) in FIG. 2 was obtained.
[0055]
(6) By repeating the above operations (2) to (5) four times in total, a correlation curve of the phase (2048) for one cycle is obtained.
[0056]
【The invention's effect】
As described above, the synchronization supplement circuit according to the present invention calculates the cross-correlation between the received spread code inputted in synchronization with the clock of frequency fHz and the copy of the received spread code inputted in synchronization with the clock of frequency 2 fHz. Since it includes a cross-correlation calculating means for calculating and a copy selection control means for replacing the copy of the received spread code with another copy for every n (n is a positive integer) clock of the frequency fHz, the hardware scale is reduced. It is possible to realize high-speed initial synchronization acquisition with little increase, in other words, to reduce the hardware scale (lower power consumption) without increasing the initial synchronization supplement time.
[0057]
More specifically, in the conventional correlation value calculation circuit, in order to obtain a correlation value curve of 512 phase differences, the shift register 2, the latch 3, the shift register 4 and the exclusive value for calculating the correlation value are obtained. -OR circuit 21 is required, but in the circuit of the present invention, it can be configured with 256-stage shift register 8, latch 9, shift registers 10 and 11, and Exclusive-OR circuit 21, which is less than about half. The gate scale will be reduced.
[0058]
In the present invention, the operation clock of the shift registers 10 and 11 for shifting the local spread codes 18 and 19 is twice that of the reception spread code 1, but if this speed is quadrupled, a 256-stage shift register is used. The number of gates can be reduced to 128, and the gate scale is further reduced. Similarly, if a 512-stage shift register is used as in the conventional example, the circuit scale is about 1. Although it increases by a factor of 3, the initial synchronization supplement time (time until the correlation value curve for one period is obtained) is shortened by half, and the initial synchronization acquisition time can be increased.
[Brief description of the drawings]
FIG. 1 is a block diagram of a preferred embodiment of a synchronization supplement circuit according to the present invention.
FIG. 2 is a diagram illustrating an example of a cross-correlation value curve between a reception spreading code and a local spreading code for one period.
FIG. 3 is a configuration diagram of an example of a conventional synchronization acquisition circuit.
[Explanation of symbols]
5 Accumulation Circuit and Correlation Value Memory 8 Reception Gold Code Shift Register 9 Reception Gold Code Latch 10, 11 Local Gold Code Shift Register 12, 13 Local Gold Code Generation Circuit 14 Selection Circuit 15 Timing Generation Circuit 16 Timing Control Circuit 21 Correlator

Claims (5)

A cross-correlation calculating means for calculating a cross-correlation between a received spread code inputted in synchronization with a clock of frequency fHz and a copy of the received spread code inputted in synchronization with a clock of frequency 2 fHz; and a clock of the frequency fHz A synchronization acquisition circuit including a replica selection control means for replacing the replica of the received spread code with another replica every n clocks (n is a positive integer) ,
The cross-correlation calculating means stores the received spread code by shifting the received spread code with a clock of frequency fHz and storing it in the n-stage first shift register for every n clocks of the clock of frequency fHz. An n-stage latch that latches the received spread code, an n-stage second shift register that shifts and stores a copy of the received spread code with a clock of frequency 2 fHz, the received spread code latched in the n-stage latch, and the correlation value calculation means for calculating a correlation value with a copy of the received spread code stored in the n-th second shift register,
The copy selection control means includes a first copy generation means for generating a copy of the received spread code, a second copy generation means for generating another copy of the received spread code, and the copy or another copy having a frequency of 2 fHz. An n-stage third shift register that shifts and stores with a clock, a replica generated by the first replica generating means, and another replica generated by the second replica generating means are respectively connected to the second shift register or the third Selection means for storing in a shift register, and timing control means for causing the selection means to switch the connection between the first and second replica generation means and the second and third shift registers for every n clocks of the frequency fHz. And a synchronization acquisition circuit.   2. The synchronization acquisition circuit according to claim 1, wherein the copy selection control means selects the other copy having the same phase as the phase of the received spread code. Synchronization acquisition circuit according to claim 1 or 2, wherein said timing control means is characterized in that to latch the contents of the third shift register every n clock of the clock of the frequency fHz to the second shift register. The cross-correlation calculating means includes a received spread code inputted in synchronization with a clock of frequency fHz and a copy of the received spread code inputted in synchronization with a clock of frequency 2 ^m (m is an integer of 2 or more) fHz. 3. The synchronization acquisition circuit according to claim 1, wherein cross-correlation is taken. Synchronization acquisition circuit according to claims 1 to 4 or which is characterized by being used in the communication system of a spread spectrum communication system.

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