JP4031178B2 - 半導体高抵抗素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、２層ゲート電極型トランジスタと同一基板上に形成される半導体高抵抗素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電気的に書き込み、消去可能な不揮発性メモリ装置の需要は目覚しい。
特に、高密度化及び低価格を実現するＮＡＮＤ型フラッュメモリ装置に対する市場要求は、益々、強くなってきている。
【０００３】
このような、高密度で低コストのＮＡＮＤ型フラッシュメモリ装置を実現するには、当然、浮遊ゲート電極及び制御ゲート電極の２層ゲート電極構造をとるメモリセルトランジスタの微細化に加えて、浮遊ゲート電極を持たない周辺トランジスタの微細化を低コストで実現する必要が有る。
【０００４】
そこで、従来より、図６（ａ）、（ｂ）に示すように、一部の周辺トランジスタへの応用例として、メモリセルトランジスタを構成する浮遊ゲートの電極材料を、前記周辺トランジスタのゲート電極材として利用した第１の例（第１の関連技術）が有る。
【０００５】
これは、一部の周辺トランジスタを、次のようにして作ったものである。即ち、メモリセルトランジスタを構成する制御ゲートの電極材料の一部を剥離、除去し、浮遊ゲート電極を露出させる。この領域にコンタクトホール１１３を形成し、ここに電極材を充填する。つまり、メモリセルトランジスタを構成する浮遊ゲート電極材を、周辺トランジスタのゲート電極として利用したものである。
【０００６】
この様に周辺トランジスタを構成すると、この周辺トランジスタを構成するゲートの電極材料がメモリセルトランジスタを構成する一部の材料で構成されていることから、製造工程ステップが短縮され、コストが低減される事は明らかである。しかしながら、以下の点で高密度化を阻害する要因が残るのが避けられない。
【０００７】
即ち、周辺トランジスタを構成するゲート電極へのコンタクトホール１１３の形成には、ゲート電極配線層パターンとコンタクトホール１１３の間のあわせズレ余裕１１５と、露出した浮遊ゲート電極材料１０４と前記コンタクトホール１１３の間のあわせズレ余裕１１４と、露出した浮遊ゲート電極材１０４とトランジスタを構成するソース／ドレイン拡散層１０９の間の合わせ余裕１１６とが、それぞれ必要となる。これらの各余裕について説明する。まず、前記あわせ余裕１１４について見る。この余裕１１４が確保されない場合、コンタクトホール形成予定領域が小さくなる。このため、コンタクト抵抗にバラツキが発生するだけでなく、ゲート電極配線に必要なオーミック性が確保できない事になる。また、コンタクトホール加工時には、保護（ＢＰＳＧ）膜１１０をエッチング除去する事になるが、素子分離用に設けたフィールド酸化膜１０２は、前記ＢＰＳＧ膜１１０と同様にＳｉＯ２で構成されている為に、エッチング選択性が無い。この為、コンタクトホール１１３と露出した浮遊ゲート電極材との間に合わせズレが生じると、コンタクトホール１１３直下にある前記フィールド酸化膜はエッチングされる事になる。この為、急峻な下地段差に起因する、コンタクトホールに埋め込まれる配線層の段切ればかりでなく、シリコン基盤１０１とゲート電極１０４とが電気的にショートする場合も有る。これらの観点によって歩留り低下や、信頼性低下が避けられない。
【０００８】
また、合わせ余裕１１５について鑑みる。この余裕１１５が十分確保されない場合は、合わせ余裕１１４の場合と同様に、コンタクトホール形成予定領域が小さくなるために、コンタクト抵抗にバラツキが発生するばかりでなく、ゲート電極配線に必要なオーミック性が確保できない事になる。加えて、コンタクトホール直下の下地段差としての、メモリセルトランジスタを構成する制御ゲート電極材１０６の膜の厚さ、及び、前記制御ゲートの電極材のエッチング加工マスクに用いる窒化シリコン膜１０７の膜厚が下地段差を発生する為、コンタクトホールに埋め込む配線層の段切れが避けられない。
【０００９】
また、合わせ余裕１１６について鑑みる。この余裕１１６が十分に確保されない場合は、合わせ余裕１１４によって十分に広く確保されたゲート電極材１０４が合わせズレによりトランジスタのチャネル部に達した場合、実行的なゲート幅の低下を招くだけでなく、合わせ方向によってトランジスタの特性にバラツキを生む事に繋がる。
【００１０】
以上に説明した様に、図６に示した従来例では、３つの合わせズレ余裕１１４，１１５及び１１６を確保しなければならない。これが、素子を高密度化する上での弊害となり、チップ面積の肥大化させる要因になっている。
【００１１】
そこで、本発明者らは、図７〜図９に示したものを提案した（特願平１１−２７３４６６）。
【００１２】
この第２の例（第２の関連技術）は、次の通りである。即ち、まず、シリコン基盤２０１上にフィールド酸化膜２０２を形成する。この後、図６に示したもの第１の従来例と同様に、メモリセルトランジスタを構成する材料と同じ第１のゲート絶縁膜２０３と、浮遊ゲート電極材となる第１の電極材料２０４と、第２のゲート絶縁膜２０５と第２のゲート電極材料となる２０６及び窒化シリコン膜２０７を形成する（図７（ａ））。
【００１３】
次に、ゲート電極パターンにエッチング加工された窒化シリコン膜２０７をマスクとして、第２のゲート電極材料２０６及び第２のゲート絶縁膜材料２０５をそれぞれエッチング除去する（図７（ｂ），（ｃ））。
【００１４】
次に、保護膜となるＢＰＳＧ膜２１０を堆積する。この後、第１のゲート電極材料２０５への電極端子形成の為に、コンタクトホール形成予定パターンに開口されたレジストパターン２１１を形成する（図８（ａ））。次に、前記レジストパターン２１１をマスクとして、前記ＢＰＳＧ膜２１０と、前記窒化シリコン膜２０７と、第２のゲート電極材料２０６と、第２のゲート絶縁膜２０５とをエッチング加工する（図８（ｂ））。これによって、コンタクトホール２１３を形成する。
【００１５】
次に、コンタクトホールに配線材を埋め込んだ後、所望の配線層パターン２１４を形成する（図９（ａ））。
【００１６】
この様にして形成された周辺トランジスタにおいては、メモリセルトランジスタを構成する材料である第１のゲート電極材を、前記周辺トランジスタのゲート電極として用い、かつ、メモリセルトランジスタを構成する第１のゲート絶縁膜を、前記周辺トランジスタのゲート絶縁膜として使用している。この為、第１の従来例と同様に、メモリセルトランジスタを構成する一部の材料だけで形成可能となる。
【００１７】
第１の例の装置の欠点として上げた、ゲート電極の配線層パターン１０７とコンタクトホール１１３との間のあわせズレ余裕１１５と、露出した浮遊ゲート電極材料１０４と前記コンタクトホール１１３との間のあわせズレ余裕１１４と、露出した浮遊ゲート電極材１０４とトランジスタを構成するソース／ドレイン拡散層１０９との間の合わせ余裕１１６が消滅し、代わって、ゲート電極配線層パターン２０７とコンタクトホールとの合わせ余裕２１５と、ゲート電極配線層２０７とトランジスタを構成するソース／ドレイン拡散層２０９との間に合わせ余裕２１６になる。これらは、それぞれ図６（ｂ）に示した、合わせ余裕１１４と合わせ余裕１１６とに比べ、十分に小さくなる。これは、以下の事からわかる。
【００１８】
第１の例においては、コンタクトホール１１３の直下において、周辺トランジスタにおいてはゲート電極として機能する、メモリセルトランジスタにおける浮遊ゲートの電極材料としての、第１のゲート電極配線層パターンと、制御ゲートの電極材料となる第２のゲート電極配線パターンとが、それぞれ異なるパターンから構成される。このため、セルファラインでエッチング加工可能な第２の従来例として上げたものより、大きな合わせ余裕が必要となる事は、当然の結果となる。従って、第２の例は、第１の例に比べ、周辺トランジスタを高密度に組み入れる事ができる。
【００１９】
而して、ＮＡＮＤ型フラッシュメモリをはじめとする不揮発性メモリにおいては、読み出し時の電源電圧のほか、書き込み／消去動作時の比較的高電圧の電源といったように、複数の電源電圧を持つ。これらの電源をそれぞれ、所望の動作時のものとして選り分ける為に従来から抵抗分割が使われている。これを実現するためには、安定した電源を供給すべく１ＭΩ程度の高い抵抗素子が要求される。このような抵抗素子を形成する手法として、メモリセルトランジスタを構成する比較的高抵抗な浮遊ゲートの電極ゲート材を用いるのが一般的である。この他に、メモリセルトランジスタを構成する制御ゲート電極材や拡散層抵抗を用いる事も考えられる。前者の制御ゲート電極においては、ワード線の遅延を抑制するため、セル動作の必要性から、比較的低抵抗なものとして、高融点金属のポリサイド構造のものが使われる。このために、ＭΩ相当の抵抗素子を同一基盤上に設けねばならず、大きな形成領域が必要となる。一方、後者の拡散層抵抗を用いる場合、前述のメモリセルトランジスタを構成する制御ゲート電極材に比べ、比較的高抵抗なものを作り込める。しかしながら、顕著な温度特性を持つため、安定した抵抗素子として利用することはできない。従って、温度による抵抗値の変動が小さく、かつ、比較的シート抵抗が大きい浮遊ゲート電極材が広く使われている。
【００２０】
周辺トランジスタの構造として第２の例として上げたものを用い、前述の高抵抗素子を作った例を図１０に示す。コンタクトホール３１３が、メモリセルトランジスタにおける制御ゲート電極材料３０６を突き抜けて、浮遊ゲート電極材料３０４に当接している。この場合、抵抗素子として機能するものは、浮遊ゲート電極材料３０４で構成する抵抗値Ｒ２と、制御ゲート電極材料３０６で構成する抵抗値Ｒ１との並列接続になる。この場合、全抵抗値をＲとすると、
Ｒ＝Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）………（１）
となる。この抵抗Ｒは、比較的低シート抵抗である事が要求される制御ゲート電極材３０６で構成する抵抗値Ｒ１よりも小さい。この抵抗Ｒによって、ＭΩクラスの抵抗素子を形成するのは、実際上現実的でない。通常、制御ゲート電極材料３０６のシート抵抗は５Ω／□程度になり、浮遊ゲート電極材料３０４では５００Ω／□が常識的な値である。以上の材料で１ＭΩの抵抗素子を幅１μｍで形成した場合、図９に示した構造においては、全長０．２０２ｍ程度の長さを有する事になり、チップ面積を膨大させる事になる。仮に、シート抵抗が５００Ω／□程度である浮遊ゲート電極材料で形成した場合、幅１μｍとした時で、僅か２ｍｍ程度と１／１００の長さで実現できる事になる。
【００２１】
【発明が解決しようとする課題】
このように、図６に示した第１の例では、メモリセルトランジスタを構成する浮遊ゲート電極を周辺トランジスタのゲート電極として利用した場合、浮遊ゲート電極端子へのコンタクトホール形成に関する合わせ余裕を十分に確保する必要から、チップ面積膨大化を招く。一方、図７〜図１０に示した第２の例では、浮遊ゲート電極端子へのコンタクトホール形成に関する合わせ余裕を最小限に留めることができる事から、周辺トランジスタ形成部の領域を前記第１の例に示したものより小さく出来る反面、同一基盤上に設ける高抵抗素子形成領域が膨大なものとなり、前記第１の例と同様にチップ面積の拡大を招くといった欠点が有る。
【００２２】
【課題を解決するための手段】
本発明は、
第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極の少なくとも４層を半導体基板上に順次形成することによって２層電極型トランジスタを構成してなる前記半導体基板上に形成される半導体高抵抗素子の製造方法であって、
前記半導体基板上の特定領域に絶縁膜を形成する工程と、
この絶縁膜上に、前記第１のゲート電極の材料層と、前記第２のゲート絶縁膜の材料層と、前記第２のゲート電極の材料層との３層を順次形成する工程と、
一対のコンタクトホール形成予定領域間における前記第２のゲート電極の材料層をエッチングにより除去して切断して切断部分を形成する工程と、
前記２層電極型トランジスタの製造方法過程における拡散層の形成と同時に、前記切断分部分から前記第１のゲート電極の材料層へ自己整合的に抵抗値を変えるために不純物を導入する工程と、
第２のゲート電極の材料層と第２のゲート絶縁膜の材料層とをエッチング加工して、抵抗素子材料として機能させる前記第１のゲート電極の材料層を露呈させるコンタクトホールを少なくとも一対形成する工程と、
このコンタクトホール内に、配線材料を、前記第１のゲート電極の材料層とは電気的に導通する状態に、埋設する工程と、
を備えることを特徴とするものとして構成される。
【００２３】
【発明の実施の形態】
図５は、本発明を適用する半導体装置（チップ）ＣＨＰの概略全体図を示す。
このチップＣＨＰの全体構成自体は公知のものであるので詳しい説明は省略するが、簡単には以下の通りである。即ち、ほぼ中央の左右に一対のセルアレイＣＡが形成されている。これらのセルアレイＣＡの間及び各外側に周辺回路ＰＥＣがそれぞれ設けられている。これらの両外側の周辺回路ＰＥＣのさらに外側にパッドＰが形成されている。而して、上記周辺回路ＰＥＣの領域には各種の回路及び回路素子等が形成される。その回路素子の１つとしてこの周辺回路ＰＥＣの領域に本発明の実施形態に係る高抵抗素子が形成される。
【００２４】
この高抵抗素子の例を、２層ゲート電極型トランジスタを有するＮＡＮＤ型フラッシュメモリ装置の周辺回路として構成する場合において第１〜第２実施形態として以下に説明する。
【００２５】
（第１実施形態）
第１実施形態は、上記した２層ゲート電極型トランジスタアレイの周辺に高抵抗素子を作るに当り、２層ゲート、つまり、下側のフローティングゲート用のポリシリコン膜と上側のコントロールゲート用のポリサイド膜の２つの膜のうちの高抵抗のほうの下側のポリシリコン膜（ＦＧ）を用いる場合の第１例を示すものである。
【００２６】
先ず、装置の構成を説明する前に、図１〜図３を参照して、製造工程を説明する。
【００２７】
図１（ａ）からわかるように、Ｐ型シリコン基板４０１上に、この周辺回路部分においては、素子分離膜としてのシリコン酸化膜４０２を形成する。この膜４０２上に、メモリセルトランジスタのフローティングゲートとしてのＮ型ポリシリコン膜４０４を２００ｎｍだけ形成する。この膜４０４の上に、３つの膜の複合膜、つまり、シリコン酸化膜（１０ｎｍ）と、窒化シリコン膜（１５ｎｍ）と、シリコン酸化膜（５ｎｍ）の複合膜を絶縁膜４０５として形成する。この膜４０５の上に、Ｎ型ポリシリコン膜とＷＳｉ膜とのポリサイド膜４０６を４００ｎｍだけ形成する。次に、窒化シリコン膜４０７を２００ｎｍだけ形成した後、この膜４０７を、所望のゲート電極配線層及び抵抗素子のパターンに、エッチング加工してマスクを作る。このマスクを用いて、ポリサイド膜４０６、絶縁膜４０５、Ｎ型ポリシリコン膜４０４をエッチング加工する。
【００２８】
次に、図１（ｂ）からわかるように、周知のメモリセルトランジスタ及び周辺トランジスタの形成に必要な拡散層形成工程と後酸化形成工程等を施した後、保護膜となるＢＰＳＧ膜４１０を５００ｎｍだけ形成する。次に、レジスト４１５を埋積し、これを所望のコンタクトホール形成パターンにパターニングしてマスクを作る。このマスクを用いて、ＢＰＳＧ膜４１０、窒化シリコン膜４０７、ポリサイド膜４０６、絶縁膜４０５をエッチング除去することによりコンタクトホール４１３を形成する。このとき、コンタクトホール４１３の内部についてみれば、ポリサイド膜４０６の側壁が露出すると共に、Ｎ型ポリシリコン４０４の表面が露出している。このＮ型ポリシリコン４０４は、高抵抗素子の材料として用いようとするものである。
【００２９】
以上までの工程は、先に説明した図６及び図７と同様の工程である。即ち、コンタクトホール４１３の形成工程は、図示はしていないが、当業者にはわかるように、同一基板上に形成される周辺トランジスタのゲート電極としてのＮ型ポリシリコン膜へのコンタクトの形成工程と同時に行われることになる。
【００３０】
次に、本発明のより大きな特徴部分の１つとしての工程の説明を行う。
【００３１】
図２（ａ）からわかるように、マスクとして使用したレジスト４１５のパターンを剥離する。この後、ＢＰＳＧ膜４１０上及びコンタクトホール４１３内に、絶縁膜として厚さＡ（＝１５ｎｍ）だけ窒化シリコン膜４１６を周知のＬＰＣＶＤ法で堆積する。このとき、コンタクトホール４１３の径の大きさはＢ（＝０．５μｍ）に設定されており、式（２）が成り立つように設定されている。
【００３２】
Ｂ＞２×Ａ ………（２）
この式は、コンタクトホール４１３に埋め込まれる窒化シリコン膜４１６が、このコンタクトホール４１３を隙間なく埋め込んでしまうのを防ぐという意味で設定された条件式である。
【００３３】
次に、図２（ｂ）からわかるように、窒化シリコン膜４１６をエッチバックして、この膜４１６が図示のようにコンタクトホール４１３内にのみ残るようにする。これにより、この残存窒化シリコン膜４１６は前記ポリサイド膜４０６の露呈側壁を被っている。
【００３４】
次に、図３からわかるように、バリアメタルとして、Ｔｉ膜とＴｉＮ膜の複合膜を４０ｎｍだけ形成した後、ＡｌＳｉＣｕ膜４１４を全体的に、コンタクトホール４１３の隙間も含めて、形成する。この膜４１４を所期の方法で、所望の配線パターンとなるようにパターニングする。これにより、図３に示す高抵抗素子が得られる。即ち、この素子においては、図示の左右のコンタクトホール４１３，４１３中のＡｌＳｉＣｕ膜４１４，４１４間に、最下層のＮ型ポリシリコン膜４０４が接続されることになる。なお、ポリサイド膜４０６は、このＮ型ポリシリコン膜４０４とは電気的に切り離れており、それと並列に接続されることはなく、抵抗値を下げることにはならない。
【００３５】
次に、このようにして得た図３の装置自体としての説明をする。即ち、図３において、この高抵抗素子は、上述のように、２層ゲート型メモリセルトランジスタにおける下側の高抵抗のフローティングゲート材としてのＮ型ポリシリコン膜４０４のみを、上側の低抵抗のコントロールゲート材としてのポリサイド膜４０６から切り離して使おうとするものである。このため、半導体基板１上の素子分離膜としてのシリコン酸化膜４０２上に、メモリセルトランジスタでのフローティングゲート材としてのＮ型ポリシリコン膜４０４が形成されている。この膜４０４の上方には、順次、絶縁膜４０５、コントロールゲート材としてのポリサイド膜４０６、ポリサイド膜４０７、ＢＰＳＧ膜４１０、が形成されている。これらの膜には、ＢＰＳＧ膜４１０からＮ型ポリシリコン膜４０４の表面に達してこれを露呈させるコンタクトホール４１３が穿けられている。このコンタクトホール４１３の内壁は、絶縁性の窒化シリコン膜４１６で被覆されている。このコンタクトホール４１３における窒化シリコン膜４１６の内側に、電極材料としてのＡｌＳｉＣｕ膜４１４が充填されている。この膜４１４の下面は前記Ｎ型ポリシリコン膜４０４の露呈表面に電気的に導通状態に当接している。これにより、図中２つの電極（膜４１４）間に、Ｎ型ポリシリコン膜４０４が接続されて、高抵抗素子が形成されている。
【００３６】
このような構成の高抵抗素子についてさらに説明すれば、以下の通りである。
【００３７】
この素子においては、シート抵抗が比較的小さいポリサイド膜４０６と前記ＡｌＳｉＣｕ膜４１４との間には、絶縁膜としての窒化シリコン膜４１６がサイドウォールとして存在する。このために、ポリサイド膜４０６は電気的に分離されている。これにより、抵抗素子として機能するのは、シート抵抗が比較的大きいＮ型ポリシリコンだけとなる。このために、ＭΩクラスの大きな抵抗を作る場合においても、わずかな領域で形成可能となる。
【００３８】
なお、前記ポリサイド膜４０６と前記ＡｌＳｉＣｕ膜４１４との間に設けた絶縁膜４１６は、窒化シリコン膜で有る必要はない。例えば、ＣＶＤ−ＳｉＯ２膜であっても良い。前記ＣＶＤ−ＳｉＯ２膜は、保護膜であるＢＰＳＧ膜とのエッチング選択性が小さい。このため、サイドウォールエッチバック工程で、ＳｉＯ２膜のサイドウォール形成と同時に、ＢＰＳＧ膜がわずかながらエッチングにより膜厚が後退すると同時に、表面が平坦化される。この為、この後に設けられるＡｌＳｉＣｕ膜の下地形状が滑らかになり、ＡｌＳｉＣｕ膜の段差切れの解消や、信頼性の確保に寄与する事が出来る。
【００３９】
また、前記ポリサイドゲート電極４０６の代わりとして、ポリメタル膜やポリシリコン膜の様な導電性膜で有っても同様な効果があるのは、当然である。
【００４０】
また、抵抗素子を構成するＮ型ポリシリコンは、同一基板上に設けたメモリセルトランジスタを構成する浮遊ゲート電極材の少なくとも一部と、周辺トランジスタを構成するゲート電極材料の少なくとも一部と同一材であるが、これがＰ型ポリシリコンで構成されている場合で有っても、同様に効果ある事は当然である。
【００４１】
（第２実施形態）
この実施形態は、単にコンタクトホールを穿けてそこに配線材料を埋め込めば、一対の配線材料間に、フローティングゲート材料とコントロールゲート材料が並列に接続されるのを防ぐため、特に図４（ｂ）からわかるように、上側のコントロールゲート材料（５０６）を除去してしまうようにしたところを１つの特徴とするものである。
【００４２】
図４の素子の製造方法について、その要点のみを簡単に説明すれば、以下の通りである。
【００４３】
図４（ａ）からわかるように、図１（ａ）の工程の後、抵抗素子形成予定領域において、２つのコンタクトホール形成予定領域を挟む図中の中央部分に、レジスト５１９を図示の如くパターニングする。これをマスクとしてエッチングして、窒化シリコン膜５０７とポリサイド膜５０６を除去する。
【００４４】
次に、図４（ｂ）からわかるように、ポリサイド膜５１０を形成する。この後、周知の技術でコンタクトホール５１３，５１３を形成し、バリアメタルとして、Ｔｉ膜とＴｉＮ膜の複合膜を形成する。この後、ＡｌＳｉＳｕ膜５１４を形成し、所望の配線パターンにパターニングする。これにより、図４（ｂ）の高抵抗素子が得られる。
【００４５】
なお、必要に応じて、図４（ａ）のように領域５２０の形成後にこれをマスクとして自己整合的に、メモリセルトランジスタの製造過程における拡散層の形成と同一の工程で、Ｎ型ポリシリコン膜５０４へこれの抵抗値を変えるための不純物を導入することもできる。
【００４６】
即ち、図４（ｂ）からわかるように、この高抵抗素子は以下のように構成される。基板５０１上の素子分離膜５０２上にＮ型ポリシリコン膜（フローティングゲート材料）５０４が形成されている。この膜５０４上に、絶縁膜５０５、ポリサイド膜（コントロールゲート材料）５０６、窒化シリコン膜５０７、ＢＰＳＧ膜５１０が形成されている。窒化シリコン膜５０７とポリサイド膜５０６は中央部分において除去されている。図中左右両側にコンタクトホール５１３が穿けられており、ここには電極配線層５１４が埋め込まれている。この層５１４の下面は前記Ｎ型ポリシリコン膜５０４の上面に電気的接続されている。これにより、一対の電極配線層５１４，５１４間に距離ＣだけのＮ型ポリシリコン膜４０４が接続されて、高抵抗素子が形成されている。
【００４７】
この素子においては、第１の実施形態として上げたものと異なり、シート抵抗の比較的小さいポリサイド膜５０６は、抵抗素子への電極配線層５１４と電気的に導通していることになるが、図５（ｂ）中の５２０として図示した領域で遮断されているために、もはや抵抗としてバイパスする経路は閉ざされており、抵抗素子として機能するのは、シート抵抗が比較的大きいＮ型ポリシリコンだけで構成される事になる。
【００４８】
以上の説明では、ポリサイド膜５０６の１箇所を切断したが、複数箇所を切断してもよい。
【００４９】
なお、図４（ｂ）中の５２０として図示した領域（距離Ｃ）の制約として、２つの隣り合うポリサイド膜５０６の絶縁性が確保する事が下限とすれば良い。また、前記領域５２１の距離Ｄの値は、ＭΩクラスの高抵抗な素子形成の為、比較的大きな値となる。Ｎ型ポリシリコン膜５０４のシート抵抗が５００Ω／□程度とかなり大きな値であっても、仮に１μｍの幅で形成しても距離Ｃは２ｍｍを要す。従って、領域５２０を形成するのにあたって、微細な加工技術を要する事は無い。
【００５０】
また、図４（ｂ）中の５２０として図示した領域（距離Ｃ）を、レジストパターン５１９を使って自由にコントロールする事が可能である。このことから、抵抗値を微妙に制御する事が可能となる効果がある。これは、同一基板上に形成するメモリセルトランジスタや周辺トランジスタを構成する拡散層形成の為のイオン注入を、レジストパターン５１９によってエッチング加工された窒化シリコン膜５０７をマスクにして、抵抗素子となるＮ型ポリシリコン膜への不純物導入領域を制御する事で、微妙に抵抗値を変化させる事が出来る。当然、より高抵抗な素子を造るために、同一基板上に形成するメモリセルトランジスタや周辺トランジスタを構成する拡散層形成の為のイオン注入工程時には、抵抗素子形成予定領域を前面にカバーしておいても良い。
【００５１】
ます、図４（ａ）で示した工程において、レジストパターン５１９をマスクにして窒化シリコン膜５０７及びポリサイド膜５０６をエッチング除去し、これに続いて、絶縁膜（シリコン酸化膜／窒化シリコン膜／シリコン酸化膜の複合膜）５０５をエッチング除去しても構わないのは、当然である。
【００５２】
また、第１の実施形態としても上げた様に、前記ポリサイドゲート電極（５０６）の代わりとして、ポリメタル膜やポリシリコン膜の様な導電性膜であっても同様な効果があるのは、当然である。
【００５３】
また、抵抗素子を構成するＮ型ポリシリコンは、同一基板上に設けたメモリセルトランジスタを構成する浮遊ゲート電極材の少なくとも一部と、周辺トランジスタを構成するゲート電極材料の少なくとも一部と同一材で有るが、これがＰ型ポリシリコンで構成されている場合で有っても、同様に効果ある事は当然である。
【００５４】
以上説明したところからわかるように、本発明の第１、第２実施形態によれば、次のような作用効果を得ることができる。
【００５５】
高抵抗素子の拡大を招いていた、高抵抗な抵抗配線層（第１のゲート電極材料）と低抵抗な抵抗配線層（第２のゲート電極材料）との並列接続が、電気的に分離でき、かつ、高抵抗な抵抗配線層のみに電極端子をコンタクトホールパターンで自己整合的に形成出来る。これにより、安定して高抵抗な素子が、最小面積のものとして形成可能である。さらに、周辺トランジスタにおけるコンタクトホール周りの合わせ余裕の確保必要なく、周辺トランジスタを高密度に形成可能である。さらに、低抵抗素子を分断する事で、高抵抗な抵抗配線層（第１のゲート電極材料）と、低抵抗な抵抗配線層（第２のゲート電極材料）との並列接続による抵抗値悪化を防いでいるが、分断した領域に有る抵抗素子のみに自己整合的に不純物を導入することもでき、これにより所望の抵抗値に微調整することが出来る。また、前記不純物は、同一基板上に設けるメモリセルトランジスタもしくは周辺トランジスタを構成する不純物導入工程を利用する事で、微妙な抵抗値の調整が可能となり、回路設計や設計変更を容易に実施する事が出来る。
【００５６】
【発明の効果】
このように、本発明によれば、２層ゲート電極型トランジスタを有する半導体装置において、例えばその周辺回路の１つとして高抵抗素子を作る場合において、前記トランジスタにおける一般的に低抵抗のコントロールゲート材料を切り離し、高抵抗のフローティングゲート材料を用いて高抵抗素子を、２層ゲート電極型トランジスタを作るプロセスを兼用しつつ、容易に且つ小型なものとして得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図２】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図３】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図４】 本発明の第２実施形態の製造工程の一部を示す断面図。
【図５】 本発明を適用する半導体装置（チップ）の全体構成図。
【図６】 第１の関連技術の製造工程を示す断面図及び平面図。
【図７】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図８】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図９】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図１０】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１ Ｐ型シリコン基板
１０２，２０２，３０２，４０２，５０２ フィールド酸化膜（シリコン酸化膜）
１０３，２０３ シリコン酸化膜
１０４，２０４，３０４，４０４，５０４ Ｎ型ポリシリコン膜
１０５，２０５，３０５，４０５，５０５ 絶縁膜（シリコン酸化膜／窒化シリコン膜／シリコン酸化膜の複合膜）
１０６，２０６，３０６，４０６，５０６ ポリサイド膜（ＷＳｉのポリサイド膜）
１０７，２０７，３０７，４０７，５０７ 窒化シリコン膜
１０９，２０９ Ｎ＋拡散層（ソース／ドレイン拡散層）
１１０，２１０，３１０，４１０，５１０ ＢＰＳＧ膜
１１３，２１３，３１３，４１３，５１３ コンタクトホール
２１１，４１５，５１９ レジストパターン
２１４，３１４，４１４，５１４ ＡｌＳｉＣｕ配線層
４１６ 窒化シリコン膜
【発明の属する技術分野】
本発明は、２層ゲート電極型トランジスタと同一基板上に形成される半導体高抵抗素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電気的に書き込み、消去可能な不揮発性メモリ装置の需要は目覚しい。
特に、高密度化及び低価格を実現するＮＡＮＤ型フラッュメモリ装置に対する市場要求は、益々、強くなってきている。
【０００３】
このような、高密度で低コストのＮＡＮＤ型フラッシュメモリ装置を実現するには、当然、浮遊ゲート電極及び制御ゲート電極の２層ゲート電極構造をとるメモリセルトランジスタの微細化に加えて、浮遊ゲート電極を持たない周辺トランジスタの微細化を低コストで実現する必要が有る。
【０００４】
そこで、従来より、図６（ａ）、（ｂ）に示すように、一部の周辺トランジスタへの応用例として、メモリセルトランジスタを構成する浮遊ゲートの電極材料を、前記周辺トランジスタのゲート電極材として利用した第１の例（第１の関連技術）が有る。
【０００５】
これは、一部の周辺トランジスタを、次のようにして作ったものである。即ち、メモリセルトランジスタを構成する制御ゲートの電極材料の一部を剥離、除去し、浮遊ゲート電極を露出させる。この領域にコンタクトホール１１３を形成し、ここに電極材を充填する。つまり、メモリセルトランジスタを構成する浮遊ゲート電極材を、周辺トランジスタのゲート電極として利用したものである。
【０００６】
この様に周辺トランジスタを構成すると、この周辺トランジスタを構成するゲートの電極材料がメモリセルトランジスタを構成する一部の材料で構成されていることから、製造工程ステップが短縮され、コストが低減される事は明らかである。しかしながら、以下の点で高密度化を阻害する要因が残るのが避けられない。
【０００７】
即ち、周辺トランジスタを構成するゲート電極へのコンタクトホール１１３の形成には、ゲート電極配線層パターンとコンタクトホール１１３の間のあわせズレ余裕１１５と、露出した浮遊ゲート電極材料１０４と前記コンタクトホール１１３の間のあわせズレ余裕１１４と、露出した浮遊ゲート電極材１０４とトランジスタを構成するソース／ドレイン拡散層１０９の間の合わせ余裕１１６とが、それぞれ必要となる。これらの各余裕について説明する。まず、前記あわせ余裕１１４について見る。この余裕１１４が確保されない場合、コンタクトホール形成予定領域が小さくなる。このため、コンタクト抵抗にバラツキが発生するだけでなく、ゲート電極配線に必要なオーミック性が確保できない事になる。また、コンタクトホール加工時には、保護（ＢＰＳＧ）膜１１０をエッチング除去する事になるが、素子分離用に設けたフィールド酸化膜１０２は、前記ＢＰＳＧ膜１１０と同様にＳｉＯ２で構成されている為に、エッチング選択性が無い。この為、コンタクトホール１１３と露出した浮遊ゲート電極材との間に合わせズレが生じると、コンタクトホール１１３直下にある前記フィールド酸化膜はエッチングされる事になる。この為、急峻な下地段差に起因する、コンタクトホールに埋め込まれる配線層の段切ればかりでなく、シリコン基盤１０１とゲート電極１０４とが電気的にショートする場合も有る。これらの観点によって歩留り低下や、信頼性低下が避けられない。
【０００８】
また、合わせ余裕１１５について鑑みる。この余裕１１５が十分確保されない場合は、合わせ余裕１１４の場合と同様に、コンタクトホール形成予定領域が小さくなるために、コンタクト抵抗にバラツキが発生するばかりでなく、ゲート電極配線に必要なオーミック性が確保できない事になる。加えて、コンタクトホール直下の下地段差としての、メモリセルトランジスタを構成する制御ゲート電極材１０６の膜の厚さ、及び、前記制御ゲートの電極材のエッチング加工マスクに用いる窒化シリコン膜１０７の膜厚が下地段差を発生する為、コンタクトホールに埋め込む配線層の段切れが避けられない。
【０００９】
また、合わせ余裕１１６について鑑みる。この余裕１１６が十分に確保されない場合は、合わせ余裕１１４によって十分に広く確保されたゲート電極材１０４が合わせズレによりトランジスタのチャネル部に達した場合、実行的なゲート幅の低下を招くだけでなく、合わせ方向によってトランジスタの特性にバラツキを生む事に繋がる。
【００１０】
以上に説明した様に、図６に示した従来例では、３つの合わせズレ余裕１１４，１１５及び１１６を確保しなければならない。これが、素子を高密度化する上での弊害となり、チップ面積の肥大化させる要因になっている。
【００１１】
そこで、本発明者らは、図７〜図９に示したものを提案した（特願平１１−２７３４６６）。
【００１２】
この第２の例（第２の関連技術）は、次の通りである。即ち、まず、シリコン基盤２０１上にフィールド酸化膜２０２を形成する。この後、図６に示したもの第１の従来例と同様に、メモリセルトランジスタを構成する材料と同じ第１のゲート絶縁膜２０３と、浮遊ゲート電極材となる第１の電極材料２０４と、第２のゲート絶縁膜２０５と第２のゲート電極材料となる２０６及び窒化シリコン膜２０７を形成する（図７（ａ））。
【００１３】
次に、ゲート電極パターンにエッチング加工された窒化シリコン膜２０７をマスクとして、第２のゲート電極材料２０６及び第２のゲート絶縁膜材料２０５をそれぞれエッチング除去する（図７（ｂ），（ｃ））。
【００１４】
次に、保護膜となるＢＰＳＧ膜２１０を堆積する。この後、第１のゲート電極材料２０５への電極端子形成の為に、コンタクトホール形成予定パターンに開口されたレジストパターン２１１を形成する（図８（ａ））。次に、前記レジストパターン２１１をマスクとして、前記ＢＰＳＧ膜２１０と、前記窒化シリコン膜２０７と、第２のゲート電極材料２０６と、第２のゲート絶縁膜２０５とをエッチング加工する（図８（ｂ））。これによって、コンタクトホール２１３を形成する。
【００１５】
次に、コンタクトホールに配線材を埋め込んだ後、所望の配線層パターン２１４を形成する（図９（ａ））。
【００１６】
この様にして形成された周辺トランジスタにおいては、メモリセルトランジスタを構成する材料である第１のゲート電極材を、前記周辺トランジスタのゲート電極として用い、かつ、メモリセルトランジスタを構成する第１のゲート絶縁膜を、前記周辺トランジスタのゲート絶縁膜として使用している。この為、第１の従来例と同様に、メモリセルトランジスタを構成する一部の材料だけで形成可能となる。
【００１７】
第１の例の装置の欠点として上げた、ゲート電極の配線層パターン１０７とコンタクトホール１１３との間のあわせズレ余裕１１５と、露出した浮遊ゲート電極材料１０４と前記コンタクトホール１１３との間のあわせズレ余裕１１４と、露出した浮遊ゲート電極材１０４とトランジスタを構成するソース／ドレイン拡散層１０９との間の合わせ余裕１１６が消滅し、代わって、ゲート電極配線層パターン２０７とコンタクトホールとの合わせ余裕２１５と、ゲート電極配線層２０７とトランジスタを構成するソース／ドレイン拡散層２０９との間に合わせ余裕２１６になる。これらは、それぞれ図６（ｂ）に示した、合わせ余裕１１４と合わせ余裕１１６とに比べ、十分に小さくなる。これは、以下の事からわかる。
【００１８】
第１の例においては、コンタクトホール１１３の直下において、周辺トランジスタにおいてはゲート電極として機能する、メモリセルトランジスタにおける浮遊ゲートの電極材料としての、第１のゲート電極配線層パターンと、制御ゲートの電極材料となる第２のゲート電極配線パターンとが、それぞれ異なるパターンから構成される。このため、セルファラインでエッチング加工可能な第２の従来例として上げたものより、大きな合わせ余裕が必要となる事は、当然の結果となる。従って、第２の例は、第１の例に比べ、周辺トランジスタを高密度に組み入れる事ができる。
【００１９】
而して、ＮＡＮＤ型フラッシュメモリをはじめとする不揮発性メモリにおいては、読み出し時の電源電圧のほか、書き込み／消去動作時の比較的高電圧の電源といったように、複数の電源電圧を持つ。これらの電源をそれぞれ、所望の動作時のものとして選り分ける為に従来から抵抗分割が使われている。これを実現するためには、安定した電源を供給すべく１ＭΩ程度の高い抵抗素子が要求される。このような抵抗素子を形成する手法として、メモリセルトランジスタを構成する比較的高抵抗な浮遊ゲートの電極ゲート材を用いるのが一般的である。この他に、メモリセルトランジスタを構成する制御ゲート電極材や拡散層抵抗を用いる事も考えられる。前者の制御ゲート電極においては、ワード線の遅延を抑制するため、セル動作の必要性から、比較的低抵抗なものとして、高融点金属のポリサイド構造のものが使われる。このために、ＭΩ相当の抵抗素子を同一基盤上に設けねばならず、大きな形成領域が必要となる。一方、後者の拡散層抵抗を用いる場合、前述のメモリセルトランジスタを構成する制御ゲート電極材に比べ、比較的高抵抗なものを作り込める。しかしながら、顕著な温度特性を持つため、安定した抵抗素子として利用することはできない。従って、温度による抵抗値の変動が小さく、かつ、比較的シート抵抗が大きい浮遊ゲート電極材が広く使われている。
【００２０】
周辺トランジスタの構造として第２の例として上げたものを用い、前述の高抵抗素子を作った例を図１０に示す。コンタクトホール３１３が、メモリセルトランジスタにおける制御ゲート電極材料３０６を突き抜けて、浮遊ゲート電極材料３０４に当接している。この場合、抵抗素子として機能するものは、浮遊ゲート電極材料３０４で構成する抵抗値Ｒ２と、制御ゲート電極材料３０６で構成する抵抗値Ｒ１との並列接続になる。この場合、全抵抗値をＲとすると、
Ｒ＝Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）………（１）
となる。この抵抗Ｒは、比較的低シート抵抗である事が要求される制御ゲート電極材３０６で構成する抵抗値Ｒ１よりも小さい。この抵抗Ｒによって、ＭΩクラスの抵抗素子を形成するのは、実際上現実的でない。通常、制御ゲート電極材料３０６のシート抵抗は５Ω／□程度になり、浮遊ゲート電極材料３０４では５００Ω／□が常識的な値である。以上の材料で１ＭΩの抵抗素子を幅１μｍで形成した場合、図９に示した構造においては、全長０．２０２ｍ程度の長さを有する事になり、チップ面積を膨大させる事になる。仮に、シート抵抗が５００Ω／□程度である浮遊ゲート電極材料で形成した場合、幅１μｍとした時で、僅か２ｍｍ程度と１／１００の長さで実現できる事になる。
【００２１】
【発明が解決しようとする課題】
このように、図６に示した第１の例では、メモリセルトランジスタを構成する浮遊ゲート電極を周辺トランジスタのゲート電極として利用した場合、浮遊ゲート電極端子へのコンタクトホール形成に関する合わせ余裕を十分に確保する必要から、チップ面積膨大化を招く。一方、図７〜図１０に示した第２の例では、浮遊ゲート電極端子へのコンタクトホール形成に関する合わせ余裕を最小限に留めることができる事から、周辺トランジスタ形成部の領域を前記第１の例に示したものより小さく出来る反面、同一基盤上に設ける高抵抗素子形成領域が膨大なものとなり、前記第１の例と同様にチップ面積の拡大を招くといった欠点が有る。
【００２２】
【課題を解決するための手段】
本発明は、
第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極の少なくとも４層を半導体基板上に順次形成することによって２層電極型トランジスタを構成してなる前記半導体基板上に形成される半導体高抵抗素子の製造方法であって、
前記半導体基板上の特定領域に絶縁膜を形成する工程と、
この絶縁膜上に、前記第１のゲート電極の材料層と、前記第２のゲート絶縁膜の材料層と、前記第２のゲート電極の材料層との３層を順次形成する工程と、
一対のコンタクトホール形成予定領域間における前記第２のゲート電極の材料層をエッチングにより除去して切断して切断部分を形成する工程と、
前記２層電極型トランジスタの製造方法過程における拡散層の形成と同時に、前記切断分部分から前記第１のゲート電極の材料層へ自己整合的に抵抗値を変えるために不純物を導入する工程と、
第２のゲート電極の材料層と第２のゲート絶縁膜の材料層とをエッチング加工して、抵抗素子材料として機能させる前記第１のゲート電極の材料層を露呈させるコンタクトホールを少なくとも一対形成する工程と、
このコンタクトホール内に、配線材料を、前記第１のゲート電極の材料層とは電気的に導通する状態に、埋設する工程と、
を備えることを特徴とするものとして構成される。
【００２３】
【発明の実施の形態】
図５は、本発明を適用する半導体装置（チップ）ＣＨＰの概略全体図を示す。
このチップＣＨＰの全体構成自体は公知のものであるので詳しい説明は省略するが、簡単には以下の通りである。即ち、ほぼ中央の左右に一対のセルアレイＣＡが形成されている。これらのセルアレイＣＡの間及び各外側に周辺回路ＰＥＣがそれぞれ設けられている。これらの両外側の周辺回路ＰＥＣのさらに外側にパッドＰが形成されている。而して、上記周辺回路ＰＥＣの領域には各種の回路及び回路素子等が形成される。その回路素子の１つとしてこの周辺回路ＰＥＣの領域に本発明の実施形態に係る高抵抗素子が形成される。
【００２４】
この高抵抗素子の例を、２層ゲート電極型トランジスタを有するＮＡＮＤ型フラッシュメモリ装置の周辺回路として構成する場合において第１〜第２実施形態として以下に説明する。
【００２５】
（第１実施形態）
第１実施形態は、上記した２層ゲート電極型トランジスタアレイの周辺に高抵抗素子を作るに当り、２層ゲート、つまり、下側のフローティングゲート用のポリシリコン膜と上側のコントロールゲート用のポリサイド膜の２つの膜のうちの高抵抗のほうの下側のポリシリコン膜（ＦＧ）を用いる場合の第１例を示すものである。
【００２６】
先ず、装置の構成を説明する前に、図１〜図３を参照して、製造工程を説明する。
【００２７】
図１（ａ）からわかるように、Ｐ型シリコン基板４０１上に、この周辺回路部分においては、素子分離膜としてのシリコン酸化膜４０２を形成する。この膜４０２上に、メモリセルトランジスタのフローティングゲートとしてのＮ型ポリシリコン膜４０４を２００ｎｍだけ形成する。この膜４０４の上に、３つの膜の複合膜、つまり、シリコン酸化膜（１０ｎｍ）と、窒化シリコン膜（１５ｎｍ）と、シリコン酸化膜（５ｎｍ）の複合膜を絶縁膜４０５として形成する。この膜４０５の上に、Ｎ型ポリシリコン膜とＷＳｉ膜とのポリサイド膜４０６を４００ｎｍだけ形成する。次に、窒化シリコン膜４０７を２００ｎｍだけ形成した後、この膜４０７を、所望のゲート電極配線層及び抵抗素子のパターンに、エッチング加工してマスクを作る。このマスクを用いて、ポリサイド膜４０６、絶縁膜４０５、Ｎ型ポリシリコン膜４０４をエッチング加工する。
【００２８】
次に、図１（ｂ）からわかるように、周知のメモリセルトランジスタ及び周辺トランジスタの形成に必要な拡散層形成工程と後酸化形成工程等を施した後、保護膜となるＢＰＳＧ膜４１０を５００ｎｍだけ形成する。次に、レジスト４１５を埋積し、これを所望のコンタクトホール形成パターンにパターニングしてマスクを作る。このマスクを用いて、ＢＰＳＧ膜４１０、窒化シリコン膜４０７、ポリサイド膜４０６、絶縁膜４０５をエッチング除去することによりコンタクトホール４１３を形成する。このとき、コンタクトホール４１３の内部についてみれば、ポリサイド膜４０６の側壁が露出すると共に、Ｎ型ポリシリコン４０４の表面が露出している。このＮ型ポリシリコン４０４は、高抵抗素子の材料として用いようとするものである。
【００２９】
以上までの工程は、先に説明した図６及び図７と同様の工程である。即ち、コンタクトホール４１３の形成工程は、図示はしていないが、当業者にはわかるように、同一基板上に形成される周辺トランジスタのゲート電極としてのＮ型ポリシリコン膜へのコンタクトの形成工程と同時に行われることになる。
【００３０】
次に、本発明のより大きな特徴部分の１つとしての工程の説明を行う。
【００３１】
図２（ａ）からわかるように、マスクとして使用したレジスト４１５のパターンを剥離する。この後、ＢＰＳＧ膜４１０上及びコンタクトホール４１３内に、絶縁膜として厚さＡ（＝１５ｎｍ）だけ窒化シリコン膜４１６を周知のＬＰＣＶＤ法で堆積する。このとき、コンタクトホール４１３の径の大きさはＢ（＝０．５μｍ）に設定されており、式（２）が成り立つように設定されている。
【００３２】
Ｂ＞２×Ａ ………（２）
この式は、コンタクトホール４１３に埋め込まれる窒化シリコン膜４１６が、このコンタクトホール４１３を隙間なく埋め込んでしまうのを防ぐという意味で設定された条件式である。
【００３３】
次に、図２（ｂ）からわかるように、窒化シリコン膜４１６をエッチバックして、この膜４１６が図示のようにコンタクトホール４１３内にのみ残るようにする。これにより、この残存窒化シリコン膜４１６は前記ポリサイド膜４０６の露呈側壁を被っている。
【００３４】
次に、図３からわかるように、バリアメタルとして、Ｔｉ膜とＴｉＮ膜の複合膜を４０ｎｍだけ形成した後、ＡｌＳｉＣｕ膜４１４を全体的に、コンタクトホール４１３の隙間も含めて、形成する。この膜４１４を所期の方法で、所望の配線パターンとなるようにパターニングする。これにより、図３に示す高抵抗素子が得られる。即ち、この素子においては、図示の左右のコンタクトホール４１３，４１３中のＡｌＳｉＣｕ膜４１４，４１４間に、最下層のＮ型ポリシリコン膜４０４が接続されることになる。なお、ポリサイド膜４０６は、このＮ型ポリシリコン膜４０４とは電気的に切り離れており、それと並列に接続されることはなく、抵抗値を下げることにはならない。
【００３５】
次に、このようにして得た図３の装置自体としての説明をする。即ち、図３において、この高抵抗素子は、上述のように、２層ゲート型メモリセルトランジスタにおける下側の高抵抗のフローティングゲート材としてのＮ型ポリシリコン膜４０４のみを、上側の低抵抗のコントロールゲート材としてのポリサイド膜４０６から切り離して使おうとするものである。このため、半導体基板１上の素子分離膜としてのシリコン酸化膜４０２上に、メモリセルトランジスタでのフローティングゲート材としてのＮ型ポリシリコン膜４０４が形成されている。この膜４０４の上方には、順次、絶縁膜４０５、コントロールゲート材としてのポリサイド膜４０６、ポリサイド膜４０７、ＢＰＳＧ膜４１０、が形成されている。これらの膜には、ＢＰＳＧ膜４１０からＮ型ポリシリコン膜４０４の表面に達してこれを露呈させるコンタクトホール４１３が穿けられている。このコンタクトホール４１３の内壁は、絶縁性の窒化シリコン膜４１６で被覆されている。このコンタクトホール４１３における窒化シリコン膜４１６の内側に、電極材料としてのＡｌＳｉＣｕ膜４１４が充填されている。この膜４１４の下面は前記Ｎ型ポリシリコン膜４０４の露呈表面に電気的に導通状態に当接している。これにより、図中２つの電極（膜４１４）間に、Ｎ型ポリシリコン膜４０４が接続されて、高抵抗素子が形成されている。
【００３６】
このような構成の高抵抗素子についてさらに説明すれば、以下の通りである。
【００３７】
この素子においては、シート抵抗が比較的小さいポリサイド膜４０６と前記ＡｌＳｉＣｕ膜４１４との間には、絶縁膜としての窒化シリコン膜４１６がサイドウォールとして存在する。このために、ポリサイド膜４０６は電気的に分離されている。これにより、抵抗素子として機能するのは、シート抵抗が比較的大きいＮ型ポリシリコンだけとなる。このために、ＭΩクラスの大きな抵抗を作る場合においても、わずかな領域で形成可能となる。
【００３８】
なお、前記ポリサイド膜４０６と前記ＡｌＳｉＣｕ膜４１４との間に設けた絶縁膜４１６は、窒化シリコン膜で有る必要はない。例えば、ＣＶＤ−ＳｉＯ２膜であっても良い。前記ＣＶＤ−ＳｉＯ２膜は、保護膜であるＢＰＳＧ膜とのエッチング選択性が小さい。このため、サイドウォールエッチバック工程で、ＳｉＯ２膜のサイドウォール形成と同時に、ＢＰＳＧ膜がわずかながらエッチングにより膜厚が後退すると同時に、表面が平坦化される。この為、この後に設けられるＡｌＳｉＣｕ膜の下地形状が滑らかになり、ＡｌＳｉＣｕ膜の段差切れの解消や、信頼性の確保に寄与する事が出来る。
【００３９】
また、前記ポリサイドゲート電極４０６の代わりとして、ポリメタル膜やポリシリコン膜の様な導電性膜で有っても同様な効果があるのは、当然である。
【００４０】
また、抵抗素子を構成するＮ型ポリシリコンは、同一基板上に設けたメモリセルトランジスタを構成する浮遊ゲート電極材の少なくとも一部と、周辺トランジスタを構成するゲート電極材料の少なくとも一部と同一材であるが、これがＰ型ポリシリコンで構成されている場合で有っても、同様に効果ある事は当然である。
【００４１】
（第２実施形態）
この実施形態は、単にコンタクトホールを穿けてそこに配線材料を埋め込めば、一対の配線材料間に、フローティングゲート材料とコントロールゲート材料が並列に接続されるのを防ぐため、特に図４（ｂ）からわかるように、上側のコントロールゲート材料（５０６）を除去してしまうようにしたところを１つの特徴とするものである。
【００４２】
図４の素子の製造方法について、その要点のみを簡単に説明すれば、以下の通りである。
【００４３】
図４（ａ）からわかるように、図１（ａ）の工程の後、抵抗素子形成予定領域において、２つのコンタクトホール形成予定領域を挟む図中の中央部分に、レジスト５１９を図示の如くパターニングする。これをマスクとしてエッチングして、窒化シリコン膜５０７とポリサイド膜５０６を除去する。
【００４４】
次に、図４（ｂ）からわかるように、ポリサイド膜５１０を形成する。この後、周知の技術でコンタクトホール５１３，５１３を形成し、バリアメタルとして、Ｔｉ膜とＴｉＮ膜の複合膜を形成する。この後、ＡｌＳｉＳｕ膜５１４を形成し、所望の配線パターンにパターニングする。これにより、図４（ｂ）の高抵抗素子が得られる。
【００４５】
なお、必要に応じて、図４（ａ）のように領域５２０の形成後にこれをマスクとして自己整合的に、メモリセルトランジスタの製造過程における拡散層の形成と同一の工程で、Ｎ型ポリシリコン膜５０４へこれの抵抗値を変えるための不純物を導入することもできる。
【００４６】
即ち、図４（ｂ）からわかるように、この高抵抗素子は以下のように構成される。基板５０１上の素子分離膜５０２上にＮ型ポリシリコン膜（フローティングゲート材料）５０４が形成されている。この膜５０４上に、絶縁膜５０５、ポリサイド膜（コントロールゲート材料）５０６、窒化シリコン膜５０７、ＢＰＳＧ膜５１０が形成されている。窒化シリコン膜５０７とポリサイド膜５０６は中央部分において除去されている。図中左右両側にコンタクトホール５１３が穿けられており、ここには電極配線層５１４が埋め込まれている。この層５１４の下面は前記Ｎ型ポリシリコン膜５０４の上面に電気的接続されている。これにより、一対の電極配線層５１４，５１４間に距離ＣだけのＮ型ポリシリコン膜４０４が接続されて、高抵抗素子が形成されている。
【００４７】
この素子においては、第１の実施形態として上げたものと異なり、シート抵抗の比較的小さいポリサイド膜５０６は、抵抗素子への電極配線層５１４と電気的に導通していることになるが、図５（ｂ）中の５２０として図示した領域で遮断されているために、もはや抵抗としてバイパスする経路は閉ざされており、抵抗素子として機能するのは、シート抵抗が比較的大きいＮ型ポリシリコンだけで構成される事になる。
【００４８】
以上の説明では、ポリサイド膜５０６の１箇所を切断したが、複数箇所を切断してもよい。
【００４９】
なお、図４（ｂ）中の５２０として図示した領域（距離Ｃ）の制約として、２つの隣り合うポリサイド膜５０６の絶縁性が確保する事が下限とすれば良い。また、前記領域５２１の距離Ｄの値は、ＭΩクラスの高抵抗な素子形成の為、比較的大きな値となる。Ｎ型ポリシリコン膜５０４のシート抵抗が５００Ω／□程度とかなり大きな値であっても、仮に１μｍの幅で形成しても距離Ｃは２ｍｍを要す。従って、領域５２０を形成するのにあたって、微細な加工技術を要する事は無い。
【００５０】
また、図４（ｂ）中の５２０として図示した領域（距離Ｃ）を、レジストパターン５１９を使って自由にコントロールする事が可能である。このことから、抵抗値を微妙に制御する事が可能となる効果がある。これは、同一基板上に形成するメモリセルトランジスタや周辺トランジスタを構成する拡散層形成の為のイオン注入を、レジストパターン５１９によってエッチング加工された窒化シリコン膜５０７をマスクにして、抵抗素子となるＮ型ポリシリコン膜への不純物導入領域を制御する事で、微妙に抵抗値を変化させる事が出来る。当然、より高抵抗な素子を造るために、同一基板上に形成するメモリセルトランジスタや周辺トランジスタを構成する拡散層形成の為のイオン注入工程時には、抵抗素子形成予定領域を前面にカバーしておいても良い。
【００５１】
ます、図４（ａ）で示した工程において、レジストパターン５１９をマスクにして窒化シリコン膜５０７及びポリサイド膜５０６をエッチング除去し、これに続いて、絶縁膜（シリコン酸化膜／窒化シリコン膜／シリコン酸化膜の複合膜）５０５をエッチング除去しても構わないのは、当然である。
【００５２】
また、第１の実施形態としても上げた様に、前記ポリサイドゲート電極（５０６）の代わりとして、ポリメタル膜やポリシリコン膜の様な導電性膜であっても同様な効果があるのは、当然である。
【００５３】
また、抵抗素子を構成するＮ型ポリシリコンは、同一基板上に設けたメモリセルトランジスタを構成する浮遊ゲート電極材の少なくとも一部と、周辺トランジスタを構成するゲート電極材料の少なくとも一部と同一材で有るが、これがＰ型ポリシリコンで構成されている場合で有っても、同様に効果ある事は当然である。
【００５４】
以上説明したところからわかるように、本発明の第１、第２実施形態によれば、次のような作用効果を得ることができる。
【００５５】
高抵抗素子の拡大を招いていた、高抵抗な抵抗配線層（第１のゲート電極材料）と低抵抗な抵抗配線層（第２のゲート電極材料）との並列接続が、電気的に分離でき、かつ、高抵抗な抵抗配線層のみに電極端子をコンタクトホールパターンで自己整合的に形成出来る。これにより、安定して高抵抗な素子が、最小面積のものとして形成可能である。さらに、周辺トランジスタにおけるコンタクトホール周りの合わせ余裕の確保必要なく、周辺トランジスタを高密度に形成可能である。さらに、低抵抗素子を分断する事で、高抵抗な抵抗配線層（第１のゲート電極材料）と、低抵抗な抵抗配線層（第２のゲート電極材料）との並列接続による抵抗値悪化を防いでいるが、分断した領域に有る抵抗素子のみに自己整合的に不純物を導入することもでき、これにより所望の抵抗値に微調整することが出来る。また、前記不純物は、同一基板上に設けるメモリセルトランジスタもしくは周辺トランジスタを構成する不純物導入工程を利用する事で、微妙な抵抗値の調整が可能となり、回路設計や設計変更を容易に実施する事が出来る。
【００５６】
【発明の効果】
このように、本発明によれば、２層ゲート電極型トランジスタを有する半導体装置において、例えばその周辺回路の１つとして高抵抗素子を作る場合において、前記トランジスタにおける一般的に低抵抗のコントロールゲート材料を切り離し、高抵抗のフローティングゲート材料を用いて高抵抗素子を、２層ゲート電極型トランジスタを作るプロセスを兼用しつつ、容易に且つ小型なものとして得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図２】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図３】 本発明の第１実施形態の製造工程の一部を示す断面図。
【図４】 本発明の第２実施形態の製造工程の一部を示す断面図。
【図５】 本発明を適用する半導体装置（チップ）の全体構成図。
【図６】 第１の関連技術の製造工程を示す断面図及び平面図。
【図７】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図８】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図９】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【図１０】 第２の関連技術の製造工程の一部を示す断面図及び平面図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１ Ｐ型シリコン基板
１０２，２０２，３０２，４０２，５０２ フィールド酸化膜（シリコン酸化膜）
１０３，２０３ シリコン酸化膜
１０４，２０４，３０４，４０４，５０４ Ｎ型ポリシリコン膜
１０５，２０５，３０５，４０５，５０５ 絶縁膜（シリコン酸化膜／窒化シリコン膜／シリコン酸化膜の複合膜）
１０６，２０６，３０６，４０６，５０６ ポリサイド膜（ＷＳｉのポリサイド膜）
１０７，２０７，３０７，４０７，５０７ 窒化シリコン膜
１０９，２０９ Ｎ＋拡散層（ソース／ドレイン拡散層）
１１０，２１０，３１０，４１０，５１０ ＢＰＳＧ膜
１１３，２１３，３１３，４１３，５１３ コンタクトホール
２１１，４１５，５１９ レジストパターン
２１４，３１４，４１４，５１４ ＡｌＳｉＣｕ配線層
４１６ 窒化シリコン膜
Claims (1)
- 第１のゲート絶縁膜、第１のゲート電極、第２のゲート絶縁膜及び第２のゲート電極の少なくとも４層を半導体基板上に順次形成することによって２層電極型トランジスタを構成してなる前記半導体基板上に形成される半導体高抵抗素子の製造方法であって、
前記半導体基板上の特定領域に絶縁膜を形成する工程と、
この絶縁膜上に、前記第１のゲート電極の材料層と、前記第２のゲート絶縁膜の材料層と、前記第２のゲート電極の材料層との３層を順次形成する工程と、
一対のコンタクトホール形成予定領域間における前記第２のゲート電極の材料層をエッチングにより除去して切断して切断部分を形成する工程と、
前記２層電極型トランジスタの製造方法過程における拡散層の形成と同時に、前記切断分部分から前記第１のゲート電極の材料層へ自己整合的に抵抗値を変えるために不純物を導入する工程と、
第２のゲート電極の材料層と第２のゲート絶縁膜の材料層とをエッチング加工して、抵抗素子材料として機能させる前記第１のゲート電極の材料層を露呈させるコンタクトホールを少なくとも一対形成する工程と、
このコンタクトホール内に、配線材料を、前記第１のゲート電極の材料層とは電気的に導通する状態に、埋設する工程と、
を備えることを特徴とする、半導体高抵抗素子の製造方法。
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