JP4036099B2

JP4036099B2 - 半導体装置の製造方法

Info

Publication number: JP4036099B2
Application number: JP2003010689A
Authority: JP
Inventors: 幹昌鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-01-20
Filing date: 2003-01-20
Publication date: 2008-01-23
Anticipated expiration: 2023-01-20
Also published as: JP2004228115A

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、トレンチゲート構造を有する半導体装置としては、半導体基板の一表面にトレンチを形成し、このトレンチ内にゲート絶縁膜を介してゲート電極を形成したトレンチ型のゲート電極を有するパワーＭＯＳＦＥＴがある。
【０００３】
ここで、図３に本発明者らが提案する構造の半導体装置の断面図を示す。図３に示すパワーＭＯＳＦＥＴは、Ｎ⁺型シリコン基板１１と、ドリフト層となるＮ^-型層１２と、ベース層となるＰ型層１３と、ソース領域となるＮ⁺型領域１４とを有する半導体基板１５を有している。
【０００４】
そして、半導体基板１５の主表面には、半導体基板１５の表面からＰ型層１３を貫通して形成されたトレンチ１６の内壁にゲート絶縁膜１７が形成されており、トレンチ１６内にゲート電極１８が形成されている。このゲート電極１８は断面がＴ字形状となっており、半導体基板１５の表面上方からゲート電極１８を見たとき、トレンチ１６の内壁に形成されたゲート絶縁膜１７を覆っている。また、Ｐ型層１３のゲート電極１８近傍がチャネル領域１３ａとなっている。
【０００５】
ゲート電極１８の表面上を含む半導体基板１５の表面上には、層間絶縁膜１９を介してソース電極２０が形成されており、層間絶縁膜１９に形成されたコンタクトホール２１を介してＮ⁺型領域１４とソース電極２０とが電気的に接続されている。半導体基板１５の裏面側にはドレイン電極２２が形成されている。
【０００６】
このような構造の半導体装置の製造方法は以下にて説明する方法が考えられる。図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）に図３の半導体装置の製造方法を説明するための図を示す。
【０００７】
〔図４（ａ）に示す工程〕
Ｎ⁺型のシリコン基板１１の主表面（一表面）上にエピタキシャル成長法によりＮ^-型層１２が形成された半導体基板１５の表層に、酸化膜３１をマスク材としたドライエッチングにより、トレンチ１６を形成する。
【０００８】
そして、トレンチ１６の内壁に存在するエッチングによるダメージ除去を目的としたケミカルドライエッチングや犠牲酸化等を行う。これにより、酸化膜３１の開口部の端面３１ａがトレンチ１６を形成したときの位置から後退する。すなわち、酸化膜３１の開口幅が広がる。
【０００９】
その後、トレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成する。
【００１０】
〔図４（ｂ）に示す工程〕
トレンチ１６の内部を含む半導体基板１５（酸化膜３１）の表面上にポリシリコン膜３３を成膜し、トレンチ１６をポリシリコン膜３３により埋め込む。
【００１１】
〔図４（ｃ）に示す工程〕
トレンチ１６の内部に埋め込んだポリシリコン膜３３の最上部表面が、半導体基板１５の表面よりも上方であって、酸化膜３１の表面の位置と同等もしくは、それよりも下方に位置するように、ポリシリコン膜３３をエッチングする。これにより、パターニングされたポリシリコン膜１８は、酸化膜３１の開口部の端面３１ａが後退しているため、断面がＴ字形状となる。このようにして、ゲート電極１８を形成する。
【００１２】
このとき、ゲート電極１８のうち、トレンチ１６から半導体基板１５の表面上方に突出した部分（以下では、ひさし部１８ａと呼ぶ）１８ａがトレンチ１６の内壁に形成されているゲート絶縁膜１７を覆うように、図４（ａ）に示す工程にて、酸化膜３１の開口部の端面３１ａとトレンチ１６の開口端１６ａとの間の距離を設定しておく。
【００１３】
〔図５（ａ）に示す工程〕
この工程にて酸化膜３１をドライエッチングにより除去し、半導体基板１５の表面を露出させる。
【００１４】
〔図５（ｂ）に示す工程〕
ゲート電極１８の表面を含む半導体基板１５の表面を酸化して、酸化膜３４を形成する。
【００１５】
〔図５（ｃ）に示す工程〕
この工程にて、イオン注入および熱拡散を行うことで、Ｐ型層１３、Ｎ⁺型領域１４の不純物拡散層を形成する。
【００１６】
その後、図示しないが、酸化膜３４の上にＢＰＳＧ等による層間絶縁膜１９を形成し、フォトリソグラフィおよびドライエッチング工程を行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。コンタクトホール２１の内部を含む層間絶縁膜１９の上にＡｌ膜等を形成することで、コンタクト部２０ａおよびソース電極２０を形成する。
【００１７】
なお、ゲート電極１８とソース電極２０との間に形成される層間絶縁膜１９は、ゲート電極１８とソース電極１９間の絶縁耐圧を確保するために、一定の厚さ以上にする必要がある。このため、コンタクトホール２１を形成するとき、ゲート電極１８のひさし部１８ａの先端１８ｂからコンタクト部２０ａまでの距離Ａが所望の距離以上となるように、ゲート電極１８とコンタクトホール２１との間隔Ａを設定する（図３参照）。
【００１８】
ソース電極２０を形成した後、半導体基板１５の裏面側にＡｌ膜等によるドレイン電極２２を形成する。このようにして、図３に示す半導体装置を製造することができる。
【００１９】
この製造方法によれば、ゲート電極１８の断面形状をＴ字形状としていることから、図５（ａ）に示す工程にて、トレンチ１６を形成するためのエッチング用マスクとしての酸化膜３１をエッチングにより除去するとき、ゲート電極１８のひさし部１８ａがエッチングに対するマスクとなり、ゲート絶縁膜１７を保護することができる。
【００２０】
【発明が解決しようとする課題】
このような構造の半導体装置において、オン抵抗を低減したいという要望がある。オン抵抗を低減させるためには、セルサイズをできるだけ縮小し、セル領域に形成するセルを増加させ、単位面積あたりのチャネル密度を大きくすることが望ましい。
【００２１】
しかし、上述したように、ゲート電極１８の断面をＴ字形状とした場合では、ゲート電極１８とコンタクト部２０ａとの間隔Ａを一定の間隔以上にする必要がある。このため、その間隔Ａを一定の長さよりも狭めることができず、セルの微細化に限界がある。
【００２２】
そこで、本発明は上記点に鑑みて、トレンチゲート構造を有する半導体装置の製造方法において、ゲート絶縁膜を保護しながらトレンチを形成する際に用いたマスク材をエッチング除去することができ、かつ、ゲート電極の断面をＴ字形状とした場合よりも、セルを微細化することができる半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、導電性膜（１８）を埋め込む工程は、トレンチ（１６）の内部に導電性膜（３３）を埋め込み、断面形状がＴ字形状であって、少なくとも半導体基板（１５）の表面上方から導電性膜（１８）をみたとき、導電性膜（１８）が絶縁膜（１７）を覆う形状となるように、導電性膜（３３）をパターニングし、マスク材（３１）を除去する工程では、導電性膜（１８）で絶縁膜（１７）を覆っている状態にて、マスク材（３１）を除去し、マスク材（３１）を除去する工程の後に、導電性膜（１８）のトレンチ（１６）の内部から半導体基板（１５）の表面上方に突出した部分を全て酸化する工程を有することを特徴としている。
【００２４】
このように、トレンチの内部に少なくとも半導体基板の表面上方からみたとき、導電性膜が絶縁膜を覆うように断面がＴ字形状の導電性膜を形成し、その後のマスク除去の工程では、導電性膜で絶縁膜を覆っている状態にてマスク材を除去することから、マスク材のエッチング除去の際、絶縁膜を保護することができる。
【００２５】
その後、導電性膜のトレンチ内部から半導体基板の表面上方に突出した部分を全て酸化することで、この部分を絶縁膜とし、トレンチの内部にのみ導電性膜が配置された構造としている。そして、半導体基板の表面上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成するとき、トレンチの上部端部から所望の間隔にてコンタクトホールを形成している。
【００２６】
このことから、導電性膜の断面がＴ字形状である場合と比較して、導電性膜とコンタクトホールとの間隔を所望の長さとしたまま、隣接するセル同士の間隔を小さくすることができる。このため、セル領域に形成するセルを増加させ、単位面積あたりのチャネル密度を大きくすることができ、オン抵抗を低減することができる。
【００２７】
なお、本発明は、導電性膜の半導体基板の表面上方に突出した部分を酸化する工程の後に、半導体基板の表層に、トレンチに隣接してソース領域等の不純物拡散層をイオン注入により形成する工程を有する半導体装置の製造方法においても適用することができる。
【００２８】
この場合、イオン注入の工程では、導電性膜の酸化された部分がゲート絶縁膜を覆っていることから、ゲート絶縁膜に導電型不純物が注入されるのを防ぐことができる。これにより、ゲート絶縁膜に導電型不純物が注入され、ゲート絶縁膜の信頼性が低下するのを抑制することができる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１に本発明の一実施形態におけるトレンチゲート型のパワーＭＯＳＦＥＴの断面図を示す。なお、図３に示されるパワーＭＯＳＦＥＴと同一の構造部には、同一の符号を付すことで説明を省略する。
【００３１】
図１に示すパワーＭＯＳＦＥＴは、図３に示す構造のパワーＭＯＳＦＥＴに対して、ゲート電極１８のひさし部１８ａを酸化膜２に変更した構造となっている。
【００３２】
次にこのパワーＭＯＳＦＥＴの製造方法を説明する。図２（ａ）、（ｂ）に製造工程の一部を示す。本実施形態のパワーＭＯＳＦＥＴは、従来技術の欄にて説明した図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）に示すパワーＭＯＳＦＥＴの製造工程のうち、図５（ｂ）、（ｃ）に示す工程を図２（ａ）、（ｂ）に示す工程に変更することで製造される。
【００３３】
まず、従来技術の欄にて説明したように、図４（ａ）に示す工程にて、半導体基板１５の表層にトレンチ１６を形成し、ケミカルドライエッチングや犠牲酸化等を行う。その後、トレンチ１６の内壁表面に酸化膜等からなるゲート絶縁膜１７を形成する。
【００３４】
続いて、図４（ｂ）に示す工程にてトレンチ１６の内部を含む半導体基板１５の表面上に導電性膜としてポリシリコン膜３３を形成し、図４（ｃ）に示す工程にてポリシリコン膜３３をエッチングすることで、トレンチ１６に埋め込まれたポリシリコン膜１８の断面形状をＴ字形状とする。
【００３５】
このとき、トレンチ１６に埋め込まれたポリシリコン膜１８が所望のＴ字形状となるように、あらかじめ図４（ａ）に示す工程にて、酸化膜３１の端面３１ａの後退量を調整する。
【００３６】
本実施形態では、ポリシリコン膜１８の形状を、半導体基板１５の表面上方から見たとき、ひさし部１８ａがトレンチ１６の側壁に形成されたゲート絶縁膜１７を覆っており、かつ、後に説明するが、Ｎ⁺型領域１４をイオン注入により形成したとき、Ｎ⁺型領域１４とＰ型層１３とのＰＮ接合面のうち、トレンチ１６近傍のＰＮ接合面が半導体基板１５の表面とほぼ平行となるようにＮ⁺型領域１４を形成できる形状とする。なお、トレンチ１６の近傍とはＰＮ接合面とトレンチ１６の側壁とが接している部分およびその周辺のことである。
【００３７】
具体的には、ポリシリコン膜１８のひさし部１８ａの先端１８ｂが、トレンチ１６の開口端（上部端部）１６ａよりもトレンチ１６から離れたところに位置し、トレンチ１６の開口端１６ａからひさし部１８ａの先端１８ｂまでの長さを０．０５〜０．１μｍとする。
【００３８】
したがって、図４（ａ）に示す工程では、ポリシリコン膜１８をパターニングしたとき、トレンチ１６の開口端１６ａからひさし部１８ａの先端１８ｂまでの長さが０．０５〜０．１μｍとなるように、酸化膜３１の開口部の端面３１ａの後退量を調整しておく。
【００３９】
図４（ｃ）に示す工程の後、図５（ａ）に示す工程にて、ポリシリコン膜１８がゲート絶縁膜１７を覆っている状態にて、酸化膜３１をドライエッチングにより除去し、半導体基板１５の表面を露出させる。
【００４０】
次に、図２（ａ）に示す工程にて、ポリシリコン膜１８のうち、ひさし部１８ａを酸化する。このとき、例えば、Ｏ₂またはＨ₂Ｏ雰囲気下にて、８００〜１１００℃の熱酸化を行う。これにより、最上部表面が半導体基板１５の表面と同じ位置であるゲート電極１と、このゲート電極１上の酸化膜２を形成する。
【００４１】
また、半導体基板１５の表面上に酸化膜３４を形成する。この酸化膜３４はひさし部１８ａと酸化と同時もしくは別途、半導体基板１５の表面を酸化することにより形成する。
【００４２】
なお、本実施形態では、ゲート電極１の最上部表面が半導体基板１５の表面と同じ位置となるように、ポリシリコン膜１８を酸化しているが、ゲート電極１の最上部表面の位置が半導体基板１５の表面よりも低くなるように、ポリシリコン膜１８を酸化することもできる。
【００４３】
そして、図２（ｂ）に示す工程にて、イオン注入および熱拡散を行うことで、半導体基板１５の表層にトレンチ１６に隣接して、Ｐ型層１３、Ｎ⁺型領域１４を形成する。このとき、形成されたＮ⁺型領域１４は、図２（ｂ）に示すように、Ｎ⁺型領域１４とＰ型層１３とによるＰＮ接合面のうち、トレンチ１６近傍のＰＮ接合面１４ａが半導体基板１５の表面とほぼ平行となっている。言い換えると、Ｎ⁺型領域１４の底面１４ａは、半導体基板１５の表面とほぼ平行となっており、平行となったままトレンチ１６と接している。
【００４４】
その後、図示しないが、酸化膜２および酸化膜３４の上にＢＰＳＧ等による層間絶縁膜１９を形成し、フォトリソグラフィおよびドライエッチング工程を行うことで、層間絶縁膜１９にコンタクトホール２１を形成する。コンタクトホール２１の内部を含む層間絶縁膜１９の上にＡｌ膜等を形成することで、コンタクト部２０ａおよびソース電極２０を形成する。
【００４５】
なお、コンタクトホール２１を形成するとき、本実施形態では、層間絶縁膜１９のゲート電極１とソース電極２０との間の絶縁耐圧を確保するため、ゲート電極１の端部１ａ（もしくはトレンチ１６の開口端１６ａ）とコンタクト部２０ａとの距離を、図３中の間隔Ａと同程度の長さとなるようにコンタクトホール２１を形成する。
【００４６】
ソース電極２０を形成した後、半導体基板１５の裏面側にＡｌ膜等によるドレイン電極２２を形成する。このようにして、図１に示す半導体装置を製造することができる。
【００４７】
本実施形態の製造方法では、上述したように、図４（ｃ）に示す工程にて、断面形状がＴ字形状であって、半導体基板１５の表面上方からポリシリコン膜１８をみたとき、ポリシリコン膜１８がゲート絶縁膜１７を覆っているように、ポリシリコン膜３３をパターニングしている。そして、図５（ａ）に示す工程では、ポリシリコン膜１８でゲート絶縁膜１７を覆っている状態で、酸化膜３１を除去することから、ゲート絶縁膜１７を保護して、ゲート絶縁膜１７がエッチングによるダメージを受けないようにすることができる。
【００４８】
また、図２（ａ）に示す工程にて、ポリシリコン膜１８のひさし部１８ａを全て酸化することで、半導体基板１５の表面よりも下側のトレンチ１６の内部にのみゲート電極１を形成している。そして、層間絶縁膜１９を形成した後、ゲート電極１の端部１ａと間隔Ａをとってコンタクトホール２１を形成している。
【００４９】
これにより、図３に示すように導電性膜の断面がＴ字形状であるパワーＭＯＳＦＥＴと比較して、トレンチ１６とコンタクトホール２１との間隔を、導電性膜とコンタクトホールとの間隔を所望の長さとしたまま、小さくすることができる。したがって、隣接するセル同士の間隔（セルピッチ）Ｄを、図３に示すパワーＭＯＳＦＥＴのセルピッチＢと比較して、小さくすることができる。このため、本実施形態の製造方法によれば、図３に示すパワーＭＯＳＦＥＴと比較して、セル領域に形成するセルを増加させ、電流経路を増加させたパワーＭＯＳＦＥＴを製造することができる。すなわち、単位面積あたりのチャネル密度が大きく、オン抵抗が低減された半導体装置を製造することができる。
【００５０】
また、本実施形態では、図２（ｂ）に示す工程にて、酸化膜２にゲート絶縁膜１７が覆われた状態にて、イオン注入によりＰ型層１３およびＮ⁺型領域１４を形成している。このことから、イオン注入のとき、ゲート絶縁膜１７に導電型不純物が注入されるのを防ぐことができる。これにより、ゲート絶縁膜１７に導電型不純物が注入され、ゲート絶縁膜１７の信頼性が低下するのを抑制することができる。
【００５１】
（他の実施形態）
第１実施形態では、トレンチ１６の内部にゲート電極１を形成した後に、イオン注入によりＰ型層１３およびＮ⁺型領域１４を形成する場合を説明したが、トレンチ１６を形成する前にイオン注入によりＰ型層１３およびＮ⁺型領域１４を形成することもできる。
【００５２】
この場合においても、トレンチ１６の内部に断面がＴ字形状であるポリシリコン膜１８を形成した後、ポリシリコン膜１８によりゲート絶縁膜１７を保護した状態で酸化膜３１を除去し、その後、ポリシリコン膜１８のひさし部１８ａを酸化させる。これにより、図３に示すパワーＭＯＳＦＥＴと比較して、単位面積あたりのチャネル密度を大きくすることができ、オン抵抗を低減することができる。
【００５３】
このように、本発明は、トレンチ１６の内壁にゲート絶縁膜１７をした後、トレンチ１６をエッチングで形成するためのマスク材としての酸化膜３１を除去する工程を有する半導体装置の製造工程において、適用することができる。
【００５４】
なお、上記した各実施形態では、トレンチゲートを有するＮチャネル型ＭＯＳＦＥＴを例として説明してきたが、導電型をそれぞれ反対導電型としたＰチャネル型ＭＯＳＦＥＴ、基板１とドリフト層２とを相互に異なる導電型としたＩＧＢＴ、およびトレンチ内に上部電極が設けられたトレンチキャパシタ等のトレンチゲート構造を備える半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるトレンチゲートを有するパワーＭＯＳＦＥＴの断面図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図３】本発明者らが検討した構造のパワーＭＯＳＦＥＴの断面図である。
【図４】図３に示すパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図５】図４に続くパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【符号の説明】
１…ゲート電極、２…酸化膜、１１…Ｎ⁺型シリコン基板、
１２…Ｎ^-型層、１３…Ｐ型層、１４…Ｎ⁺型領域、
１４ａ…Ｎ⁺型領域の底面（Ｐ型層とＮ⁺型領域とによるＰＮ接合面）、
１５…半導体基板、１６…トレンチ、１７…ゲート絶縁膜、
１８、３３…ポリシリコン膜、１９…層間絶縁膜、２０…ソース電極、
２１…コンタクトホール、２２…ドレイン電極。

Claims

マスク材（３１）を用いたエッチングにより、半導体基板（１５）の一表面上にトレンチ（１６）を形成する工程と、
前記トレンチ（１６）の内壁に絶縁膜（１７）を形成する工程と、
前記絶縁膜（１７）を介して、前記トレンチ（１６）の内部に導電性膜（１８）を埋め込む工程と、
前記マスク材（３１）をエッチングにより除去する工程とを有するトレンチゲート構造を備える半導体装置の製造方法において、
前記導電性膜（１８）を埋め込む工程は、前記トレンチ（１６）の内部に導電性膜（３３）を埋め込み、断面形状がＴ字形状であって、少なくとも前記半導体基板（１５）の表面上方から前記導電性膜（１８）をみたとき、前記導電性膜（１８）が前記絶縁膜（１７）を覆う形状となるように、前記導電性膜（３３）をパターニングし、
前記マスク材（３１）を除去する工程では、前記導電性膜（１８）で前記絶縁膜（１７）を覆っている状態にて、前記マスク材（３１）を除去し、
前記マスク材（３１）を除去する工程の後に、前記導電性膜（１８）の前記トレンチ（１６）の内部から前記半導体基板（１５）の表面上方に突出した部分を全て酸化する工程を有することを特徴とする半導体装置の製造方法。