JP4046503B2

JP4046503B2 - Semiconductor integrated circuit device

Info

Publication number: JP4046503B2
Application number: JP2001358847A
Authority: JP
Inventors: 清一芝崎
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2008-02-13
Anticipated expiration: 2021-11-26
Also published as: JP2003158047A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、従来、半導体集積回路の製造工程において組み込むことができなかった情報や半導体集積回路装置の製造工程の完了以降にチップに施した加工内容等の情報を記録し、それを論理信号として出力するための論理回路を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路の製造工程において、その半導体集積回路が適用される製品に固有の複数枚数の露光マスク（レチクル）を用いる。すなわち、トランジスタ製造工程や配線工程等の製造工程に応じて適当な露光マスクを用いて写真製版工程を繰り返し行ない、所望の機能や特性をもつ半導体集積回路装置を製造している。
【０００３】
各工程では、ステップ・アンド・リピート方式（ウエハの端から、露光マスク上に描かれたチップ数分シフトさせながら繰り返し露光していく方式）で露光マスク上のレイアウトパターンをウエハ上に縮小投影して回路を作り込んでいく。したがって、レイアウトパターン内での位置情報はウエハ上に焼き付けることは可能であるが、各チップにウエハ上での位置情報を記録することはできない。
【０００４】
また、ウエハ製造装置内での位置バラツキ等に起因する１ロット内のウエハ間の特性バラツキ（ウエハ番号依存性）や、ウエハ面内でのチップ間の特性バラツキ（ウエハ面内位置依存性）が発生する。このようなチップ特性のウエハ番号依存性やウエハ面内位置依存性に基づいて、製造工程を改善したり信頼性を予測したりすることは品質を向上させる上で重要である。
【０００５】
チップ特性のウエハ番号依存性やウエハ面内位置依存性については、ウエハ状態でのテストだけではなく、チップをパッケージに封止した後の長期的な信頼性を調べることも重要である。そのため、チップをパッケージに封止した状態でウエハ番号やウエハ上でのチップ位置情報を知ることは重要である。
【０００６】
また、ＤＲＡＭ（dynamic random access memory）等で冗長回路を使用した場合の情報を記録したり、高精度なアナログ特性をもたせたりするために、ウエハ製造工程の完了後にウエハへの加工を行なうことがあり、それらの加工情報を記録しておくことも重要である。
【０００７】
半導体集積回路装置では最終製品としてパッケージに封止するために、パッケージ表面の捺印の中に何らかの情報を含める方法が考えられる。しかし、パッケージ表面の捺印は１ウエハロットに対応させてパッケージに組み立てた場合のアセンブリロットに対応させるのが一般的であり、それ以上の情報を含めるのは現実的ではない。
【０００８】
以上のように、製造工程では組み込むことができない情報や製造工程の完了後にチップに施した加工を記録する手段が必要である。
【０００９】
【発明が解決しようとする課題】
ＥＰＲＯＭ（erasable programmable read only memory）やＥＥＰＲＯＭ（electrically ＥＰＲＯＭ）のように、製品仕様としてプログラム可能な不揮発性ＲＯＭを内蔵している製品では、情報を記録する領域を確保すれば、半導体集積回路装置の製造完了後にウエハ上でのチップ位置やウエハ番号等の情報をウエハテスト段階で記録することが可能である。
しかし、製品仕様としてＥＰＲＯＭやＥＥＰＲＯＭのようにプログラム可能なＲＯＭを内蔵していない製品では適用できないため汎用性がない。
【００１０】
不揮発性ＲＯＭを使用せずに、ウエハ上でのチップ位置情報をチップ上に記録する方法として、チップ上に設けられた複数の金属パッドに選択的にレーザーマーカーで打点する方法が提案されている（特許第２８８５５７６号公報参照）。そこでは、ウエハ上でのチップ位置ごとに、レーザーマークを入れる金属パッドを異ならせることにより、各チップにウエハ上でのチップ位置情報を記録している。
【００１１】
しかし、この方法ではチップ位置情報を記録するためのレーザーマークを金属パッドに入れるため、チップをパッケージに封入して最終製品の形状になった後ではレーザーマーク、すなわちチップ位置情報を読み取ることは困難である。チップ情報を読み取るためには、何らかの方法でパッケージを開封してチップ表面を露出させなければならず、非破壊ではチップ表面に記録されて情報を読み取ることができないという問題があった。
【００１２】
また、ウエハ上でのチップ位置情報をチップ上に記録する方法として、並列に接続した抵抗群をチップ上にあらかじめ配置しておき、抵抗間の配線をレーザーマーカー装置で打点することによって合成抵抗が変化することを利用する方法が提案されている（特開平６−５６６７号公報参照）。そこでは、ウエハ上でのチップ位置ごとに、レーザーマークを入れる抵抗間の配線を異ならせることにより、各チップにウエハ上でのチップ位置情報を記録している。
【００１３】
この方法では、ウエハ上でのチップ位置情報を電気的情報として読み出すことができるので、パッケージに封止してからでもウエハ位置情報を知ることができる。
しかし、この方法では、チップ位置情報を抵抗値というアナログ信号で読み出すため、読み出したアナログ信号をＡＤ変換（アナログ・デジタル変換）等によって処理しなければならず、処理方法が複雑になるという欠点がある。
【００１４】
さらに、この方法では、チップ位置情報を記録するための抵抗群に抵抗値のばらつきがある場合や、ウエハ上に搭載されるチップ数が増えた場合には、チップ位置情報の識別能力が低下するという不具合があった。
さらに、この方法によれば、抵抗値を測定するために専用の端子が必要となる可能性がある。
【００１５】
そこで本発明は、ウエハ上でのチップ位置情報などのチップごとに個別の情報をチップに明確に記録することができる機能を備えた半導体集積回路装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体集積回路装置は、第１番目から第Ｎ番目の排他的論理回路と、各排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、第ｍ番目の排他的論理回路の第１入力端子と第ｍ−１番目の排他的論理回路の第２入力端子は接続されており、第１番目の排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、第Ｎ番目の排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されているレジスタ回路を備えているものである。
ここで、Ｎは２以上の任意の整数であり、ｍは２からＮまでの任意の整数である。
【００１７】
第１番目から第Ｎ番目の排他的論理回路のうち、いずれかの排他的論理回路、例えば第ｍ番目の排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断する。
第１論理値配線に例えば論理的にＨレベルである電圧（以下、Ｈレベル電圧と称す）を供給すると、第ｍ番目の排他的論理回路の第１入力端子、並びに第ｍ番目の排他的論理回路よりも第１論理値配線側に設けられている第１番目から第ｍ−１番目の排他的論理回路の第１入力端子及び第２入力端子にＨレベル電圧が供給される。
【００１８】
さらに、第２論理値配線に論理的にＬレベルである電圧（以下、Ｌレベル電圧と称す）を供給すると、第ｍ番目の排他的論理回路の第２入力端子、並びに第ｍ番目の排他的論理回路よりも第２論理値配線側に設けられている第ｍ＋１番目から第Ｎ番目の排他的論理回路の第１入力端子及び第２入力端子にＬレベル電圧が供給される。
【００１９】
排他的論理回路として、例えば第１入力端子及び第２入力端子への入力が同じ論理値のときに出力がＬになり、第１入力端子及び第２入力端子への入力が異なる論理値のときに出力がＨになるエクスクルーシブ・オアゲートを用いた場合、第１番目から第ｍ−１番目の排他的論理回路の第１入力端子及び第２入力端子にＨレベル電圧が供給されるので、第１番目から第ｍ−１番目の排他的論理回路の出力論理値はＬになる。
また、第ｍ＋１番目から第Ｎ番目の排他的論理回路の第１入力端子及び第２入力端子にＬレベル電圧が供給されるので、第ｍ＋１番目から第Ｎ番目の排他的論理回路の出力論理値もＬになる。
【００２０】
一方、第ｍ番目の排他的論理回路の第１入力端子にはＨレベル電圧が供給され、第２入力端子にはＬレベル電圧が供給されるので、第ｍ番目の排他的論理回路の出力論理値はＨになる。
このように、切断されたヒューズに対応する排他的論理回路の出力論理値のみを他の排他的論理回路の出力論理値とは反転させることができる。
【００２１】
第１番目から第Ｎ番目の排他的論理回路のうち、いずれかの排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断し、第１番目から第Ｎ番目の排他的論理回路の論理信号を読み出すことによって切断されたヒューズの位置を電気的に検出することができるので、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００２２】
ここでは、排他的論理回路として、エクスクルーシブ・オアゲートについて説明したが、本発明はこれに限定されるものではなく、排他的論理回路はエクスクルーシブ・ノアゲートであってもよい。エクスクルーシブ・ノアゲートは、第１入力端子及び第２入力端子への入力が同じ論理値のときに出力がＨになり、第１入力端子及び第２入力端子への入力が異なる論理値のときに出力がＬになる論理回路である。
【００２３】
また、第ｍ番目の排他的論理回路の第１入力端子と第２入力端子の間に設けられたヒューズを切断することについて説明したが、本発明はこれに限定されるものではなく、第１番目又は第Ｎ番目の排他的論理回路の第１入力端子と第２入力端子の間に設けられたヒューズを切断するようにしてもよい。
【００２４】
【発明の実施の形態】
上記レジスタ回路は、上記第１論理値配線、第１番目から第Ｎ番目の排他的論理回路の上記第１入力端子、上記ヒューズ及び上記第２入力端子、並びに上記第２論理値配線からなる経路に１個以上の抵抗が直列に接続されていることが好ましい。その結果、いずれのヒューズも切断されていない状態において、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００２５】
上記レジスタ回路は、上記第１論理値配線及び上記第２論理値配線の少なくとも一方に、ヒューズを別途備えていることが好ましい。その結果、第１論理値配線又は第２論理値配線に設けられたヒューズを切断することにより、第１番目から第Ｎ番目の排他的論理回路のすべてについて、第１入力端子及び第２入力端子に同じ電圧（Ｈレベル電圧又はＬレベル電圧）を供給することができ、すべての排他的論理回路の出力論理値をＨ又はＬにすることができるようになる。
【００２６】
上記レジスタ回路は、上記第１論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第１論理回路と、上記第２論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第２論理回路の少なくとも一方をさらに備えていることが好ましい。
【００２７】
第１論理回路を備えている場合は第１論理値配線に、第２論理値配線に供給される電圧とは論理的に反転しているＨレベル電圧又はＬレベル電圧を供給することができる。第２論理回路を備えている場合は第２論理値配線に、第１論理値配線に供給される電圧とは論理的に反転しているＬレベル電圧又はＨレベル電圧を供給することができる。これにより、第１論理値配線及び第２論理値配線に供給する電圧の論理値を自由に設定することができる。
さらに、いずれのヒューズも切断されていない状態において、第１論理回路及び第２論理回路の少なくとも一方をハイインピーダンス状態に設定することにより、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００２８】
上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を論理値として外部に出力するための外部出力用回路をさらに備えていることが好ましい。その結果、外部出力用回路を介して、排他的論理回路の出力論理値をそのまま論理値として外部に読み出すことができる。
【００２９】
上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を、エンコーダーを介して加工して外部に出力するための外部出力用回路をさらに備えていることが好ましい。エンコーターを備えることにより、外部出力用回路を構成する内部データバスなどの配線回路の配線本数を削減することができる。
【００３０】
上記レジスタ回路を複数個備え、複数個の上記レジスタ回路の出力論理値を異なるタイミングで読み出せるようにすることが好ましい。その結果、各レジスタ回路にそれぞれ固有の情報を記録することができ、記録する情報量を増加させることができる。
【００３１】
【実施例】
図１は一実施例を示す回路図である。図１では、本発明を構成する部分のみを示し、半導体集積回路装置に搭載される他の回路部分は省略している。
第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート（排他的論理回路）１が配列されている。ここでＮは２以上の任意の整数である。エクスクルーシブ・オアゲート１は第１入力端子Ｉ１、第２入力端子Ｉ２及び出力端子Ｏ１をそれぞれ備えている。エクスクルーシブ・オアゲート１の第１入力端子Ｉ１と第２入力端子Ｉ２の間にヒューズ３が接続されている。ヒューズ３は例えばレーザー照射により切断可能な寸法及び材料により構成され、例えば金属膜やポリシリコン膜などにより形成される。
【００３２】
第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１は第ｍ−１番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２と接続されている。第ｍ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２は第ｍ＋１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１と接続されている。ここでｍは２からＮ−１までの任意の整数である。
【００３３】
第１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１は、論理的にＨレベルである電圧（Ｈレベル電圧）が供給される第１論理値配線５に接続されている。第１論理値配線５の第１入力端子Ｉ１とは反対側の端部は電源７に接続されている。ここで、電源７により供給される電圧はＨレベル電圧である。
【００３４】
第Ｎ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２は、論理的にＬレベルである電圧（Ｌレベル電圧）が供給される第２論理値配線９に接続されている。第２論理値配線９の第２入力端子Ｉ２とは反対側の端部は接地電圧１１に接続されている。ここで、接地電圧１１はＬレベル電圧である。
以下、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成される回路をレジスタと称す。
【００３５】
表１に、エクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する排他的論理和の真理値を示す。表１においてＯ１は出力端子の出力論理値である。表１中で１はＨレベルを意味し、０はＬレベルを意味する。
【００３６】
【表１】

【００３７】
表１に示すように、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する排他的論理和Ｏ１は、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値がともにＨ（論理値１）又はともにＬ（論理値０）のときはＬ（論理値０）になり、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値が相異なるときはＨ（論理値１）になる。
【００３８】
図２は第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズ３を切断した場合の入力と出力論理値の状態を示す回路図である。
第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズ３が例えばレーザー照射により切断されている。
【００３９】
電源７から第１論理値配線にＨレベル電圧を供給すると、第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１、並びに第ｍ番目のエクスクルーシブ・オアゲート１よりも第１論理値配線５側に設けられた第１番目から第ｍ−１番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２にＨレベル電圧が供給される。これにより、第１番目から第ｍ−１番目のエクスクルーシブ・オアゲート１の出力論理値はＬになる。
【００４０】
第２論理値配線９を接地電圧１１に接続すると、第ｍ番目のエクスクルーシブ・オアゲート１の第２入力端子Ｉ２、並びに第ｍ番目のエクスクルーシブ・オアゲート１よりも第２論理値配線９側に設けられた第ｍ＋１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２は接地電圧（Ｌレベル電圧）になる。これにより、第ｍ＋１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の出力論理値はＬになる。
【００４１】
このとき、第ｍ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１にはＨレベル電圧が供給され、第２入力端子Ｉ２にはＬレベル電圧が供給されるので、第ｍ番目のエクスクルーシブ・オアゲート１の出力論理値はＨになる。
【００４２】
このように、切断されたヒューズ３に対応するエクスクルーシブ・オアゲート１の出力論理値のみがＨになって、切断されていないヒューズ３に対応するエクスクルーシブ・オアゲート１の出力論理値はＬになるので、切断するヒューズ３を選択することにより、チップごとに個別の情報を記録することができる。
ここで、エクスクルーシブ・オアゲート１の出力は論理信号なので、アナログ信号のようには信号の大きさに影響されず、チップごとに個別の情報をチップに明確に記録することができ、記録した情報を論理値として安定して読み出すことができる。
【００４３】
図１に示したエクスクルーシブ・オアゲート１及びヒューズ３は、例えばチップの周辺部の空き領域に配置される。これにより、チップサイズを大きくすることなく、これらの素子をチップに搭載することができる。
さらに、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１に対応するＮ個のヒューズ３のうちのいずれかが切断されるので、実使用状態では電源７と接地電圧１１との間に電源電流が流れることはなく、チップ本来の機能や特性に影響を与えることはない。
【００４４】
さらに、ウエハプロセス完了後にレーザー照射によりヒューズを切断することによってウエハ上に作り込まれたチップのチップ特性を調整して精度を向上させる高精度のアナログ製品など、製造工程でレーザートリミング処理を行なう半導体集積回路装置の場合には、レーザートリミング処理と同時に情報記録用のヒューズも切断するようにすれば、新たにレーザー切断工程を追加しなくてもよい。
【００４５】
本発明によりチップに記録する情報をウエハ上でのチップ位置情報に適用した実施例について述べる。
図３に、ウエハ上でのチップ位置情報を記録するためのレジスタを備えた半導体集積回路装置の一実施例を示す。図４はチップを作り込んだウエハを示す上面図である。
【００４６】
図４に示すように、ウエハ１３には、マトリクス状にチップ１５が形成されている。
各チップ１５には、Ｘ位置用の第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１と、Ｙ位置用の第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１がそれぞれ形成されている。各エクスクルーシブ・オアゲート１の第１入力端子Ｉ１と第２入力端子Ｉ２の間にヒューズ３が接続されている。
【００４７】
Ｘ位置用のエクスクルーシブ・オアゲート１はウエハ１３上のＸ方向のチップ位置座標（起点からＸ方向に何チップ目かを示す数字）を示すレジスタであり、これらをＸ位置レジスタとする。Ｙ位置用のエクスクルーシブ・オアゲート１はウエハ１３上のＹ方向のチップ位置座標（起点からＹ方向に何チップ目かを示す数字）を示すレジスタであり、これらをＹ位置レジスタとする。
【００４８】
Ｘ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１は出力端子Ｏ１ごとに設けられたトライステートバッファ１７ｘを介して、Ｎ本の配線からなる内部データバス１９のそれぞれ対応する配線に接続されている。Ｙ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１は出力端子Ｏ１ごとに設けられたトライステートバッファ１７ｙを介して、Ｘ位置レジスタの出力端子と同様に内部データバス１９に接続されている。
【００４９】
図３に示す実施例では、Ｘ位置レジスタでは第３番目のエクスクルーシブ・オアゲート１に対応するヒューズ３がレーザー照射により切断されており、Ｙ位置レジスタでは第４番目のエクスクルーシブ・オアゲート１に対応するヒューズ３がレーザー照射により切断されている。このようにヒューズ３が切断されたチップ１５は、図４に示したウエハ１３上でのＸ＝３、Ｙ＝４のチップ位置（斜線で示す部分）のものである。ウエハ１３上の各チップ１５では、ウエハ１３上での位置に対応してＸ位置レジスタ及びＹ位置レジスタにおいてヒューズ３が切断されている。読出しは、トライステートバッファ１７ｘと１７ｙを異なるタイミングで選択することにより行なう。
【００５０】
このように、ウエハ１３上でのチップ位置に対応するＸ位置レジスタ及びＹ位置レジスタの該当箇所のヒューズ３をレーザー照射により切断することによって個別のチップ位置情報をチップ１５ごとに記憶することにより、チップ１５をパッケージに封止した後でも電気的な論理信号としてウエハ１３上でのチップ位置情報を読み出すことができる。
【００５１】
この実施例によれば、チップ位置情報を論理信号として安定した状態で記録できるとともに、記録したチップ位置情報をアナログ値ではなく論理値として安定して読み出すことができる。さらに、Ｘ位置レジスタ及びＹ位置レジスタにおいて、いずれかのヒューズ３をレーザー照射により切断するので、電源７から接地電圧１１への電流パスがなくなり、実使用上、不具合を起こすこともない。
【００５２】
この実施例では、Ｘ位置レジスタ及びＹ位置レジスタにおいてエクスクルーシブ・オアゲートの数を共にＮ個で表現しているが、両レジスタを構成するエクスクルーシブ・オアゲートの個数は同一に限定されるものではなく、Ｘ位置レジスタ及びＹ位置レジスタにおいて異なる個数のエクスクルーシブ・オアゲートを備えているようにしてもよい。
【００５３】
また、この実施例では本発明をチップ位置情報の記録に適用しているが、本発明はこれに限定されるものではなく、例えばウエハ番号情報など、チップごとに個別な他の情報の記録にも適用することができる。特に、従来、製造工程では組み込むことができなかった情報や、製造工程の完了後にチップに施す加工を記録する手段として有用である。
【００５４】
また、この実施例では、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタとしてＸ位置レジスタ及びＹ位置レジスタを搭載しているが、本発明はこれに限定されるものではなく、チップ１５に搭載する上記レジスタは１個でもよいし、３個以上でもよい。上記レジスタを複数設けた場合には、それらのレジスタの意味づけを変えることによって、その都度必要に応じた用途の使い方ができる。
【００５５】
図５はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタにおいて、第１論理値配線５及び第２論理値配線９にそれぞれ抵抗２１が直列に設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００５６】
この実施例によれば、いずれかのヒューズ３をレーザー照射により切断する前に電源７をオンするような場合であっても、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００５７】
図５に示した実施例では、第１論理値配線５及び第２論理値配線９にそれぞれ抵抗２１が直列に設けられているが、本発明において抵抗が直列に接続される位置はこれに限定されるものではなく、第１論理値配線５、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の第１入力端子Ｉ１、ヒューズ３及び第２入力端子Ｉ２、並びに第２論理値配線９からなる経路に１個以上の抵抗が直列にされていれば、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００５８】
図６はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタにおいて、第１論理値配線５及び第２論理値配線９にそれぞれヒューズ２３が直列に設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００５９】
例えば第２論理値配線９に設けられたヒューズ２３を切断した場合、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１において、第１入力端子Ｉ１及び第２入力端子Ｉ２に電源７からＨレベル電圧が供給される。これにより、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値はＬになる。
【００６０】
一方、第１論理値配線５に設けられたヒューズ２３を切断した場合は、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１において、第１入力端子Ｉ１及び第２入力端子Ｉ２がＬレベル電圧になる。この場合も第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値はＬになる。
【００６１】
このように、いずれかのヒューズ２３を切断すると、第１番目から第Ｎ番目のすべてのエクスクルーシブ・オアゲート１について出力論理値をＬにすることができる。このような設定は、例えば不良チップの認識に使用することができる。
【００６２】
この実施例では、第１論理値配線５及び第２論理値配線９にそれぞれヒューズ２３が直列に設けられているが、本発明はこれに限定されるものではなく、第１論理値配線５及び第２論理値配線９の少なくとも一方にヒューズ３を設けるようにすればよい。
【００６３】
図７はさらに他の実施例を示す回路図である。図１と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒューズ３、第１論理値配線５及び第２論理値配線９により構成されるレジスタが設けられている。２個のトライステートバッファ２５が設けられており、一方のトライステートバッファ２５の出力は第１論理値配線５に接続され、他方のトライステートバッファ２５の出力は第２論理値配線５に接続されている。トライステートバッファ２５は、Ｈレベル電圧を供給する状態と、Ｌレベル電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な論理回路である。
【００６４】
この実施例では、２個のトライステートバッファ２５を制御することにより、第１論理値配線５及び第２論理値配線９に供給する論理値を自由に設定することができる。第１論理値配線５にＨレベル電圧を供給する場合は第２論理値配線９にＬレベル電圧を供給し、第１論理値配線５にＬレベル電圧を供給する場合は第２論理値配線９にＨレベル電圧を供給する。
さらに、いずれかのヒューズ３をレーザー照射により切断する前に電源７をオンするような場合であっても、トライステートバッファ２５をハイインピーダンス状態に設定しておくことにより、第１論理値配線５と第２論理値配線９の間に過剰電流が流れることを防止することができる。
【００６５】
図８はさらに他の実施例を示す回路図である。図３と同じ部分には同じ符号を付し、その部分の詳細な説明は省略する。
Ｘ位置レジスタ及びＹ位置レジスタにおいて、第１番目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１、ヒューズ回路３、第１論理値配線５及び第２論理値配線９からなるレジスタがそれぞれ設けられている。第１論理値配線５は電源７に接続されている。第２論理値配線９は接地電圧１１に接続されている。
【００６６】
Ｘ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１はエンコーダー２７ｘに接続されている。エンコーダー２７ｘの出力はトライステートバッファ２９ｘを介して、トライステートバッファ２９ｘの数の配線をもつ内部データバス１９のそれぞれ対応する配線に接続されている。
Ｙ位置レジスタを構成するエクスクルーシブ・オアゲート１の出力端子Ｏ１はエンコーダー２７ｙに接続されている。エンコーダー２７ｙの出力はトライステートバッファ２９ｙを介して、エンコーダー２７ｘと同様に内部データバス１９に接続されている。
【００６７】
この実施例では、第１番目から第Ｎ番目のエクスクルーシブ・オアゲート１の出力論理値をエンコーダー２７ｘ，２７ｙにより変換し、変換した論理値をトライステートバッファ２９ｘ，２９ｙ及び内部データバス１９を介して、外部へ読み出すようにしている。
これにより、内部データバス１９の配線の数を減らすことができる。
【００６８】
この実施例では、内部データバス１９を介してＸ位置レジスタ及びＹ位置レジスタの値を読み出すようにしているが、本発明はこれに限定されるものではなく、他の構成によりＸ位置レジスタ及びＹ位置レジスタの論理値を読み出すようにしてもよい。
【００６９】
このように、本発明によれば、簡単な構成で、チップ面積や特性に影響を与えることなく、従来、製造工程では組み込むことができなかった情報や製造工程の完了後にチップに施した加工を記録し論理信号として読み出すことができる。これにより、製品や製造プロセスの高品質化などの貢献することができる。
【００７０】
上記の実施例では、排他的論理回路としてエクスクルーシブ・オアゲートを用いているが、本発明はこれに限定されるものではなく、エクスクルーシブ・ノアゲートを用いてもよい。エクスクルーシブ・ノアゲートでは、エクスクルーシブ・オアゲートと比べて出力が反転する。
【００７１】
表２にエクスクルーシブ・ノアゲートの第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する出力の真理値を示す。表２においてＯ１は出力論理値である。表２中で１はＨレベルを意味し、０はＬレベルを意味する。
【００７２】
【表２】

【００７３】
表２に示すように、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する出力Ｏ１は、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値がともにＨ（論理値１）又はともにＬ（論理値０）のときはＨ（論理値１）になり、第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値が相異なるときはＬ（論理値０）になる。
【００７４】
上記の実施例において、エクスクルーシブ・オアゲート１に替えてエクスクルーシブ・ノアゲートを用いた場合であっても、切断されたヒューズ３に対応するエクスクルーシブ・ノアゲートの出力論理値のみ他のエクスクルーシブ・ノアゲートの出力論理値値とは反転させることができ、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００７５】
また、上記の実施例ではレジスタ回路は複数個の排他的論理回路を備えているが、１個の排他的論理回路のみを備えるようにしてもよい。その場合、レジスタ回路は、１個の排他的論理回路と、上記排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、上記排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、上記排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されている。
【００７６】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７７】
【発明の効果】
請求項１に記載の半導体集積回路装置では、第１番目から第Ｎ番目の排他的論理回路と、各排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズとを備え、第ｍ（ｍ＝２〜Ｎ）番目の排他的論理回路の第１入力端子と第ｍ−１番目の排他的論理回路の第２入力端子は接続されており、第１番目の排他的論理回路の第１入力端子は論理的にＨレベル又はＬレベルである電圧に設定される第１論理値配線に接続されており、第Ｎ番目の排他的論理回路の第２入力端子は上記第１論理値配線に供給される電圧とは論理的に反転している電圧に設定される第２論理値配線に接続されているレジスタ回路を備えているようにしたので、いずれかの排他的論理回路の第１入力端子と第２入力端子の間に接続されたヒューズを切断することにより、その排他的論理回路の出力論理値のみを他の排他的論理回路の出力論理値とは反転させることができ、切断するヒューズを選択することにより、チップごとに個別の情報をチップに明確に記録することができる。
【００７８】
請求項２に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線、第１番目から第Ｎ番目の排他的論理回路の上記第１入力端子、上記ヒューズ及び上記第２入力端子、並びに上記第２論理値配線からなる経路に１個以上の抵抗が直列に接続されているようにしたので、いずれのヒューズも切断されていない状態において、第１論理値配線、第２論理値配線間に過剰電流が流れるのを防止することができる。
【００７９】
請求項３に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線及び上記第２論理値配線の少なくとも一方に、ヒューズを別途備えているようにしたので、第１論理値配線又は第２論理値配線に設けられたヒューズを切断することにより、すべての排他的論理回路の出力論理値を同じにすることができるようになる。
【００８０】
請求項４に記載の半導体集積回路装置では、上記レジスタ回路は、上記第１論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第１論理回路と、上記第２論理値配線に接続され、論理的にＨレベルである電圧を供給する状態と、論理的にＬレベルである電圧を供給する状態と、ハイインピーダンス状態とで切換え可能な第２論理回路の少なくとも一方をさらに備えているようにしたので、第１論理値配線及び第２論理値配線の少なくとも一方に供給する電圧の論理値を自由に設定することができる。さらに、いずれのヒューズも切断されていない状態において、第１論理回路及び第２論理回路の少なくとも一方をハイインピーダンス状態に設定することにより、第１論理値配線、第２論理値配線間に過剰電流が流れることを防止することができる。
【００８１】
請求項５に記載の半導体集積回路装置では、上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を論理値として外部に出力するための外部出力用回路をさらに備えているようにしたので、外部出力用回路を介して、排他的論理回路の出力論理値をそのまま論理値として外部に読み出すことができる。
【００８２】
請求項６に記載の半導体集積回路装置では、上記レジスタ回路は、第１番目から第Ｎ番目の上記排他的論理回路の出力論理値を、エンコーダーを介して加工して外部に出力するための外部出力用回路をさらに備えているようにしたので、外部出力用回路を構成する内部データバスなどの配線回路の配線本数を削減することができる。
【００８３】
請求項７に記載の半導体集積回路装置では、上記レジスタ回路を複数個備え、複数個の上記レジスタ回路の出力論理値を異なるタイミングで読み出せるようにしたので、各レジスタ回路にそれぞれ固有の情報を記録することができ、記録する情報量を増加させることができる。
【図面の簡単な説明】
【図１】一実施例を示す回路図である。
【図２】同実施例の第ｍ番目のエクスクルーシブ・オアゲート１に対応するヒューズを切断した場合の入力と出力論理値の状態を示す回路図である。
【図３】他の実施例を示す回路図である。
【図４】チップを作り込んだウエハを示す上面図である。
【図５】さらに他の実施例を示す回路図である。
【図６】さらに他の実施例を示す回路図である。
【図７】さらに他の実施例を示す回路図である。
【図８】さらに他の実施例を示す回路図である。
【符号の説明】
１排他的論理回路
３，２３ヒューズ
５第１論理値配線
７電源
９第２論理値配線
１１接地電圧
１３ウエハ
１５チップ
１７ｘ，１７ｙ，２５，２９ｘ，２９ｙトライステートバッファ
１９内部データバス
２１抵抗
２７ｘ，２７ｙエンコーダー[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and in particular, records information such as information that could not be incorporated in the manufacturing process of a semiconductor integrated circuit and processing contents applied to a chip after completion of the manufacturing process of the semiconductor integrated circuit device. The present invention relates to a semiconductor integrated circuit device provided with a logic circuit for outputting it as a logic signal.
[0002]
[Prior art]
Conventionally, in a manufacturing process of a semiconductor integrated circuit, a plurality of exposure masks (reticles) unique to a product to which the semiconductor integrated circuit is applied are used. That is, a photolithography process is repeatedly performed using an appropriate exposure mask according to a manufacturing process such as a transistor manufacturing process or a wiring process, thereby manufacturing a semiconductor integrated circuit device having desired functions and characteristics.
[0003]
In each process, the layout pattern on the exposure mask is reduced and projected onto the wafer using the step-and-repeat method (a method in which exposure is repeated while shifting from the edge of the wafer by the number of chips drawn on the exposure mask). Circuit. Therefore, position information in the layout pattern can be printed on the wafer, but position information on the wafer cannot be recorded on each chip.
[0004]
Further, there is a characteristic variation between wafers in one lot (wafer number dependency) due to a position variation in the wafer manufacturing apparatus, or a characteristic variation between chips in the wafer surface (position dependency in the wafer surface). appear. In order to improve quality, it is important to improve the manufacturing process and predict the reliability based on the wafer number dependency and the wafer surface position dependency of the chip characteristics.
[0005]
Regarding the dependency of the chip characteristics on the wafer number and the position in the wafer surface, it is important not only to test in the wafer state but also to examine long-term reliability after the chip is sealed in the package. Therefore, it is important to know the wafer number and the chip position information on the wafer while the chip is sealed in the package.
[0006]
Further, in order to record information when a redundant circuit is used in a DRAM (dynamic random access memory) or the like, or to provide high-precision analog characteristics, it is possible to perform processing on the wafer after completion of the wafer manufacturing process. It is also important to record the processing information.
[0007]
In a semiconductor integrated circuit device, in order to seal it in a package as a final product, a method of including some information in a seal on the package surface can be considered. However, the marking on the surface of the package is generally associated with an assembly lot when assembled into a package corresponding to one wafer lot, and it is not realistic to include more information.
[0008]
As described above, there is a need for means for recording information that cannot be incorporated in the manufacturing process and processing performed on the chip after the manufacturing process is completed.
[0009]
[Problems to be solved by the invention]
In a product incorporating a programmable nonvolatile ROM as a product specification, such as an EPROM (erasable programmable read only memory) or an EEPROM (electrically EPROM), if an area for recording information is secured, the semiconductor integrated circuit device Information such as the chip position on the wafer and the wafer number can be recorded at the wafer test stage after the manufacture is completed.
However, since it cannot be applied to a product that does not have a programmable ROM such as EPROM or EEPROM as a product specification, it is not versatile.
[0010]
As a method for recording chip position information on a wafer on a chip without using a non-volatile ROM, a method of selectively hitting a plurality of metal pads provided on the chip with a laser marker has been proposed. (See Japanese Patent No. 2885576). In this case, the chip position information on the wafer is recorded on each chip by differentiating the metal pad into which the laser mark is inserted for each chip position on the wafer.
[0011]
However, in this method, a laser mark for recording the chip position information is placed in the metal pad, so it is difficult to read the laser mark, that is, the chip position information after the chip is encapsulated in the package to form the final product. It is. In order to read the chip information, the package has to be opened by some method to expose the chip surface, and there is a problem that information cannot be read because it is recorded on the chip surface if it is not destructive.
[0012]
Also, as a method of recording chip position information on the wafer on the chip, a resistor group connected in parallel is placed in advance on the chip, and the wiring between the resistors is dotted with a laser marker device to generate the combined resistance. A method using the change has been proposed (see Japanese Patent Laid-Open No. 6-5667). In this case, the chip position information on the wafer is recorded on each chip by making the wiring between the resistors into which the laser mark is inserted differ for each chip position on the wafer.
[0013]
In this method, since the chip position information on the wafer can be read as electrical information, the wafer position information can be known even after sealing in a package.
However, in this method, since the chip position information is read as an analog signal called a resistance value, the read analog signal must be processed by AD conversion (analog / digital conversion) or the like, and the processing method becomes complicated. is there.
[0014]
Further, in this method, when the resistance group for recording the chip position information varies in resistance value, or when the number of chips mounted on the wafer increases, the ability to identify the chip position information decreases. There was a problem that.
Furthermore, according to this method, a dedicated terminal may be required to measure the resistance value.
[0015]
Accordingly, an object of the present invention is to provide a semiconductor integrated circuit device having a function capable of clearly recording individual information such as chip position information on a wafer on a chip.
[0016]
[Means for Solving the Problems]
A semiconductor integrated circuit device according to the present invention includes first to Nth exclusive logic circuits, and a fuse connected between a first input terminal and a second input terminal of each exclusive logic circuit, The first input terminal of the mth exclusive logic circuit and the second input terminal of the (m-1) th exclusive logic circuit are connected, and the first input terminal of the first exclusive logic circuit is logic. Is connected to a first logic value wiring set to a voltage of H level or L level, and the second input terminal of the Nth exclusive logic circuit is a voltage supplied to the first logic value wiring. Is provided with a register circuit connected to a second logical value wiring set to a logically inverted voltage.
Here, N is an arbitrary integer of 2 or more, and m is an arbitrary integer from 2 to N.
[0017]
A fuse connected between the first input terminal and the second input terminal of any one of the first to Nth exclusive logic circuits, for example, the mth exclusive logic circuit. Disconnect.
For example, when a voltage that is logically at H level (hereinafter referred to as H level voltage) is supplied to the first logic value wiring, the first input terminal of the mth exclusive logic circuit and the mth exclusive logic are provided. The H level voltage is supplied to the first input terminal and the second input terminal of the 1st to (m-1) -th exclusive logic circuits provided on the first logic value wiring side of the circuit.
[0018]
Further, when a voltage that is logically at L level (hereinafter referred to as L level voltage) is supplied to the second logic value wiring, the second input terminal of the mth exclusive logic circuit and the mth exclusive logic are connected. The L level voltage is supplied to the first input terminal and the second input terminal of the (m + 1) th to Nth exclusive logic circuits provided on the second logic value wiring side with respect to the logic circuit.
[0019]
As an exclusive logic circuit, for example, when the inputs to the first input terminal and the second input terminal have the same logic value, the output becomes L, and when the inputs to the first input terminal and the second input terminal have different logic values When an exclusive OR gate whose output is H is used for the first to (m-1) th, since the H level voltage is supplied to the first input terminal and the second input terminal of the m-1st exclusive logic circuit, the first The output logic value of the (m-1) th to (m-1) th exclusive logic circuits is L.
Further, since the L level voltage is supplied to the first input terminal and the second input terminal of the (m + 1) th to Nth exclusive logic circuits, the output logic values of the (m + 1) th to Nth exclusive logic circuits. Becomes L.
[0020]
On the other hand, since the H level voltage is supplied to the first input terminal of the mth exclusive logic circuit and the L level voltage is supplied to the second input terminal, the output logic of the mth exclusive logic circuit. The value is H.
In this way, only the output logic value of the exclusive logic circuit corresponding to the blown fuse can be inverted from the output logic value of the other exclusive logic circuit.
[0021]
The fuse connected between the first input terminal and the second input terminal of any one of the first to Nth exclusive logic circuits is cut, and the first to Nth exclusive logic circuits are cut. Since the position of the blown fuse can be detected electrically by reading the logic signal of the exclusive logic circuit, individual information for each chip is clearly recorded on the chip by selecting the fuse to be cut can do.
[0022]
Here, an exclusive OR gate has been described as an exclusive logic circuit, but the present invention is not limited to this, and the exclusive logic circuit may be an exclusive NOR gate. The exclusive NOR gate outputs H when the inputs to the first input terminal and the second input terminal have the same logical value, and outputs when the inputs to the first input terminal and the second input terminal have different logical values. Is a logic circuit that becomes L.
[0023]
Further, although the description has been given of cutting the fuse provided between the first input terminal and the second input terminal of the m-th exclusive logic circuit, the present invention is not limited to this. You may make it cut | disconnect the fuse provided between the 1st input terminal and 2nd input terminal of the Nth or Nth exclusive logic circuit.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The register circuit includes a path including the first logic value wiring, the first input terminal of the first to Nth exclusive logic circuits, the fuse and the second input terminal, and the second logic value wiring. It is preferable that one or more resistors are connected in series. As a result, it is possible to prevent an excessive current from flowing between the first logic value wiring and the second logic value wiring in a state where none of the fuses is cut.
[0025]
The register circuit preferably further includes a fuse in at least one of the first logic value wiring and the second logic value wiring. As a result, by cutting the fuse provided in the first logic value wiring or the second logic value wiring, the first input terminal and the second input terminal for all of the first to Nth exclusive logic circuits Can be supplied with the same voltage (H level voltage or L level voltage), and the output logic values of all the exclusive logic circuits can be set to H or L.
[0026]
The register circuit is connected to the first logical value wiring and can be switched between a state in which a logically high level voltage is supplied, a state in which a logically low level voltage is supplied, and a high impedance state. A first logic circuit, a state connected to the second logic value wiring and supplying a logically H level voltage, a state supplying a logically L level voltage, and a high impedance state. It is preferable to further include at least one of the switchable second logic circuits.
[0027]
In the case where the first logic circuit is provided, an H level voltage or an L level voltage that is logically inverted from the voltage supplied to the second logic value wiring can be supplied to the first logic value wiring. When the second logic circuit is provided, an L-level voltage or an H-level voltage that is logically inverted from the voltage supplied to the first logic value wiring can be supplied to the second logic value wiring. Thereby, the logical value of the voltage supplied to the first logical value wiring and the second logical value wiring can be freely set.
Further, in a state where none of the fuses are cut, by setting at least one of the first logic circuit and the second logic circuit to a high impedance state, excess current is generated between the first logic value wiring and the second logic value wiring. Can be prevented from flowing.
[0028]
The register circuit preferably further includes an external output circuit for outputting the output logic values of the first to Nth exclusive logic circuits as logic values to the outside. As a result, the output logic value of the exclusive logic circuit can be directly read out as a logic value via the external output circuit.
[0029]
The register circuit preferably further includes an external output circuit for processing the output logic values of the first to Nth exclusive logic circuits via an encoder and outputting the processed values to the outside. By providing the encoder, it is possible to reduce the number of wiring circuits such as an internal data bus constituting the external output circuit.
[0030]
It is preferable to provide a plurality of register circuits so that the output logic values of the plurality of register circuits can be read at different timings. As a result, unique information can be recorded in each register circuit, and the amount of information to be recorded can be increased.
[0031]
【Example】
FIG. 1 is a circuit diagram showing an embodiment. In FIG. 1, only the part which comprises this invention is shown and the other circuit part mounted in a semiconductor integrated circuit device is abbreviate | omitted.
1st to Nth N exclusive OR gates (exclusive logic circuits) 1 are arranged. Here, N is an arbitrary integer of 2 or more. The exclusive OR gate 1 includes a first input terminal I1, a second input terminal I2, and an output terminal O1. A fuse 3 is connected between the first input terminal I1 and the second input terminal I2 of the exclusive OR gate 1. The fuse 3 is made of, for example, a dimension and a material that can be cut by laser irradiation, and is formed of, for example, a metal film or a polysilicon film.
[0032]
The first input terminal I1 of the mth exclusive OR gate 1 is connected to the second input terminal I2 of the (m-1) th exclusive OR gate 1. The second input terminal I2 of the mth exclusive OR gate 1 is connected to the first input terminal I1 of the (m + 1) th exclusive OR gate 1. Here, m is an arbitrary integer from 2 to N-1.
[0033]
The first input terminal I1 of the first exclusive OR gate 1 is connected to a first logic value wiring 5 to which a voltage that is logically at H level (H level voltage) is supplied. The end of the first logical value wiring 5 opposite to the first input terminal I1 is connected to the power source 7. Here, the voltage supplied by the power supply 7 is an H level voltage.
[0034]
The second input terminal I2 of the Nth exclusive OR gate 1 is connected to a second logic value wiring 9 to which a voltage that is logically at L level (L level voltage) is supplied. The end of the second logic value wiring 9 opposite to the second input terminal I2 is connected to the ground voltage 11. Here, the ground voltage 11 is an L level voltage.
Hereinafter, a circuit constituted by the first to Nth exclusive OR gate 1, the fuse 3, the first logic value wiring 5, and the second logic value wiring 9 is referred to as a register.
[0035]
Table 1 shows the truth value of the exclusive OR for the inputs of the first input terminal I1 and the second input terminal I2 of the exclusive OR gate 1. In Table 1, O1 is an output logical value of the output terminal. In Table 1, 1 means H level, and 0 means L level.
[0036]
[Table 1]

[0037]
As shown in Table 1, the exclusive logical sum O1 with respect to the inputs of the first input terminal I1 and the second input terminal I2 is that the input logical values of the first input terminal I1 and the second input terminal I2 are both H (logical value 1 ) Or L (logic value 0) when both are L (logic value 0), and H (logic value 1) when the input logic values of the first input terminal I1 and the second input terminal I2 are different.
[0038]
FIG. 2 is a circuit diagram showing states of input and output logical values when the fuse 3 corresponding to the mth exclusive OR gate 1 is cut.
The fuse 3 corresponding to the mth exclusive OR gate 1 is cut by, for example, laser irradiation.
[0039]
When the H level voltage is supplied from the power supply 7 to the first logic value wiring, the first input terminal I1 of the mth exclusive OR gate 1 and the first logic value wiring 5 side from the mth exclusive OR gate 1 The H level voltage is supplied to the first input terminal I1 and the second input terminal I2 of the first to (m-1) -th exclusive OR gate 1 provided. As a result, the output logical value of the 1st to (m-1) -th exclusive OR gate 1 becomes L.
[0040]
When the second logic value wiring 9 is connected to the ground voltage 11, the second input terminal I2 of the m-th exclusive OR gate 1 and the second logic value wiring 9 side than the m-th exclusive OR gate 1 are provided. The first input terminal I1 and the second input terminal I2 of the (m + 1) th to Nth exclusive OR gates 1 become the ground voltage (L level voltage). As a result, the output logical value of the (m + 1) th to Nth exclusive OR gates 1 becomes L.
[0041]
At this time, since the H level voltage is supplied to the first input terminal I1 of the mth exclusive OR gate 1 and the L level voltage is supplied to the second input terminal I2, the mth exclusive OR gate 1 is supplied. The output logical value of becomes H.
[0042]
Thus, only the output logical value of the exclusive OR gate 1 corresponding to the disconnected fuse 3 becomes H, and the output logical value of the exclusive OR gate 1 corresponding to the uncut fuse 3 becomes L. By selecting the fuse 3 to be cut, individual information can be recorded for each chip.
Here, since the output of the exclusive OR gate 1 is a logic signal, it is not affected by the signal size like an analog signal, and individual information can be clearly recorded for each chip on the chip. It can be read stably as a logical value.
[0043]
The exclusive OR gate 1 and the fuse 3 shown in FIG. 1 are arranged, for example, in an empty area in the peripheral portion of the chip. Thereby, these elements can be mounted on the chip without increasing the chip size.
Further, since any one of the N fuses 3 corresponding to the first to Nth exclusive OR gates 1 is cut, a power supply current is generated between the power supply 7 and the ground voltage 11 in the actual use state. It does not flow and does not affect the original functions and characteristics of the chip.
[0044]
In addition, semiconductors that perform laser trimming in the manufacturing process, such as high-precision analog products that improve the accuracy by adjusting the chip characteristics of the chips built on the wafer by cutting the fuse by laser irradiation after the wafer process is completed In the case of an integrated circuit device, if the information recording fuse is cut simultaneously with the laser trimming process, a new laser cutting step need not be added.
[0045]
An embodiment in which information recorded on a chip according to the present invention is applied to chip position information on a wafer will be described.
FIG. 3 shows an embodiment of a semiconductor integrated circuit device provided with a register for recording chip position information on the wafer. FIG. 4 is a top view showing a wafer in which chips are formed.
[0046]
As shown in FIG. 4, chips 15 are formed in a matrix on the wafer 13.
Each chip 15 is formed with first to Nth N exclusive OR gates 1 for the X position and first to Nth N exclusive OR gates 1 for the Y position. ing. A fuse 3 is connected between the first input terminal I1 and the second input terminal I2 of each exclusive OR gate 1.
[0047]
The exclusive OR gate 1 for the X position is a register indicating chip position coordinates in the X direction on the wafer 13 (a number indicating the number of chips in the X direction from the starting point), and these are X position registers. The exclusive OR gate 1 for the Y position is a register indicating chip position coordinates in the Y direction on the wafer 13 (a number indicating the number of chips in the Y direction from the starting point), and these are used as the Y position register.
[0048]
The output terminal O1 of the exclusive OR gate 1 constituting the X position register is connected to a corresponding wiring of the internal data bus 19 composed of N wirings via a tristate buffer 17x provided for each output terminal O1. Yes. The output terminal O1 of the exclusive OR gate 1 constituting the Y position register is connected to the internal data bus 19 in the same manner as the output terminal of the X position register via a tristate buffer 17y provided for each output terminal O1.
[0049]
In the embodiment shown in FIG. 3, in the X position register, the fuse 3 corresponding to the third exclusive OR gate 1 is cut by laser irradiation, and in the Y position register, the fuse corresponding to the fourth exclusive OR gate 1 is cut. 3 is cut by laser irradiation. Thus, the chip 15 from which the fuse 3 has been cut is at the chip position (part indicated by hatching) of X = 3 and Y = 4 on the wafer 13 shown in FIG. In each chip 15 on the wafer 13, the fuse 3 is cut in the X position register and the Y position register corresponding to the position on the wafer 13. Reading is performed by selecting the

tristate buffers

17x and 17y at different timings.
[0050]
Thus, by storing the individual chip position information for each chip 15 by cutting the fuse 3 at the corresponding position of the X position register and the Y position register corresponding to the chip position on the wafer 13 by laser irradiation, Even after the chip 15 is sealed in the package, the chip position information on the wafer 13 can be read out as an electrical logic signal.
[0051]
According to this embodiment, the chip position information can be recorded as a logical signal in a stable state, and the recorded chip position information can be stably read out as a logical value instead of an analog value. Further, in the X position register and the Y position register, since any one of the fuses 3 is cut by laser irradiation, there is no current path from the power supply 7 to the ground voltage 11, and there is no problem in actual use.
[0052]
In this embodiment, the number of exclusive OR gates in the X position register and the Y position register is expressed by N, but the number of exclusive OR gates constituting both registers is not limited to the same. Different numbers of exclusive OR gates may be provided in the position register and the Y position register.
[0053]
In this embodiment, the present invention is applied to the recording of chip position information. However, the present invention is not limited to this. For example, the recording of other individual information for each chip such as wafer number information is possible. Can also be applied. In particular, it is useful as a means for recording information that could not be incorporated in the manufacturing process in the past and processing applied to the chip after the manufacturing process is completed.
[0054]
In this embodiment, an X position register and a Y position register are used as registers including the first to Nth exclusive OR gates 1, the fuse 3, the first logic value wiring 5, and the second logic value wiring 9. Although mounted, the present invention is not limited to this, and the number of the registers mounted on the chip 15 may be one or three or more. When a plurality of the registers are provided, the usage can be used as needed each time by changing the meaning of the registers.
[0055]
FIG. 5 is a circuit diagram showing still another embodiment. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
In a register composed of the first to Nth exclusive OR gate 1, fuse 3, first logic value wiring 5, and second logic value wiring 9, the first logic value wiring 5 and the second logic value wiring 9 are connected to each other. Each of the resistors 21 is provided in series. The first logical value wiring 5 is connected to the power source 7. The second logical value wiring 9 is connected to the ground voltage 11.
[0056]
According to this embodiment, even if the power supply 7 is turned on before any of the fuses 3 is cut by laser irradiation, an excess is caused between the first logic value wiring 5 and the second logic value wiring 9. It is possible to prevent a current from flowing.
[0057]
In the embodiment shown in FIG. 5, the resistor 21 is provided in series with each of the first logic value wire 5 and the second logic value wire 9, but in the present invention, the position where the resistor is connected in series is limited to this. The first logic value wiring 5, the first input terminal I 1 of the first to Nth exclusive OR gates 1, the fuse 3 and the second input terminal I 2, and the second logic value wiring 9 are not included. If one or more resistors are connected in series in the path, it is possible to prevent excess current from flowing between the first logic value wiring 5 and the second logic value wiring 9.
[0058]
FIG. 6 is a circuit diagram showing still another embodiment. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
In a register composed of the first to Nth exclusive OR gate 1, fuse 3, first logic value wiring 5, and second logic value wiring 9, the first logic value wiring 5 and the second logic value wiring 9 are connected to each other. Each fuse 23 is provided in series. The first logical value wiring 5 is connected to the power source 7. The second logical value wiring 9 is connected to the ground voltage 11.
[0059]
For example, when the fuse 23 provided in the second logic value wiring 9 is cut, the first input terminal I1 and the second input terminal I2 are connected to the first input terminal I1 and the second input terminal I2 from the power supply 7 in all the first to Nth exclusive OR gates 1. A level voltage is supplied. As a result, the output logical value becomes L for all the first to Nth exclusive OR gates 1.
[0060]
On the other hand, when the fuse 23 provided in the first logic value wiring 5 is cut, the first input terminal I1 and the second input terminal I2 are at the L level in all the first to Nth exclusive OR gates 1. Become a voltage. Also in this case, the output logical value is L for all the first to Nth exclusive OR gates 1.
[0061]
As described above, when any one of the fuses 23 is cut, the output logical value can be set to L for all the first to Nth exclusive OR gates 1. Such a setting can be used, for example, for recognition of defective chips.
[0062]
In this embodiment, the fuses 23 are provided in series in the first logic value wiring 5 and the second logic value wiring 9, respectively, but the present invention is not limited to this, and the first logic value wiring 5 and The fuse 3 may be provided on at least one of the second logical value wirings 9.
[0063]
FIG. 7 is a circuit diagram showing still another embodiment. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
A register including the first to Nth exclusive OR gates 1, the fuse 3, the first logic value wiring 5, and the second logic value wiring 9 is provided. Two tri-state buffers 25 are provided, the output of one tri-state buffer 25 is connected to the first logic value wiring 5, and the output of the other tri-state buffer 25 is connected to the second logic value wiring 5. ing. The tri-state buffer 25 is a logic circuit that can be switched between a state supplying an H level voltage, a state supplying an L level voltage, and a high impedance state.
[0064]
In this embodiment, by controlling the two tri-state buffers 25, the logical values supplied to the first logical value wiring 5 and the second logical value wiring 9 can be freely set. When the H level voltage is supplied to the first logic value wiring 5, the L level voltage is supplied to the second logic value wiring 9, and when the L level voltage is supplied to the first logic value wiring 5, the second logic value wiring 9 is supplied. Is supplied with an H level voltage.
Furthermore, even if the power supply 7 is turned on before any of the fuses 3 is cut by laser irradiation, the first logic value wiring 5 can be obtained by setting the tristate buffer 25 to the high impedance state. It is possible to prevent an excessive current from flowing between the second logic value wiring 9 and the second logic value wiring 9.
[0065]
FIG. 8 is a circuit diagram showing still another embodiment. The same parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
In the X position register and the Y position register, there are provided registers each composed of the first to Nth N exclusive OR gates 1, the fuse circuit 3, the first logic value wiring 5, and the second logic value wiring 9. Yes. The first logical value wiring 5 is connected to the power source 7. The second logical value wiring 9 is connected to the ground voltage 11.
[0066]
The output terminal O1 of the exclusive OR gate 1 constituting the X position register is connected to the encoder 27x. The output of the encoder 27x is connected to the corresponding wiring of the internal data bus 19 having the number of wirings of the tristate buffer 29x through the tristate buffer 29x.
The output terminal O1 of the exclusive OR gate 1 constituting the Y position register is connected to the encoder 27y. The output of the encoder 27y is connected to the internal data bus 19 through the tri-state buffer 29y in the same manner as the encoder 27x.
[0067]
In this embodiment, output logic values of the first to Nth exclusive OR gates 1 are converted by

encoders

27x and 27y, and the converted logic values are converted via

tristate buffers

29x and 29y and an internal data bus 19. Read out to the outside.
Thereby, the number of wirings of the internal data bus 19 can be reduced.
[0068]
In this embodiment, the values of the X position register and the Y position register are read out via the internal data bus 19, but the present invention is not limited to this, and the X position register and the Y position are not limited to this. The logical value of the position register may be read out.
[0069]
As described above, according to the present invention, with a simple configuration, without affecting the chip area and characteristics, conventionally, information that could not be incorporated in the manufacturing process or processing performed on the chip after the manufacturing process is completed. It can be recorded and read out as a logic signal. As a result, it is possible to contribute to improving the quality of products and manufacturing processes.
[0070]
In the above embodiment, an exclusive OR gate is used as the exclusive logic circuit, but the present invention is not limited to this, and an exclusive NOR gate may be used. In the exclusive NOR gate, the output is inverted compared to the exclusive OR gate.
[0071]
Table 2 shows truth values of outputs with respect to the inputs of the first input terminal I1 and the second input terminal I2 of the exclusive NOR gate. In Table 2, O1 is an output logical value. In Table 2, 1 means H level, and 0 means L level.
[0072]
[Table 2]

[0073]
As shown in Table 2, the output O1 with respect to the inputs of the first input terminal I1 and the second input terminal I2 is such that the input logical values of the first input terminal I1 and the second input terminal I2 are both H (logical value 1) or both. When L (logic value 0), it becomes H (logic value 1), and when the input logic values of the first input terminal I1 and the second input terminal I2 are different, it becomes L (logic value 0).
[0074]
In the above embodiment, even when an exclusive NOR gate is used in place of the exclusive OR gate 1, only the output logical value of the exclusive NOR gate corresponding to the blown fuse 3 is the output logical value of another exclusive NOR gate. The value can be reversed, and by selecting the fuse to be cut, individual information for each chip can be clearly recorded on the chip.
[0075]
In the above embodiment, the register circuit includes a plurality of exclusive logic circuits. However, the register circuit may include only one exclusive logic circuit. In that case, the register circuit includes one exclusive logic circuit, and a fuse connected between the first input terminal and the second input terminal of the exclusive logic circuit, and the first circuit of the exclusive logic circuit. The input terminal is connected to a first logic value wiring set to a voltage that is logically at H level or L level, and the second input terminal of the exclusive logic circuit is supplied to the first logic value wiring. The voltage is connected to a second logical value wiring set to a voltage that is logically inverted.
[0076]
As mentioned above, although the Example of this invention was described, this invention is not limited to this, A various change is possible within the range of this invention described in the claim.
[0077]
【The invention's effect】
The semiconductor integrated circuit device according to claim 1, comprising: first to Nth exclusive logic circuits; and a fuse connected between a first input terminal and a second input terminal of each exclusive logic circuit. And the first input terminal of the mth (m = 2 to N) th exclusive logic circuit and the second input terminal of the (m−1) th exclusive logic circuit are connected, and the first exclusive terminal The first input terminal of the logic circuit is connected to a first logic value wiring set to a voltage that is logically at H level or L level, and the second input terminal of the Nth exclusive logic circuit is connected to the first input terminal. Since the register circuit connected to the second logic value wiring set to a voltage logically inverted from the voltage supplied to the one logic value wiring is provided, any one of the exclusive logic Disconnect the fuse connected between the first and second input terminals of the circuit. Therefore, only the output logic value of the exclusive logic circuit can be inverted from the output logic value of the other exclusive logic circuit, and by selecting the fuse to be cut, individual information is clarified on a chip basis. Can be recorded.
[0078]
3. The semiconductor integrated circuit device according to claim 2, wherein the register circuit includes the first logic value wiring, the first input terminal of the first to Nth exclusive logic circuits, the fuse, and the second input. Since one or more resistors are connected in series to the path composed of the terminal and the second logic value wiring, the first logic value wiring, the second logic, and the like are connected in a state where none of the fuses are cut. It is possible to prevent an excessive current from flowing between the value wirings.
[0079]
In the semiconductor integrated circuit device according to claim 3, the register circuit further includes a fuse in at least one of the first logic value wiring and the second logic value wiring. By cutting the fuse provided in the wiring or the second logic value wiring, the output logic values of all the exclusive logic circuits can be made the same.
[0080]
5. The semiconductor integrated circuit device according to claim 4, wherein the register circuit is connected to the first logical value wiring and supplies a voltage that is logically at an H level and a voltage that is logically at an L level. A first logic circuit that can be switched between a supply state and a high impedance state, a state connected to the second logic value wiring and supplying a voltage that is logically at H level, and logically at L level Since at least one of the second logic circuits that can be switched between the voltage supply state and the high impedance state is further provided, the voltage supplied to at least one of the first logic value wiring and the second logic value wiring The logical value of can be set freely. Further, in a state where none of the fuses are cut, by setting at least one of the first logic circuit and the second logic circuit to a high impedance state, excess current is generated between the first logic value wiring and the second logic value wiring. Can be prevented from flowing.
[0081]
6. The semiconductor integrated circuit device according to claim 5, wherein the register circuit further includes an external output circuit for outputting the output logic values of the first to Nth exclusive logic circuits as logic values to the outside. Thus, the output logic value of the exclusive logic circuit can be read out as a logic value to the outside via the external output circuit.
[0082]
7. The semiconductor integrated circuit device according to claim 6, wherein the register circuit processes an output logic value of the first to Nth exclusive logic circuits via an encoder and outputs the processed logic value to the outside. Since the output circuit is further provided, the number of wiring circuits such as an internal data bus constituting the external output circuit can be reduced.
[0083]
The semiconductor integrated circuit device according to claim 7 is provided with a plurality of the register circuits so that the output logic values of the plurality of register circuits can be read at different timings. It can be recorded, and the amount of information to be recorded can be increased.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment.
FIG. 2 is a circuit diagram showing states of input and output logical values when a fuse corresponding to the mth exclusive OR gate 1 of the embodiment is cut;
FIG. 3 is a circuit diagram showing another embodiment.
FIG. 4 is a top view showing a wafer in which chips are formed.
FIG. 5 is a circuit diagram showing still another embodiment.
FIG. 6 is a circuit diagram showing still another embodiment.
FIG. 7 is a circuit diagram showing still another embodiment.
FIG. 8 is a circuit diagram showing still another embodiment.
[Explanation of symbols]
1 Exclusive logic circuit
3,23 fuse
5 First logical value wiring
7 Power supply
9 Second logic wiring
11 Ground voltage
13 Wafer
15 chips
17x, 17y, 25, 29x, 29y Tristate buffer
19 Internal data bus
21 Resistance
27x, 27y encoder

Claims

1st to Nth exclusive logic circuit, and a fuse connected between the first input terminal and the second input terminal of each exclusive logic circuit,
The first input terminal of the mth (m = 2 to N) th exclusive logic circuit and the second input terminal of the (m−1) th exclusive logic circuit are connected,
The first input terminal of the first exclusive logic circuit is connected to a first logic value wiring set to a voltage that is logically H level or L level,
The second input terminal of the Nth exclusive logic circuit is connected to the second logic value wiring set to a voltage logically inverted from the voltage supplied to the first logic value wiring. A semiconductor integrated circuit device comprising a circuit.

The register circuit includes a path including the first logical value wiring, the first input terminal, the fuse and the second input terminal, and the second logical value wiring of first to Nth exclusive logic circuits. 2. The semiconductor integrated circuit device according to claim 1, wherein one or more resistors are connected in series.

3. The semiconductor integrated circuit device according to claim 1, wherein the register circuit further includes a fuse in at least one of the first logic value wiring and the second logic value wiring. 4.

The register circuit is connected to the first logical value wiring and can be switched between a state in which a logically high voltage is supplied, a state in which a logically low voltage is supplied, and a high impedance state. A first logic circuit;
A second logic circuit connected to the second logic value wiring and capable of switching between a state in which a logically high voltage is supplied, a state in which a logically low voltage is supplied, and a high impedance state. The semiconductor integrated circuit device according to claim 1, further comprising at least one of the following.

The register circuit further comprises an external output circuit for outputting the output logic values of the first to Nth exclusive logic circuits as logic values to the outside. The semiconductor integrated circuit device described.

The register circuit further includes an external output circuit for processing output logic values of the first to Nth exclusive logic circuits via an encoder and outputting the processed logic values to the outside. 5. The semiconductor integrated circuit device according to any one of 4 above.

7. A semiconductor integrated circuit device comprising a plurality of register circuits according to claim 1, wherein output logic values of the plurality of register circuits can be read at different timings.