JP4050883B2 - Semiconductor integrated circuit device and electronic equipment - Google Patents

Description

のように表される。また、トランジスタの飽和電流Ｉdsatは、下記式（５）
Ｉdsat＝Ｋ１＊（Ｖdd−Ｖth） （５）
と近似され（Ｋ１は定数）、スレッショルド電圧の変動（ΔＶth）の変動による飽和電流Ｉdsatの変動（ΔＩdsat）は、下記式（６）

により表される（Ｋ２＝Ｋ１＊γ／２）。式（６）から、飽和電流Ｉdsatは、変調基板バイアスＶb の変動ΔＶb が大きくなると減少することがわかる。
【００３９】
次に、遅延時間Ｔpdは、下記式（７）
Ｔpd＝Ｃ１＊Ｖdd／Ｉdsat （７）
によって近似され（Ｃ１は負荷容量）、飽和電流の変動ΔＩdsatに対する遅延時間Ｔpdの変動（ΔＴpd）は、下記式（８）

によって表される。式（８）から、電位ΔＶb が大きくなると遅延時間Ｔpdが増大することがわかる。
【００４０】
次に、上記第２の影響について、以下、式に沿って説明する。ＣＭＯＳ回路の論理スレッショルド電圧Ｖthc は、ＣＭＯＳ回路を構成するＰch，Ｎchトランジスタのツリーにおいて、Ｖｂ＝０（Ｖ）のとき、各Ｎｃｈ，ＰｃｈのツリーはそれぞれＶthn、Ｖthpと等価なスレッショルド電圧と各Ｎｃｈ、Ｐｃｈのツリーと等価な電流駆動能力とを備えた単体トランジスタに近似すると、下記式（９）

によって表される。ただし、Ｖthn はＮchＭＯＳトランジスタのスレッショルド電圧をΔＶthn はその変動を示し、Ｖthp はＰchＭＯＳトランジスタのスレッショルド電圧をΔＶthp はその変動をそれぞれ示す。つまり、
Ｖthp＝Ｖthp（Ｖb ＝０）＋ΔＶthp
Ｖthn＝Ｖthn（Ｖb ＝０）＋ΔＶthn
Ｖthp（Ｖb ＝０）＝Ｖthn（Ｖb ＝０）
と表すことができる。その結果、ＣＭＯＳ回路の論理スレッショルド電圧Ｖthcの変動ΔＶthc は、下記式（１０）

によって表される。ＣＭＯＳ回路の論理スレッショルド電圧Ｖthc の変動ΔＶthc に対する遅延時間Ｔpdの変動（ΔＴpd）は、入力信号のスルーレートＳ［Ｖ／ｓ］に依存して変動し、下記式（１１）

によって表すことができる。つまり、論理スレッショルド電圧の変動に対する遅延時間の変動ΔＴpdは、Ｎch，Ｐch変調ＭＯＳトランジスタのスレッショルド電圧の変動ΔＶthn ，ΔＶthp のいずれかが最小になるときに最大になる。これは、変調基板バイアスＶb ，Ｖb'の波形の位相を逆相とすることにより実現される。
【００４１】
以上説明したように、回路の遅延時間と出力信号の立ち上がりおよび立ち下がりに要する時間は、回路に変調ＭＯＳトランジスタを組み込んで、その基板電位を変動させることにより変調される。
【００４２】
そして、変調ＭＯＳトランジスタを用いた回路の信号遷移は時間的に非同期に拡散することになり、同時に多数の信号が同時に遷移する確率が低くなり、アンテナとなる電源線に流れる電源電流のピークは、上述のような変調がない場合に比べると、時間的に広がる。つまり、輻射される電磁波のエネルギー分布におけるある周波数におけるピークが変調が無い場合に比べて拡散するために、ピーク値は小さくなり、ＥＭＩ輻射が低減される。特に、変調基板バイアスＶb ，Ｖb'の変動振幅が大きい程、時間的にばらつきが大きくなるために、ＥＭＩ輻射のピークは拡散し、そのピーク値は低下する。また、出力信号の立ち上がりおよび立ち下がりに要する時間は長くなる方向に変位するため、信号に含まれる高周数成分を減衰させることができるので、ＥＭＩ輻射をよりいっそう低減することができる。
【００４３】
図２は、変調ＭＯＳトランジスタを含む回路の，ある高調波の周波数領域におけるＥＭＩ輻射強度の例を示している。図２において、横軸は周波数を表し、縱軸は輻射強度を表している。同図からわかるように、ＥＭＩ輻射強度は、変調がない場合には急峻なピークを有するが、周波数変調することによりピーク値がある量Δだけ小さくなり、輻射の周波数分布はある幅δだけ両側に広がる。
【００４４】
基本周波数からの周波数変位δの値はＶb ，Ｖb'の振幅Ｖa ，Ｖa'によって決定され、周波数変位δの分布の形状は、関数Ｆ（２π＊ｆm ＊ｔ），Ｇ（２π＊ｆm ＊ｔ）の関数形によって決定される。
【００４５】
関数Ｆ（θ），Ｇ（θ）の形は、例えば三角波形を選ぶと効果的なδ分布の形状になることがある。しかし、関数Ｆ（θ），Ｇ（θ）の形によっては、より高い周波数でのＥＭＩ輻射が観測される場合もありうるので、その関数形は実験的に決定することが効果的である。
【００４６】
−変調ＭＯＳトランジスタの構造−
図３は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０とからなるインバータ２のシングルＮウエルプロセスによる構造を示す断面図である。同図に示すように、Ｐ型のＳｉ基板１００には、Ｎウエル１０１と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、通常のＮchＭＯＳトランジスタ１０のドレイン領域１０５と、通常のＮchＭＯＳトランジスタ１０のソース領域１０６と、通常のＮchＭＯＳトランジスタ１０の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１０８が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、通常のＮchＭＯＳトランジスタ１０においては、ドレイン領域１０５に出力配線１０８が接続され、ソース領域１０６及び基板コンタクト領域１０７には接地電位Ｖssを供給するためのグランド配線６が接続されている。また、各ＭＯＳトランジスタ９，１０のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図３に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００４７】
ここで、インバータ中に変調ＭＯＳトランジスタをどのように配置するかは、半導体集積回路装置の製造プロセスに依存する。図３に示すように、Ｎウエルプロセスを採用する場合には 各Ｎウエル１０１間が絶縁分離されていることから、各Ｎウエル１０１（基板領域）に相異なる変調基板バイアスＶb を与えても不具合は生じないので、各Ｎウエル１０１に通常のＰchＭＯＳトランジスタとＰch変調ＭＯＳトランジスタとを任意に選択して設けることができる。しかし、各ＮchＭＯＳトランジスタの基板領域は共通のＳｉ基板１００であることから、各ＮchＭＯＳトランジスタの変調基板バイアスは個別に設定することができない。したがって、Ｓｉ基板１００には、通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを任意に選択して設けることができず、全てのＮchＭＯＳトランジスタをＮch変調ＭＯＳトランジスタにするか、通常のＮchＭＯＳトランジスタにするかを選択しうるにすぎない。
【００４８】
図４は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４のツインウエルプロセスによる構造を示す断面図である。同図に示すように、Ｎ型のＳｉ基板１１０には、エピタキシャル層１１１と、Ｎウエル１１２と、Ｐウエル１１３と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳトランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯＳトランジスタ１２のソース領域１０６と、Ｎch変調ＭＯＳトランジスタ１２の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１２５が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｎch変調ＭＯＳトランジスタ１２においては、ドレイン領域１０５に出力配線１２５が接続され、ソース領域１０６には接地電位Ｖssを供給するためのグラウンド配線６が接続され、基板コンタクト領域１０７には変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、各ＭＯＳトランジスタ９，１２のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図４に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００４９】
図４に示すようなツインウエルプロセスを採用する場合には、Ｐウエルに各々囲まれた各Ｎウエル１１２間が電気的に分離されていることから、各Ｎウエル１１２（基板領域）に相異なる変調基板バイアスＶb を与えても不具合は生じないので、図３に示す構造と同様に、各Ｎウエル１１２に通常のＰchＭＯＳトランジスタとＰch変調ＭＯＳトランジスタとを任意に選択して設けることができる。また、Ｎウエルに各々囲まれた各Ｐウエル１１３間が絶縁分離されていることから、各Ｐウエル１１３（基板領域）に相異なる変調基板バイアスＶb'を与えても不具合は生じないので、各Ｐウエル１１３に通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを任意に選択して設けることができる。
【００５０】
また、通常のＭＯＳトランジスタから変調ＭＯＳトランジスタへの変更は、基板コンタクトに接続される配線を変更するだけでよく、回路の構成を変更する必要はないので、容易に実現できる。
【００５１】
ここで、上述のように、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることによるラッチアップの抑制作用について説明する。
【００５２】
図５は、図４に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４の構造において、Ｎウエル１１２とＰウエル１１３とを抜き出して示す断面図である。同図に示すように、ＣＭＯＳインバータには、寄生ＰＮＰバイポーラトランジスタＢＰ１と、寄生ＰＮＰバイポーラトランジスタＢＰ１のコレクタをベースとする寄生ＮＰＮバイポーラトランジスタＢＰ２とが形成され、この２つの寄生バイポーラトランジスタＢＰ１，ＢＰ２がサイリスタとして動作する。ラッチアップが生じてサイリスタがオンすると、ソース領域１０２とソース領域１０６との間に大電流が流れる。
【００５３】
ここで、まず、寄生ＰＮＰバイポーラトランジスタＢＰ１の動作と変調基板バイアスＶb との関係について説明する。上述のように、電圧Ｖf は、ＰchＭＯＳトランジスタのドレイン及びソースと基板領域との間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧である。電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン及びソースと基板領域との間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧である。Ｖf ，Ｖf'＝（ｋＴ／ｑ）ｌｎ｛（Ｎ_A −Ｎ_B ）／Ｎ_i ²｝で与えられる（ここで、ｋ：ボルツマン定数，ｑ：電子の電荷，ｎ_i ：真性半導体層の不純物濃度、Ｎ_A ：Ｐ型不純物濃度，Ｎ_B ：Ｎ型不純物濃度）。したがって、ＰＮＰ寄生バイポーラトランジスタＢＰ１のエミッタ電位Ｖ_E はＶddであり、ベース電位Ｖ_B は基板コンタクト領域１０４の電位であるバイアス電位Ｖb （≧Ｖdd−Ｖf ）以下である。つまり、ベースとエミッタにバイアスされる電圧はＶf 以下、つまりビルトイン電圧以下であり、寄生ＰＮＰバイポーラトランジスタＢＰ１が動作するためのベース電流がほとんど流れないので、ＰＮＰバイポーラトランジスタＢＰ１の作動を有効に阻止し、サイリスタはｏｎｎしない。また、通常のＰchＭＯＳトランジスタの場合には、基板コンタクト領域の電位は電源電位Ｖddに固定されるが、図１（ｂ）に示すように、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb が電源電位Ｖddよりも高くなっている期間が、変調基板バイアスＶb が電源電位Ｖddよりも低くなっている期間よりも長いので、通常のＰchＭＯＳトランジスタに比べても、同等もしくはそれ以上のラッチアップ防止機能を発揮することが可能である。
【００５４】
次に、寄生ＮＰＮバイポーラトランジスタＢＰ２の動作と変調基板バイアスＶb との関係について説明する。ＮＰＮ寄生バイポーラトランジスタＢＰ２のエミッタ電位Ｖ_E はＶssであり、ベース電位Ｖ_B は基板コンタクト領域１０７の電位であるバイアス電位Ｖb'（≦Ｖss＋Ｖf'）である。ベース−エミッタ間にバイアスされる電圧はＶf'以下であり、寄生ＮＰＮバイポーラトランジスタＢＰ２が作動するためのベース電流がほとんど流れないので、寄生ＮＰＮバイポーラトランジスタＢＰ２の作動を有効に阻止し、サイリスタはｏｎにならない。また、通常のＮchＭＯＳトランジスタの場合には、基板コンタクト領域の電位は接地電位Ｖssに固定されるが、図１（ｃ）に示すように、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'が接地電位Ｖssよりも低くなっている期間が、変調基板バイアスＶb'が接地電位Ｖssよりも高くなっている期間よりも長いので、通常のＮchＭＯＳトランジスタに比べても、同等もしくはそれ以上のラッチアップ防止機能を発揮することが可能である。
【００５５】
以上のように、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることにより、寄生バイポーラトランジスタの作動によるラッチアップによる回路の誤動作を有効に防止することができる。
【００５６】
なお、図３に示すＮウエルプロセスを採用した構造において通常のＮchＭＯＳトランジスタを配置した場合でも、図５に示すような２つの寄生バイポーラトランジスタが形成され、寄生ＮＰＮバイポーラトランジスタのエミッタ電位が固定されている点を除くと、図５に示す場合と同様の作用を生じる。また、図５に示す構造において、Ｐch変調ＭＯＳトランジスタ９に代えて通常のＰchＭＯＳトランジスタを配置した場合も同様である。したがって、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることは、図１（ａ）に示すインバータ３，４のラッチアップを防止するためにも有効である。
【００５７】
なお、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb の最小値をＶdd−Ｖf とすることにより、ソース領域１０２と基板領域であるＮウエル１１２との間に形成されるＰＮ接合部に印加される順方向電圧をＶf 以下に維持できるので、リーク電流の低減をも図ることができることはいうまでもない。同様に、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることにより、基板領域であるＰウエル１１３とソース領域１０６との間に形成されるＰＮ接合部に印加される順方向電圧をＶf'以下に維持できるので、リーク電流の低減をも図ることができることはいうまでもない。
【００５８】
また、上記図１（ａ）に示す構成において、集積回路装置１Ａ内に、通常のＰchＭＯＳトランジスタ１０と通常のＮchＭＯＳトランジスタとからなるインバータが配置されていてもよいことはいうまでもない。
【００５９】
なお、基板電位のインピーダンスを十分に大きくとれば、変調バイアス値は自動的にＶdd−Ｖf ，Ｖss＋Ｖf'近辺に落ち着かせることができる。また、本実施形態においては、Ｖb ≧Ｖdd−Ｖf 及びＶb'≦Ｖss＋Ｖf'としたが、ラッチアップの生じない，回路が誤動作しない範囲で短時間であれば、この条件をはずれてもよい。
【００６０】
−第１の実施形態の第１の変形例−
図６は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４をＳＯＩ構造で実現した構造を示す断面図である。同図に示すように、Ｓｉ基板１２０には、例えば酸素イオンの注入と熱処理とによってＳｉ基板１２０の所定深さ位置に形成されたシリコン酸化膜からなる絶縁層１２１と、絶縁層１２１の上に残存するＳｉ層をトランジスタ形成領域ごとに区画する素子分離用絶縁膜１２２と、素子分離領域１２２によって囲まれるＮウエル１２３及びＰウエル１２４と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳトランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯＳトランジスタ１２のソース領域１０６と、Ｎch変調ＭＯＳトランジスタ１２の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１２５が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｎch変調ＭＯＳトランジスタ１２においては、ドレイン領域１０５に出力配線１２５が接続され、ソース領域１０６には接地電位Ｖssを供給するためのグラウンド配線６が接続され、基板コンタクト領域１０７には変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、各ＭＯＳトランジスタ９，１２のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図４に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００６１】
本変形例においては、上記図４に示すツインウエルプロセスを採用した場合と同様の効果を発揮することができる。しかも、この変形例では、Ｎウエル１２３とＰウエル１２４とが素子分離用絶縁膜１２２によって隔てられているので、Ｎウエル１２３に形成される寄生ＰＮＰバイポーラトランジスタと、Ｐウエル１２４に形成される寄生ＮＰＮバイポーラトランジスタとが接続されることがないので、図５に示すようなサイリスタが形成されることはない。よって、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb や、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'に対するラッチアップやリーク電流を考慮した電位の制限（図１（ｂ），（ｃ）に示す最小値や最大値）を厳しく設ける必要はない。つまり、設計の自由度が拡大し、かつ、ラッチアップをより確実に防止することができる。
【００６２】
−第１の実施形態の第２の変形例−
図１（ａ）は、インバータ回路に変調ＭＯＳトランジスタを適用した例を示したが、本発明の変調ＭＯＳトランジスタを含む回路はインバータ回路に限定されるものではない。以下、第１の実施形態の第２の変形例について説明する。
【００６３】
図７は、上述の変調ＭＯＳトランジスタをＣＭＯＳツリー回路内に配置して構成される第２の変形例における半導体集積回路装置１Ｂを示すブロック回路図である。同図において、半導体集積回路装置１Ｂには、３つのＣＭＯＳツリー回路による論理ゲートが示されている。各ＣＭＯＳツリー回路は、信号入力配線１９と、信号出力配線２０と、Ｎchパストランジスタ論理で構成されたＮchツリー回路と、Ｎchツリー回路の反転論理であるＰchパストランジスタ論理で構成されたＰchツリー回路とのペアで構成されている。Ｐchツリー回路１３，１５，１７内の一部あるいは全部のトランジスタは、図１（ａ）に示すＰch変調ＭＯＳトランジスタの構成を有しており、このＰch変調ＭＯＳトランジスタの基板領域には、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｐchツリー回路１３，１５，１７内の通常のＰchＭＯＳトランジスタの基板領域には、電源電位Ｖddを供給するための電源配線５が接続されている。さらに、Ｐchツリー回路１３，１５，１７内のすべてのＰchトランジスタのドレインには電源配線５が接続されている。Ｎchツリー回路１４，１６，１８内の一部あるいは全部のトランジスタは、図１（ａ）に示すＮch変調ＭＯＳトランジスタの構成を有しており、このＮch変調ＭＯＳトランジスタの基板領域には、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、Ｎchツリー回路１４，１６，１８内の通常のＮchＭＯＳトランジスタの基板領域には、接地電位Ｖssを供給するためのグラウンド配線６が接続されている。さらに、Ｎchツリー回路１４，１６，１８内のすべてのＮchトランジスタのソースにはグラウンド配線６が接続されている。
【００６４】
この変形例においては、図１（ａ）に示すインバータに代えてＣＭＯＳツリー回路が配置されているが、この場合においても、回路全体としてのスイッチング動作時は、Ｎchツリー回路，Ｐchツリー回路にそれぞれ等価なインピーダンスをもったＮch変調ＭＯＳトランジスタ，Ｐch変調ＭＯＳトランジスタからなるインバータに置き換えて考えることができる。
【００６５】
すなわち、Ｎchツリー回路内にＮch変調ＭＯＳトランジスタを配置することにより、グラウンド配線６に流れる電流と、スイッチング過渡期の信号出力配線２０に流れこむ貫通電流および立ち下がり波形に対して変調を行なうことができる。また、Ｐchツリー回路内にＰch変調ＭＯＳトランジスタを配置することにより、電源配線５に流れる電流と、スイッチング過渡期の信号出力配線２０に流れ込む貫通電流および立ち上がり波形に対して変調を行なうことができる。
【００６６】
なお、本変形例においても、変調ＭＯＳトランジスタの構造として、上述の図３に示すＮウエルプロセスを用いた構造，図４に示すツインウエルプロセスを用いた構造及び図５に示すＳＯＩ基板を利用した構造のいずれの構造を採用してもよい。
【００６７】
以上のように、本発明の変調ＭＯＳトランジスタを用いてＥＭＩ輻射を低減する手法は、回路構成を大幅に変更する必要がなく、基板電位を各変調ＭＯＳトランジスタごとに分離するだけでよいので、インバータだけでなくＣＭＯＳツリー回路の任意の回路に適用できることが大きな利点である。
【００６８】
（第２の実施形態）
次に、回路の特性に応じて、変調ＭＯＳトランジスタを配置するか変調ＭＯＳトランジスタを配置しないかを選択して構成される半導体集積回路装置について述べる。本実施形態においては、ＥＭＩ輻射は電源電流Ｉの変化速度（ｄＩ／ｄｔ）が速いと輻射される周波数の帯域が高周波まで広がることや、遷移時間（Δｔ）が十分に短い場合には、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝が多いほどＥＭＩ輻射電力（電界強度）が増大することなどの実験事実に基づいて、変調ＭＯＳトランジスタを用いるか否かを選択する際の基準として、電源電流Ｉの変化速度（ｄＩ／ｄｔ）と、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝とを用いる例について説明する。
【００６９】
図８は、本実施形態における半導体集積回路装置１Ｃの構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路装置１Ｃは、変調ＭＯＳトランジスタを配置した第１の回路２１と、変調ＭＯＳトランジスタを配置していない第２の回路２２と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８と、データなどの信号を入力するための信号入力配線１９と、出力信号を出力するための信号出力配線２０とを備えている。
【００７０】
第１の回路２１と第２の回路２２とには、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、信号入力配線１９と、信号出力配線２０とが接続されている。また、第１の回路２１及び第２の回路２２には、それぞれ電源配線５から電源電流Ｉddが流入し、電源電流Ｉssがグラウンド配線６に流れている。
【００７１】
ここで、第１の回路２１の電源電流Ｉddの変化速度（ｄＩ／ｄｔ）と電源電流Ｉddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc ，Ｉc を超え、また、第１の回路２１の電源電流Ｉssの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝もそれぞれスレッショルドＦc、Ｉc を超えており、第１の回路２１にはＰchおよびＮchの両極性の変調ＭＯＳトランジスタが用いられている。一方、第２の回路２２の電源電流Ｉss及びＩddの変化速度（ｄＩ／ｄｔ）はスレッショルド値Ｆc 以上であるが電源電流Ｉss及びＩddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝は、スレッショルド値Ｉc 以下であることから、ＥＭＩ輻射強度が小さいと判断して、第２の回路２２内には、通常のＭＯＳトランジスタだけが配置されている。
【００７２】
ここで、電源電流Ｉdd，Ｉssの変化速度｜ｄＩ／ｄｔ｜や変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝の値は、シミュレーションによって求めることができる。
【００７３】
図１７（ａ）〜（ｃ）は、それぞれ順に、各種電流波形Ｉ，それに対する電流の変化速度｜ｄＩ／ｄｔ｜及び変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のシミュレーション結果をの例を示す図である。図１７（ａ）は、時間により変化するVddをもつ電流波形を示し、図１７（ｂ）は、その微分波形の絶対値を示す。図１７（ｂ）に示すように、電流のピーク値Ｉp の大きさと微分波形の絶対値｜ｄＩ／ｄｔ｜の大きさとは無関係であり、ピーク値Ｉp1，Ｉp2を有する電流波形に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜がスレッショルド値Ｆc を越えているが、比較的大きなピーク値Ｉp3を有する電流波形に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜はスレッショルド値Ｆc を越えていない。また、図１７（ｃ）は、電流波形のパルス幅Δｔを電流の微分波形の絶対値｜ｄＩ／ｄｔ｜に掛け合わせて算出された値を示す。図１７（ｃ）に示すように、ピーク値Ｉp2を有する電流波形に対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のみがスレッショルド値Ｉc を越えているが、他のピーク値Ｉp1，Ｉp3を有する電流波形に対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝はスレッショルド値Ｉc を越えていない。なお、ここでは電流の微分波形の絶対値｜ｄＩ／ｄｔ｜を用いたが、電流の微分値ｄＩ／ｄｔそのものを用いてもよい。その場合、負側のＦc ，Ｉc の値を例えば単純に符号を入れ替えるなどにより、定めておく必要がある。
【００７４】
なお、第１の回路２１において、例えば電源電流Ｉddの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過している場合は、第１の回路２１にＰch変調ＭＯＳトランジスタと通常のＮchＭＯＳトランジスタとを配置してもよい。また、第１の回路２１において、電源電流Ｉssの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過している場合は、第１の回路２１に通常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを配置してもよい。
【００７５】
本実施形態によると、第１の実施形態とは異なり、回路特性を調べることなく変調ＭＯＳトランジスタの配置を決定するのではないので、以下の効果を発揮することができる。すなわち、不要な箇所にまで変調ＭＯＳトランジスタを設けると、変調ＭＯＳトランジスタの変調基板バイアスＶb ，Ｖb'の引き出し電極によるレイアウト面積の増大を招くことになるが、本実施形態においては、レイアウト面積の増大を必要最小限に抑制しつつ、ＥＭＩ輻射を有効に低減することができる。
【００７６】
（第３の実施形態）
次に、回路の特性に応じて変調ＭＯＳトランジスタを配置するか変調ＭＯＳトランジスタを配置しないかを選択して構成される半導体集積回路装置の別の例について述べる。
【００７７】
図９は、本実施形態における半導体集積回路装置１Ｄの構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路装置１Ｄには、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０とからなるインバータ２と、インバータ２の出力をゲート信号配線２５を介して受けるインバータ２６と、インバータ２６からの出力信号を送るための信号出力配線２０とが配置されている。つまり、インバータ２はインバータ２６の駆動回路として機能していることになる。そして、インバータ２６は、通常のＰchＭＯＳトランジスタ１１と通常のＮchＭＯＳトランジスタ１０とにより構成されている。
【００７８】
ここで、本実施形態においては、インバータ２６の電源電流Ｉddおよび電源電流Ｉssのいずれについても、変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc 、Ｉc を超えているにも拘わらず、通常のＭＯＳトランジスタで構成されている。その理由は以下の通りである。駆動回路であるインバータ２内に変調ＭＯＳトランジスタ（Ｐch変調ＭＯＳトランジスタ９）が配置されていることから、ＥＭＩ輻射の要因となる電流が流れるインバータ２６のゲート信号配線２５には変調された信号が流れ、インバータ２６のスイッチング時刻は変調される。その結果、インバータ２６のスイッチングによって輻射される電磁波のエネルギー分布の周波数ピークは、入力信号が変調されていない場合に比べて広くなだらかになるので、ＥＭＩ輻射強度が低減されることになる。
【００７９】
なお、駆動回路であるインバータ２を、通常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタにより構成しても、本実施形態と同じ効果を発揮することができる。
【００８０】
特に、本実施形態の構成を採用した場合、図３に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０との比較からわかるように、通常のＭＯＳトランジスタでは、基板コンタクト領域とドレイン領域又はソース領域とに共通の引き出し電極を設けることができるが、変調ＭＯＳトランジスタでは、基板コンタクト領域と、ドレイン領域と、ソース領域とに、それぞれ個別の引き出し電極を設ける必要がある。一方、ＥＭＩ輻射の直接の要因となる大電流が流れるトランジスタはレイアウト面積が大きくなるが、かかるレイアウト面積の大きいトランジスタに変調ＭＯＳトランジスタを用いると、引き出し電極を個別に設けることで、さらにレイアウト面積が大きくなる。ところが、本実施形態を用いることにより、レイアウト面積の大きなＭＯＳトランジスタを通常のＭＯＳトランジスタにしても、ＥＭＩ輻射をある程度抑制することができる。つまり、変調ＭＯＳトランジスタの採用によるレイアウト面積の増大をできるだけ抑制することができる。
【００８１】
（第４の実施形態）
信号の遅延時間を変調基板バイアスＶb ，Ｖb'の振幅により制御できることは上述した通りであるが、本実施形態においては、この点に着目して、変調ＭＯＳトランジスタの変調基板バイアスＶb の振幅を回路の遅延時間余裕に適合するように選択する半導体集積回路装置について述べる。
【００８２】
図１０（ａ）は、本実施形態における半導体集積回路装置１Ｅの構成を示す電気回路図である。半導体集積回路装置１Ｅは、周波数ｆc ，周期Ｔc ＝１／ｆc のクロック信号Ｃlkを供給するクロック信号線３０と、クロック信号線３０から供給されるクロック信号Ｃlkによって駆動されるフリップフロップ３１，３２，３３と、各フリップフロップ間に設けられた組み合わせ回路等からなる第１の論理回路３４及び第２の論理回路３５とによって構成されている。各フリップフロップ３１，３２，３３においでは、入力部Ｄに入力されたデータをクロック入力部ＣＫに入力されるクロック信号Ｃlkの立ち上がりに同期させて出力部Ｑに出力し、出力部Ｑからの出力データはクロック信号Ｃlkの次の立ち上がりエッジまで保持される。第１の論理回路３４と第２の論理回路３５とは、この例ではＰch変調ＭＯＳトランジスタを含んでいて、各論理回路３４，３５には変調基板バイアス供給配線７ａ，７ｂを介して変調基板バイアスＶb1，Ｖb2が供給される。
【００８３】
図１０（ｂ），（ｃ）は、第１の論理回路３４と第２の論理回路３５とにおけるクロック信号Ｃlk，入力データ信号Ｖi1，Ｖi2及び出力データ信号Ｖo1，Ｖo2の状態を示すタイミング図である。第１の論理回路３４の入力データ信号Ｖi1はクロック信号Ｃlkの立ち上がりエッジに同期して取り込まれ、遅延時間Ｔd1だけ遅れたタイミングで出力データ信号Ｖo1として出力される。同様に、第２の論理回路３５の入力データ信号Ｖi2は、クロック信号Ｃlkの立ち上がりエッジに同期して取り込まれ、遅延時間Ｔd2だけ遅れたタイミングで出力データ信号Ｖo2として出力される。クロック信号Ｃlkの立ち上がり毎に、データが論理回路ーフリップフロップ−論理回路−フリップフロップ−…と順次転送されるためには、少なくとも各論理回路３４，３５内における遅延時間Ｔd1，Ｔd2がクロック信号Ｃlkの周期より短い必要がある。本実施例の場合には、
Ｔc ＞Ｔd2＞Ｔd1
である。つまり、第１の論理回路３４は第２の論理回路３５に比べて遅延時間余裕（Ｔc −Ｔdn（ｎ＝１，２））が大きい。ここで、変調基板バイアスＶb1，Ｖb2は、下記式（１２），（１３）
Ｖb1＝Ｖdd−Ｖf ＋０．５Ｖa1＊[sin （２π＊ｆm ＊ｔ）＋１] （１２）
Ｖb2＝Ｖdd−Ｖf ＋０．５Ｖa2＊[sin （２π＊ｆm ＊ｔ）＋１] （１３）
のように設定されている。
【００８４】
ここで、図１（ｂ）に示すように、Ｖa1，Ｖa2は変調基板バイアスＶb1，Ｖb2の変化振幅である。このとき、各論理回路３４，３５の遅延時間Ｔd1，Ｔd2は、それぞれ振幅Ｖa1，Ｖa2の増大につれて増大する振幅Ｖa1，Ｖa2の関数である。すなわち、下記式（１４），（１５）
Ｔc ＞Ｔd2＝ｆ（Ｖa2）＞Ｔd1＝ｇ（Ｖa1） （１４）
Ｖa1≧Ｖa2 （１５）
のように設定することができる。
【００８５】
ここで、各回路に供給する変調基板バイアスＶb の変化振幅Ｖa を均一にする場合（Ｖb が共通である場合）には、各回路のうち遅延時間Ｔd がもっとも小さいものに適合するように変化振幅Ｖa を設定する必要があるので、変化振幅Ｖa の値を小さくせざるを得ないことになる。
【００８６】
それに対して、本実施形態のように、遅延時間余裕の大きな回路には遅延時間余裕の小さい回路よりも大きな変調基板バイアスＶb の変化振幅Ｖa を与えることにより、各回路に与える変調基板バイアスＶb の変化振幅Ｖa を均一にする場合に比べて、集積回路装置全体のＥＭＩ輻射をより効果的に低減することができる。
【００８７】
なお、本実施形態においては、各論理回路３４，３５にＰch変調ＭＯＳトランジスタを含む場合を例にとって説明したが、Ｎch変調ＭＯＳトランジスタを含む論理回路を備えた半導体集積回路装置においても、遅延時間余裕が大きい回路には遅延時間余裕の小さい回路よりも大きな変調基板バイアスＶb'の変化振幅Ｖa'を与えることにより、同様の効果を発揮することができる。
【００８８】
（第５の実施形態）
次に、変調基板バイアスＶb ，Ｖb'の発生回路を組み込んだ半導体集積回路装置に関する第５の実施形態について説明する。
【００８９】
図１１（ａ），（ｂ）は、それぞれ本実施形態における半導体集積回路装置１Ｆの構成を概略的に示すブロック回路図及びその部分拡大図である。
【００９０】
図１１（ａ）に示すように、半導体集積回路装置１Ｆは、変調基板バイアス発生回路３６と、変調基板バイアスの生成データを格納した不揮発性メモリ３７と、第１の回路３９及び第２の回路４０を備えている。そして、第１の回路３９は、Ｐch，Ｎch変調ＭＯＳトランジスタを含んでおり、変調基板バイアス発生回路３６から変調基板バイアス供給配線７，８を介して供給される変調基板バイアスＶb ，Ｖb'がＰch，Ｎch変調ＭＯＳトランジスタに供給され、第１の回路３９から発生するＥＭＩ輻射が低減される構成となっている。一方、第２の回路４０には変調ＭＯＳトランジスタが配置されておらず、通常のＭＯＳトランジスタのみが配置されている。
【００９１】
また、図１１（ｂ）に示すように、不揮発性メモリ３７には、波形を記憶しているパターンメモリや、振幅やオフセットなどを記憶しているＤＣパラメータメモリ，周波数情報などを記憶しているＡＣパラメータメモリが備えられている。また、基板バイアス発生回路３６は、不揮発性メモリ３７のパターンメモリやＤＣパラメータメモリ，ＡＣパラメータメモリにサイクリックにアクセスして、データを読み出すとともに、これらのデータをＤ／Ａ変換器に入力するためのデジタルデータに合成する。例えば、周期が１で周波数が１の基本的なサインカーブからなる波形パターンを用いる場合、ＡＣパラメータメモリから周波数１０ｋＨｚのデータが取り込まれ、ＤＣパラメータメモリから振幅２００ｍＶのデータが取り込まれた場合、振幅２００ｍＶで周波数が１０ｋＨｚのサインカーブを生成するためのデジタルデータが合成され、最終的にＤ／Ａ変換器から基板バイアスＶb ，Ｖb'として出力される。
【００９２】
ここで、変調基板バイアス発生回路３６において、不揮発性メモリ３７のデータに基づいて変調基板バイアスＶb ，Ｖb'が生成される。また、不揮発性メモリ３７は、制御信号配線３８を介して入力されるデータ書き込み信号Ｓreに応じて、変調基板バイアスＶb ，Ｖb'の変化振幅Ｖa ，Ｖa'と波形形状の情報とを書き込むことができ、かつ、変調基板バイアスＶb ，Ｖb'の波形をプログラムすることができる。また、この変調基板バイアスＶb ，Ｖb'の波形は、半導体集積回路装置１Ｆ全体で均一の波形を有するものである必要はなく、第４の実施形態のごとく半導体集積回路装置１Ｆ内の各回路の遅延時間などの特性に応じて変化振幅，波形などを変化させることも可能である。半導体集積回路装置１Ｆの実装構造（システム上の選定）により、ＥＭＩは大きく変わる。このため、半導体集積回路装置１Ｆのアプリケーションに応じてチューニングする。このＥＭＩ輻射強度が最小になるように変調基板バイアスＶb ，Ｖb'の波形をプログラムすることにより、半導体集積回路装置１Ｆの各部に適正な変調基板バイアスＶb ，Ｖb'を与えることが可能になる。
【００９３】
このように、半導体集積回路装置１Ｆ内に、変調基板バイアス発生回路３６を組み込んで、変調基板バイアスＶb ，Ｖb'の波形をプログラム可能な構成とすることにより、ＥＭＩ輻射が大きな半導体集積回路装置に対しては、変調基板バイアスＶb ，Ｖb'の変化振幅を大きくとって回路の動作速度余裕を削減するように変調基板バイアスＶb ，Ｖb'の振幅をプログラムすることができる。逆に、ＥＭＩ輻射が小さな半導体集積回路装置に対しては、回路の動作速度を優先させるように変調基板バイアスＶb ，Ｖb'の振幅を小さくプログラムすることにより、複数種類の半導体集積回路装置を共通の構成にしながら、ＥＭＩ輻射と動作速度のバランスが最適化された半導体集積装置を実現することができる。
【００９４】
（第６の実施形態）
次に、変調ＭＯＳトランジスタを用いてＥＭＩ輻射を低減するための対策を講じたメモリセルアレイを用いた半導体集積回路装置に関する第６の実施形態について説明する。ＲＯＭやＲＡＭなどのメモリセルアレイにおいては、そのビット線を多数同時にプリチャージする必要があり、このプリチャージ動作によって電源線に急峻なピーク電流が流れ、このピーク電流がＥＭＩ輻射の要因となる。以下、ＲＡＭの場合について説明するが、ＲＯＭについても本実施形態を適用することができる。
【００９５】
図１２は、本実施形態における半導体集積回路装置１Ｇの構成を示す電気回路図である。同図に示すように、ＲＡＭ（Random Access Memory）として機能する半導体集積回路装置１Ｇは、多数のＲＡＭのメモリセル５６をマトリックス状に配置したメモリセルアレイ５０と、メモリセルアレイ５０に駆動信号Ｓdrを入力するための信号入力配線５１と、インバータによって構成され駆動信号Ｓdrを受ける駆動回路５２と、ビット線対５５と、ビット線対５５に介設される２つのＰchＭＯＳトランジスタからなるプリチャージトランジスタ対５３と、ビット線対５５間に介設されるイコライズトランジスタ５４と、ビット線対５５の端部に設けられセンスアンプ及び書き込みドライバ−を含むＲ／Ｗ回路５７と、Ｒ／Ｗ回路５７からのデータを出力するための信号出力配線５８と、ワード線５９とを備えている。データの読み出し又は書き込みの際、メモリセル５６は、ワード線５９を介して入力されるワード選択信号Ｓwsによって選択され、Ｒ／Ｗ回路５７によってデータの読み出しと書き込みとが行なわれる。ここで、ワード選択信号Ｓwsによりメモリセル５６を選択する際、ビット線対５５に存在する電荷によって期待しないデータがメモリセル５６に書き込まれるのを防ぐため及びセンスアンプの動作の確保のために、ビット線対５５のプリチャージトランジスタ対５３がオンになり、ビット線対５５の電位が電源電位Ｖddに近づくようにプリチャージ（すなわち充電）される。また、プリチャージトランジスタ対５３がオンになってプリチャージ動作が行なわれている時に、イコライズトランジスタ５４がオンになってビット線対５５の電位が均一化されることにより、センスアンプの動作を高速化している。プリチャージトランジスタ対５３とその駆動回路５２には、Ｐch変調ＭＯＳトランジスタが配置されており、これらのＰch変調ＭＯＳトランジスタに変調基板バイアスＶb を供給するための変調基板バイアス供給配線７がメモリセルアレイ５０の外部に引き出されている。
【００９６】
本実施形態によると、駆動回路５２のＰch変調ＭＯＳトランジスタの基板電位を変調基板バイアスＶb により変調することで、第１の実施形態と同じ効果を得ることができる。また、プリチャージトランジスタ対５３のＰch変調ＭＯＳトランジスタの基板電位を変調することにより、プリチャージ時にプリチャージトランジスタ対５３の駆動能力とオンになるタイミングとが変調されるので、電源配線５からプリチャージトランジスタ対５３に流れる電源電流のピーク値が抑制され、ＥＭＩ輻射が低減されることになる。
【００９７】
なお、同時にプリチャージすべきビット線対５５の数が増加するほど、本実施形態を適用することによるＥＭＩ輻射の低減効果が大きい。
【００９８】
なお、プリチャージトランジスタ対５３は、メモリセルアレイ５０中のメモリセル５６と共通の基板上に形成することができるので、変調基板バイアスＶb の供給点としてプリチャージトランジスタ対５３の基板構造の端や中間点などの局所的な点を選ぶことにより、高抵抗である基板抵抗による変調基板バイアスＶb の遅延効果をも利用して、プリチャージトランジスタ対５３のスイッチング時期をより広くばらつかせることができ、より効果的にＥＭＩ輻射を低減することができる。
【００９９】
なお、本実施形態においては、プリチャージトランジスタ対中のトランジスタに着目したが、メモリセルアレイでは他に同時並列動作がおこる回路部分として、Ｒ／Ｗ回路５７があり、このＲ／Ｗ回路５７に変調ＭＯＳトランジスタを配置してＥＭＩ輻射を低減することができる。ただし、Ｒ／Ｗ回路５７は、作動型回路など一般にタイミング動作が微妙な回路を採用しているので、変調ＭＯＳトランジスタを配置する際にはタイミング設計に注意を要する。
【０１００】
（第７の実施形態）
次に、変調ＭＯＳトランジスタをバス信号線の駆動回路に配置した半導体集積回路装置に関する第７の実施形態について説明する。複数のバス信号線を同時かつ並列に駆動する駆動回路を備えた半導体集積回路装置においては、駆動データが同時に遷移したときに電源配線に急峻なピーク電流が流れるので、大きなＥＭＩ輻射を発生させることがある。さらに、バス信号線は通常の配線よりも配線長が長くなる傾向がある。そして、バス信号線が数ｃｍ以上に長くなるとバス信号線自体からのＥＭＩ輻射も無視できない程強くなる。
【０１０１】
図１３は、本実施形態における半導体集積回路装置１Ｈの構成を示す図である。同図に示すように、半導体集積回路装置１Ｈは、あるビット数のデータを入力するための信号入力配線６０と、データの各ビット信号を受ける第１の回路６１と、Ｐch変調ＭＯＳトランジスタ及びＮch変調ＭＯＳトランジスタを用いたインバータのアレイによって構成され、バス信号線にデータを送るための駆動回路６２と、駆動回路６２からの出力を受ける第２の回路６３と、駆動回路６２からの駆動信号を第２の回路６３にそれぞれ入力させるためのあるビット数のバス信号線６４と、第２の回路６３からの出力信号を出力するための信号出力配線６５とを備えている。そして、駆動回路６２において、Ｐch変調ＭＯＳトランジスタの基板領域は変調基板バイアスＶb を供給するための変調基板バイアス供給配線７に接続され、Ｎch変調ＭＯＳトランジスタの基板領域は変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８に接続されている。また、Ｐch変調ＭＯＳトランジスタのドレインは電源電位Ｖddを供給するための電源配線５に接続され、Ｎch変調ＭＯＳトランジスタのソースは接地電位Ｖssを供給するためのグラウンド配線６に接続されている。
【０１０２】
ここで、第１の回路６１の出力は駆動回路６２に入力され、駆動回路６２からの出力は、配線長の大きい複数のバス信号線６４を経て第２の回路６３に伝達される。このとき、データの全ビットが各バス信号線６４においてＬレベルからＨレベルに遷移あるいはその逆に遷移する場合に、電源配線５やバス信号線６４から発生するＥＭＩ輻射が最も大きくなる。そのとき、駆動回路６２中の各変調ＭＯＳトランジスタの基板電位を変調基板バイアスＶb ，Ｖb'によって変調することにより、駆動回路６２からの出力の波形、つまり、立ち上がり立ち下がりのタイミングやスルーレートが変調されて、半導体集積回路装置１Ｈ全体のＥＭＩ輻射が低減される。この波形やスルーレートの変調によるＥＭＩ輻射の低減効果は、バス信号線６４の配線長が長く、かつ高速に駆動する必要がある場合に特に大きい。
【０１０３】
（第８の実施形態）
次に、変調ＭＯＳトランジスタを、外部機器との間で信号をやりとりするために設けられるパッドの駆動回路に配置した半導体集積回路装置に関する第８の実施形態について説明する。一般に、パッドは半導体集積回路装置から引き出される長さ数ｃｍから数１０ｃｍの外部配線に接続され、これがアンテナとして働くために、パッドから出力されて外部配線に流れる信号の波形はＥＭＩ輻射に大きく影響する。
【０１０４】
図１４は、本実施形態における半導体集積回路装置１Ｉの構成を示す電器回路図である。同図に示すように、半導体集積回路装置１Ｉは、内部回路７０と、内部回路７０と外部機器との間に流れる信号を授受するためのパッド回路７１と、パッド回路７１に配置されるパッド７２と、パッド７２に信号を送るための駆動回路７３と、外部機器からパッド７２への入力信号を内部回路７０に伝達するための信号入力配線７４と、内部回路７０から外部機器への出力信号を駆動回路７３に伝達するための信号出力配線７５と、駆動回路７３の動作を制御するための制御信号を伝達する制御信号線７６と、内部回路７０から各種データを出力するための信号線７７とを備えている。本実施形態においては、パッド回路７１を双方向機能を有するものとしたが、これは一例であって、出力用パッド回路と入力用パッド回路とを個別に備えたものにも、本実施形態を適用することができる。
【０１０５】
パッド回路７１において、外部機器からパッド７２に入力された信号は信号入力配線７４から内部回路７０に入力される。このとき、パッド７２に接続される駆動回路７３が高インピーダンス状態になるように、制御信号線７６から伝達される制御信号はＨレベルにされる。また、信号出力配線７５に伝達される内部回路７０からの出力は、Ｐch，Ｎch変調ＭＯＳトランジスタによって構成された駆動回路７３によってバッファされてパッド７２から外部機器に出力される。このとき、駆動回路７３からの出力が変調基板バイアスＶb ，Ｖb'によって変調されるので、パッド７２からの出力信号の立ち上がり立ち下がりタイミングが変調されて、電源配線５およびグラウンド配線７からのＥＭＩ輻射が低減される。また、パッド７２からの出力信号のスルーレートが変調されるので、パッド７２に接続される半導体集積回路装置１Ｉのパッケージ用部品（リードなど）や、回路基板（プリント配線基板など）上の配線からのＥＭＩ輻射が低減される。
【０１０６】
（第９の実施形態）
次に、変調ＭＯＳトランジスタによるＥＭＩ輻射制御の概念を、既設計の資産である回路ＩＰに取り入れた半導体集積回路装置に関する第９の実施形態について説明する。
【０１０７】
図１５は、本実施形態における半導体集積回路装置１Ｊの構成を示すブロック回路図である。同図に示すように、半導体集積回路装置１Ｊは、あらかじめ汎用的に設計された回路ＩＰ８１と、回路ＩＰ８２と、回路ＩＰ８３と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８とを備えている。また、各回路ＩＰ８１，８２，８３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとが配置されており、各回路ＩＰ８１，８２，８３は、電源電位Ｖddを受けるように構成された電源ピン８４と、接地電位Ｖssを受けるように構成されたグラウンドピン８５と、変調基板バイアスＶb を受けるように構成された変調基板バイアスピン８６と、変調基板バイアスＶb'を受けるように構成された変調基板バイアスピン８７と、信号を入出力するための信号ピン８８とを備えている。ここで、変調基板バイアスピン８６，８７の構造は、他のピンの構造と実質的には同じである。変調基板バイアスピン８６，８７には、設計の際の論理情報と位置情報とが流れるようになっている。
【０１０８】
そして、回路ＩＰ８１においては、変調基板バイアスピン８６が変調基板バイアス供給配線７に接続されてＰch変調ＭＯＳトランジスタが変調基板バイアスＶb を受け、変調基板バイアスピン８７が変調基板バイアス供給配線８に接続されてＮch変調ＭＯＳトランジスタが変調基板バイアスＶb'を受けている。すなわち、回路ＩＰ８１は、低ＥＭＩ輻射指向で用いられている。
【０１０９】
一方、回路ＩＰ８２においては、変調基板バイアスピン８６が変調基板バイアス供給配線７の代わりに電源配線５に接続され、変調基板バイアスピン８７が変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、回路ＩＰ８２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジスタとして動作し、回路ＩＰ８２は変動する変調基板バイアスＶb ，Ｖb'による変調を受けることがなく、速度重視指向で用いられている。
【０１１０】
また、回路ＩＰ８３においては、変調基板バイアスピン８６が変調基板バイアス供給配線７に接続されているが、変調基板バイアスピン８７は変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、回路ＩＰ８３内のＮch変調ＭＯＳトランジスタは通常のＭＯＳトランジスタとして動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。回路ＩＰ８３は、速度とＥＭＩ輻射の両立指向で用いられている。
【０１１１】
このように、回路ＩＰに変調ＭＯＳトランジスタを配置すると共に変調基板バイアスを入力するためのピンをあらかじめ回路ＩＰに引き出しておくことにより、共通の構成を有する回路ＩＰを、速度重視指向から低ＥＭＩ輻射指向まで様々な要求に対応することができる。回路ＩＰは、一般にトランジスタの集積条件を限定することができないので、ＥＭＩ輻射レベルの推定が困難であるが、本実施形態を用いると、汎用に設計された回路ＩＰの適用範囲を低ＥＭＩ輻射対応に絞ることなく再利用を図ることができる。
【０１１２】
（第１０の実施形態）
次に、変調ＭＯＳトランジスタによるＥＭＩ輻射制御を行なったＩＣチップを回路基板上に実装した電子機器に関する第１０の実施形態について説明する。
【０１１３】
図１６は、本実施形態における半導体集積回路装置を用いた電子機器に設けられる１つの回路基板上の構成を示すブロック回路図である。同図に示すように、プリント配線基板などの回路基板９０上には、半導体集積回路装置である第１のＩＣチップ９１と、第２のＩＣチップ９２と、第３のＩＣチップ９３と、変調基板バイアス発生用ＩＣチップ９９と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８とが搭載されている。また、各ＩＣチップ９１，９２，９３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとが配置されており、各ＩＣチップ９１，９２，９３は、電源電位Ｖddを受けるように構成された電源パッド９４と、接地電位Ｖssを受けるように構成されたグラウンドパッド９５と、変調基板バイアスＶb を受けるように構成された変調基板バイアスパッド９６と、変調基板バイアスＶb'を受けるように構成された変調基板バイアスパッド９７と、信号を入出力するための信号パッド９８とを備えている。ここで、変調基板バイアスパッド９６，９７の構造は、他のパッドの構造と実質的には同じである。変調基板バイアスパッド９６，９７には、設計の際の論理情報と位置情報とが流れるようになっている。
【０１１４】
ここで、変調基板バイアス発生用ＩＣチップ９９は、変調基板バイアス供給配線７を介して変調基板バイアスＶb を供給し、変調基板バイアス供給配線８を介して変調基板バイアスＶb'を供給するためのものである。そして、変調基板バイアス発生用ＩＣチップ９９内には、ＤＣの定常電圧（例えば図１（ｂ）又は（ｃ）に示す波形の中心線の電位）を発生するためのＤＣレベル生成回路９９ａと、時間変動電圧（例えば図１（ｂ）又は（ｃ）に示す波形）を発生するためのＡＣレベル生成回路９９ｄと、ＤＣレベル生成回路９９ａとＡＣレベル生成回路９９ｄとの出力を合成して変調変調基板バイアスを生成するレベル加算回路９９ｃとを備えている。
【０１１５】
ここで、ＩＣチップ９１においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７に接続されてチップ内のＰch変調ＭＯＳトランジスタが変調基板バイアスＶb を受け、変調基板バイアスパッド９７が変調基板バイアス供給配線８に接続されてチップ内のＮch変調ＭＯＳトランジスタが変調基板バイアスＶb'を受けている。すなわち、ＩＣチップ９１は、低ＥＭＩ輻射指向で用いられている。
【０１１６】
一方、ＩＣチップ９２においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７の代わりに電源配線５に接続され、変調基板バイアスパッド９７が変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、ＩＣチップ９２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジスタとして動作し、ＩＣチップ９２は変動する変調基板バイアスＶb ，Ｖb'による変調を受けることがなく、速度重視指向で用いられている。
【０１１７】
また、ＩＣチップ９３においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７に接続されているが、変調基板バイアスパッド９７は変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、ＩＣチップ９３内のＮch変調ＭＯＳトランジスタは通常のＭＯＳトランジスタとして動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。ＩＣチップ９３は、速度とＥＭＩ輻射の両立指向で用いられている。
【０１１８】
このように、ＩＣチップに変調ＭＯＳトランジスタを配置すると共に変調基板バイアスを入力するためのパッドをあらかじめＩＣチップに引き出しておくことにより、共通の構成を有するＩＣチップを、回路基板９０上への各ＩＣチップその他の部材の実装状況に応じて、速度重視指向から低ＥＭＩ輻射指向まで選択して使用することができる。
【０１１９】
また、変調基板バイアス発生用ＩＣチップ９９から変調基板バイアスＶb ，Ｖb'をまとめて各ＩＣチップ９１，９２，９３に供給することにより、各ＩＣチップ９１，９２，９３には変調基板バイアス発生回路を設ける必要がなくなり、半導体装置全体としての低コスト化を図ることができる。
【０１２０】
さらに、上記変調基板バイアス発生用ＩＣチップは、変調ＭＯＳトランジスタを含むＩＣチップと共通の回路基板の上に搭載されている必要はなく、１つの電子機器（例えば移動通信機器など）内に変調ＭＯＳトランジスタと共に搭載されていれば、本実施形態の効果を発揮することができる。
【０１２１】
【発明の効果】
本発明によると、高速動作する半導体集積回路装置に、制限された範囲内で変化する変調基板バイアスを与えるようにした変調ＭＩＳトランジスタを設けたので、誤動作を回避しつつ、電磁波のピーク値の低減によるＥＭＩ輻射の低減を図ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、第１の実施形態における半導体集積回路装置の構成を概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯＳトランジスタの変調基板バイアスの時間変化を示す図である。
【図２】変調ＭＯＳトランジスタを含む回路のＥＭＩ輻射強度のピークを変調基板バイアスによって低減する作用を説明するための図である。
【図３】Ｐch変調ＭＯＳトランジスタと通常のＮchＭＯＳトランジスタとからなるインバータのＮウエルプロセスによる構造を示す断面図である。
【図４】Ｐch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとからなるインバータのツインウエルプロセスによる構造を示す断面図である。
【図５】図４に示すインバータの構造におけるラッチアップの発生を抑制する作用を説明するための断面図である。
【図６】第１の実施形態の第１の変形例に係るＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとからなるインバータをＳＯＩ構造で実現した構造を示す断面図である。
【図７】第１の実施形態の第２の変形例に係る変調ＭＯＳトランジスタをＣＭＯＳツリー回路内に配置して構成される半導体集積回路装置のブロック回路図である。
【図８】第２の実施形態における半導体集積回路装置のブロック回路図である。
【図９】第３の実施形態における半導体集積回路装置のブロック回路図である。
【図１０】第４の実施形態における半導体集積回路装置の電気回路図である。
【図１１】（ａ），（ｂ）は、第５の実施形態における半導体集積回路装置のブロック回路図及びその部分拡大図である。
【図１２】第６の実施形態における半導体集積回路装置の電気回路図である。
【図１３】第７の実施形態における半導体集積回路装置の電気回路図である。
【図１４】第８の実施形態における半導体集積回路装置の電気回路図である。
【図１５】第９の実施形態における半導体集積回路装置のブロック回路図である。
【図１６】第１０の実施形態における半導体集積回路装置を用いた電子機器に設けられる１つの回路基板上の構成を示すブロック回路図である。
【図１７】（ａ）〜（ｃ）は、それぞれ順に、各種電流波形，それに対する電流の変化速度及び変化量のシミュレーションの結果を示す図である。
【符号の説明】
１ 半導体集積回路装置
２〜４ インバータ
５ 電源配線
６ グラウンド配線
７ 変調基板バイアス供給配線
８ 変調基板バイアス供給配線
９ Ｐch変調ＭＯＳトランジスタ
１０ ＮchＭＯＳトランジスタ
１１ ＭＯＳトランジスタ
１２ Ｎch変調ＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device equipped with a MIS transistor, and more particularly to a countermeasure for reducing the radiation intensity of electromagnetic waves.
[0002]
[Prior art]
Conventionally, it is known that unnecessary electromagnetic radiation called EMI radiation (Electro Magnetic Interference) is generated from an electronic device. This EMI radiation is required to be as small as possible because it may interfere with the operation of other electronic devices, and its radiation intensity is even subject to legal regulations. There are various causes for the generation of EMI radiation, but the operating characteristics of a very large number of transistors, particularly MOS transistors in a CMOS integrated circuit, provided in an LSI constituting an electronic device are important. This is because the MOS transistor includes a high-frequency component accompanied by a change in voltage and current with a steep switching waveform, and unnecessary radiation is generated from a portion serving as an antenna in the electronic device in accordance with the steep change.
[0003]
In the frequency range up to several tens of GHz, the semiconductor integrated circuit device alone has almost no antenna portion, so the EMI radiation intensity is small. However, when a semiconductor chip that is a semiconductor integrated circuit device is mounted on a printed circuit board or package. The power lines and signal lines routed from several centimeters to several tens of centimeters serve as antennas, and the intensity of EMI radiation increases. Further, the intensity of EMI radiation greatly depends on the mounting form, and it is preferable to avoid a mounting form in which there are many antenna parts as much as possible. General measures for this include changing the pattern shape of the power supply and signal lines on the printed circuit board and incorporating components with a function to suppress high-frequency currents such as ferrite beads. Since it is often based, it is difficult to predict the effect and cost. Therefore, it can be said that it is preferable to take measures against EMI radiation at the level of the MOS transistor in the semiconductor integrated circuit device and thereby to ensure the degree of freedom of the mounting form without being conscious of EMI radiation.
[0004]
In particular, MOS transistors in CMOS semiconductor integrated circuit devices in recent years have been operated at higher speeds due to advances in miniaturization technology, and EMI radiation has been accompanied by higher speeds of switching operations, that is, rising and falling operations of MOS transistors. In view of this point, there is a demand for means for effectively reducing EMI radiation in relation to the operating characteristics of MOS transistors.
[0005]
Therefore, the following proposals have been made as methods for reducing EMI radiation in relation to the operating characteristics of MOS transistors in a semiconductor integrated circuit device.
[0006]
(1) Adjust so as to optimize the transistor size. In other words, the rising and falling speed of the voltage waveform (called the slew rate) is made as slow as possible to reduce the harmonic component of the frequency included in the voltage amplitude, or the slew rate and maximum value of the current waveform in the switching operation of the transistor. By reducing the intensity, the intensity of electromagnetic waves generated from a power line or the like is suppressed.
[0007]
(2) Avoid simultaneous switching of transistors. In other words, by adjusting the delay time so that the switching times are finely distributed, the simultaneous switching can alleviate the occurrence of electromagnetic waves (EMI radiation) on the power supply line from being concentrated at one time, and is generated from the power supply line or the like. Reduce the intensity of EMI radiation.
[0008]
(3) Using a spread spectrum clock system that is a technique for reducing EMI radiation by frequency-modulating a clock signal, the intensity of electromagnetic waves generated from the clock system is suppressed.
[0009]
Here, the spread spectrum clock system refers to the energy of the EMI radiation of the harmonics of the clock in the high frequency region by changing the frequency (fc) of the clock with a slight width (δ) in the period of the modulation frequency (fm). This is a technique for lowering the peak value by diffusing the signal distribution, and is widely used in recent CMOS semiconductor integrated circuit devices, and is described in US Pat. No. 5,488,627 “Spread Spectrum Clock Generator and Associated Method”. For example, by adopting a spread spectrum clock system, for example, by setting the modulation frequency (fm) to 50 KHz and the frequency displacement (δ) to about 0.5% of the clock frequency (fc), the electric field intensity of EMI radiation of about 10 dB can be achieved. Reduction is possible. It is known that the spread width of the harmonic intensity distribution of the clock in the high frequency region is about δ, and its shape is determined by a time variation of δ having a 1 / fm period (referred to as a modulation profile). In general, a clock system circuit includes a clock generation circuit that generates a clock signal and a clock buffer that distributes and supplies the generated clock to each circuit in the integrated circuit. The spread spectrum clock system is configured to generate a frequency-modulated clock by a clock generation circuit and supply the frequency-modulated clock to each circuit from a clock buffer.
[0010]
[Problems to be solved by the invention]
However, each of the above methods (1) to (3) has the following problems.
[0011]
As in method (1), the size of the MOS transistor in the semiconductor integrated circuit device is optimized so that the rise and fall times of the signal waveform are adjusted to be the slowest, or simultaneous switching is avoided as in method (2). Timing design requires highly accurate transistor-level timing simulation and repeated layout correction, which are unnecessary in a design that does not consider EMI countermeasures, and significantly increases the design man-hours. In addition, as the operation required for the circuit becomes higher, the margin for the design specifications of the timing that can be used for such adjustment is reduced, so that the timing adjustment of each MOS transistor becomes difficult.
[0012]
When the spread spectrum clock system such as the method (3) is used, there are a problem that the original clock performance is deteriorated and a problem that a plurality of clock systems are required and a complicated and complicated configuration is required.
[0013]
The object of the present invention is to provide high-speed by taking measures to finely distribute the rising and falling operations of each MOS transistor with a relatively simple design and configuration while considering the operating characteristics of the MOS transistor in the semiconductor integrated circuit device. An object of the present invention is to realize a semiconductor integrated circuit device that operates and has low EMI radiation.
[0014]
[Means for Solving the Problems]
A semiconductor integrated circuit device of the present invention has a source and drain provided in a region surrounded by a substrate region of a semiconductor substrate, and a gate provided in a region located between the source and drain on the semiconductor substrate. In a semiconductor integrated circuit device in which a plurality of transistors are integrated, the plurality of MIS transistors include a P-channel modulation MIS transistor to which a modulation substrate bias Vb that changes with a certain amplitude is applied in a range in which latch-up does not occur. It includes at least one modulation MIS transistor among N-channel modulation MIS transistors to which a modulation substrate bias Vb ′ that changes with a certain amplitude is applied.
[0015]
As a result, when a modulation substrate bias is applied to the substrate region of the modulation MIS transistor, the threshold voltage and current drive capability of the modulation MIS transistor fluctuate with time within a range in which latch-up does not occur. Therefore, for example, a complementary logic gate including a modulation MIS transistor has a modulated logic threshold voltage, delay time, and rise and fall times of an output waveform, and the peak of the energy distribution of electromagnetic waves radiated at the time of signal transition is not modulated. Compared to. Therefore, while the operation of the semiconductor integrated circuit device is properly maintained, the peak value is lowered and the EMI radiation intensity is reduced.
[0016]
In the semiconductor integrated circuit device, the P channel modulation MIS transistor includes a plurality of MIS transistors, wherein the drain potential is Vdd, the source potential is Vss, and the PN junction between the drain and the substrate region at that time When the forward voltage of Vb is Vf, a modulation substrate bias Vb that changes with a certain amplitude in the range of Vb ≧ Vdd−Vf is applied to the substrate region, and the N-channel modulation MIS transistor has a drain potential. Is Vdd, the potential of the source is Vss, and the forward voltage of the PN junction between the substrate region and the source at that time is Vf ′, the substrate region has an amplitude within a range of Vb ′ ≦ Vss + Vf ′. By applying a modulation substrate bias Vb ′ that varies with the above, the parasitic bipolar transistor operates even in the structure of the complementary MIS transistor. Since no forward voltage is applied, malfunction such as latch-up due to the operation of the parasitic bipolar transistor can be prevented more reliably.
[0017]
When the drive circuit for the gate electrode of the MIS transistor having a change rate and change amount of the current between the drain and source electrodes flowing during the switching operation is not less than a specified value, the modulation MIS transistor is disposed in the drive circuit. As a result, the modulated output of the drive circuit is applied to the gate electrode of the MIS transistor having a particularly large current change, so that the timing of switching (on / off switching) of the MIS transistor is modulated and radiated by signal transition. The peak of the energy distribution of the electromagnetic wave becomes wider and gentle, and the effect of reducing EMI radiation can be effectively exhibited. Further, by limiting the MIS transistors to be modulation MIS transistors, it is possible to suppress an increase in layout area due to the substrate bias extraction electrode provided separately from the source / drain extraction electrodes.
[0018]
It has a plurality of MIS transistors including the modulation MIS transistor, and includes at least two circuits having different overall delay times. Of the two circuits, a circuit having a shorter delay time has a longer delay time. By providing a modulation substrate bias having a larger amplitude than that of the circuit, EMI radiation can be effectively reduced within a range that does not cause a problem in signal transmission of the entire integrated circuit device.
[0019]
By further comprising a modulation substrate bias generation circuit having a function of programming the waveform shape of the modulation substrate bias, various types of devices corresponding to various mountings can be realized with a common configuration in one device, A semiconductor integrated circuit device in which the balance between EMI radiation and operation speed is optimized can be obtained.
[0020]
A memory cell array in which a plurality of memory cells are arranged, a bit line pair to which the memory cell array is connected, a precharge transistor for precharging the bit line pair, and a drive for driving the gate electrode of the precharge transistor By providing the circuit and using the modulation MIS transistor in at least one of the precharge transistor and the drive circuit, frequency modulation can be applied to the current flowing in the precharge transistor during the bit line precharge operation. When a large number of bit lines are precharged, it usually increases rapidly, but by applying a modulated current, the peak of EMI radiation can be reduced.
[0021]
A circuit including a plurality of MIS transistors which are a part of the plurality of MIS transistors, a bus signal line derived from the circuit, and a driving circuit provided in the circuit and outputting data to the bus signal line. If provided, the modulation MIS transistor is disposed in the drive circuit, so that frequency modulation is applied to the power supply current and output waveform of the bus drive circuit. The peak value of EMI radiation that increases can be reduced.
[0022]
Since a pad drive circuit for exchanging signals with an external device of the semiconductor integrated circuit device is provided, and by arranging the modulation MIS transistor in the pad drive circuit, frequency modulation is given to the slew rate of the output waveform of the pad. The peak of EMI radiation is reduced. Furthermore, since the power supply current is modulated, it is possible to reduce the peak of EMI radiation from the power supply line, which becomes particularly large when the pad drive circuit transitions simultaneously. Since the transistor of the pad drive circuit is directly connected to a wiring that acts as an antenna outside the apparatus and a large current flows, the level of EMI radiation is high, but in this case as well, EMI radiation can be effectively reduced.
[0023]
According to another aspect of the present invention, there is provided an electronic apparatus including a plurality of first semiconductor integrated circuit devices and a second semiconductor integrated circuit device, wherein the first semiconductor integrated circuit device is disposed in a substrate region of a semiconductor substrate. A semiconductor integrated circuit device in which a plurality of MIS transistors having a source and a drain provided in an enclosed region and a gate provided in a region located between the source and drain on the semiconductor substrate are integrated. Thus, the plurality of MIS transistors are provided with a P-channel modulation MIS transistor to which a modulation substrate bias Vb that varies with a certain amplitude is applied and a modulation substrate bias Vb ′ that varies with a certain amplitude within a range in which latch-up does not occur. Including at least one of the N-channel modulation MIS transistor and the upper The second integrated circuit device includes a modulation substrate bias generation circuit for generating a modulation substrate bias to be supplied to each of the first semiconductor integrated circuit devices.
[0024]
This eliminates the need for a substrate potential generating integrated circuit in each semiconductor integrated circuit device, thereby reducing costs.
[0025]
In the P-channel modulation MIS transistor in the first semiconductor integrated circuit device, a plurality of MIS transistors have a drain potential of Vdd and a source potential of Vss. When the forward voltage of the PN junction is Vf, a modulation substrate bias Vb that changes with a certain amplitude in the range of Vb ≧ Vdd−Vf is given to the substrate region, and the N-channel modulation MIS transistor has When the drain potential is Vdd, the source potential is Vss, and the forward voltage of the PN junction between the substrate region and the source is Vf ′, the substrate region has a range of Vb ′ ≦ Vss + Vf ′. ... By providing a modulation substrate bias Vb 'that changes with a certain amplitude, latch-up is reliably prevented even in a CMOS semiconductor integrated circuit device.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1A, 1B, and 1C are respectively an electric circuit diagram schematically showing a configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention, and a modulation substrate bias of a Pch modulation MOS transistor, respectively. It is a figure which shows the time change of Vb, and is a figure which shows the time change of modulation substrate bias Vb 'of an Nch modulation MOS transistor.
[0027]
As shown in FIG. 1A, a semiconductor integrated circuit device 1A includes a P-channel MOS transistor (hereinafter referred to as “PchMOS transistor”) and an N-channel MOS transistor (hereinafter referred to as “NchMOS transistor”). Inverters 2 to 4 (complementary logic gates) configured by the above, power supply wiring 5 for supplying the power supply potential Vdd to each of the inverters 2 to 4, and for supplying the ground potential Vss to each of the inverters 2 to 4 Ground wiring 6, modulation substrate bias supply wiring 7 for supplying modulation substrate bias Vb to each of inverters 2-4, and modulation substrate bias supply wiring 8 for supplying modulation substrate bias Vb 'to each of inverters 2-4 And a gate voltage supply wiring Slg for supplying a gate voltage Vg to each MOS transistor.
[0028]
However, in the embodiment of the present invention, the “MOS transistor” is not limited to the gate insulating film formed of an oxide film, but also an insulating film other than an oxide film such as a silicon nitride film or a silicon oxynitride film. In other words, for the sake of convenience, it is referred to as a “MOS transistor”.
[0029]
Here, the inverter 2 has a substrate region (well) connected to the modulation substrate bias supply wiring 7, the Pch modulation MOS transistor 9 whose potential varies, and the substrate region connected to the ground wiring 6 together with its own source so that the potential is This is constituted by a normal Nch MOS transistor 10 which is fixed. The inverter 3 includes a normal Pch MOS transistor 11 whose substrate region is connected to the power supply wiring 5 together with its drain and the potential is fixed, and an Nch modulation MOS transistor 12 whose substrate region is connected to the modulation substrate bias supply wiring 8 and whose potential varies. And is composed of. The inverter 4 is composed of a Pch modulation MOS transistor 9 and an Nch modulation MOS transistor 12. Note that the drains of any of the Pch MOS transistors 9 and 11 are connected to the power supply wiring 5, and the sources of any of the Nch MOS transistors 10 and 12 are connected to the ground wiring 6. The gates of all MOS transistors in the circuit are connected to the gate wiring Slg.
[0030]
As shown in FIG. 1B, the modulation substrate bias Vb supplied to the substrate region of the Pch modulation MOS transistor 9 has a minimum value (Vdd−Vf), a fluctuation amplitude Va, and a period with respect to time t. It has a waveform that fluctuates at (1 / fm) (fm is the frequency). That is, the modulation substrate bias Vb is expressed by the following equation (1).
Vb = Vdd-Vf + Va * F (2π * fm * t) (1)
(0 ≦ F (θ) ≦ 1, F (θ) = F (θ + 2π))
Is represented by
[0031]
On the other hand, the modulation substrate bias Vb ′ supplied to the substrate region of the Nch modulation MOS transistor 12 has the maximum value (Vss + Vf ′), the fluctuation amplitude Va ′, the period (1 / fm ′) (fm ′ is the frequency). It has a fluctuating waveform. That is, the modulation substrate bias Vb ′ is expressed by the following equation (2).
Vb ′ = Vss + Vf′−Va ′ * G (2π * fm ′ * t) (2)
(0 ≦ G (θ) ≦ 1, G (θ) = G (θ + 2π))
Is represented by
[0032]
Here, the functions F (θ) and G (θ) are arbitrary waveforms whose period is 2π and amplitude is normalized to 1. As simple F (θ) and G (θ), a sawtooth wave, a trigonometric function, and the like can be considered, but FIGS. 1B and 1C show a case of a trigonometric function as an example. The voltage Vf is a built-in voltage of the PN junction between the drain-substrate region and the source-substrate region of the PchMOS transistor, and the voltage Vf ′ is a PN junction between the drain-substrate region and the source-substrate region of the NchMOS transistor. The built-in voltage is about 0.4 to 0.6V.
[0033]
Thus, by setting the minimum value of the modulation substrate bias Vb to Vdd-Vf or the maximum value of the modulation substrate bias Vb 'to Vss + Vf', the PN junction of the drain and source of the MOS transistor is biased in the forward direction. Current flowing therethrough can be minimized. As a result, fluctuations in the output voltage due to leakage current to the substrate can be suppressed. Further, as will be described later, it is possible to prevent malfunction of the circuit due to latch-up caused by the operation of the parasitic bipolar transistor.
[0034]
However, it is sufficient that the minimum value of the modulation substrate bias Vb shown in FIG. 1B is larger than (Vdd−Vf), and the minimum value of the modulation substrate bias Vb does not have to coincide with (Vdd−Vf). . Similarly, the maximum value of the modulation substrate bias Vb ′ shown in FIG. 1C only needs to be smaller than (Vss + Vf ′), and the maximum value of the modulation substrate bias Vb ′ needs to match (Vss + Vf ′). Absent. Further, this condition may be deviated as long as the circuit does not malfunction. This is because if the impedance of the modulation substrate bias is sufficiently high, it automatically returns between (Vdd−Vf) and (Vss + Vf ′).
[0035]
The threshold voltage Vth of the MOS transistor is modulated by frequency modulating the substrate potentials of the Pch and Nch modulation MOS transistors 9 and 12 as the modulation substrate biases Vb and Vb ′ in the above formulas (1) and (2). . As the threshold voltage Vth is modulated, the circuit including the modulation MOS transistor is affected as follows.
[0036]
As a first influence, the drain current of the modulation MOS transistor is frequency-modulated, and the rise time Trise, fall time Tfall, and delay time Tpd of the signal of the circuit including the modulation MOS transistor vary with time.
[0037]
As a second influence, the input threshold voltage of the CMOS circuit including the modulation MOS transistor is frequency-modulated, and the delay time of the CMOS circuit is frequency-modulated. The longer the rise time Trise and the fall time Tfall of the input signal waveform, the greater the delay time modulation width.
[0038]
Hereinafter, the first influence will be described along the equation. The threshold voltage Vth is approximately expressed by the following equation (3).
Vth = Vth0 + γ * (√ (Vb + φ) −√ (φ)) (3)
(Vth0, γ, and φ are constants). Thereby, the variation (ΔVth) of the threshold voltage Vth with respect to the variation (ΔVb) of the modulation substrate bias Vb is expressed by the following equation (4).

It is expressed as The saturation current Idsat of the transistor is expressed by the following formula (5).
Idsat = K1 * (Vdd−Vth) (5)
(K1 is a constant), and the fluctuation (ΔIdsat) of the saturation current Idsat due to the fluctuation of the threshold voltage (ΔVth) is expressed by the following equation (6).

(K2 = K1 * γ / 2). From equation (6), it can be seen that the saturation current Idsat decreases as the variation ΔVb of the modulation substrate bias Vb increases.
[0039]
Next, the delay time Tpd is expressed by the following equation (7).
Tpd = C1 * Vdd / Idsat (7)
(C1 is the load capacity), and the variation (ΔTpd) of the delay time Tpd with respect to the variation ΔIdsat of the saturation current is expressed by the following equation (8).

Represented by From equation (8), it can be seen that the delay time Tpd increases as the potential ΔVb increases.
[0040]
Next, the second influence will be described below along the equation. The logic threshold voltage Vthc of the CMOS circuit is the threshold voltage equivalent to Vthn and Vthp, and each Nch when the Vch = 0 (V) in the tree of Pch and Nch transistors constituting the CMOS circuit. , When approximated to a single transistor having a current drive capability equivalent to a Pch tree, the following equation (9)

Represented by However, Vthn represents the threshold voltage of the Nch MOS transistor, ΔVthn represents the variation thereof, Vthp represents the threshold voltage of the PchMOS transistor, and ΔVthp represents the variation thereof. That means
Vthp = Vthp (Vb = 0) + ΔVthp
Vthn = Vthn (Vb = 0) + ΔVthn
Vthp (Vb = 0) = Vthn (Vb = 0)
It can be expressed as. As a result, the variation ΔVthc of the logic threshold voltage Vthc of the CMOS circuit is expressed by the following equation (10).

Represented by The variation (ΔTpd) of the delay time Tpd with respect to the variation ΔVthc of the logic threshold voltage Vthc of the CMOS circuit varies depending on the slew rate S [V / s] of the input signal.

Can be represented by In other words, the delay time variation ΔTpd with respect to the logic threshold voltage variation is maximized when any of the threshold voltage variations ΔVthn and ΔVthp of the Nch and Pch modulation MOS transistors is minimized. This is realized by setting the phases of the waveforms of the modulation substrate biases Vb and Vb ′ to the opposite phases.
[0041]
As described above, the delay time of the circuit and the time required for the rise and fall of the output signal are modulated by incorporating a modulation MOS transistor in the circuit and changing its substrate potential.
[0042]
Then, the signal transition of the circuit using the modulation MOS transistor spreads asynchronously in time, the probability that a large number of signals simultaneously transition becomes low, and the peak of the power supply current flowing through the power supply line serving as the antenna is Compared to the case where there is no modulation as described above, the time spreads. That is, since the peak at a certain frequency in the energy distribution of the radiated electromagnetic wave is diffused as compared with the case where there is no modulation, the peak value becomes small and EMI radiation is reduced. In particular, as the fluctuation amplitudes of the modulation substrate biases Vb and Vb ′ are larger, the variation in time becomes larger, so that the peak of EMI radiation is diffused and the peak value is lowered. In addition, since the time required for the rise and fall of the output signal is displaced in a longer direction, the high frequency component included in the signal can be attenuated, so that EMI radiation can be further reduced.
[0043]
FIG. 2 shows an example of EMI radiation intensity in a certain harmonic frequency region of a circuit including a modulation MOS transistor. In FIG. 2, the horizontal axis represents frequency and the vertical axis represents radiation intensity. As can be seen from the figure, the EMI radiation intensity has a steep peak when there is no modulation, but the peak value is reduced by a certain amount Δ by frequency modulation, and the frequency distribution of the radiation is on both sides by a certain width δ. To spread.
[0044]
The value of the frequency displacement δ from the fundamental frequency is determined by the amplitudes Va and Va ′ of Vb and Vb ′, and the shapes of the distributions of the frequency displacement δ are functions F (2π * fm * t) and G (2π * fm * t). ).
[0045]
The shape of the functions F (θ) and G (θ) may be an effective δ distribution when, for example, a triangular waveform is selected. However, depending on the form of the functions F (θ) and G (θ), EMI radiation at a higher frequency may be observed, so it is effective to determine the function form experimentally.
[0046]
-Structure of modulation MOS transistor-
FIG. 3 is a cross-sectional view showing the structure of the inverter 2 composed of the Pch modulation MOS transistor 9 and the normal NchMOS transistor 10 shown in FIG. As shown in the figure, a P-type Si substrate 100 includes an N well 101, a source region 102 of a Pch modulation MOS transistor 9, a drain region 103 of a Pch modulation MOS transistor 9, and a substrate of the Pch modulation MOS transistor 9. A contact region 104, a drain region 105 of the normal Nch MOS transistor 10, a source region 106 of the normal Nch MOS transistor 10, and a substrate contact region 107 of the normal Nch MOS transistor 10 are provided. In the Pch modulation MOS transistor 9, the power supply wiring 5 for supplying the power supply potential Vdd is connected to the source region 102, the output wiring 108 is connected to the drain region 103, and the modulation substrate bias is connected to the substrate contact region 104. A modulation substrate bias supply wiring 7 for supplying Vb is connected. In the normal Nch MOS transistor 10, the output wiring 108 is connected to the drain region 105, and the ground wiring 6 for supplying the ground potential Vss is connected to the source region 106 and the substrate contact region 107. Further, a gate wiring Slg serving as a gate electrode is provided between the source / drain regions of the MOS transistors 9 and 10 with a gate insulating film interposed therebetween, and the gate wiring Slg extends in a direction substantially orthogonal to the cross section shown in FIG. It also functions as a gate electrode of each MOS transistor of each inverter.
[0047]
Here, how the modulation MOS transistor is arranged in the inverter depends on the manufacturing process of the semiconductor integrated circuit device. As shown in FIG. 3, when the N-well process is adopted, each N-well 101 is insulated and separated, so that even if a different modulation substrate bias Vb is applied to each N-well 101 (substrate region), Therefore, a normal Pch MOS transistor and a Pch modulation MOS transistor can be arbitrarily selected and provided in each N well 101. However, since the substrate region of each Nch MOS transistor is the common Si substrate 100, the modulation substrate bias of each Nch MOS transistor cannot be set individually. Accordingly, it is impossible to arbitrarily select and provide normal Nch MOS transistors and Nch modulation MOS transistors on the Si substrate 100. Whether all Nch MOS transistors are Nch modulation MOS transistors or normal Nch MOS transistors. Can only be selected.
[0048]
FIG. 4 is a cross-sectional view showing the structure of the inverter 4 composed of the Pch modulation MOS transistor 9 and the Nch modulation MOS transistor 12 shown in FIG. As shown in the figure, an N-type Si substrate 110 includes an epitaxial layer 111, an N well 112, a P well 113, a source region 102 of a Pch modulation MOS transistor 9, and a drain region of a Pch modulation MOS transistor 9. 103, a substrate contact region 104 of the Pch modulation MOS transistor 9, a drain region 105 of the Nch modulation MOS transistor 12, a source region 106 of the Nch modulation MOS transistor 12, and a substrate contact region 107 of the Nch modulation MOS transistor 12 are provided. It has been. In the Pch modulation MOS transistor 9, the power supply wiring 5 for supplying the power supply potential Vdd is connected to the source region 102, the output wiring 125 is connected to the drain region 103, and the modulation substrate bias is connected to the substrate contact region 104. A modulation substrate bias supply wiring 7 for supplying Vb is connected. In the Nch modulation MOS transistor 12, the output wiring 125 is connected to the drain region 105, the ground wiring 6 for supplying the ground potential Vss is connected to the source region 106, and the modulation substrate bias is connected to the substrate contact region 107. A modulation substrate bias supply wiring 8 for supplying Vb ′ is connected. Further, a gate wiring Slg serving as a gate electrode is provided between the source / drain regions of the MOS transistors 9 and 12 with a gate insulating film interposed therebetween, and the gate wiring Slg extends in a direction substantially orthogonal to the cross section shown in FIG. It also functions as a gate electrode of each MOS transistor of each inverter.
[0049]
When the twin well process as shown in FIG. 4 is employed, the N wells 112 surrounded by the P wells are electrically separated from each other, so that each N well 112 (substrate region) is different. Since no problem occurs even when the modulation substrate bias Vb is applied, a normal Pch MOS transistor and a Pch modulation MOS transistor can be arbitrarily selected and provided in each N-well 112 as in the structure shown in FIG. Further, since the P wells 113 surrounded by the N wells are insulated from each other, there is no problem even if different modulation substrate biases Vb ′ are given to the P wells 113 (substrate regions). A normal Nch MOS transistor and an Nch modulation MOS transistor can be arbitrarily selected and provided in the P well 113.
[0050]
Further, the change from the normal MOS transistor to the modulation MOS transistor can be easily realized because it is only necessary to change the wiring connected to the substrate contact, and it is not necessary to change the circuit configuration.
[0051]
Here, as described above, the latch-up suppressing action by setting the minimum value of the modulation substrate bias Vb to Vdd−Vf or setting the maximum value of the modulation substrate bias Vb ′ to Vss + Vf ′ will be described.
[0052]
FIG. 5 is a cross-sectional view showing an N well 112 and a P well 113 extracted from the structure of the inverter 4 composed of the Pch modulation MOS transistor 9 and the Nch modulation MOS transistor 12 shown in FIG. As shown in the figure, the CMOS inverter includes a parasitic PNP bipolar transistor BP1 and a parasitic NPN bipolar transistor BP2 based on the collector of the parasitic PNP bipolar transistor BP1, and the two parasitic bipolar transistors BP1 and BP2 are formed. Operates as a thyristor. When latch-up occurs and the thyristor is turned on, a large current flows between the source region 102 and the source region 106.
[0053]
First, the relationship between the operation of the parasitic PNP bipolar transistor BP1 and the modulation substrate bias Vb will be described. As described above, the voltage Vf is a built-in voltage of about 0.5 to 0.6 V at the PN junction formed between the drain and source of the Pch MOS transistor and the substrate region. The voltage Vf ′ is a built-in voltage of about 0.5 to 0.6 V at the PN junction formed between the drain and source of the Nch MOS transistor and the substrate region. Vf, Vf '= (kT / q) ln {(N_A -N_B ) / N_i ²} (Where k: Boltzmann constant, q: electron charge, n_i : Impurity concentration of intrinsic semiconductor layer, N_A : P-type impurity concentration, N_B : N-type impurity concentration). Therefore, the emitter potential V of the PNP parasitic bipolar transistor BP1._E Is Vdd and the base potential V_B Is less than or equal to the bias potential Vb (≧ Vdd−Vf), which is the potential of the substrate contact region 104. That is, the voltage biased to the base and the emitter is less than Vf, that is, less than the built-in voltage, and since the base current for operating the parasitic PNP bipolar transistor BP1 hardly flows, the operation of the PNP bipolar transistor BP1 is effectively prevented. The thyristor does not turn on. In the case of a normal Pch MOS transistor, the potential of the substrate contact region is fixed to the power supply potential Vdd. However, as shown in FIG. 1B, the modulation substrate bias Vb of the Pch modulation MOS transistor 9 is set to the power supply potential Vdd. Is longer than the period in which the modulation substrate bias Vb is lower than the power supply potential Vdd. Therefore, the latchup prevention function equivalent to or higher than that of a normal PchMOS transistor is exhibited. It is possible.
[0054]
Next, the relationship between the operation of the parasitic NPN bipolar transistor BP2 and the modulation substrate bias Vb will be described. The emitter potential V of the NPN parasitic bipolar transistor BP2_E Is Vss and the base potential V_B Is a bias potential Vb ′ (≦ Vss + Vf ′) which is a potential of the substrate contact region 107. Since the voltage biased between the base and the emitter is Vf ′ or less and the base current for operating the parasitic NPN bipolar transistor BP2 hardly flows, the operation of the parasitic NPN bipolar transistor BP2 is effectively prevented, and the thyristor is turned on. do not become. In the case of a normal Nch MOS transistor, the potential of the substrate contact region is fixed to the ground potential Vss. However, as shown in FIG. 1C, the modulation substrate bias Vb ′ of the Nch modulation MOS transistor 12 is set to the ground potential. Since the period when Vss is lower than the period when the modulation substrate bias Vb 'is higher than the ground potential Vss, a latch-up prevention function equal to or higher than that of a normal NchMOS transistor is provided. It is possible to demonstrate.
[0055]
As described above, the minimum value of the modulation substrate bias Vb is set to Vdd-Vf, or the maximum value of the modulation substrate bias Vb 'is set to Vss + Vf', so that malfunction of the circuit due to latch-up caused by the operation of the parasitic bipolar transistor is effective. Can be prevented.
[0056]
Even when a normal Nch MOS transistor is arranged in the structure employing the N well process shown in FIG. 3, two parasitic bipolar transistors as shown in FIG. 5 are formed, and the emitter potential of the parasitic NPN bipolar transistor is fixed. Except for this point, the same effect as that shown in FIG. Further, in the structure shown in FIG. 5, the same applies when a normal Pch MOS transistor is arranged in place of the Pch modulation MOS transistor 9. Therefore, setting the minimum value of the modulation substrate bias Vb to Vdd−Vf or setting the maximum value of the modulation substrate bias Vb ′ to Vss + Vf ′ prevents latch-up of the inverters 3 and 4 shown in FIG. This is also effective.
[0057]
Note that by setting the minimum value of the modulation substrate bias Vb of the Pch modulation MOS transistor 9 to Vdd−Vf, the order of application to the PN junction formed between the source region 102 and the N well 112 which is the substrate region. Needless to say, since the directional voltage can be maintained below Vf, the leakage current can also be reduced. Similarly, by setting the maximum value of the modulation substrate bias Vb ′ of the Nch modulation MOS transistor 12 to Vss + Vf ′, it is applied to the PN junction formed between the P well 113 and the source region 106 as the substrate region. Needless to say, since the forward voltage can be maintained below Vf ′, the leakage current can also be reduced.
[0058]
In the configuration shown in FIG. 1A, it goes without saying that an inverter composed of a normal Pch MOS transistor 10 and a normal Nch MOS transistor may be arranged in the integrated circuit device 1A.
[0059]
If the impedance of the substrate potential is sufficiently large, the modulation bias value can be automatically settled around Vdd−Vf, Vss + Vf ′. In this embodiment, Vb ≧ Vdd−Vf and Vb ′ ≦ Vss + Vf ′. However, this condition may be removed as long as latch-up does not occur and the circuit does not malfunction.
[0060]
-First Modification of First Embodiment-
FIG. 6 is a cross-sectional view showing a structure in which the inverter 4 composed of the Pch modulation MOS transistor 9 and the Nch modulation MOS transistor 12 shown in FIG. As shown in the figure, the Si substrate 120 includes an insulating layer 121 made of a silicon oxide film formed at a predetermined depth of the Si substrate 120 by, for example, oxygen ion implantation and heat treatment, and an insulating layer 121 on the insulating layer 121. An element isolation insulating film 122 that partitions the remaining Si layer for each transistor formation region, an N well 123 and a P well 124 surrounded by the element isolation region 122, a source region 102 of the Pch modulation MOS transistor 9, and a Pch modulation MOS Drain region 103 of transistor 9, substrate contact region 104 of Pch modulation MOS transistor 9, drain region 105 of Nch modulation MOS transistor 12, source region 106 of Nch modulation MOS transistor 12, and substrate contact of Nch modulation MOS transistor 12 A region 107 is provided. In the Pch modulation MOS transistor 9, the power supply wiring 5 for supplying the power supply potential Vdd to the source region 102 is connected, and the drain region 103 is connected to the drain region 103.Output wiring 125The substrate contact region 104 is connected with a modulation substrate bias supply wiring 7 for supplying a modulation substrate bias Vb. In the Nch modulation MOS transistor 12, the drain region 105Output wiring 125Are connected to the source region 106, the ground wiring 6 for supplying the ground potential Vss is connected, and the substrate contact region 107 is connected to the modulation substrate bias supply wiring 8 for supplying the modulation substrate bias Vb ′. Yes. Further, a gate wiring Slg serving as a gate electrode is provided between the source / drain regions of the MOS transistors 9 and 12 with a gate insulating film interposed therebetween, and the gate wiring Slg extends in a direction substantially orthogonal to the cross section shown in FIG. It also functions as a gate electrode of each MOS transistor of each inverter.
[0061]
In this modification, the same effect as that obtained when the twin well process shown in FIG. 4 is employed can be exhibited. In addition, in this modification, since the N well 123 and the P well 124 are separated by the element isolation insulating film 122, the parasitic PNP bipolar transistor formed in the N well 123 and the parasitic formed in the P well 124. Since the NPN bipolar transistor is not connected, the thyristor as shown in FIG. 5 is not formed. Therefore, potential limitation considering the latch-up and leakage current with respect to the modulation substrate bias Vb of the Pch modulation MOS transistor 9 and the modulation substrate bias Vb ′ of the Nch modulation MOS transistor 12 (the minimum shown in FIGS. 1B and 1C). (Value and maximum value) need not be strictly set. That is, the degree of freedom in design can be expanded and latch-up can be more reliably prevented.
[0062]
-Second modification of the first embodiment-
FIG. 1A shows an example in which a modulation MOS transistor is applied to an inverter circuit, but the circuit including the modulation MOS transistor of the present invention is not limited to the inverter circuit. Hereinafter, a second modification of the first embodiment will be described.
[0063]
FIG. 7 is a block circuit diagram showing a semiconductor integrated circuit device 1B according to a second modification example in which the above-described modulation MOS transistor is arranged in a CMOS tree circuit. In the figure, the semiconductor integrated circuit device 1B shows logic gates by three CMOS tree circuits. Each CMOS tree circuit includes a signal input wiring 19, a signal output wiring 20, an Nch tree circuit composed of Nch pass transistor logic, and a Pch tree circuit composed of Pch pass transistor logic which is the inverted logic of the Nch tree circuit. It consists of a pair. Some or all of the transistors in the Pch tree circuits 13, 15, and 17 have the configuration of the Pch modulation MOS transistor shown in FIG. 1A. The substrate region of the Pch modulation MOS transistor includes a modulation substrate. A modulation substrate bias supply wiring 7 for supplying the bias Vb is connected. A power supply wiring 5 for supplying a power supply potential Vdd is connected to the substrate region of normal PchMOS transistors in the Pch tree circuits 13, 15, and 17. Further, the power supply wiring 5 is connected to the drains of all the Pch transistors in the Pch tree circuits 13, 15 and 17. Some or all of the transistors in the Nch tree circuits 14, 16, and 18 have the configuration of the Nch modulation MOS transistor shown in FIG. 1A. The substrate region of the Nch modulation MOS transistor includes a modulation substrate. A modulation substrate bias supply wiring 8 for supplying the bias Vb ′ is connected. A ground wiring 6 for supplying a ground potential Vss is connected to the substrate region of the normal Nch MOS transistor in the Nch tree circuits 14, 16 and 18. Further, the ground wiring 6 is connected to the sources of all the Nch transistors in the Nch tree circuits 14, 16 and 18.
[0064]
In this modified example, a CMOS tree circuit is arranged in place of the inverter shown in FIG. 1A, but in this case as well, the Nch tree circuit and the Pch tree circuit are respectively switched during the switching operation of the entire circuit. It can be considered that the inverter is composed of an Nch modulation MOS transistor and a Pch modulation MOS transistor having equivalent impedance.
[0065]
That is, by arranging the Nch modulation MOS transistor in the Nch tree circuit, the current flowing in the ground wiring 6 and the through current and falling waveform flowing in the signal output wiring 20 in the switching transition period can be modulated. it can. Further, by arranging the Pch modulation MOS transistor in the Pch tree circuit, it is possible to modulate the current flowing through the power supply wiring 5 and the through current and rising waveform flowing into the signal output wiring 20 in the switching transition period.
[0066]
In this modification, the structure using the N-well process shown in FIG. 3, the structure using the twin-well process shown in FIG. 4, and the SOI substrate shown in FIG. 5 are used as the structure of the modulation MOS transistor. Any structure may be adopted.
[0067]
As described above, the method for reducing EMI radiation using the modulation MOS transistor of the present invention does not require a significant change in circuit configuration, and it is only necessary to separate the substrate potential for each modulation MOS transistor. It is a great advantage that it can be applied not only to an arbitrary circuit of a CMOS tree circuit.
[0068]
(Second Embodiment)
Next, a semiconductor integrated circuit device configured by selecting whether to arrange a modulation MOS transistor or not to arrange a modulation MOS transistor in accordance with circuit characteristics will be described. In the present embodiment, when the change rate (dI / dt) of the power source current I is fast, the frequency band of the EMI radiation spreads to a high frequency, or when the transition time (Δt) is sufficiently short, Criteria for selecting whether or not to use a modulation MOS transistor based on experimental facts such that the EMI radiant power (electric field strength) increases as the change amount {(dI / dt) * Δt} of the current I increases. As an example, an example using the change rate (dI / dt) of the power supply current I and the change amount {(dI / dt) * Δt} of the power supply current I will be described.
[0069]
FIG. 8 is a block circuit diagram showing a configuration of the semiconductor integrated circuit device 1C in the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1C of the present embodiment includes a first circuit 21 in which a modulation MOS transistor is arranged, a second circuit 22 in which no modulation MOS transistor is arranged, and a power supply potential Vdd. The power supply wiring 5 for supplying, the ground wiring 6 for supplying the ground potential Vss, the modulation substrate bias supplying wiring 7 for supplying the modulation substrate bias Vb, and the modulation for supplying the modulation substrate bias Vb ′. A substrate bias supply wiring 8, a signal input wiring 19 for inputting a signal such as data, and a signal output wiring 20 for outputting an output signal are provided.
[0070]
The first circuit 21 and the second circuit 22 include a power supply wiring 5 for supplying a power supply potential Vdd, a ground wiring 6 for supplying a ground potential Vss, a signal input wiring 19, and a signal output wiring. 20 is connected. Further, the power supply current Idd flows from the power supply wiring 5 into the first circuit 21 and the second circuit 22, and the power supply current Iss flows through the ground wiring 6.
[0071]
Here, the change rate (dI / dt) of the power supply current Idd and the change amount {(dI / dt) * Δt} of the power supply current Idd of the first circuit 21 exceed the threshold values Fc and Ic, respectively. The change rate (dI / dt) and the change amount {(dI / dt) * Δt} of the power source current Iss of the circuit 21 of the circuit 21 exceed the thresholds Fc and Ic, respectively. The first circuit 21 includes both Pch and Nch poles. Modulating MOS transistors are used. On the other hand, the change rate (dI / dt) of the power supply current Iss and Idd of the second circuit 22 is equal to or higher than the threshold value Fc, but the change amount {(dI / dt) * Δt} of the power supply current Iss and Idd is the threshold value. Since it is equal to or less than Ic, it is determined that the EMI radiation intensity is small, and only the normal MOS transistor is arranged in the second circuit 22.
[0072]
Here, the values of the change speed | dI / dt | and the change amount {| dI / dt | * Δt} of the power supply currents Idd and Iss can be obtained by simulation.
[0073]
FIGS. 17A to 17C show examples of simulation results of various current waveforms I and current change speeds | dI / dt | and change amounts {| dI / dt | * Δt}, respectively. FIG. FIG. 17A shows a current waveform having Vdd that changes with time, and FIG. 17B shows the absolute value of the differentiated waveform. As shown in FIG. 17B, the magnitude of the current peak value Ip and the magnitude of the absolute value | dI / dt | of the differential waveform are irrelevant, and the differential waveform corresponding to the current waveform having the peak values Ip1 and Ip2. Absolute value | dI / dt | exceeds the threshold value Fc, but the absolute value | dI / dt | of the differential waveform corresponding to the current waveform having a relatively large peak value Ip3 does not exceed the threshold value Fc. FIG. 17C shows a value calculated by multiplying the pulse width Δt of the current waveform by the absolute value | dI / dt | of the differential waveform of the current. As shown in FIG. 17C, only the current change amount {| dI / dt | * Δt} corresponding to the current waveform having the peak value Ip2 exceeds the threshold value Ic, but the other peak values Ip1, The change amount {| dI / dt | * Δt} of the current corresponding to the current waveform having Ip3 does not exceed the threshold value Ic. Although the absolute value | dI / dt | of the differential waveform of the current is used here, the differential value dI / dt of the current itself may be used. In that case, it is necessary to determine the values of the negative side Fc and Ic by, for example, simply exchanging the signs.
[0074]
In the first circuit 21, for example, when only the change rate (dI / dt) and the change amount {(dI / dt) * Δt} of the power supply current Idd exceed the threshold value, the first circuit 21 Alternatively, a Pch modulation MOS transistor and a normal NchMOS transistor may be arranged. In the first circuit 21, when only the change rate (dI / dt) and the change amount {(dI / dt) * Δt} of the power supply current Iss exceed the threshold value, the first circuit 21 A normal Pch MOS transistor and an Nch modulation MOS transistor may be arranged.
[0075]
According to the present embodiment, unlike the first embodiment, the arrangement of the modulation MOS transistors is not determined without examining the circuit characteristics, and therefore the following effects can be exhibited. That is, if the modulation MOS transistor is provided even in an unnecessary portion, the layout area is increased due to the extraction electrodes of the modulation substrate biases Vb and Vb ′ of the modulation MOS transistor. However, in this embodiment, the layout area is increased. EMI radiation can be effectively reduced while suppressing the required minimum.
[0076]
(Third embodiment)
Next, another example of a semiconductor integrated circuit device configured by selecting whether to arrange a modulation MOS transistor or not to arrange a modulation MOS transistor according to circuit characteristics will be described.
[0077]
FIG. 9 is a block circuit diagram showing a configuration of the semiconductor integrated circuit device 1D in the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1D of this embodiment includes an inverter 2 composed of a Pch modulation MOS transistor 9 and a normal NchMOS transistor 10 shown in FIG. An inverter 26 received via the signal wiring 25 and a signal output wiring 20 for sending an output signal from the inverter 26 are arranged. That is, the inverter 2 functions as a drive circuit for the inverter 26. The inverter 26 includes a normal Pch MOS transistor 11 and a normal Nch MOS transistor 10.
[0078]
Here, in the present embodiment, for both the power supply current Idd and the power supply current Iss of the inverter 26, the change speed (dI / dt) and the change amount {(dI / dt) * Δt} are the threshold values Fc and Ic, respectively. In spite of exceeding this, it is composed of a normal MOS transistor. The reason is as follows. Since the modulation MOS transistor (Pch modulation MOS transistor 9) is arranged in the inverter 2 that is a drive circuit, a modulated signal flows through the gate signal wiring 25 of the inverter 26 through which a current that causes EMI radiation flows. The switching time of the inverter 26 is modulated. As a result, the frequency peak of the energy distribution of the electromagnetic wave radiated by switching of the inverter 26 becomes gentler than that when the input signal is not modulated, so that the EMI radiation intensity is reduced.
[0079]
Note that the same effect as in the present embodiment can be obtained even if the inverter 2 that is the drive circuit is constituted by a normal Pch MOS transistor and an Nch modulation MOS transistor.
[0080]
In particular, when the configuration of this embodiment is adopted, as can be seen from the comparison between the Pch modulation MOS transistor 9 and the normal Nch MOS transistor 10 shown in FIG. 3, in the normal MOS transistor, the substrate contact region and the drain region or the source region However, in the modulation MOS transistor, it is necessary to provide separate lead electrodes for the substrate contact region, the drain region, and the source region, respectively. On the other hand, a transistor through which a large current that directly causes EMI radiation flows has a large layout area. However, if a modulation MOS transistor is used for a transistor having a large layout area, the layout area can be further reduced by providing an extraction electrode separately. growing. However, by using this embodiment, EMI radiation can be suppressed to some extent even if a MOS transistor having a large layout area is replaced with a normal MOS transistor. That is, an increase in layout area due to the adoption of the modulation MOS transistor can be suppressed as much as possible.
[0081]
(Fourth embodiment)
As described above, the delay time of the signal can be controlled by the amplitudes of the modulation substrate biases Vb and Vb ′. In the present embodiment, focusing on this point, the amplitude of the modulation substrate bias Vb of the modulation MOS transistor is determined by the circuit. A semiconductor integrated circuit device selected so as to meet the delay time margin will be described.
[0082]
FIG. 10A is an electric circuit diagram showing the configuration of the semiconductor integrated circuit device 1E in the present embodiment. The semiconductor integrated circuit device 1E includes a clock signal line 30 for supplying a clock signal Clk having a frequency fc and a cycle Tc = 1 / fc, and flip-flops 31, 32, 32 driven by the clock signal Clk supplied from the clock signal line 30. 33, and a first logic circuit 34 and a second logic circuit 35 each including a combinational circuit provided between the flip-flops. In each of the flip-flops 31, 32, and 33, the data input to the input unit D is output to the output unit Q in synchronization with the rising edge of the clock signal Clk input to the clock input unit CK, and output from the output unit Q Data is held until the next rising edge of the clock signal Clk. In this example, the first logic circuit 34 and the second logic circuit 35 include Pch modulation MOS transistors, and each logic circuit 34, 35 has a modulation substrate bias supply via modulation substrate bias supply wirings 7a, 7b. Vb1 and Vb2 are supplied.
[0083]
FIGS. 10B and 10C are timing diagrams showing the states of the clock signal Clk, the input data signals Vi1, Vi2 and the output data signals Vo1, Vo2 in the first logic circuit 34 and the second logic circuit 35. FIG. is there. The input data signal Vi1 of the first logic circuit 34 is taken in synchronization with the rising edge of the clock signal Clk, and is output as the output data signal Vo1 at a timing delayed by the delay time Td1. Similarly, the input data signal Vi2 of the second logic circuit 35 is taken in synchronization with the rising edge of the clock signal Clk and is output as the output data signal Vo2 at a timing delayed by the delay time Td2. In order for the data to be sequentially transferred to the logic circuit-flip flop-logic circuit-flip-flop-... At every rise of the clock signal Clk, at least the delay times Td1, Td2 in the logic circuits 34, 35 are the clock signal Clk. It must be shorter than the cycle. In this example,
Tc> Td2> Td1
It is. That is, the first logic circuit 34 has a larger delay time margin (Tc−Tdn (n = 1, 2)) than the second logic circuit 35. Here, the modulation substrate biases Vb1 and Vb2 are expressed by the following equations (12) and (13).
Vb1 = Vdd−Vf + 0.5Va1 * [sin (2π * fm * t) +1] (12)
Vb2 = Vdd−Vf + 0.5 Va2 * [sin (2π * fm * t) +1] (13)
It is set like this.
[0084]
Here, as shown in FIG. 1B, Va1 and Va2 are change amplitudes of the modulation substrate biases Vb1 and Vb2. At this time, the delay times Td1 and Td2 of the logic circuits 34 and 35 are functions of the amplitudes Va1 and Va2 that increase as the amplitudes Va1 and Va2 increase, respectively. That is, the following formulas (14) and (15)
Tc> Td2 = f (Va2)> Td1 = g (Va1) (14)
Va1 ≧ Va2 (15)
Can be set as follows.
[0085]
Here, when the change amplitude Va of the modulation substrate bias Vb supplied to each circuit is made uniform (when Vb is common), the change amplitude is adapted so that the delay time Td of each circuit is the smallest. Since it is necessary to set Va, the value of the change amplitude Va must be reduced.
[0086]
On the other hand, as in the present embodiment, a circuit having a large delay time margin is given a change amplitude Va of the modulation substrate bias Vb larger than that of a circuit having a small delay time margin, whereby the modulation substrate bias Vb applied to each circuit is changed. Compared with the case where the change amplitude Va is made uniform, the EMI radiation of the entire integrated circuit device can be more effectively reduced.
[0087]
In this embodiment, the case where each of the logic circuits 34 and 35 includes a Pch modulation MOS transistor has been described as an example. However, even in a semiconductor integrated circuit device including a logic circuit including an Nch modulation MOS transistor, a delay time margin is provided. The same effect can be obtained by giving a larger change amplitude Va ′ of the modulation substrate bias Vb ′ to a circuit having a larger delay time than a circuit having a small delay time margin.
[0088]
(Fifth embodiment)
Next, a fifth embodiment relating to a semiconductor integrated circuit device incorporating a circuit for generating modulation substrate biases Vb and Vb ′ will be described.
[0089]
FIGS. 11A and 11B are a block circuit diagram and a partially enlarged view schematically showing the configuration of the semiconductor integrated circuit device 1F in the present embodiment, respectively.
[0090]
As shown in FIG. 11A, the semiconductor integrated circuit device 1F includes a modulation substrate bias generation circuit 36, a nonvolatile memory 37 storing modulation substrate bias generation data, a first circuit 39, and a second circuit. 40. The first circuit 39 includes Pch and Nch modulation MOS transistors, and the modulation substrate biases Vb and Vb ′ supplied from the modulation substrate bias generation circuit 36 via the modulation substrate bias supply wirings 7 and 8 are Pch. The EMI radiation generated from the first circuit 39 is reduced by being supplied to the Nch modulation MOS transistors. On the other hand, no modulation MOS transistor is arranged in the second circuit 40, and only a normal MOS transistor is arranged.
[0091]
Further, as shown in FIG. 11B, the nonvolatile memory 37 stores a pattern memory storing a waveform, a DC parameter memory storing amplitude, offset, and the like, frequency information, and the like. An AC parameter memory is provided. The substrate bias generation circuit 36 cyclically accesses the pattern memory, DC parameter memory, and AC parameter memory of the nonvolatile memory 37 to read out data and input these data to the D / A converter. To digital data. For example, when a waveform pattern consisting of a basic sine curve with a period of 1 and a frequency of 1 is used, data with a frequency of 10 kHz is taken from the AC parameter memory, and data with an amplitude of 200 mV is taken from the DC parameter memory. Digital data for generating a sine curve of 200 mV and a frequency of 10 kHz is synthesized, and finally outputted from the D / A converter as substrate biases Vb and Vb ′.
[0092]
Here, the modulation substrate bias generation circuit 36 generates modulation substrate biases Vb and Vb ′ based on the data in the nonvolatile memory 37. Further, the nonvolatile memory 37 writes the change amplitudes Va and Va ′ of the modulation substrate biases Vb and Vb ′ and the waveform shape information in accordance with the data write signal Sre input via the control signal wiring 38. And the waveforms of the modulation substrate biases Vb and Vb ′ can be programmed. Further, the waveforms of the modulation substrate biases Vb and Vb ′ do not have to be uniform throughout the semiconductor integrated circuit device 1F, and the circuits of the semiconductor integrated circuit device 1F in the semiconductor integrated circuit device 1F as in the fourth embodiment. It is also possible to change the change amplitude, waveform, etc. according to characteristics such as delay time. The EMI varies greatly depending on the mounting structure (selection on the system) of the semiconductor integrated circuit device 1F. Therefore, tuning is performed according to the application of the semiconductor integrated circuit device 1F. By programming the waveforms of the modulation substrate biases Vb and Vb ′ so that the EMI radiation intensity is minimized, appropriate modulation substrate biases Vb and Vb ′ can be applied to each part of the semiconductor integrated circuit device 1F.
[0093]
As described above, by incorporating the modulation substrate bias generation circuit 36 in the semiconductor integrated circuit device 1F so that the waveforms of the modulation substrate biases Vb and Vb ′ can be programmed, the semiconductor integrated circuit device having a large EMI radiation can be obtained. On the other hand, it is possible to program the amplitudes of the modulation substrate biases Vb and Vb ′ so as to reduce the operation speed margin of the circuit by increasing the change amplitudes of the modulation substrate biases Vb and Vb ′. Conversely, for a semiconductor integrated circuit device with low EMI radiation, a plurality of types of semiconductor integrated circuit devices can be shared by programming the amplitudes of the modulation substrate biases Vb and Vb ′ so as to give priority to the operation speed of the circuit. With this configuration, it is possible to realize a semiconductor integrated device in which the balance between EMI radiation and operation speed is optimized.
[0094]
(Sixth embodiment)
Next, a sixth embodiment relating to a semiconductor integrated circuit device using a memory cell array in which measures are taken to reduce EMI radiation using a modulation MOS transistor will be described. In a memory cell array such as a ROM or a RAM, it is necessary to precharge a large number of bit lines at the same time. A steep peak current flows through the power supply line by this precharge operation, and this peak current causes EMI radiation. Hereinafter, the case of the RAM will be described, but the present embodiment can also be applied to the ROM.
[0095]
FIG. 12 is an electric circuit diagram showing the configuration of the semiconductor integrated circuit device 1G in the present embodiment. As shown in the figure, a semiconductor integrated circuit device 1G functioning as a RAM (Random Access Memory) has a memory cell array 50 in which a large number of RAM memory cells 56 are arranged in a matrix, and a drive signal Sdr is input to the memory cell array 50. A signal input line 51 for driving, a drive circuit 52 configured by an inverter and receiving a drive signal Sdr, a bit line pair 55, and a precharge transistor pair 53 including two PchMOS transistors interposed between the bit line pair 55, The equalizer transistor 54 interposed between the bit line pair 55, the R / W circuit 57 including the sense amplifier and the write driver provided at the end of the bit line pair 55, and the data from the R / W circuit 57 A signal output wiring 58 for outputting and a word line 59 are provided. When reading or writing data, the memory cell 56 is selected by the word selection signal Sws input via the word line 59, and data is read and written by the R / W circuit 57. Here, when the memory cell 56 is selected by the word selection signal Sws, in order to prevent unexpected data from being written to the memory cell 56 due to the charge existing in the bit line pair 55 and to ensure the operation of the sense amplifier The precharge transistor pair 53 of the bit line pair 55 is turned on and precharged (that is, charged) so that the potential of the bit line pair 55 approaches the power supply potential Vdd. Further, when the precharge transistor pair 53 is turned on and the precharge operation is performed, the equalizing transistor 54 is turned on and the potential of the bit line pair 55 is made uniform, so that the operation of the sense amplifier can be performed at high speed. It has become. A Pch modulation MOS transistor is arranged in the precharge transistor pair 53 and its drive circuit 52, and a modulation substrate bias supply wiring 7 for supplying a modulation substrate bias Vb to these Pch modulation MOS transistors is provided in the memory cell array 50. Has been pulled out.
[0096]
According to the present embodiment, the same effect as that of the first embodiment can be obtained by modulating the substrate potential of the Pch modulation MOS transistor of the drive circuit 52 by the modulation substrate bias Vb. Further, by modulating the substrate potential of the Pch modulation MOS transistor of the precharge transistor pair 53, the driving capability of the precharge transistor pair 53 and the ON timing are modulated at the time of precharging. The peak value of the power supply current flowing through the transistor pair 53 is suppressed, and EMI radiation is reduced.
[0097]
As the number of bit line pairs 55 to be precharged at the same time increases, the effect of reducing EMI radiation by applying this embodiment is greater.
[0098]
Since the precharge transistor pair 53 can be formed on the same substrate as the memory cell 56 in the memory cell array 50, the precharge transistor pair 53 can be formed at the end or middle of the substrate structure of the precharge transistor pair 53 as a supply point of the modulation substrate bias Vb. By selecting a local point such as a point, the switching timing of the precharge transistor pair 53 can be more widely dispersed by utilizing the delay effect of the modulation substrate bias Vb due to the high resistance substrate resistance. EMI radiation can be reduced more effectively.
[0099]
In this embodiment, attention is paid to the transistors in the pair of precharge transistors. However, in the memory cell array, there is an R / W circuit 57 as another circuit part that performs simultaneous parallel operation, and the R / W circuit 57 is modulated. EMI radiation can be reduced by arranging MOS transistors. However, since the R / W circuit 57 generally employs a circuit with a delicate timing operation such as an actuated circuit, attention must be paid to the timing design when the modulation MOS transistor is arranged.
[0100]
(Seventh embodiment)
Next, a seventh embodiment relating to a semiconductor integrated circuit device in which a modulation MOS transistor is arranged in a bus signal line drive circuit will be described. In a semiconductor integrated circuit device having a drive circuit that drives a plurality of bus signal lines simultaneously and in parallel, a steep peak current flows through the power supply wiring when drive data transitions simultaneously, so that large EMI radiation is generated. There is. Furthermore, the bus signal line tends to have a longer wiring length than a normal wiring. When the bus signal line becomes longer than several centimeters, EMI radiation from the bus signal line itself becomes so strong that it cannot be ignored.
[0101]
FIG. 13 is a diagram showing a configuration of the semiconductor integrated circuit device 1H in the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1H includes a signal input wiring 60 for inputting data of a certain number of bits, a first circuit 61 for receiving each bit signal of data, a Pch modulation MOS transistor and an Nch. A drive circuit 62 for sending data to the bus signal line, a second circuit 63 for receiving an output from the drive circuit 62, and a drive signal from the drive circuit 62 are constituted by an array of inverters using modulation MOS transistors. A bus signal line 64 having a certain number of bits to be input to the second circuit 63 and a signal output wiring 65 for outputting an output signal from the second circuit 63 are provided. In the drive circuit 62, the substrate region of the Pch modulation MOS transistor is connected to the modulation substrate bias supply wiring 7 for supplying the modulation substrate bias Vb, and the substrate region of the Nch modulation MOS transistor supplies the modulation substrate bias Vb ′. Is connected to the modulation substrate bias supply wiring 8. The drain of the Pch modulation MOS transistor is connected to the power supply wiring 5 for supplying the power supply potential Vdd, and the source of the Nch modulation MOS transistor is connected to the ground wiring 6 for supplying the ground potential Vss.
[0102]
Here, the output of the first circuit 61 is input to the drive circuit 62, and the output from the drive circuit 62 is transmitted to the second circuit 63 via a plurality of bus signal lines 64 having a large wiring length. At this time, when all the bits of the data transition from the L level to the H level in each bus signal line 64 or vice versa, the EMI radiation generated from the power supply wiring 5 or the bus signal line 64 becomes the largest. At that time, by modulating the substrate potential of each modulation MOS transistor in the drive circuit 62 by the modulation substrate biases Vb and Vb ′, the waveform of the output from the drive circuit 62, that is, the rising / falling timing and slew rate are modulated. Thus, the EMI radiation of the entire semiconductor integrated circuit device 1H is reduced. The effect of reducing EMI radiation by modulating the waveform and the slew rate is particularly great when the bus signal line 64 is long and needs to be driven at high speed.
[0103]
(Eighth embodiment)
Next, an eighth embodiment relating to a semiconductor integrated circuit device in which a modulation MOS transistor is arranged in a pad driving circuit provided for exchanging signals with an external device will be described. In general, the pad is connected to an external wiring with a length of several centimeters to several tens of centimeters drawn from the semiconductor integrated circuit device, and this acts as an antenna. To do.
[0104]
FIG. 14 is an electric circuit diagram showing a configuration of the semiconductor integrated circuit device 1I in the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1I includes an internal circuit 70, a pad circuit 71 for transmitting and receiving a signal flowing between the internal circuit 70 and an external device, and a pad 72 arranged in the pad circuit 71. A drive circuit 73 for transmitting a signal to the pad 72, a signal input wiring 74 for transmitting an input signal from the external device to the pad 72 to the internal circuit 70, and an output signal from the internal circuit 70 to the external device. A signal output wiring 75 for transmitting to the drive circuit 73, a control signal line 76 for transmitting a control signal for controlling the operation of the drive circuit 73, and a signal line 77 for outputting various data from the internal circuit 70 It has. In the present embodiment, the pad circuit 71 has a bidirectional function. However, this is merely an example, and the present embodiment is applied to a circuit having an output pad circuit and an input pad circuit separately. Can be applied.
[0105]
In the pad circuit 71, a signal input from the external device to the pad 72 is input from the signal input wiring 74 to the internal circuit 70. At this time, the control signal transmitted from the control signal line 76 is set to the H level so that the drive circuit 73 connected to the pad 72 is in a high impedance state. The output from the internal circuit 70 transmitted to the signal output wiring 75 is buffered by the drive circuit 73 constituted by Pch and Nch modulation MOS transistors and output from the pad 72 to an external device. At this time, since the output from the drive circuit 73 is modulated by the modulation substrate biases Vb and Vb ′, the rising / falling timing of the output signal from the pad 72 is modulated and the EMI radiation from the power supply wiring 5 and the ground wiring 7 is modulated. Is reduced. In addition, since the slew rate of the output signal from the pad 72 is modulated, the package component (lead or the like) of the semiconductor integrated circuit device 1I connected to the pad 72 or the wiring on the circuit board (printed wiring board or the like). EMI radiation is reduced.
[0106]
(Ninth embodiment)
Next, a ninth embodiment relating to a semiconductor integrated circuit device in which the concept of EMI radiation control using a modulation MOS transistor is incorporated in a circuit IP that has already been designed will be described.
[0107]
FIG. 15 is a block circuit diagram showing a configuration of the semiconductor integrated circuit device 1J in the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1J has a circuit IP81, a circuit IP82, a circuit IP83, a power supply wiring 5 for supplying a power supply potential Vdd, and a ground potential Vss designed in general. A ground wiring 6 for supply, a modulation substrate bias supply wiring 7 for supplying a modulation substrate bias Vb, and a modulation substrate bias supply wiring 8 for supplying a modulation substrate bias Vb ′ are provided. Each circuit IP81, 82, 83 is provided with a Pch modulation MOS transistor and an Nch modulation MOS transistor. Each circuit IP81, 82, 83 has a power supply pin 84 configured to receive a power supply potential Vdd. A ground pin 85 configured to receive ground potential Vss; a modulation substrate bias pin 86 configured to receive modulation substrate bias Vb; and a modulation substrate bias pin configured to receive modulation substrate bias Vb ′. 87 and a signal pin 88 for inputting and outputting signals. Here, the structure of the modulation substrate bias pins 86 and 87 is substantially the same as the structure of the other pins. Logic information and position information at the time of design flow through the modulation substrate bias pins 86 and 87.
[0108]
In the circuit IP81, the modulation substrate bias pin 86 is connected to the modulation substrate bias supply wiring 7, the Pch modulation MOS transistor receives the modulation substrate bias Vb, and the modulation substrate bias pin 87 is connected to the modulation substrate bias supply wiring 8. Thus, the Nch modulation MOS transistor receives the modulation substrate bias Vb ′. That is, the circuit IP81 is used with low EMI radiation orientation.
[0109]
On the other hand, in the circuit IP 82, the modulation substrate bias pin 86 is connected to the power supply wiring 5 instead of the modulation substrate bias supply wiring 7, and the modulation substrate bias pin 87 is connected to the ground wiring 6 instead of the modulation substrate bias supply wiring 8. ing. That is, the Pch and Nch modulation MOS transistors in the circuit IP82 normally operate as MOS transistors, and the circuit IP82 is not subjected to modulation by the varying modulation substrate biases Vb and Vb ', and is used with a focus on speed.
[0110]
Further, in the circuit IP 83, the modulation substrate bias pin 86 is connected to the modulation substrate bias supply wiring 7, but the modulation substrate bias pin 87 is connected to the ground wiring 6 instead of the modulation substrate bias supply wiring 8. That is, the Nch modulation MOS transistor in the circuit IP83 operates as a normal MOS transistor, and only the Pch modulation MOS transistor is modulated. The circuit IP83 is used in the direction of both speed and EMI radiation.
[0111]
In this way, by arranging the modulation MOS transistor in the circuit IP and previously drawing out the pin for inputting the modulation substrate bias to the circuit IP, the circuit IP having a common configuration can be reduced from the speed-oriented orientation to the low EMI radiation. It can respond to various demands up to orientation. Since the circuit IP generally cannot limit the integration conditions of the transistors, it is difficult to estimate the EMI radiation level. However, when this embodiment is used, the application range of the circuit IP designed for general use is compatible with low EMI radiation. Can be reused without focusing on
[0112]
(Tenth embodiment)
Next, a description will be given of a tenth embodiment related to an electronic device in which an IC chip subjected to EMI radiation control by a modulation MOS transistor is mounted on a circuit board.
[0113]
FIG. 16 is a block circuit diagram showing a configuration on one circuit board provided in an electronic apparatus using the semiconductor integrated circuit device according to the present embodiment. As shown in the figure, on a circuit board 90 such as a printed circuit board, a first IC chip 91, a second IC chip 92, and a third IC chip 93, which are semiconductor integrated circuit devices, are modulated. Substrate bias generating IC chip 99, power supply wiring 5 for supplying power supply potential Vdd, ground wiring 6 for supplying ground potential Vss, and modulation substrate bias supply wiring 7 for supplying modulation substrate bias Vb And a modulation substrate bias supply wiring 8 for supplying the modulation substrate bias Vb ′. Each IC chip 91, 92, 93 is provided with a Pch modulation MOS transistor and an Nch modulation MOS transistor, and each IC chip 91, 92, 93 is configured to receive a power supply potential Vdd. 94, a ground pad 95 configured to receive the ground potential Vss, a modulation substrate bias pad 96 configured to receive the modulation substrate bias Vb, and a modulation substrate configured to receive the modulation substrate bias Vb ′. A bias pad 97 and a signal pad 98 for inputting and outputting signals are provided. Here, the structures of the modulation substrate bias pads 96 and 97 are substantially the same as the structures of the other pads. In the modulation substrate bias pads 96 and 97, logic information and position information at the time of design flow.
[0114]
Here, the modulation substrate bias generating IC chip 99 supplies the modulation substrate bias Vb via the modulation substrate bias supply wiring 7 and supplies the modulation substrate bias Vb ′ via the modulation substrate bias supply wiring 8. It is. In the modulation substrate bias generating IC chip 99, a DC level generating circuit 99a for generating a DC steady voltage (for example, the potential of the center line of the waveform shown in FIG. 1B or 1C), Modulation modulation is performed by synthesizing the outputs of the AC level generation circuit 99d for generating a time-varying voltage (for example, the waveform shown in FIG. 1B or 1C), the DC level generation circuit 99a, and the AC level generation circuit 99d. And a level addition circuit 99c for generating a substrate bias.
[0115]
Here, in the IC chip 91, the modulation substrate bias pad 96 is connected to the modulation substrate bias supply wiring 7, the Pch modulation MOS transistor in the chip receives the modulation substrate bias Vb, and the modulation substrate bias pad 97 supplies the modulation substrate bias. The Nch modulation MOS transistor in the chip connected to the wiring 8 receives the modulation substrate bias Vb ′. That is, the IC chip 91 is used with low EMI radiation orientation.
[0116]
On the other hand, in the IC chip 92, the modulation substrate bias pad 96 is connected to the power supply wiring 5 instead of the modulation substrate bias supply wiring 7, and the modulation substrate bias pad 97 is connected to the ground wiring 6 instead of the modulation substrate bias supply wiring 8. Has been. That is, the Pch and Nch modulation MOS transistors in the IC chip 92 normally operate as MOS transistors, and the IC chip 92 is not subjected to modulation by the varying modulation substrate biases Vb and Vb ′, and is used with a focus on speed. .
[0117]
Further, in the IC chip 93, the modulation substrate bias pad 96 is connected to the modulation substrate bias supply wiring 7, but the modulation substrate bias pad 97 is connected to the ground wiring 6 instead of the modulation substrate bias supply wiring 8. . That is, the Nch modulation MOS transistor in the IC chip 93 operates as a normal MOS transistor, and only the Pch modulation MOS transistor is modulated. The IC chip 93 is used in the orientation of both speed and EMI radiation.
[0118]
As described above, by arranging the modulation MOS transistor in the IC chip and previously drawing out the pad for inputting the modulation substrate bias to the IC chip, the IC chip having a common configuration can be placed on the circuit substrate 90. Depending on the mounting status of the IC chip and other members, it is possible to select and use from a speed-oriented orientation to a low EMI radiation orientation.
[0119]
Further, the modulation substrate bias Vb and Vb ′ are collectively supplied from the modulation substrate bias generating IC chip 99 to the IC chips 91, 92, 93, so that each IC chip 91, 92, 93 has a modulation substrate bias generation circuit. Therefore, the cost of the entire semiconductor device can be reduced.
[0120]
Further, the modulation substrate bias generating IC chip does not need to be mounted on a common circuit substrate with the IC chip including the modulation MOS transistor, and the modulation MOS is included in one electronic device (for example, mobile communication device). If mounted together with the transistor, the effect of this embodiment can be exhibited.
[0121]
【The invention's effect】
According to the present invention, the modulation MIS transistor adapted to apply the modulation substrate bias that changes within a limited range is provided in the semiconductor integrated circuit device that operates at high speed, so that the peak value of the electromagnetic wave can be reduced while avoiding malfunction. It is possible to reduce EMI radiation.
[Brief description of the drawings]
FIGS. 1A, 1B, and 1C are respectively an electric circuit diagram schematically showing a configuration of a semiconductor integrated circuit device according to a first embodiment, and a modulation substrate bias Vb of a Pch modulation MOS transistor, respectively. FIG. 6 is a diagram showing a time change of the Nch modulation MOS transistor, and a time change of the modulation substrate bias of the Nch modulation MOS transistor.
FIG. 2 is a diagram for explaining an action of reducing a peak of EMI radiation intensity of a circuit including a modulation MOS transistor by a modulation substrate bias.
FIG. 3 is a cross-sectional view showing a structure of an inverter composed of a Pch modulation MOS transistor and a normal NchMOS transistor by an N-well process.
FIG. 4 is a cross-sectional view showing a structure of an inverter composed of a Pch modulation MOS transistor and an Nch modulation MOS transistor by a twin well process.
FIG. 5 is a cross-sectional view for explaining the action of suppressing the occurrence of latch-up in the inverter structure shown in FIG. 4;
FIG. 6 is a cross-sectional view showing a structure in which an inverter composed of a Pch modulation MOS transistor and an Nch modulation MOS transistor according to a first modification of the first embodiment is realized with an SOI structure.
FIG. 7 is a block circuit diagram of a semiconductor integrated circuit device configured by arranging a modulation MOS transistor according to a second modification of the first embodiment in a CMOS tree circuit;
FIG. 8 is a block circuit diagram of a semiconductor integrated circuit device according to a second embodiment.
FIG. 9 is a block circuit diagram of a semiconductor integrated circuit device according to a third embodiment.
FIG. 10 is an electric circuit diagram of a semiconductor integrated circuit device according to a fourth embodiment.
11A and 11B are a block circuit diagram and a partially enlarged view of a semiconductor integrated circuit device according to a fifth embodiment.
FIG. 12 is an electric circuit diagram of a semiconductor integrated circuit device according to a sixth embodiment.
FIG. 13 is an electric circuit diagram of a semiconductor integrated circuit device according to a seventh embodiment.
FIG. 14 is an electric circuit diagram of a semiconductor integrated circuit device according to an eighth embodiment.
FIG. 15 is a block circuit diagram of a semiconductor integrated circuit device according to a ninth embodiment.
FIG. 16 is a block circuit diagram showing a configuration on one circuit board provided in an electronic apparatus using a semiconductor integrated circuit device according to a tenth embodiment.
FIGS. 17A to 17C are diagrams respectively showing results of simulation of various current waveforms, current change speed and change amount corresponding thereto in order.
[Explanation of symbols]
1 Semiconductor integrated circuit device
2-4 Inverter
5 Power supply wiring
6 Ground wiring
7 Modulation substrate bias supply wiring
8 Modulation substrate bias supply wiring
9 Pch modulation MOS transistor
10 NchMOS transistor
11 MOS transistor
12 Nch modulation MOS transistor

Claims (10)

A plurality of MIS transistors having a source and a drain provided in a region surrounded by a substrate region of a semiconductor substrate and a gate provided in a region located between the source and drain on the semiconductor substrate are integrated. In a semiconductor integrated circuit device,
The plurality of MIS transistors include a P-channel type modulation MIS transistor to which a modulation substrate bias Vb that changes with a certain amplitude is applied and an N channel to which a modulation substrate bias Vb ′ that changes with a certain amplitude is applied in a range where latch-up does not occur. see contains at least one of the modulation MIS transistor of the type modulation MIS transistor,
The P-channel modulation MIS transistor includes a plurality of MIS transistors in which the drain potential is V dd , the source potential is V ss, and the forward voltage of the PN junction between the drain and the substrate region at that time is When V f , a modulation substrate bias V b that changes with a certain amplitude in the range of V b ≧ V dd −V f is given to the substrate region ,
The above N-channel type modulation MIS transistor, the drain potential and V dd, the voltage of the source and V ss, the substrate region at that time - the forward voltage of the PN junction between the source when the V f ' the semiconductor integrated circuit device characterized by a range of V b '≦ V ss + V f' in the substrate region, given a modulation substrate bias V b 'that changes at a certain amplitude. The semiconductor integrated circuit device according to claim 1 .
A drive circuit for the gate electrode of the MIS transistor having a change rate and a change amount of the current between the drain and source electrodes flowing during the switching operation of a specified value or more;
A semiconductor integrated circuit device, wherein the modulation MIS transistor is arranged in the drive circuit. The semiconductor integrated circuit device according to claim 1 .
A plurality of MIS transistors including the modulation MIS transistor, and including at least two circuits having different overall delay times;
A semiconductor integrated circuit device, wherein a circuit having a shorter delay time of the two circuits is configured to apply a modulation substrate bias having a larger amplitude than a circuit having a longer delay time. The semiconductor integrated circuit according to claim 1 ,
A semiconductor integrated circuit device further comprising a modulation substrate bias generation circuit having a function of programming a waveform shape of the modulation substrate bias. The semiconductor integrated circuit device according to claim 1 .
A memory cell array in which a plurality of memory cells are arranged, a bit line pair to which the memory cell array is connected, a precharge transistor for precharging the bit line pair, and a drive for driving the gate electrode of the precharge transistor With a circuit,
The semiconductor integrated circuit device, wherein the modulation MIS transistor is used in at least one of the precharge transistor and the drive circuit. The semiconductor integrated circuit device according to claim 1 .
A circuit including a plurality of MIS transistors that are part of the plurality of MIS transistors;
A bus signal line derived from the above circuit;
A drive circuit provided in the circuit and outputting data to the bus signal line;
A semiconductor integrated circuit device, wherein the modulation MIS transistor is arranged in the drive circuit. The semiconductor integrated circuit device according to claim 1 .
Provided with a pad drive circuit for exchanging signals with external devices of the semiconductor integrated circuit device,
A semiconductor integrated circuit device, wherein the modulation MIS transistor is disposed in a drive circuit of the pad. A plurality of MIS transistors having a source and a drain provided in a region surrounded by a substrate region of a semiconductor substrate and a gate provided in a region located between the source and drain on the semiconductor substrate are integrated. In a semiconductor integrated circuit device,
The plurality of MIS transistors, to the extent that latch-up does not occur, given there and the P-channel-type modulation MIS transistor modulating the substrate bias V b you change given by amplitude modulation substrate bias V b which changes at a certain amplitude ' Including at least one modulation MIS transistor of the N channel type modulation MIS transistor,
A plurality of MIS transistors including the modulation MIS transistor, including at least two circuits having different overall delay times;
2. A semiconductor integrated circuit device, wherein a circuit having a shorter delay time of the two circuits is provided with a modulation substrate bias having a larger amplitude than a circuit having a longer delay time . A source and a drain provided in the region surrounded by the substrate region of the semiconductor substrate, by integrating a plurality of MIS transistor having a gate provided in a region located between the source and the drain on the semiconductor base plate In a semiconductor integrated circuit device,
Said plurality of MIS transistors, to the extent that latch-up does not occur, is given a certain P-channel type modulation MIS transistor modulating the substrate bias V b is applied that varies in amplitude, the modulator substrate bias V b which changes at a certain amplitude ' Including at least one of the N-channel modulation MIS transistor and the modulation MIS transistor,
A semiconductor integrated circuit device further comprising a modulation substrate bias generation circuit having a function of programming a waveform shape of the modulation substrate bias. In an electronic device equipped with a plurality of first semiconductor integrated circuit devices and a second semiconductor integrated circuit device,
The first semiconductor integrated circuit device includes a source and a drain provided in a region surrounded by a substrate region of a semiconductor substrate, and a gate provided in a region located between the source and drain on the semiconductor substrate. A semiconductor integrated circuit device in which a plurality of MIS transistors are integrated, wherein the plurality of MIS transistors are provided with a P-channel type modulation MIS to which a modulation substrate bias Vb that changes with a certain amplitude is applied in a range where latch-up does not occur. Including at least one modulation MIS transistor of a transistor and an N-channel modulation MIS transistor to which a modulation substrate bias Vb ′ changing with a certain amplitude is applied,
It said second integrated circuit device, viewed contains a modulator substrate bias generating circuit for generating a modulated bias supplied to the respective first semiconductor integrated circuit device,
The P-channel modulation MIS transistor in the first semiconductor integrated circuit device includes a plurality of MIS transistors, wherein the drain potential is V dd and the source potential is V ss, and the drain-substrate at that time When the forward voltage of the PN junction between the regions is V f , a modulation substrate bias V b that changes with a certain amplitude in the range of V b ≧ V dd −V f is given to the substrate region ,
The above N-channel type modulation MIS transistor, the drain potential and V dd, the voltage of the source and V ss, the substrate region at that time - the forward voltage of the PN junction between the source when the V f ' an electronic apparatus, characterized in that in the range of V b '≦ V ss + V f' in the substrate region, given a modulation substrate bias V b 'that changes at a certain amplitude.

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