JP4060744B2

JP4060744B2 - DA converter

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Publication number: JP4060744B2
Application number: JP2003107918A
Authority: JP
Inventors: 俊也上林; 宏之河西
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2003-04-11
Filing date: 2003-04-11
Publication date: 2008-03-12
Anticipated expiration: 2023-04-11
Also published as: JP2004320134A

Description

【０００１】
【産業上の利用分野】
本発明は、ＤＡコンバータなどデジタル信号をアナログ信号に変換する技術に関するものである。
【０００２】
【従来の技術】
従来、一般に可聴周波数帯域信号の信号増幅器として、Ｄ級増幅器と呼ばれる信号増幅器を含むＤＡコンバータが知られている。従来の技術では、例えば、特許文献１に開示されているように、スピーカ等の負荷を差動的に駆動する差動出力のＤＡコンバータを構成する場合、２の補数の関係をもつ二系統の片側ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号（ＰＣＭ（ＰｕｌｓｅＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ）信号からＰＷＭ信号への変換に用いられるサンプリングクロック信号の１周期の時間中心に対してＰＷＭ信号のパルスの立ち上がりを片側に固定したもの）を作成するものがある。
【０００３】
図４を参照して、従来のＤＡコンバータについて説明する。図４は従来のＤＡコンバータの概略ブロック線図である。このＤＡコンバータは、第１のパルス幅変調部（ＰＷＭ）１と、第２のパルス幅変調部（ＰＷＭ）２と、第１のスイッチング回路部（ＳＷ）３と、第２のスイッチング回路部（ＳＷ）４と、第１のローパスフィルタ部（ＬＰＦ）５と、第２のローパスフィルタ部（ＬＰＦ）６と、音響を再生するスピーカ部７と、乗算器８とを備える。
【０００４】
信号入力端子１ＡからＰＣＭ信号として、例えば、可聴周波数帯域のデジタル信号Ｓ１が第１のパルス幅変調部１に入力される。デジタル信号Ｓ１はまた乗算器８にも入力され、乗算器８において２の補数の関係をもつ信号Ｓ２に変換されて、第２のパルス幅変調部２に入力される。デジタル信号Ｓ１は第１のパルス幅変調部１でデジタル信号Ｓ１のレベルに応じてパルス幅変調され、第１の片側ＰＷＭ信号ＰＷＭ１’が出力される。デジタル信号Ｓ２は第２のパルス幅変調部２でパルス幅変調され、第２の片側ＰＷＭ信号ＰＷＭ２’が出力される。第２の片側ＰＷＭ信号ＰＷＭ２’は、第１の片側ＰＷＭ信号ＰＷＭ１’に対して２の補数の関係にある。
【０００５】
第１の片側ＰＷＭ信号ＰＷＭ１’は第１のスイッチング回路部３に入力され、第２の片側ＰＷＭ信号ＰＷＭ２’は第２のスイッチング回路部４に入力される。第１のスイッチング回路部３は、第１のＰＷＭ信号ＰＷＭ１’に応じてスイッチングされた状態で第１のＰＷＭ電力信号Ｓ３を出力し、第２のスイッチング回路部４は、第２の片側ＰＷＭ信号ＰＷＭ２’に応じてスイッチングされた状態で、第２の電力ＰＷＭ信号Ｓ４を出力する。第１のＰＷＭ電力信号Ｓ３は第１のローパスフィルタ部５に入力され、第２のＰＷＭ電力信号Ｓ４は第２のローパスフィルタ部６に入力される。
【０００６】
第１のローパスフィルタ部５は、第１のＰＷＭ電力信号Ｓ３のキャリヤ信号成分を除去して、第１の可聴周波数帯域のアナログ電力信号Ｓ５を復調し、第２のローパスフィルタ部６は、第２のＰＷＭ電力信号Ｓ４のキャリヤ信号成分を除去して、第２の可聴周波数帯域のアナログ電力信号Ｓ６を復調する。これらの電力信号Ｓ５とＳ６によりスピーカ部７が差動的に駆動されて音響が再生される。
【０００７】
こうして、図４に示した第１のスイッチング回路部３、第２のスイッチング回路部４の間に、第１のローパスフィルタ部５と第２のローパスフィルタ部６とスピーカ部７とを含んだ負荷が接続されて、ＢＴＬ(ＢａｌａｎｃｅｄＴｒａｎｓｆｏｒｍｅｒＬｅｓｓ)接続回路が形成される。図５により、この負荷に与えられる第１の片側ＰＷＭ信号ＰＷＭ１’と第２の片側ＰＷＭ信号ＰＷＭ２’とのタイミングチャートを説明する。
図５において、記号Ｔｓは各信号波形の繰返し周期を表し、この繰り返し周期Ｔｓは一定である。図５の（Ａ）は第１の片側ＰＷＭ信号ＰＷＭ１’の信号波形であり、（Ｂ）は第２の片側ＰＷＭ信号ＰＷＭ２’の信号波形である。（Ｃ）は第１の片側ＰＷＭ信号ＰＷＭ１’と第２の片側ＰＷＭ信号ＰＷＭ２’の差（ＰＷＭ１−ＰＷＭ２）である。
【０００８】
図５に示す周期Ｔｓ１〜Ｔｓ５は時間期間を表す。周期Ｔｓ１、Ｔｓ２では、デジタル信号Ｓ１の信号レベルが＋方向で変化する。一方の第１の片側ＰＷＭ信号ＰＷＭ１’は＋を表し、他方の第２の片側ＰＷＭ信号ＰＷＭ２’は−を表す。第１の片側ＰＷＭ信号ＰＷＭ１’と第２の片側ＰＷＭ信号ＰＷＭ２’の差のパルス信号は、このパルス信号の時間中心に対して左右両側が対称な＋方向の両側ＰＷＭ変調波形となる。
【０００９】
周期Ｔｓ３では、信号入力端子１Ａに入力されるデジタル信号Ｓ１の信号レベルがゼロに維持されている場合の信号ＰＷＭ１と信号ＰＷＭ２の信号波形を示す。この場合、第１の片側ＰＷＭ信号ＰＷＭ１’と第２の片側ＰＷＭ信号ＰＷＭ２’の差は０になり、負荷に与えられる電圧も０になる。
【００１０】
周期Ｔｓ４、Ｔｓ５では、デジタル信号Ｓ１の信号レベルが−方向に変化する。第１の片側ＰＷＭ信号ＰＷＭ１’は−を表し、第２の片側ＰＷＭ信号ＰＷＭ２’は＋を表す。第１の片側ＰＷＭ信号ＰＷＭ１’と信号第２の片側ＰＷＭＰＷＭ２’の差のパルス信号は、このパルス信号の時間中心に対して左右両側が対称な−方向の両側ＰＷＭ変調波形となる。
【００１１】
【特許文献１】
特開２００２-１５８５４４号
【００１２】
【発明が解決しようとする課題】
一般的に、従来のＰＷＭ信号を出力とするＤＡコンバータでは、ＰＷＭ変調部に入力されるデジタルデータの最小値を最小パルス幅に割り当てる。また、デジタル信号からＰＷＭ信号を生成する場合、この最小パルス幅は、通常、パルス幅の変調ステップを定めるＰＷＭ信号生成クロック（ＳＣＫ）の１クロック幅となる。そのため、高速のスイッチング動作が必要とされる場合、出力のスイッチ回路部においてスイッチング動作が間に合わない場合がある。
このような場合、従来は、一般にＰＷＭ信号の分割数（言い換えれば、パルス幅の変調ステップ）を減らして最小パルス幅を広くすることで対応してきたが、ＰＷＭ信号の分割数を減らすと、ＰＷＭ信号の分解能が落ちるという問題がある。
【００１３】
本発明は、このような問題点を解決するためなされたものであり、本発明の目的は、ＰＷＭ信号の分割数を変えることなく、出力されるＰＷＭ信号の最小パルス幅を２倍に広げ、高速のスイッチング動作に対応できるようにすることである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明では、２つのパルス幅変調部と、２つのスイッチング回路部との間に、各々のパルス幅変調部から出力された片側ＰＷＭ信号を反転させる反転手段と、サンプリングクロック信号の１周期毎に、一方のパルス幅変調部から出力された片側ＰＷＭ信号と、他方のパルス幅変調部から出力された片側ＰＷＭ信号を反転した信号とのうち一方の信号を選択する選択手段と備える。クロック信号の１周期ごとに、各々のスイッチング回路部に入力する信号を切り替える。
即ち、サンプリングクロック信号の１周期毎に、互いに２の補数の関係に有る片側信号ＰＷＭ＋とＰＷＭ−の組合わせ（Ａ群)、およびそれぞれの信号の反転信号である信号ＰＷＭ−バーとＰＷＭ＋バーの組合わせ（Ｂ群)を交互に選択してスイッチング回路部に出力する。
【００１５】
本発明の１態様におけるＤＡコンバータは、デジタル信号を互いに２の補数の関係にある２つの片側ＰＷＭ信号に変換するパルス幅変調部と、前記パルス幅変調部から出力された各々のＰＷＭ信号を反転させる反転手段と、前記片側ＰＷＭ信号のサンプリングクロック信号の１周期ごとに、前記パルス幅変調部から出力された一方の片側ＰＷＭ信号と、前記一方の片側ＰＷＭ信号と２の補数の関係にある他方の片側ＰＷＭ信号を反転した信号とを交互に選択して第１のＰＷＭ信号とし、且つ前記他方の片側ＰＷＭ信号と、前記一方の片側ＰＷＭ信号を反転した信号とのを交互に選択して第２のＰＷＭ信号とする選択手段と、前記選択手段で選択された各々のＰＷＭ信号によりスイッチングされる２つのスイッチング回路部とを備え、前記２つのスイッチング回路部の出力側の間に接続されたローパスフィルタを含む負荷に出力信号を供給することを特徴とする。
【００１６】
本発明の別の態様におけるＤＡコンバータは、デジタル信号を第１の片側ＰＷＭ信号に変換する第１のパルス幅変調部と、前記デジタル信号を前記第１の片側ＰＷＭ信号と２の補数の関係にある第２の片側ＰＷＭ信号に変換する第２のパルス幅変調部と、前記片側ＰＷＭ信号のサンプリングクロック信号の２倍の周期の２倍クロック信号を発生するタイミング生成手段と、前記第１の片側ＰＷＭ信号を反転して第１の反転信号とする第１の反転手段と、前記第２の片側ＰＷＭ信号の一部を反転して第１の反転信号とする第２の反転手段と、前記２倍クロック信号の信号レベルに応じて、前記第１の片側ＰＷＭ信号と、前記第２の反転信号とのうち一方を選択して第１のＰＷＭ信号と第１の選択手段と、前記２倍クロック信号の信号レベルに応じて、前記第２の片側ＰＷＭ信号と、前記第１の反転信号のうち一方を選択して第２のＰＷＭ信号とする第２の選択手段と、前記第１の選択手段から出力された前記第１のＰＷＭ信号によりスイッチングされる第１のスイッチング回路部と、前記第２の選択手段から出力された前記第２のＰＷＭ信号によりスイッチングされる第２のスイッチング回路部とを備え、前記サンプリングクロック信号の１周期ごとに、前記第１のＰＷＭ信号を前記第１の片側ＰＷＭ信号と前記第２の反転信号との間で交互に切り替えるとともに、前記第２のＰＷＭ信号を前記第２の片側ＰＷＭ信号と前記第１の反転信号との間で交互に切り替えて、前記第１のスイッチング回路部の出力側と、前記第２のスイッチング回路部の出力側との間に接続された負荷に出力信号を供給することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態によるＤＡコンバータの概略ブロック線図である。この本発明の実施の形態によるＤＡコンバータは、第１のパルス幅変調部（ＰＷＭ）１と、第２のパルス幅変調部（ＰＷＭ）２と、第１のスイッチング回路部（ＳＷ）３と、第２のスイッチング回路部（ＳＷ）４と、第１のローパスフィルタ部（ＬＰＦ）５と、第２のローパスフィルタ部（ＬＰＦ）６と、音響を再生するスピーカ部７と、乗算器８とを備える。さらに、第１のセレクタ９と、第２のセレクタ１０と、タイミング発生器１１と、第１のインバータ１２と、第２のインバータ１３とを備える。
【００１８】
第１、第２のインバータ１２、１３はそれぞれ、第１のパルス幅変調部１からの片側ＰＷＭ信号ＰＷＭ＋、第２のパルス幅変調部２からの片側ＰＷＭ信号ＰＷＭ−を反転させる作用を行う。タイミング発生器１１は、ＰＷＭ信号のサンプリングクロック信号ＣＬＫ１からその２倍の周期をもった２倍クロック信号ＣＬＫ２を発生する。
【００１９】
第１のセレクタ９は、１つのインバータＩＶ１と、２つのＡＮＤゲートＡＮ１と、１つのＯＲゲートＯＲ１を含む。一方のＡＮＤゲートＡＮ１には２倍クロック信号ＣＬＫ２と、第１のパルス幅変調部１からの片側ＰＷＭ信号ＰＷＭ＋（以下、単に信号ＰＷＭ＋とも言う）とが入力され、他方のＡＮＤゲートＡＮ２には２倍クロック信号ＣＬＫ２をインバータＩＶ１によって反転した信号と、第２のパルス幅変調部２から出力された片側ＰＷＭ信号ＰＷＭ−（以下、単に信号ＰＷＭ−とも言う）を第２のインバータ１３で反転させた第２の反転信号ＰＷＭ−バーとが入力され、ＯＲゲートＯＲ１には２つのＡＮＤゲートＡＮ１、ＡＮ２からの出力が入力されて、第１のセレクタ９が構成される。これによって、２倍クロック信号ＣＬＫ２の信号レベルに応じて、第１のパルス幅変調部１から入力された信号ＰＷＭ＋と、第２のパルス幅変調部２から出力された信号ＰＷＭ−を第２のインバータ１３で反転させた第２の反転信号ＰＷＭ−バーのうちから、一方の信号を選択し、第１のＰＷＭ信号ＰＷＭ１として第１のスイッチング回路部３に出力することが出来る。
【００２０】
図１に示すように、第２のセレクタ１０は、１つのインバータＩＶ２と、２つのＡＮＤゲートＡＮ３、ＡＮ４と、１つのＯＲゲートＯＲ２を含む。一方のＡＮＤゲートＡＮ３には２倍クロック信号ＣＬＫ２と、第２のパルス幅変調部１からの信号ＰＷＭ−とが入力され、他方のＡＮＤゲートＡＮ４には２倍クロック信号ＣＬＫ２をインバータＩＶ２によって反転した信号と、第１のパルス幅変調部１から出力された信号ＰＷＭ＋を第１のインバータ１２で反転させた第１の反転信号ＰＷＭ＋バーとが入力され、ＯＲゲートＯＲ２には２つのＡＮＤゲートＡＮ３、ＡＮ４からの出力が入力されて、第２のセレクタ１０が構成される。これによって、２倍クロック信号ＣＬＫ２の信号レベルに応じて、第２のパルス幅変調部２から入力された信号ＰＷＭ−と、第１のパルス幅変調部１から出力された信号ＰＷＭ＋を第１のインバータ１２で反転させた第１の反転信号ＰＷＭ＋バーのうちから、一方の信号を選択し、第２のスイッチング回路部４に出力することが出来る。
図面において、第１の反転信号ＰＷＭ＋バーと、第２の反転信号ＰＷＭ−バーとはそれぞれ、

で示す。
【００２１】
信号入力端子１Ａから、例えば、可聴周波数帯域のＰＣＭ信号であるデジタル信号Ｓ１が第１のパルス幅変調部１に入力される。デジタル信号Ｓ１はまた乗算器８にも入力され、乗算器８において信号Ｓ１と２の補数の関係をもつデジタル信号Ｓ２に変換されて、第２のパルス幅変調部２に入力される。
【００２２】
パルス幅の変調ステップを定めるＳＣＫ信号が、第１のパルス幅変調部１と第２のパルス幅変調部２に入力される。デジタル信号Ｓ１は、ＳＣＫ信号の周期γを１ステップとしステップ単位でパルス幅を変えることができる。
【００２３】
デジタル信号Ｓ１は、第１のパルス幅変調部１で信号Ｓ１のレベルに応じてパルス幅変調され、入力されたデジタル信号Ｓ１に対応するパルス幅をもった第１の片側ＰＷＭ信号ＰＷＭ＋が出力される。デジタル信号Ｓ２は、第２のパルス幅変調部２でパルス幅変調され、第２の片側ＰＷＭ信号ＰＷＭ−が出力される。
【００２４】
次に、第１のパルス幅変調部１において出力された信号ＰＷＭ＋の一部は、第１のインバータ１２で反転されて第１の反転信号ＰＷＭ＋バーが出力される。第２のパルス幅変調部２において出力された信号ＰＷＭ−の一部は、第２のインバータ１３で反転されて第２の反転信号ＰＷＭ−バーが出力される。
【００２５】
片側ＰＷＭ信号の周期を１周期とするサンプリングクロック信号ＣＬＫ１がタイミング発生器１１に入力され、タイミング発生器１１は、クロック信号ＣＬＫ１からその２倍の周期をもった２倍クロック信号ＣＬＫ２を発生する。タイミング発生器１１は、例えば、図１に示すようにＤフリップフロップの入力端子Ｄと反転出力Ｑバーとを接続したものであり、サンプリングクロック信号ＣＬＫ１をクロック端子に与え、サンプリングクロック信号ＣＬＫ１の周波数を１／２に分周した２倍クロック信号ＣＬＫ２を出力端子Ｑに発生する。
【００２６】
ＣＬＫ２がＨレベルのときは、第１のセレクタ９は、第１のパルス幅変調部１から入力された信号ＰＷＭ＋と、第２のインバータ１３で反転された第２の反転信号ＰＷＭ−バーのうちから、第１のＰＷＭ信号ＰＭＷ１として信号ＰＷＭ＋を選択し、スイッチング回路部３に出力する。第２のセレクタ１０は、第２のパルス幅変調部２から入力された信号ＰＷＭ−と、第１のインバータ１２で反転された第１の反転信号（ＰＷＭ＋バー）のうちから、第１のＰＷＭ信号ＰＭＷ２として信号ＰＷＭ−を選択し、スイッチング回路部４に出力する。
【００２７】
ＣＬＫ２がＬレベルのときは、第１のセレクタ９は、第１のＰＷＭ信号ＰＭＷ１として第２の反転信号ＰＷＭ−バーを選択し、スイッチング回路部３に出力する。第２のセレクタ１０は、第２のＰＷＭ信号ＰＭＷ２として第１の反転信号ＰＷＭ＋バーを選択し、スイッチング回路部４に出力する。
【００２８】
このように、クロック信号ＣＬＫ１の１周期ごとに、即ちクロック信号ＣＬＫ１の２倍の周期をもった２倍クロック信号ＣＬＫ２のＨかＬのレベルに応じて互いに２の補数の関係に有る信号ＰＷＭ＋とＰＷＭ−の組合わせ（Ａ群)、および反転信号ＰＷＭ−バーとＰＷＭ＋バーの組合わせ（Ｂ群)を交互に選択し、選択した信号の組合わせをスイッチング回路部３、４に出力する。
【００２９】
第１のセレクター９で選択された第１のＰＷＭ信号ＰＷＭ１は、第１のスイッチング回路部３に入力される。第２のセレクター１０で選択された第２のＰＷＭ信号ＰＷＭ２は、第２のスイッチング回路部４に入力される。第１のスイッチング回路部３は、第１のＰＷＭ信号ＰＷＭ１に応じてスイッチングされた状態で、第１のＰＷＭ電力信号Ｓ７を出力する。第２のスイッチング回路部４は、第２のＰＷＭ信号ＰＷＭ２に応じてスイッチングされた状態で、第２のＰＷＭ電力信号Ｓ８を出力する。第１のＰＷＭ電力信号Ｓ７は、第１のローパスフィルタ部５に入力され、第２のＰＷＭ電力信号Ｓ８は、第２のローパスフィルタ部６に入力される。特に図示しないが、第１、第２のスイッチング回路部３、４はそれぞれ、例えば、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとをそれぞれのゲート同士を接続して入力端子とし、それぞれのドレイン同士を接続して出力端子としたＣＭＯＳインバータから構成し、入力端子に印加される信号のレベルに応じて出力端子を接地端子又は電源端子に同通させて電力信号を発生するものである。なお、第１、第２のスイッチング回路部３、４は、ＣＭＯＳインバータに限らず、２つのＮチャネルＭＯＳトランジスタを用いて、一方のＮチャネルＭＯＳトランジスタのドレインを電源端子に接続し、一方のＮチャネルＭＯＳトランジスタのソースと他方のＮチャネルＭＯＳトランジスタのドレインとを接続して出力端子とし、他方のＮチャネルＭＯＳトランジスタのソースを接地端子に接続し、一方のＮチャネルＭＯＳトランジスタのゲートを入力端子とし、インバータ等を介して当該入力端子への信号を反転した反転信号を他方のＮチャネルＭＯＳトランジスタのゲートへ印加するように構成しても良い。
【００３０】
第１のローパスフィルタ部５は、第１のＰＷＭ電力信号Ｓ７のキャリヤ信号成分を除去して、第１の可聴周波数帯域のアナログ電力信号Ｓ９を復調する。第２のローパスフィルタ部６は、第２のＰＷＭ電力信号Ｓ８のキャリヤ信号成分を除去して、第２の可聴周波数帯域のアナログ信号Ｓ１０を復調する。これらの電力信号Ｓ９とＳ１０とによりスピーカ部７が差動的に駆動されて音響が再生する。
【００３１】
図２を参照して、負荷に与えられる信号のタイミングチャートを説明する。図２において、記号Ｔｓは各信号波形の繰返し周期、言い換えればサンプリングクロック信号ＣＬＫ１の周期を表し、この繰り返し周期Ｔｓは一定である。
図２の（Ａ）は、周期γのＳＣＫ信号と、クロック信号ＣＬＫ１と、その２倍の周期をもった２倍クロック信号ＣＬＫ２の波形を表す。（Ｂ）は、第１のパルス幅変調部１から出力される信号ＰＷＭ＋と、これを第１のインバータ１２で反転した第１の反転信号ＰＷＭ＋バーを表す。（Ｃ）は、第２のパルス幅変調部２から出力され、信号ＰＷＭ＋と２の補数の関係にある信号ＰＷＭ−と、これを第２のインバータ１３反転した第２の反転信号ＰＷＭ−バーを表す。
【００３２】
（Ｄ）は、第１のセレクタ９から出力される第１のＰＷＭ信号ＰＷＭ１を表し、（Ｅ）は第２のセレクタ１０から出力される第２のＰＷＭ信号ＰＷＭ２を表す。２倍クロック信号ＣＬＫ２がＨレベルのときは、第１のＰＷＭ信号ＰＷＭ１として信号ＰＷＭ＋が選択され、第２のＰＷＭ信号ＰＷＭ２として信号ＰＷＭ−が選択される。２倍クロック信号ＣＬＫ２がＬレベルのときは、第１のＰＷＭ信号ＰＷＭ１として第２の反転信号ＰＷＭ−バーが選択され、第２のＰＷＭ信号ＰＷＭ２として第１の反転信号ＰＷＭ＋バーが選択されている。（Ｆ）は、第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２との差（ＰＷＭ１−ＰＷＭ２）である。
【００３３】
図２の区間Ｔｓ１〜Ｔｓ５は、時間期間を表す。区間Ｔｓ１、Ｔｓ２では、デジタル信号Ｓ１の信号レベルが＋方向で変化する。第１のＰＷＭ信号ＰＷＭ１は＋を表し、第２のＰＷＭ信号ＰＷＭ２は−を表す。第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２の差のパルス信号は、このパルス信号の時間中心に対して左右両側が対称な＋方向の両側ＰＷＭ変調波形となる。
【００３４】
区間Ｔｓ３では、信号入力端子１Ａに入力されるデジタル信号Ｓ１の信号レベルがゼロである場合の信号ＰＷＭ１と信号ＰＷＭ２の信号波形を示す。この場合、第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２の差は０になり、負荷に与えられる電圧も０になる。
【００３５】
区間Ｔｓ４、Ｔｓ５は、デジタル信号Ｓ１の信号レベルが−方向に変化する。第１のＰＷＭ信号ＰＷＭ１は＋を表し、第２のＰＷＭ信号ＰＷＭ２は−を表すので、第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２の差のパルス信号は、このパルス信号の時間中心に対して左右両側が対称な−方向の両側ＰＷＭ変調波形となる。
【００３６】
図２の（Ｆ）に示される第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２の差は、従来の技術により得られる図５（Ｃ）のＰＷＭ信号の差（ＰＷＭ１−ＰＷＭ２）の値と同じであり、同様に両側ＰＷＭ変調波形となる。そのため、従来と同じＰＷＭ信号の特性を損なうことがない。
本実施の形態によれば、サンプリングクロック信号ＣＬＫ１の周期ごとに、２倍クロック信号ＣＬＫ２はＨレベル、Ｌレベルが逆になり、この信号レベルに応じて、第１のセレクタ９は、サンプリングクロック信号ＣＬＫ１の周期ごとに第１のＰＷＭ信号ＰＷＭ１を、第１の片側ＰＷＭ信号ＰＷＭ＋と第２の反転信号ＰＷＭ−バーとの間で切り替え、第２のセレクタ１０は第２のＰＷＭ信号ＰＷＭ２を第２の片側ＰＷＭ信号ＰＷＭ−と第１の反転信号ＰＷＭ＋バーとの間で切り替える。
【００３７】
ＣＬＫ１の周期の切り替わりにおいて、第１のＰＷＭ信号ＰＷＭ１及び第２のＰＷＭ信号ＰＷＭ２では、それぞれその前後の信号はお互いに補数関係及び反転関係にあることよって実質的に２回反転されるので、ＣＬＫ１の隣接する周期で第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２のレベルがＨ−Ｈ、Ｌ−Ｌと連続する。即ち、ＣＬＫ１の周期の切り替わりで、第１のＰＷＭ信号ＰＷＭ１と第２のＰＷＭ信号ＰＷＭ２のＨレベル、Ｌレベルの切り替えがなくなる。
そのため、最小パルス幅は従来の２倍の幅を確保することができる。
【００３８】
図３を参照して、本発明の実施の形態において最小パルス幅として従来の２倍の幅を確保することができる点について更に詳しく説明する。説明の便宜上図３の（Ｂ）に示す第１の片側ＰＷＭ信号ＰＭＷ＋は、パルス幅Ｔｓ−αで「Ｈ」となり、パルス幅αで「Ｌ」となる連続パルスとなる場合を示す。図２を参照しながら説明したようにＤＡコンバータが作動するとすると、第１のＰＷＭ信号ＰＷＭ１はパルス幅２αの間「Ｌ」レベルとなり、それ以外で「Ｈ」レベルとなるスイッチングを行う。
【００３９】
第１の片側ＰＷＭ信号ＰＭＷ＋の最小パルス幅をαとすると、第１のＰＷＭ信号ＰＷＭ１はＴｓの切り替わりでレベルが変化せず、（Ｄ）に示す第１のＰＷＭ信号ＰＷＭ１のＬレベルはＴｓの切り替わりの両側にわたり、２αの幅を有する。そのため、スイッチング間隔は２αとすることができる。そのため、高速のスイッチング動作に追随することが出来る。
【００４０】
また、従来は、スイッチング間隔をα以上にする必要があるときは、第１の片側ＰＷＭ信号ＰＷＭ＋の最小パルス幅もα以上とする必要があり、スイッチング間隔の制限によって、分解能も制限を受けていた。本発明では、図３の破線で示すように、第１の片側ＰＷＭ信号ＰＷＭ＋を規定する最小パルス幅βをαの１／２としても、スイッチング間隔は従来と同じαとすることが出来る。
β＝１／２α≧γ
（ここに、β＝ｋγ、ｋは正の整数、γはＳＣＫ信号の周期）
そのため、スイッチング間隔を従来のものと同じに設定しても、ＰＷＭ信号の分割数（言い換えれば、パルス幅の変調ステップ）を減らすことを抑えることができ、分解能の制限を緩和することが出来る。
【００４１】
本発明の実施の形態として、ＤＡコンバータの例を記述した。しかし、本発明のシステムと方法は、これらに限定されるものではなく、Ｄ級アンプ、モータの駆動制御用など、２つの片側ＰＷＭ信号を用いて差動的に負荷を駆動する様々な技術に適用することができる。
【００４２】
【発明の効果】
本発明の構成によれば、ＰＷＭ信号の分割数を減らすことなく、最小パルス幅を従来の２倍の幅まで広くすることができる。そのため、高速のスイッチング動作に追随することが出来、また、従来の追随性を確保できればよいときには分割数を上げて分解能を上げることもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるＤＡコンバータの概略ブロック線図。
【図２】図１に示す本発明の実施の形態によるＤＡコンバータの信号を表す線図。
【図３】図１に示す本発明の実施の形態によるＤＡコンバータの信号を説明する概念図。
【図４】従来のＤＡコンバータの概略ブロック線図。
【図５】図４に示す従来のＤＡコンバータの信号を表す線図。
【符号の説明】
１第１のパルス幅変調部
２第２のパルス幅変調部
３第１のスイッチング回路部
４第２のスイッチング回路部
５負荷（ローパスフィルタ部）
６負荷（ローパスフィルタ部）
７負荷（スピーカ）
８乗算器
９第１の選択手段（セレクタ）
１０第２の選択手段（セレクタ）
１１タイミング生成手段（タイミング発生器）
１２第１の反転手段（インバータ）
１３第２の反転手段（インバータ）[0001]
[Industrial application fields]
The present invention relates to a technique for converting a digital signal such as a DA converter into an analog signal.
[0002]
[Prior art]
Conventionally, a DA converter including a signal amplifier called a class D amplifier is generally known as a signal amplifier for an audible frequency band signal. In the prior art, for example, as disclosed in Patent Document 1, when configuring a differential output DA converter that differentially drives a load such as a speaker, two systems having a two's complement relationship are used. A one-side PWM (Pulse Width Modulation) signal (with the rising edge of the PWM signal fixed to one side of the time center of one cycle of the sampling clock signal used for conversion from the PCM (Pulse Coded Modulation) signal to the PWM signal) There is something to create.
[0003]
A conventional DA converter will be described with reference to FIG. FIG. 4 is a schematic block diagram of a conventional DA converter. The DA converter includes a first pulse width modulation unit (PWM) 1, a second pulse width modulation unit (PWM) 2, a first switching circuit unit (SW) 3, and a second switching circuit unit ( SW) 4, a first low-pass filter unit (LPF) 5, a second low-pass filter unit (LPF) 6, a speaker unit 7 for reproducing sound, and a multiplier 8.
[0004]
As a PCM signal, for example, a digital signal S1 in an audible frequency band is input to the first pulse width modulation unit 1 from the signal input terminal 1A. The digital signal S <b> 1 is also input to the multiplier 8, converted into a signal S <b> 2 having a two's complement relationship in the multiplier 8, and input to the second pulse width modulation unit 2. The digital signal S1 is subjected to pulse width modulation in accordance with the level of the digital signal S1 by the first pulse width modulator 1, and the first one-side PWM signal PWM1 ′ is output. The digital signal S2 is subjected to pulse width modulation by the second pulse width modulation unit 2, and a second one-side PWM signal PWM2 ′ is output. The second one-side PWM signal PWM2 ′ has a two's complement relationship with respect to the first one-side PWM signal PWM1 ′.
[0005]
The first one-side PWM signal PWM 1 ′ is input to the first switching circuit unit 3, and the second one-side PWM signal PWM 2 ′ is input to the second switching circuit unit 4. The first switching circuit unit 3 outputs the first PWM power signal S3 while being switched according to the first PWM signal PWM1 ′, and the second switching circuit unit 4 outputs the second one-side PWM signal. The second power PWM signal S4 is output while being switched according to PWM2 '. The first PWM power signal S3 is input to the first low-pass filter unit 5, and the second PWM power signal S4 is input to the second low-pass filter unit 6.
[0006]
The first low-pass filter unit 5 removes the carrier signal component of the first PWM power signal S3, demodulates the analog power signal S5 in the first audible frequency band, and the second low-pass filter unit 6 The carrier signal component of the second PWM power signal S4 is removed, and the analog power signal S6 in the second audible frequency band is demodulated. The speaker unit 7 is differentially driven by these power signals S5 and S6 to reproduce sound.
[0007]
Thus, the load including the first low-pass filter unit 5, the second low-pass filter unit 6, and the speaker unit 7 between the first switching circuit unit 3 and the second switching circuit unit 4 shown in FIG. Are connected to form a BTL (Balanced Transformer Less) connection circuit. With reference to FIG. 5, a timing chart of the first one-side PWM signal PWM1 ′ and the second one-side PWM signal PWM2 ′ applied to the load will be described.
In FIG. 5, symbol Ts represents the repetition period of each signal waveform, and this repetition period Ts is constant. 5A shows a signal waveform of the first one-side PWM signal PWM1 ′, and FIG. 5B shows a signal waveform of the second one-side PWM signal PWM2 ′. (C) is a difference (PWM1−PWM2) between the first one-side PWM signal PWM1 ′ and the second one-side PWM signal PWM2 ′.
[0008]
Periods Ts1 to Ts5 shown in FIG. 5 represent time periods. In the periods Ts1 and Ts2, the signal level of the digital signal S1 changes in the + direction. One first one-side PWM signal PWM1 ′ represents +, and the other second one-side PWM signal PWM2 ′ represents −. The pulse signal of the difference between the first one-side PWM signal PWM1 ′ and the second one-side PWM signal PWM2 ′ becomes a double-side PWM modulation waveform in the + direction that is symmetrical on both the left and right sides with respect to the time center of this pulse signal.
[0009]
In the period Ts3, signal waveforms of the signal PWM1 and the signal PWM2 when the signal level of the digital signal S1 input to the signal input terminal 1A is maintained at zero are shown. In this case, the difference between the first one-side PWM signal PWM1 ′ and the second one-side PWM signal PWM2 ′ is zero, and the voltage applied to the load is also zero.
[0010]
In the periods Ts4 and Ts5, the signal level of the digital signal S1 changes in the negative direction. The first one-side PWM signal PWM1 ′ represents −, and the second one-side PWM signal PWM2 ′ represents +. The pulse signal of the difference between the first one-side PWM signal PWM1 ′ and the signal second one-side PWMPWM2 ′ becomes a both-side PWM modulation waveform in the negative direction that is symmetrical on both the left and right sides with respect to the time center of the pulse signal.
[0011]
[Patent Document 1]
JP 2002-158544 A
[0012]
[Problems to be solved by the invention]
In general, in a DA converter that outputs a conventional PWM signal, the minimum value of digital data input to the PWM modulator is assigned to the minimum pulse width. When a PWM signal is generated from a digital signal, this minimum pulse width is normally one clock width of a PWM signal generation clock (SCK) that defines a pulse width modulation step. Therefore, when a high-speed switching operation is required, the switching operation may not be in time in the output switch circuit unit.
In such a case, conventionally, the number of divisions of the PWM signal (in other words, the pulse width modulation step) is generally reduced to increase the minimum pulse width. However, if the number of divisions of the PWM signal is reduced, the PWM signal is reduced. There is a problem that the resolution of the signal is lowered.
[0013]
The present invention has been made to solve such problems, and an object of the present invention is to double the minimum pulse width of the output PWM signal without changing the number of divisions of the PWM signal, It is to be able to cope with high-speed switching operation.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, an inversion means for inverting one-side PWM signals output from each pulse width modulation section and a sampling clock between two pulse width modulation sections and two switching circuit sections. Selection means for selecting one of a one-side PWM signal output from one pulse width modulation unit and a signal obtained by inverting the one-side PWM signal output from the other pulse width modulation unit for each cycle of the signal Prepare. The signal input to each switching circuit unit is switched for each cycle of the clock signal.
That is, for each cycle of the sampling clock signal, a combination of one-side signals PWM + and PWM− (group A) having a complement of 2 with each other, and signals PWM−bar and PWM + bar which are inverted signals of the respective signals. A combination (group B) is alternately selected and output to the switching circuit unit.
[0015]
A DA converter according to an aspect of the present invention includes a pulse width modulation unit that converts a digital signal into two one-side PWM signals that are in a two's complement relationship, and inverts each PWM signal output from the pulse width modulation unit. An inversion means for performing one-side PWM signal output from the pulse width modulation unit and the one-side PWM signal to the other's complement for each cycle of the sampling clock signal of the one-side PWM signal The first PWM signal is alternately selected as a signal obtained by inverting the one-side PWM signal, and the other one-side PWM signal and the signal obtained by inverting the one-side PWM signal are alternately selected. And two switching circuit units that are switched by each PWM signal selected by the selection means. And supplying an output signal to a load including the connected low-pass filter between the output side of the switching circuit portion.
[0016]
In another aspect of the present invention, a DA converter has a first pulse width modulation unit that converts a digital signal into a first one-side PWM signal, and the digital signal has a relationship of two's complement to the first one-side PWM signal. A second pulse width modulator for converting to a second one-side PWM signal, timing generation means for generating a double clock signal having a cycle twice that of the sampling clock signal of the one-side PWM signal, and the first one-side A first inversion means that inverts a PWM signal to be a first inversion signal; a second inversion means that inverts a part of the second one-side PWM signal to be a first inversion signal; According to the signal level of the double clock signal, one of the first one-side PWM signal and the second inverted signal is selected, the first PWM signal, the first selection means, and the double clock Depending on the signal level of the signal A second selection means for selecting one of the second one-side PWM signal and the first inverted signal as a second PWM signal, and the first output from the first selection means. A first switching circuit section that is switched by one PWM signal; and a second switching circuit section that is switched by the second PWM signal output from the second selection means; and the sampling clock signal The first PWM signal is alternately switched between the first one-side PWM signal and the second inversion signal and the second PWM signal is switched to the second one-side PWM signal every one cycle of And the first inverted signal are alternately switched, and output to a load connected between the output side of the first switching circuit unit and the output side of the second switching circuit unit And supplying the items.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic block diagram of a DA converter according to an embodiment of the present invention. The DA converter according to the embodiment of the present invention includes a first pulse width modulation unit (PWM) 1, a second pulse width modulation unit (PWM) 2, a first switching circuit unit (SW) 3, A second switching circuit unit (SW) 4, a first low-pass filter unit (LPF) 5, a second low-pass filter unit (LPF) 6, a speaker unit 7 for reproducing sound, and a multiplier 8 are provided. Prepare. Furthermore, a first selector 9, a second selector 10, a timing generator 11, a first inverter 12, and a second inverter 13 are provided.
[0018]
The first and

second inverters

12 and 13 perform the operation of inverting the one-side PWM signal PWM + from the first pulse width modulation unit 1 and the one-side PWM signal PWM− from the second pulse width modulation unit 2, respectively. The timing generator 11 generates a double clock signal CLK2 having a period twice that of the sampling clock signal CLK1 of the PWM signal.
[0019]
The first selector 9 includes one inverter IV1, two AND gates AN1, and one OR gate OR1. The double clock signal CLK2 and the one-side PWM signal PWM + (hereinafter also simply referred to as signal PWM +) from the first pulse width modulator 1 are input to one AND gate AN1, and 2 are input to the other AND gate AN2. The signal obtained by inverting the double clock signal CLK2 by the inverter IV1 and the one-side PWM signal PWM− (hereinafter also simply referred to as signal PWM−) output from the second pulse width modulation unit 2 are inverted by the second inverter 13. The second inverted signal PWM-bar is input, and the outputs from the two AND gates AN1 and AN2 are input to the OR gate OR1, and the first selector 9 is configured. As a result, the signal PWM + input from the first pulse width modulation unit 1 and the signal PWM− output from the second pulse width modulation unit 2 are converted into the second signal in accordance with the signal level of the double clock signal CLK2. One signal can be selected from the second inverted signal PWM-bar inverted by the inverter 13 and output to the first switching circuit unit 3 as the first PWM signal PWM1.
[0020]
As shown in FIG. 1, the second selector 10 includes one inverter IV2, two AND gates AN3 and AN4, and one OR gate OR2. One AND gate AN3 receives the double clock signal CLK2 and the signal PWM- from the second pulse width modulator 1, and the other AND gate AN4 inverts the double clock signal CLK2 by the inverter IV2. The signal and a first inverted signal PWM + bar obtained by inverting the signal PWM + output from the first pulse width modulation unit 1 by the first inverter 12 are input, and two AND gates AN3, The output from AN4 is input and the second selector 10 is configured. As a result, the signal PWM− input from the second pulse width modulation unit 2 and the signal PWM + output from the first pulse width modulation unit 1 are converted into the first signal according to the signal level of the double clock signal CLK2. One signal can be selected from the first inverted signal PWM + bar inverted by the inverter 12 and output to the second switching circuit unit 4.
In the drawing, the first inverted signal PWM + bar and the second inverted signal PWM-bar are respectively

It shows with.
[0021]
From the signal input terminal 1 </ b> A, for example, a digital signal S <b> 1 that is a PCM signal in an audible frequency band is input to the first pulse width modulation unit 1. The digital signal S 1 is also input to the multiplier 8, where it is converted to a digital signal S 2 having a two's complement relationship with the signal S 1 and input to the second pulse width modulation unit 2.
[0022]
An SCK signal that defines a pulse width modulation step is input to the first pulse width modulation unit 1 and the second pulse width modulation unit 2. The digital signal S1 can change the pulse width in units of steps with the cycle γ of the SCK signal as one step.
[0023]
The digital signal S1 is subjected to pulse width modulation in accordance with the level of the signal S1 by the first pulse width modulation unit 1, and a first one-side PWM signal PWM + having a pulse width corresponding to the input digital signal S1 is output. The The digital signal S2 is subjected to pulse width modulation by the second pulse width modulator 2, and a second one-side PWM signal PWM- is output.
[0024]
Next, part of the signal PWM + output from the first pulse width modulation unit 1 is inverted by the first inverter 12 to output the first inverted signal PWM + bar. Part of the signal PWM− output from the second pulse width modulation section 2 is inverted by the second inverter 13 to output the second inverted signal PWM−bar.
[0025]
A sampling clock signal CLK1 having one cycle of the one-side PWM signal is input to the timing generator 11, and the timing generator 11 generates a double clock signal CLK2 having a cycle twice that of the clock signal CLK1. For example, the timing generator 11 is formed by connecting the input terminal D of the D flip-flop and the inverted output Q bar as shown in FIG. 1, and supplies the sampling clock signal CLK1 to the clock terminal, and the frequency of the sampling clock signal CLK1. Is multiplied by ½ and a double clock signal CLK2 is generated at the output terminal Q.
[0026]
When CLK2 is at the H level, the first selector 9 includes the signal PWM + input from the first pulse width modulation unit 1 and the second inverted signal PWM-bar inverted by the second inverter 13. Then, the signal PWM + is selected as the first PWM signal PMW1, and is output to the switching circuit unit 3. The second selector 10 selects the first PWM from the signal PWM− input from the second pulse width modulation unit 2 and the first inverted signal (PWM + bar) inverted by the first inverter 12. The signal PWM− is selected as the signal PMW 2 and is output to the switching circuit unit 4.
[0027]
When CLK2 is at L level, the first selector 9 selects the second inverted signal PWM-bar as the first PWM signal PMW1 and outputs it to the switching circuit unit 3. The second selector 10 selects the first inverted signal PWM + bar as the second PWM signal PMW2, and outputs it to the switching circuit unit 4.
[0028]
In this way, the signal PWM + having a two's complement relationship with each other in accordance with the H or L level of the double clock signal CLK2 having a cycle twice that of the clock signal CLK1 in each cycle of the clock signal CLK1. A combination of PWM− (group A) and an inverted signal PWM−bar and a combination of PWM + bar (group B) are alternately selected, and the selected combination of signals is output to the switching circuit units 3 and 4.
[0029]
The first PWM signal PWM 1 selected by the first selector 9 is input to the first switching circuit unit 3. The second PWM signal PWM2 selected by the second selector 10 is input to the second switching circuit unit 4. The first switching circuit unit 3 outputs the first PWM power signal S7 while being switched according to the first PWM signal PWM1. The second switching circuit unit 4 outputs the second PWM power signal S8 while being switched according to the second PWM signal PWM2. The first PWM power signal S 7 is input to the first low-pass filter unit 5, and the second PWM power signal S 8 is input to the second low-pass filter unit 6. Although not particularly illustrated, each of the first and second switching circuit units 3 and 4 has, for example, a P-channel MOS transistor and an N-channel MOS transistor connected to each other as an input terminal, and each drain connected to each other. A CMOS inverter is connected and used as an output terminal, and a power signal is generated by connecting the output terminal to a ground terminal or a power supply terminal according to the level of a signal applied to the input terminal. The first and second switching circuit units 3 and 4 are not limited to CMOS inverters, and two N-channel MOS transistors are used, the drain of one N-channel MOS transistor is connected to the power supply terminal, and one N-channel MOS transistor is connected. The source of the channel MOS transistor and the drain of the other N channel MOS transistor are connected as an output terminal, the source of the other N channel MOS transistor is connected to the ground terminal, and the gate of one N channel MOS transistor is used as the input terminal. Alternatively, an inverted signal obtained by inverting the signal to the input terminal via an inverter or the like may be applied to the gate of the other N-channel MOS transistor.
[0030]
The first low-pass filter unit 5 removes the carrier signal component of the first PWM power signal S7 and demodulates the analog power signal S9 in the first audible frequency band. The second low-pass filter unit 6 removes the carrier signal component of the second PWM power signal S8 and demodulates the analog signal S10 in the second audible frequency band. The speaker unit 7 is differentially driven by these power signals S9 and S10 to reproduce sound.
[0031]
With reference to FIG. 2, the timing chart of the signal given to load is demonstrated. In FIG. 2, the symbol Ts represents the repetition period of each signal waveform, in other words, the period of the sampling clock signal CLK1, and this repetition period Ts is constant.
FIG. 2A shows the waveforms of the SCK signal having the period γ, the clock signal CLK1, and the double clock signal CLK2 having a period twice that of the clock signal CLK1. (B) represents the signal PWM + output from the first pulse width modulation unit 1 and the first inverted signal PWM + bar obtained by inverting the signal PWM + by the first inverter 12. (C) shows a signal PWM− output from the second pulse width modulation unit 2 and having a complement relationship of 2 with the signal PWM +, and a second inverted signal PWM−bar obtained by inverting the signal PWM−. To express.
[0032]
(D) represents the first PWM signal PWM1 output from the first selector 9, and (E) represents the second PWM signal PWM2 output from the second selector 10. When the double clock signal CLK2 is at the H level, the signal PWM + is selected as the first PWM signal PWM1, and the signal PWM− is selected as the second PWM signal PWM2. When the double clock signal CLK2 is at L level, the second inverted signal PWM-bar is selected as the first PWM signal PWM1, and the first inverted signal PWM + bar is selected as the second PWM signal PWM2. . (F) is a difference (PWM1-PWM2) between the first PWM signal PWM1 and the second PWM signal PWM2.
[0033]
Sections Ts1 to Ts5 in FIG. 2 represent time periods. In the sections Ts1 and Ts2, the signal level of the digital signal S1 changes in the + direction. The first PWM signal PWM1 represents +, and the second PWM signal PWM2 represents-. The pulse signal that is the difference between the first PWM signal PWM1 and the second PWM signal PWM2 has a double-sided PWM modulation waveform in the + direction that is symmetrical on both the left and right sides with respect to the time center of the pulse signal.
[0034]
In a section Ts3, signal waveforms of the signal PWM1 and the signal PWM2 when the signal level of the digital signal S1 input to the signal input terminal 1A is zero are shown. In this case, the difference between the first PWM signal PWM1 and the second PWM signal PWM2 is 0, and the voltage applied to the load is also 0.
[0035]
In the sections Ts4 and Ts5, the signal level of the digital signal S1 changes in the negative direction. Since the first PWM signal PWM1 represents + and the second PWM signal PWM2 represents-, the pulse signal of the difference between the first PWM signal PWM1 and the second PWM signal PWM2 is at the time center of this pulse signal. On the other hand, both sides of the left and right sides are symmetrical, and the both-side PWM modulation waveform is in the negative direction.
[0036]
The difference between the first PWM signal PWM1 and the second PWM signal PWM2 shown in (F) of FIG. 2 is the difference between the PWM signal differences (PWM1-PWM2) of FIG. 5 (C) obtained by the conventional technique. Similarly, both sides of the PWM modulation waveform are the same. For this reason, the same PWM signal characteristics as the conventional one are not impaired.
According to the present embodiment, the H level and the L level of the double clock signal CLK2 are reversed every cycle of the sampling clock signal CLK1, and the first selector 9 selects the sampling clock signal according to this signal level. The first PWM signal PWM1 is switched between the first one-side PWM signal PWM + and the second inverted signal PWM-bar for each cycle of CLK1, and the second selector 10 switches the second PWM signal PWM2 to the second one. Is switched between the one-side PWM signal PWM− and the first inverted signal PWM + bar.
[0037]
In the switching of the cycle of CLK1, in the first PWM signal PWM1 and the second PWM signal PWM2, the signals before and after the respective signals are inverted twice substantially due to the complement relationship and the inversion relationship with each other. The levels of the first PWM signal PWM1 and the second PWM signal PWM2 are continuous with HH and LL in the adjacent period. That is, the switching of the cycle of CLK1 eliminates the switching of the H level and L level of the first PWM signal PWM1 and the second PWM signal PWM2.
Therefore, the minimum pulse width can be secured twice as much as the conventional pulse width.
[0038]
With reference to FIG. 3, the point that the double width of the conventional pulse width can be secured as the minimum pulse width in the embodiment of the present invention will be described in more detail. For convenience of explanation, the first one-side PWM signal PMW + shown in FIG. 3B is a continuous pulse having a pulse width Ts−α of “H” and a pulse width α of “L”. When the DA converter operates as described with reference to FIG. 2, the first PWM signal PWM1 is switched to the “L” level during the pulse width 2α, and to the “H” level otherwise.
[0039]
Assuming that the minimum pulse width of the first one-side PWM signal PMW + is α, the level of the first PWM signal PWM1 does not change by switching of Ts, and the L level of the first PWM signal PWM1 shown in (D) is Ts. It has a width of 2α across both sides of the switching. Therefore, the switching interval can be 2α. Therefore, it is possible to follow a high-speed switching operation.
[0040]
Conventionally, when the switching interval needs to be greater than or equal to α, the minimum pulse width of the first one-side PWM signal PWM + must also be greater than or equal to α, and the resolution is also limited due to the limitation of the switching interval. It was. In the present invention, as indicated by a broken line in FIG. 3, even if the minimum pulse width β that defines the first one-side PWM signal PWM + is ½ of α, the switching interval can be set to α which is the same as the conventional one.
β = 1 / 2α ≧ γ
(Where β = kγ, k is a positive integer, and γ is the period of the SCK signal)
Therefore, even if the switching interval is set to be the same as the conventional one, it is possible to suppress a reduction in the number of divisions of the PWM signal (in other words, a pulse width modulation step), and it is possible to relax the resolution limitation.
[0041]
An example of a DA converter has been described as an embodiment of the present invention. However, the system and method of the present invention are not limited to these, and various techniques for driving a load differentially using two one-side PWM signals such as a class D amplifier and a motor drive control. Can be applied.
[0042]
【The invention's effect】
According to the configuration of the present invention, the minimum pulse width can be increased to twice the conventional width without reducing the number of PWM signal divisions. Therefore, it is possible to follow a high-speed switching operation, and it is also possible to increase the resolution by increasing the number of divisions if it is sufficient to ensure the conventional followability.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram of a DA converter according to an embodiment of the present invention.
FIG. 2 is a diagram representing a signal of a DA converter according to the embodiment of the present invention shown in FIG.
3 is a conceptual diagram illustrating signals of a DA converter according to the embodiment of the present invention shown in FIG.
FIG. 4 is a schematic block diagram of a conventional DA converter.
5 is a diagram showing signals of the conventional DA converter shown in FIG.
[Explanation of symbols]
1 1st pulse width modulation part
2 Second pulse width modulation section
3 First switching circuit section
4 Second switching circuit section
5 Load (Low-pass filter part)
6 Load (Low-pass filter part)
7 Load (speaker)
8 Multiplier
9 First selection means (selector)
10 Second selection means (selector)
11 Timing generation means (timing generator)
12 1st inversion means (inverter)
13 Second inversion means (inverter)

Claims

A pulse width modulator for converting a digital signal into two one-sided PWM signals in a two's complement relationship;
Inversion means for inverting each one-side PWM signal output from the pulse width modulation unit,
For each cycle of the sampling clock signal of the one-side PWM signal, one one-side PWM signal output from the pulse width modulation unit and the other one-side PWM signal in a two's complement relationship with the one-side PWM signal. The inverted signal is alternately selected as the first PWM signal, and the other one-side PWM signal and the one-side PWM signal inverted are alternately selected as the second PWM signal. A selection means;
Two switching circuit units that are respectively switched by the first and second PWM signals selected by the selection means, and output signals to a load connected between the output sides of the two switching circuit units A DA converter characterized by being supplied.

A first pulse width modulator for converting a digital signal into a first one-side PWM signal;
A second pulse width modulator for converting the digital signal into a second one-side PWM signal having a two's complement relationship with the first one-side PWM signal;
Timing generating means for generating a double clock signal having a period twice that of the sampling clock signal of the one-side PWM signal;
First inverting means for inverting the first one-side PWM signal to be a first inverted signal;
A second inverting means for inverting the second one-side PWM signal to obtain a second inverted signal;
First selection means for selecting one of the first one-side PWM signal and the second inverted signal as a first PWM signal according to the signal level of the double clock signal;
A second selection unit that selects one of the second one-side PWM signal and the first inverted signal as a second PWM signal according to a signal level of the double clock signal;
A first switching circuit section that is switched by the first PWM signal output from the first selection means;
And a second switching circuit section that is switched by the second PWM signal output from the second selection means, and the first PWM signal is converted into the first PWM signal for each cycle of the sampling clock signal. And alternately switching between the one-side PWM signal and the second inverted signal, and alternately switching the second PWM signal between the second one-side PWM signal and the first inverted signal, A DA converter, characterized in that an output signal is supplied to a load connected between an output side of the first switching circuit unit and an output side of the second switching circuit unit.