JP4063239B2 - データ読出し回路及びこの回路を有する半導体装置 - Google Patents
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Description
本発明は、データ読出し回路及びこの回路を有する半導体装置に関するものである。
近年、大容量の不揮発性メモリとして、半導体基板上に高密度に実装可能な抵抗変化記憶素子を用いた半導体装置が注目されてきている。この抵抗変化記憶素子は、ＭＲＡＭ（Magnetic Random Access Memory）に代表されるように、記憶しているデータ（「０」又は「１」）に応じて内部の抵抗値が増減するように構成している。
この抵抗変化記憶素子を用いた半導体装置は、ビット線とワード線との交差部に抵抗変化記憶素子を配置するとともに、この抵抗変化記憶素子にデータ読出し回路を接続し、このデータ読出し回路を用いてビット線の電位を所定のバイアス電位に設定したときに抵抗変化記憶素子へ流れる電流値を検出することによって抵抗変化記憶素子に記憶されたデータを読出すように構成している。
そして、図７に示すように、従来の半導体装置に内蔵されたデータ読出し回路101では、ビット線102の電位を所定のバイアス電位に設定するために、抵抗変化記憶素子103にカレントコンベア回路104を並列接続して、このカレントコンベア回路104を用いてデータの読出し時にビット線102の電位を所定のバイアス電位にまで上昇させることによって抵抗変化記憶素子103にバイアス電位を印加するように構成していた（たとえば、特許文献１参照。）。図中、105はデコーダ、106は電流源である。
米国特許第６２０５０７３号明細書
ところが、従来のカレントコンベア回路104を用いたデータ読出し回路101では、データ読出し時にビット線102の電位を初期値（通常は０Ｖ）から所定のバイアス電位（たと
えば、0.4Ｖ）まで上昇させるようにしていたために、ビット線102の電位がバイアス電
位に安定するまでに数μｓ程度の時間を要していた。
えば、0.4Ｖ）まで上昇させるようにしていたために、ビット線102の電位がバイアス電
位に安定するまでに数μｓ程度の時間を要していた。
そのため、従来のデータ読出し回路101を用いた半導体装置では、連続して高速でデータの読み出しを行うことが困難であった。
そこで、請求項１に係る本発明では、ビット線とワード線との交差部に配置された抵抗変化記憶素子から記憶データを読出す際に、前記ビット線の電位を所定のバイアス電位に設定して、前記抵抗変化記憶素子へ流れる電流値を検出することによって前記抵抗変化記憶素子から記憶データを読出すように構成したデータ読出し回路において、前記ビット線に容量素子をスイッチング素子を介して接続するとともに、このスイッチング素子の両端間に、前記ビット線の電位が前記容量素子の電位と等しくなるように前記ビット線に電流を供給する電流供給回路を接続し、前記スイッチング素子を切断した状態で前記容量素子に所定の電荷を蓄積し、その後、前記スイッチング素子を接続した状態にすることによって、前記容量素子に蓄積した電荷をこの容量素子の容量と前記ビット線の容量とで分配して、前記容量素子の電位を前記バイアス電位に設定するとともに、前記ビット線の電位を所定電位まで予め上昇させ、その後、前記スイッチング素子を切断した状態にして、前記電流供給回路を用いて前記ビット線の電位を前記バイアス電位に上昇させて、前記抵抗変化記憶素子から記憶データの読出しを行うように構成することにした。
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記電流供給回路にセンスアンプを接続し、このセンスアンプは、前記電流供給回路から前記抵抗変化記憶素子に供給される読出し電流を増幅するとともに、前記抵抗変化記憶素子での記憶状態を判定する際の閾値となる参照電流を増幅し、これらの電流差を出力するように構成することにした。
また、請求項３に係る本発明では、ビット線とワード線との交差部にメモリセルとしての抵抗変化記憶素子を配置するとともに、この抵抗変化記憶素子にデータ読出し回路を接続し、このデータ読出し回路を用いて前記ビット線の電位を所定のバイアス電位に設定したときの前記抵抗変化記憶素子へ流れる電流値を検出することによって前記抵抗変化記憶素子から記憶データを読出すように構成した半導体装置において、前記データ読出し回路は、前記ビット線に容量素子をスイッチング素子を介して接続するとともに、このスイッチング素子の両端間に、前記ビット線の電位が前記容量素子の電位と等しくなるように前記ビット線に電流を供給する電流供給回路を接続し、前記スイッチング素子を切断した状態で前記容量素子に所定の電荷を蓄積し、その後、前記スイッチング素子を接続した状態にすることによって、前記容量素子に蓄積した電荷をこの容量素子の容量と前記ビット線の容量とで分配して、前記容量素子の電位を前記バイアス電位に設定するとともに、前記ビット線の電位を所定電位まで予め上昇させ、その後、前記スイッチング素子を切断した状態にして、前記電流供給回路を用いて前記ビット線の電位を前記バイアス電位に上昇させて、前記抵抗変化記憶素子から記憶データの読出しを行うように構成することにした。
そして、本発明では、記憶データの読出し時に、ビット線を予め所定電位まで上昇させた後に、所定のバイアス電位まで上昇させるようにしているために、短時間でビット線の電位をバイアス電位に安定させることができるので、抵抗変化記憶素子から記憶データを短時間で読出すことができ、読出し動作の高速化を図ることができる。
特に、ビット線に接続した容量素子に蓄積した電荷をこの容量素子の容量とビット線の容量とで分配することによって予めビット線を所定の電位に上昇させているために、このビット線のプリチャージに要する時間を短縮することができる。
また、抵抗変化記憶素子での記憶状態に応じて変化する読出し電流と抵抗変化記憶素子での記憶状態を判定する際の閾値となる参照電流をそれぞれ増幅してから電流差を出力するようにしているために、読出し電流と参照電流との差（マージン）を増大することができ、抵抗変化記憶素子での記憶状態を正確に判定することができる。
本発明は、記憶データに応じて内部の抵抗値が変化する抵抗変化記憶素子をメモリセルとして用いた半導体メモリチップやこのメモリセルとともにプロセッサなどを内蔵した半導体チップなどの半導体装置に係るものである。
そして、本発明に係る半導体装置は、それぞれのデコーダに接続したビット線とワード線との交差部にメモリセルとしての抵抗変化記憶素子を配置するとともに、この抵抗変化記憶素子にデータ読出し回路を接続したものである。
このデータ読出し回路では、ビット線の電位を所定のバイアス電位に設定することによって、抵抗変化記憶素子に一定の読出し電圧を印加し、そのときに抵抗変化記憶素子に流れる読出し電流の電流値を検出し、その読出し電流と所定の参照電流とを比較することによって抵抗変化記憶素子から記憶データを読出すようにしている。
しかも、本発明に係るデータ読出し回路では、ビット線に容量素子をスイッチング素子を介して接続するとともに、このスイッチング素子の両端間に、ビット線の電位が容量素子の電位と等しくなるようにビット線に電流を供給する電流供給回路を接続し、さらには、この電流供給回路にセンスアンプを接続している。
そして、データ読出し回路では、以下のようにして抵抗変化記憶素子から記憶データを読み出すようにしている。
まず、スイッチング素子を切断した状態で容量素子に所定の電荷を蓄積する。
次に、スイッチング素子を接続した状態にすることによって、容量素子に蓄積した電荷をこの容量素子の容量とビット線の容量とで分配する。これにより、容量素子の電位をバイアス電位に設定するとともに、ビット線の電位を所定電位まで予め上昇させる。
次に、スイッチング素子を切断した状態にして、電流供給回路を用いてビット線の電位をバイアス電位に上昇させる。
最後に、センスアンプを用いて電流供給回路から抵抗変化記憶素子に供給される読出し電流を増幅するとともに、抵抗変化記憶素子での記憶状態を判定する際の閾値となる参照電流を増幅し、これらの電流差を出力する。この電流差から抵抗変化記憶素子の抵抗状態を判定することによって抵抗変化記憶素子から記憶データを読出す。
このように、本発明に係る半導体装置では、記憶データの読出し時に、ビット線を予め所定電位まで上昇させた後に、所定のバイアス電位まで上昇させるようにしているために、短時間でビット線の電位をバイアス電位に安定させることができるので、抵抗変化記憶素子から記憶データを短時間で読出すことができ、読出し動作の高速化を図ることができる。
特に、ビット線に接続した容量素子に蓄積した電荷をこの容量素子の容量とビット線の容量とで分配することによって予めビット線を所定の電位に上昇させているために、このビット線のプリチャージに要する時間を短縮することができる。
このビット線の容量は、ビット線に別途接続した容量素子の容量でもよく、或いはビット線の配線容量を利用してもよく、ビット線の配線容量を利用した場合には、ビット線に容量素子を個別に接続する必要がなくなり、構成部品点数の増大を防止することができるので、製造コストの増大を防止することができる。
また、抵抗変化記憶素子での記憶状態に応じて変化する読出し電流と抵抗変化記憶素子での記憶状態を判定する際の閾値となる参照電流をそれぞれ増幅してから電流差を出力するようにしているために、読出し電流と参照電流との差（マージン）を増大することができ、抵抗変化記憶素子での記憶状態を正確に判定することができる。
以下に、本発明に係る半導体装置の具体的な構成について図面を参照しながら説明する。
半導体装置１は、図１に示すように、複数本のビット線２と読出し用のワード線３との各交差部に抵抗変化素子（ＭＲＡＭ４）を配置することによって記憶回路５を構成するとともに、この記憶回路５に各ＭＲＡＭ４での記憶データを読み出すためのデータ読出し回路６を接続している。
記憶回路５は、各ビット線２にＭＲＡＭ４を接続し、このＭＲＡＭ４とグランド端子GNDとの間にスイッチングトランジスタ７を接続しており、このスイッチングトランジスタ７のゲート端子にワード線３を接続している。このワード線３には、デコーダが接続されている。
また、記憶回路５は、各ビット線２にスイッチングトランジスタ８を接続しており、このスイッチングトランジスタ８のゲート端子に制御信号線９を接続している。この制御信号線９には、デコーダが接続されている。
さらに、記憶回路５は、各ビット線２とグランド端子GNDとの間に容量素子としてのコンデンサC1を接続している。このコンデンサC1は、ビット線２とグランド端子GNDとの間の配線容量を利用することもできる。
データ読出し回路６は、バイアス電位設定回路10と電流供給回路11とセンスアンプ12とで構成している。
バイアス電位設定回路10は、ビット線２にスイッチ13を接続し、このスイッチ13に容量素子14を接続し、この容量素子14にグランド端子GNDを接続する一方、電源端子VDDと容量素子14との間にスイッチングトランジスタ15を接続しており、このスイッチングトランジスタ15のゲート端子にチャージ信号線16を接続している。なお、スイッチ13は、スイッチング素子として機能するものであればよく、スイッチングトランジスタを用いてもよい。
容量素子14は、比較的大容量の第１のコンデンサC2と、この第１のコンデンサC2とスイッチSW1〜SW3を介してそれぞれ並列接続した比較的小容量の第２〜第４のコンデンサC3〜C5とで構成しており、スイッチSW1〜SW3の断続操作によって全体の容量を微調整できるようにしている。
そして、バイアス電位設定回路10は、チャージ信号線16をアクティブ状態とすることによって電源端子VDDと容量素子14とを接続して、容量素子14に所定の電荷を蓄積するようにしている。
電流供給回路11は、バイアス電位設定回路10の容量素子14にオペアンプ17の非反転入力端子を接続する一方、このオペアンプ17の反転入力端子をスイッチ18を介してビット線２に接続し、さらには、オペアンプ17の出力端子をＰチャンネル型のトランジスタ19のゲート端子に接続し、このトランジスタ19のドレイン端子を電源端子VDDに接続するとともに、トランジスタ19のソース端子をビット線２（オペアンプ17の反転入力端子）に接続している。なお、スイッチ18は、スイッチング素子として機能するものであればよく、スイッチングトランジスタを用いてもよい。
そして、電流供給回路11は、スイッチ18を接続した状態にすることによって、非反転入力端子に接続した容量素子14の電位と反転入力端子に接続したビット線２の電位とが等しくなるようにビット線２に電流を供給するようにしている。
センスアンプ12は、電流供給回路11のオペアンプ17の出力端子をＰチャンネル型のトランジスタ20のゲート端子に接続し、このトランジスタ20のドレイン端子を電源端子VDDに接続するとともに、トランジスタ20のソース端子にＮチャンネル型のトランジスタ21のドレイン端子を接続し、このトランジスタ21のゲート端子にＭＲＡＭ４での記憶状態を判定する際の閾値となる参照電流を通電するとともに、トランジスタ21のソース端子にグランド端子GNDを接続している。
そして、センスアンプ12は、電流供給回路11からＭＲＡＭ４に供給される読出し電流をトランジスタ20で増幅するとともに、ＭＲＡＭ４での記憶状態を判定する際の閾値となる参照電流をトランジスタ21で増幅し、これらの電流差を出力信号線22から出力するようにしている。
次に、データ読出し回路６の動作について説明する。
データ読出し回路６は、図２に示すように、初期状態では、スイッチ13及びスイッチ18が切断状態、スイッチングトランジスタ15が非アクティブ状態となっており、容量素子14に電荷が蓄積されておらず、容量素子14の電位とビット線２の電位が０Ｖとなっている。
次に、図３及び図６に示すように、読出しイネーブル信号REがアクティブ状態となるとともにクロック信号CKが立上ると、それに応じてチャージ信号線16のチャージ信号CHがアクティブ状態となり、スイッチングトランジスタ15がアクティブ状態となって容量素子14に電源端子VDDから所定の電荷が蓄積される。
次に、図４及び図６に示すように、スイッチングトランジスタ15を非アクティブ状態とするとともに、スイッチ13を接続状態に変更すると、容量素子14と制御信号線９によって選択されたビット線２に接続されたコンデンサC1とが並列に接続されて、容量素子14に蓄積された電荷がこの容量素子14の容量とビット線２の容量とに分配される。これにより、容量素子14の電位は所定のバイアス電位となり、一方、ビット線２の電位は所定電位まで予め上昇する。
たとえば、バイアス電圧を0.1Ｖ、ビット線２のコンデンサC1の容量を200fF、電源電圧を1.8Ｖとすると、容量素子14の容量としては、
200fF・0.1Ｖ／（1.8Ｖ−0.1Ｖ）＝11.76fF
と計算され、このように容量素子14の容量を設定しておけば、容量分割後の容量素子14の電位がバイアス電位となるとともに、ビット線２の電位を略バイアス電位にプリチャージさせることができる。
200fF・0.1Ｖ／（1.8Ｖ−0.1Ｖ）＝11.76fF
と計算され、このように容量素子14の容量を設定しておけば、容量分割後の容量素子14の電位がバイアス電位となるとともに、ビット線２の電位を略バイアス電位にプリチャージさせることができる。
そして、プリチャージに要する時間は、ビット線２の配線抵抗が数十Ω、配線容量が数百ｆFであることから、数ピコ秒程度となり、従来よりも数千倍の高速化を図ることができる。
次に、図５及び図６に示すように、スイッチ13を切断状態にするとともに、スイッチ18を接続状態に変更すると、電流供給回路11が作動して、ビット線２の電位を容量素子14で決定されるバイアス電位にまで上昇させ、そのバイアス電位を保持する。
そして、センスアンプ12において、電流供給回路11からＭＲＡＭ４に供給される読出し電流をトランジスタ20でＮ倍に増幅するとともに、ＭＲＡＭでの記憶状態を判定する際の閾値となる参照電流をトランジスタ21でＮ倍に増幅し、これらの電流差を出力信号線22から出力する。
１ 半導体装置
２ ビット線
３ ワード線
４ ＭＲＡＭ
５ 記憶回路
６ データ読出し回路
10 バイアス電位設定回路
11 電流供給回路
12 センスアンプ
13 スイッチ
14 容量素子
15 スイッチングトランジスタ
17 オペアンプ
18 スイッチ
20,21 トランジスタ
GND グランド端子
VDD 電源端子
C1〜C5 コンデンサ
SW1〜SW3 スイッチ
２ ビット線
３ ワード線
４ ＭＲＡＭ
５ 記憶回路
６ データ読出し回路
10 バイアス電位設定回路
11 電流供給回路
12 センスアンプ
13 スイッチ
14 容量素子
15 スイッチングトランジスタ
17 オペアンプ
18 スイッチ
20,21 トランジスタ
GND グランド端子
VDD 電源端子
C1〜C5 コンデンサ
SW1〜SW3 スイッチ
Claims (3)
- ビット線とワード線との交差部に配置された抵抗変化記憶素子から記憶データを読出す際に、前記ビット線の電位を所定のバイアス電位に設定して、前記抵抗変化記憶素子へ流れる電流値を検出することによって前記抵抗変化記憶素子から記憶データを読出すように構成したデータ読出し回路において、
前記ビット線に容量素子をスイッチング素子を介して接続するとともに、このスイッチング素子の両端間に、前記ビット線の電位が前記容量素子の電位と等しくなるように前記ビット線に電流を供給する電流供給回路を接続し、
前記スイッチング素子を切断した状態で前記容量素子に所定の電荷を蓄積し、その後、前記スイッチング素子を接続した状態にすることによって、前記容量素子に蓄積した電荷をこの容量素子の容量と前記ビット線の容量とで分配して、前記容量素子の電位を前記バイアス電位に設定するとともに、前記ビット線の電位を所定電位まで予め上昇させ、その後、前記スイッチング素子を切断した状態にして、前記電流供給回路を用いて前記ビット線の電位を前記バイアス電位に上昇させて、前記抵抗変化記憶素子から記憶データの読出しを行うように構成したことを特徴とするデータ読出し回路。 - 前記電流供給回路にセンスアンプを接続し、このセンスアンプは、前記電流供給回路から前記抵抗変化記憶素子に供給される読出し電流を増幅するとともに、前記抵抗変化記憶素子での記憶状態を判定する際の閾値となる参照電流を増幅し、これらの電流差を出力するように構成したことを特徴とする請求項１に記載のデータ読出し回路。
- ビット線とワード線との交差部にメモリセルとしての抵抗変化記憶素子を配置するとともに、この抵抗変化記憶素子にデータ読出し回路を接続し、このデータ読出し回路を用いて前記ビット線の電位を所定のバイアス電位に設定したときの前記抵抗変化記憶素子へ流れる電流値を検出することによって前記抵抗変化記憶素子から記憶データを読出すように構成した半導体装置において、
前記データ読出し回路は、
前記ビット線に容量素子をスイッチング素子を介して接続するとともに、このスイッチング素子の両端間に、前記ビット線の電位が前記容量素子の電位と等しくなるように前記ビット線に電流を供給する電流供給回路を接続し、
前記スイッチング素子を切断した状態で前記容量素子に所定の電荷を蓄積し、その後、前記スイッチング素子を接続した状態にすることによって、前記容量素子に蓄積した電荷をこの容量素子の容量と前記ビット線の容量とで分配して、前記容量素子の電位を前記バイアス電位に設定するとともに、前記ビット線の電位を所定電位まで予め上昇させ、その後、前記スイッチング素子を切断した状態にして、前記電流供給回路を用いて前記ビット線の電位を前記バイアス電位に上昇させて、前記抵抗変化記憶素子から記憶データの読出しを行うように構成したことを特徴とする半導体装置。
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