JP4074276B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に係り、特に初期化データ等によって動作する回路ブロックと、この初期化データを転送する回路とを備えた半導体集積回路に関する。

トランジスタ等で構成された回路が出力するアナログ量は、トランジスタの特性バラツキに起因したバラツキを持つ。このバラツキを持ったアナログ量を所定値に補正するトリミングが知られている。また、メモリ内で発生した不良セルを冗長回路で救済するリダンダンシが知られている。

このようなトリミングやリダンダンシを行う場合、トリミングを行うトリミングデータやリダンダンシを行うためのリダンダンシデータをデータ配信回路が供給する。すなわち、データ配信回路は、プログラム可能な不揮発性素子にトリミングデータやリダンダンシデータ等の初期化データを保持し、初期化データの数と同じ数のフリップフロップで構成されたシフトレジスタに初期化データをセットする。そして、データ配信回路は、離れた場所にある複数の回路ブロック群に初期化データを転送する。回路ブロック群は、転送された初期化データを用いてトリミングやリダンダンシを行う。

ところが、不揮発性素子の初期化データがシフトレジスタに正しくセットされているか、或いは回路ブロック群に対して初期化データが正しく出力されているかを外部から確認することができない。また、不揮発性素子はプログラム可能なのは１度だけであり、例えばプログラム後に回路ブロック群の状況に応じてプログラムデータ以外のデータを回路ブロック群で用いることができない。

また、不揮発性素子のデータをシフトレジスタにセットする際に、このセットするための信号としてパルス信号を用いる方式が用いられている。このシフトレジスタは、複数のフリップフロップにより構成される。例えば初期化データのデータ幅が大きくなると、それに伴いフリップフロップの数が多くなる。よって、所定ビット分のシフトレジスタを複数個用い、これらを多段に接続して初期化データに対応したシフトレジスタを構成する。この多段のシフトレジスタにパルス信号を入力する場合、複数のバッファを組み合わせてパルス信号を伝送する。このバッファは、トランジスタ等により構成されている。

ところが、複数のバッファを用いてデータセットを行う場合、データ数が増えるにつれてトランジスタのバラツキの影響が顕著になり、最終段までパルス信号が伝送されるマージンが小さくなる。つまり、トランジスタのバラツキによってパルス信号のパルス幅が減少することになり、極端な場合にはパルスが途中で消滅してしまう。これにより、後段のシフトレジスタにデータをセットする事ができない。

この種の関連技術として、トリミングデータを外部から設定可能な半導体装置が開示されている（特許文献１参照）。
特開２００３−１１００２９号公報

本発明は、不揮発性素子およびシフトレジスタへ外部からアクセスを可能にすることで、評価精度向上や歩留向上が可能な半導体装置を提供することを目的とする。また、本発明は、回路ブロックに転送するデータ数が多い場合でも、不揮発性素子からシフトレジスタへ確実にデータをセットすることが可能な半導体装置を提供することを目的とする。

本発明の第１の視点に係る半導体装置は、回路ブロックに第１データを転送する半導体装置であって、前記第１データを記憶する記憶回路と、前記第１データをセットするシフトレジスタと、前記セットされた第１データを前記回路ブロックに転送する転送回路と、転送終了を示す第１信号が入力される第１入力端子と、前記第１信号に基づいて前記シフトレジスタをリセットするためのリセット信号を生成するリセット信号生成回路と、前記シフトレジスタがリセットされた後、前記第１データを前記シフトレジスタに再度セットするためのセット信号を生成するセット信号生成回路と、前記再度セットされた第１データを外部に出力する出力回路とを具備する。

本発明によれば、不揮発性素子およびシフトレジスタへ外部からアクセスを可能にすることで、評価精度向上や歩留向上が可能な半導体装置を提供することができる。また、本発明は、回路ブロックに転送するデータ数が多い場合でも、不揮発性素子からシフトレジスタへ確実にデータをセットすることが可能な半導体装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路１の構成を示す概略図である。半導体集積回路１は、データ配信装置２と回路ブロック群３とを備えている。

データ配信装置２は、クロック端子Ｔ２を備えている。クロック端子Ｔ２には、外部からクロック信号ＣＬＫが入力される。データ配信装置２は、このクロック信号ＣＬＫに同期して動作する。

データ配信装置２は、初期化データを回路ブロック群３に転送する。データ配信装置２は、制御部４とシフトレジスタ５と記憶回路６とを備えている。

記憶回路６は、初期化データを記憶する。記憶回路６は、１回のみ初期化データをプログラムすることができる。記憶回路６は、初期化データのビット数に対応した複数の不揮発性素子（ＲＯＭ：Read Only Memory）により構成されている。

シフトレジスタ５は、記憶回路６に記憶されている初期化データをセット（すなわち、保持）する。また、シフトレジスタ５は、クロック信号ＣＬＫに基づいてこのセットした初期化データをシフトする。そして、シフトレジスタ５は、初期化データを制御部４を介して回路ブロック群３に転送する。

図２は、シフトレジスタ５と記憶回路６との構成を示すブロック図である。記憶回路６は、初期化データのビット数に対応した複数の不揮発性素子ＲＯＭ１〜ＲＯＭｍから構成されている。シフトレジスタ５は、複数のフリップフロップＦＦ１〜ＦＦｍから構成されている。フリップフロップＦＦは、不揮発性素子に対応して設けられている。

フリップフロップＦＦは、不揮発性素子が記憶しているデータをセットする。そして、フリップフロップＦＦは、このセットしたデータをクロックに同期して出力する。また、フリップフロップＦＦは、入力側に隣接したフリップフロップＦＦから入力されたデータをクロックに同期して出力する。このようにして、シフトレジスタ５は、記憶回路６に記憶された全データを出力する。また、シフトレジスタ５は、例えば外部から入力された入力データをフリップフロップＦＦにセットすることもできる。シフトレジスタ５は、この入力データを出力する。

制御部４は、初期化データをシフトレジスタ５にセットする制御を実行する。また、制御部４は、シフトレジスタ５にセットされた初期化データを回路ブロック群３に転送するための制御を実行する。

回路ブロック群３は、初期化データに基づいて回路動作の初期化等を行う。回路ブロック群３は、例えば基準電圧生成回路からなる。基準電圧生成回路は、初期化データに基づいてトリミングを行う。すなわち、基準電圧生成回路は、初期化データ（本例では、トリミングデータ）に基づいて出力電圧を所定値に補正する。

或いは、回路ブロック群３は、半導体記憶装置からなる。半導体記憶装置は、冗長回路を備え、初期化データに基づいてリダンダンシを行う。すなわち、半導体記憶装置は、メモリ内で発生した不良セルを冗長回路で救済する。

ところで、データ配信装置２は、シフトレジスタ５にアクセスするための入力端子Ｔ３と、外部にデータを出力するための出力端子Ｔ１とを備えている。入力端子Ｔ３には、外部入力データが入力される。出力端子Ｔ１は、外部出力データを出力する。

このように構成された半導体集積回路１の動作を説明する。先ず、制御部４は、記憶回路６のデータをシフトレジスタ５にセットする。そして、制御部４は、このセットされたデータを回路ブロック群３へ転送する。その後、制御部４は、シフトレジスタ５のデータをリセットする。

次に、制御部４は、再度データをシフトレジスタ５にセットする。そして、制御部４は、外部からクロック信号ＣＬＫが入力されると、出力端子Ｔ１からそのデータを外部に出力する。

また、シフトレジスタ５には、入力端子Ｔ３のうちの一端子からクロック信号ＣＬＫに同期して外部入力データを入力することができる。制御部４は、このデータを回路ブロック群３に転送する。

次に、図１に示した半導体集積回路１の回路構成及び回路動作について図を用いて説明する。図３は、図１に示した半導体集積回路１の構成の一例を示すブロック図である。

データ配信装置２と回路ブロック群３とは、入出力信号線９により接続されている。データ配信装置２は、出力端子Ｔ１，Ｔ６と、入力端子Ｔ２，Ｔ３，Ｔ４，Ｔ５とを備えている。入力端子Ｔ２には、外部からクロック信号ＣＬＫが入力される。入力端子Ｔ３には、外部から外部入力データＥＤＩが入力される。また、入力端子Ｔ３には、外部からコマンドが入力される。

入力端子Ｔ４には、初期化データの転送開始を指示する転送開始信号ＦＸＯＫが外部から入力される。この信号ＦＸＯＫは、例えば、回路ブロック群３を制御する制御回路、或いは回路ブロック群３等から入力される。

入力端子Ｔ５には、回路ブロック群３に対して初期化データの転送が終了した旨の転送終了信号ＦＸＤＯＮＥが外部から入力される。この信号ＦＸＤＯＮＥは、信号ＦＸＯＫと同様に、回路ブロック群３を制御する制御回路、或いは回路ブロック群３等から入力される。これら入力端子に入力される信号は、端子を介して制御部４に入力される。

出力端子Ｔ１は、外部出力データＥＤＯを出力する。外部出力データＥＤＯは、制御部４により供給される。出力端子Ｔ６は、出力データＤＯを出力する。出力データＤＯは、制御部４により供給される。また、出力データＤＯは、入出力信号線９を介して回路ブロック群３に転送される。

図４は、制御部４の構成を示すブロック図である。制御部４は、出力回路４ａと、リセット信号生成回路４ｂと、セット信号生成回路４ｃと、転送回路４ｄと、入力回路４ｅと、コマンドデコード回路４ｆとを備えている。

出力回路４ａは、シフトレジスタ５に再セットされたデータを外部に出力する。リセット信号生成回路４ｂは、シフトレジスタ５をリセット及びリセット解除するためのリセット信号ＦＣＬＲＳを生成する。すなわち、リセット信号生成回路４ｂは、信号ＦＸＯＫが入力された場合に、リセット解除するための信号ＦＣＬＲＳを生成する。また、リセット信号生成回路４ｂは、信号ＦＸＤＯＮＥが入力された場合に、リセットするための信号ＦＣＬＲＳを生成する。

セット信号生成回路４ｃは、シフトレジスタ５にデータをセットするためのセット信号ＦＳＥＴＳを生成する。すなわち、セット信号生成回路４ｃは、シフトレジスタ５がリセット解除された後、セット信号ＦＳＥＴＳを生成する。転送回路４ｄは、シフトレジスタ５にセットされたデータを回路ブロック群３に転送する。

入力回路４ｅは、外部から入力された外部入力データＥＤＩを受け取る。そして、入力回路４ｅは、外部入力データＥＤＩをシフトレジスタ５に供給する。コマンドデコード回路４ｆは、入力端子Ｔ３に入力されたコマンドを解釈する。そして、このコマンドに基づいて制御部４内の回路を制御する。制御部４に入力されたクロック信号ＣＬＫは、制御部４内の回路に供給される。また、クロック信号ＣＬＫは、制御部４からシフトレジスタ５に供給される。

また、データ配信装置２は、複数のフリップフロップ部７を備えている。図５は、フリップフロップ部７の構成を示す回路ブロック図である。各フリップフロップ部７は、例えば５個のフリップフロップ回路８が直列に接続されて構成されている。各フリップフロップ回路８は、１個の不揮発性素子と１個のフリップフロップＦＦとにより構成されている。

フリップフロップ部７には、リセット信号ＦＣＬＲＩＮと、セット信号ＦＳＥＴＩＮと、クロック信号ＣＬＫＩＮとが入力される。信号ＦＣＬＲＩＮは、バッファＢＦ１に入力されている。バッファＢＦ１は、２つのインバータ回路ＩＶ１，ＩＶ２が直列に接続されて構成されている。バッファＢＦ１は、リセット信号ＦＣＬＲを出力する。信号ＦＣＬＲは、フリップフロップ部７が備える５個のフリップフロップ回路８に供給される。また、バッファＢＦ１は、信号ＦＣＬＲを次段のフリップフロップ部７に出力する。

信号ＦＳＥＴＩＮは、バッファＢＦ２に入力されている。バッファＢＦ２は、２つのインバータ回路ＩＶ３，ＩＶ４が直列に接続されて構成されている。バッファＢＦ２は、セット信号ＦＳＥＴを出力する。信号ＦＳＥＴは、フリップフロップ部７が備える各フリップフロップ回路８に供給される。また、バッファＢＦ２は、信号ＦＳＥＴを次段のフリップフロップ部７に出力する。

クロック信号ＣＬＫＩＮは、バッファＢＦ３に入力されている。バッファＢＦ３は、２つのインバータ回路ＩＶ５，ＩＶ６が直列に接続されて構成されている。インバータ回路ＩＶ５は、クロック信号ＣＬＫＩＮを反転し、クロック信号ＣＬＫＢを出力する。クロック信号ＣＬＫＢは、フリップフロップ部７が備える各フリップフロップ回路８に供給される。バッファＢＦ３は、クロック信号ＣＬＫを出力する。クロック信号ＣＬＫは、フリップフロップ部７が備える各フリップフロップ回路８に供給される。また、バッファＢＦ３は、クロック信号ＣＬＫを次段のフリップフロップ部７に出力する。

また、フリップフロップ部７には、入力データＩＮが入力される。フリップフロップ部７は、クロック信号ＣＬＫに同期して入力データＩＮをシフトし、出力データＯＵＴとして出力する。

図６は、フリップフロップ回路８の構成を示す回路図である。フリップフロップ回路８は、クロックドインバータ回路８ａ，８ｃと、インバータ回路８ｂ，８ｅ，８ｆと、トランスファーゲート８ｄと、Ｎ型ＭＯＳトランジスタ８ｈ，８ｋ，８ｌと、Ｐ型ＭＯＳトランジスタ８ｇ，８ｉ，８ｊと、不揮発性素子（ＲＯＭ）とにより構成されている。不揮発性素子は、例えばヒューズにより構成されている。

クロックドインバータ回路８ａは、クロック信号ＣＬＫが“０”の場合に、入力データＩＮＸを反転したデータを出力する。クロックドインバータ回路８ｃは、クロック信号ＣＬＫが“１”の場合に、入力されたデータを反転したデータを出力する。インバータ回路８ｂとクロックドインバータ回路８ｃとは、保持回路を構成している。保持回路は、クロック信号ＣＬＫが“１”の場合に、クロックドインバータ回路８ａから出力されたデータを保持する。

トランスファーゲート８ｄは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが並列に接続されて構成されている。トランスファーゲート８ｄは、クロック信号ＣＬＫが“１”の場合に、データを出力する。トランスファーゲート８ｄの出力部は、ノードＦＮＯＤＥに接続されている。ノードＦＮＯＤＥは、インバータ回路８ｅの入力部に接続されている。

トランジスタ８ｉ〜８ｌは、クロックドインバータ回路を構成している。このクロックドインバータ回路とインバータ回路８ｅとは、保持回路を構成している。この保持回路は、クロック信号ＣＬＫが“０”の場合に、ノードＦＮＯＤＥのデータを保持する。

図７は、フリップフロップ回路８の動作を示すタイミング図である。信号ＦＣＬＲが“０”且つ信号ＦＳＥＴが“０”の場合、トランジスタ８ｇはオン、且つトランジスタ８ｈはオフする。この時、ノードＦＮＯＤＥは、電圧Ｖｄｄ（すなわち、データ“１”）になる。これにより、フリップフロップ回路８は、リセットされる。

信号ＦＣＬＲが“１”且つ信号ＦＳＥＴが“１”の場合、トランジスタ８ｇはオフ、且つトランジスタ８ｈはオンする。これにより、ノードＦＮＯＤＥは、不揮発性素子が記憶しているデータと同じになる。すなわち、ヒューズが切れている場合、ノードＦＮＯＤＥは、データ“１”になる。一方、ヒューズが切れていない場合、ノードＦＮＯＤＥは、データ“０”になる。これにより、フリップフロップ回路８は、不揮発性素子が記憶しているデータをセットする。

フリップフロップ回路８は、クロック信号に基づいて、ノードＦＮＯＤＥに保持したデータを出力、及び入力データをノードＦＮＯＤＥに保持する。このようにして、シフトレジスタ５は、各不揮発性素子に記憶されているデータを出力する。

このように構成された半導体集積回路１の動作について説明する。図８は、データ配信装置２の動作を示すタイミング図である。

データ配信装置２には、転送開始信号ＦＸＯＫが入力される。転送開始信号ＦＸＯＫが入力されると、データ配信装置２は、転送動作を開始する。すなわち、信号ＦＸＯＫが“０”から“１”に遷移すると、制御部４は、リセット信号ＦＣＬＲＳを“０”から“１”に遷移する。これにより、すべてのフリップフロップＦＦのリセットが解除される。なお、リセット信号ＦＣＬＲＳが“０”の場合、フリップフロップＦＦはリセットされる。リセット信号ＦＣＬＲＳが“１”の場合、フリップフロップＦＦはリセット解除される。

すべてのフリップフロップＦＦのリセットが解除されると、制御部４は、パルス信号（データ“１”からなる）からなるセット信号ＦＳＥＴＳを出力する。このパルス信号は、各フリップフロップ回路８に供給される。これにより、各フリップフロップ回路８は、不揮発性素子が記憶しているデータをセットする。その後、クロック信号ＣＬＫが入力されると、制御部４は、シフトレジスタ５のデータを回路ブロック群３に転送する。

回路ブロック群３にデータが転送されると、転送終了信号ＦＸＤＯＮＥが入力される。すなわち、信号ＦＸＤＯＮＥが“０”から“１”に遷移すると、制御部４は、パルス信号（データ“０”からなる）からなる信号ＦＣＬＲＳを出力する。このパルス信号は、各フリップフロップ回路８に供給される。これにより、すべてのフリップフロップＦＦがリセットされる。

信号ＦＣＬＲＳを“０”から“１”に遷移すると、すべてのフリップフロップＦＦのリセットが解除される。すると、制御部４は、パルス信号（データ“１”からなる）からなる信号ＦＳＥＴＳを出力する。このパルス信号は、各フリップフロップ回路８に供給される。これにより、各フリップフロップ回路８は、不揮発性素子が記憶しているデータを再度セットする。その後、外部からクロック信号ＣＬＫが入力されると、制御部４は、出力端子Ｔ１を介して外部出力データＥＤＯを外部に出力する。

次に、データ配信装置２に外部から入力された外部入力データＥＤＩを回路ブロック群３に転送する動作について説明する。

外部入力データＥＤＩが入力されると、制御部４は、データＥＤＩに対応した出力データＤＯＸをシフトレジスタ５に供給する。その後、クロック信号ＣＬＫが入力されると、シフトレジスタ５は、出力データＤＯＸをセットする。そして、クロック信号ＣＬＫが入力されると、制御部４は、シフトレジスタ５のデータを回路ブロック群３に転送する。

また、データ配信装置２にコマンドを入力することで、データ配信装置２の動作を制御することができる。例えば、制御部４は、転送開始信号ＦＸＯＫが入力されても転送を行わない、もしくは不揮発性素子のデータの一部だけを転送する。さらには、制御部４は、データ転送終了後、不揮発性素子のデータをセットせずにリセットのみを行う、もしくは全てのフリップフロップＦＦにデータ“０”を書き込む、“０”と“１”とを交互に書き込む、なども可能である。

以上詳述したように本実施形態では、不揮発性素子に記憶されたデータをデータ配信装置２の外部に出力するようにしている。また、外部から入力したデータを、回路ブロック群３に転送するようにしている。

したがって本実施形態によれば、不揮発性素子およびシフトレジスタへ外部から直接にアクセスすることができるため、半導体集積回路１の評価精度向上や歩留向上が可能となる。

また、不揮発性素子が記憶しているデータを外部に読み出すことができる。この読み出したデータは、半導体集積回路１を製作時にプログラムしたデータと比較することによって、不揮発性素子およびシフトレジスタの評価に用いる事ができる。

また、外部から入力したデータを回路ブロック群３に転送することができる。これは、例えば、不揮発性素子のデータをリダンダンシやトリミングに用いている場合に、不揮発性素子のデータをプログラムした後、チップ内でなにかしらの原因でそのデータを書き換えたい場合などに有効である。

（第２の実施形態）
図９は、本発明の第２の実施形態に係る半導体集積回路１０の構成を示す概略図である。半導体集積回路１０は、制御部１１と伝送回路１２とを備えている。

図１０は、図９に示した伝送回路１２の構成を示す回路図である。伝送回路１２は、複数の回路１３が直列に接続されて構成されている。伝送回路１２は、制御部１１から供給された入力信号ＩＮ１を出力信号ＯＵＴ１として出力する。入力信号ＩＮ１は、伝送回路１２を構成する各回路１３に順次伝送される。

回路１３は、バッファＢＦと負荷容量ＬＣとを有する。バッファＢＦは、２つのインバータ回路により構成されている。インバータ回路は、例えば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成されている。また、負荷容量ＬＣは、回路１３が有する配線に生じる寄生容量、回路１３を構成するトランジスタのゲート電極に生じるゲート容量、或いはバッファＢＦが有するジャンクション容量等からなる。

バッファＢＦには、入力信号ＩＮ１が入力される。バッファＢＦは、入力信号ＩＮ１を用いて負荷容量ＬＣを駆動する。また、バッファＢＦは、受け取った入力信号ＩＮ１を次段の回路１３（すなわち、次段のバッファＢＦ）に伝送する。

なお、回路１３は、入力信号ＩＮ１をバッファＢＦで受け取り、この入力信号ＩＮ１に基づいて駆動する回路であれば、どのようなものでもよい。

図１１は、制御部１１の構成を示すブロック図である。制御部１１は、出力回路１１ａとパルス生成回路１１ｂとを備えている。出力回路１１ａは、受け取った信号ＩＮ２を、信号ＯＵＴ２としてそのまま出力する。パルス生成回路１１ｂは、伝送回路１２から入力される信号ＩＮ３に基づいて、信号ＩＮ２の極性を反転する。すなわち、制御部１１は、信号ＩＮ２と信号ＩＮ３とに基づいてパルス信号を生成する。

このように構成された半導体集積回路１０の動作について説明する。図１２は、半導体集積回路１０の動作を示すタイミング図である。先ず、制御部１１にパルス伝送の開始を示す信号ＩＮ２が入力される。なお、信号ＩＮ２の極性は、必要に応じて決定される。

その信号ＩＮ２を受けて、制御部１１は、信号ＯＵＴ２を出力する。信号ＯＵＴ２は、伝送回路１２に信号ＩＮ１として入力される。立ち上がった（立ち下がった）信号ＩＮ１は、伝送回路１２内の回路１３を伝送される。そして、最終段の回路１３まで伝送されると、伝送回路１２は信号ＯＵＴ１を出力する。

制御部１１は、伝送回路１２から出力された信号ＯＵＴ１を信号ＩＮ３として受け取る。すると、制御部１１は、信号ＯＵＴ２を立ち下げる（立ち上げる）。その後、信号ＯＵＴ１は、立ち下がる（立ち上がる）。

以上詳述したように本実施形態では、伝送の開始を示す信号ＩＮ２が立ち上がることで、信号ＩＮ１を立ち上げる。そして、伝送回路１２から出力される信号ＯＵＴ１を用いて信号ＩＮ１を立ち下げるようにしている。

したがって本実施形態によれば、回路１３（すなわち負荷容量ＬＣ）を駆動するパルス信号を確実に各回路１３に伝送することができる。これにより、全ての負荷容量ＬＣを確実に駆動することができる。

なお、パルス信号のマージンをさらに得るために、遅延素子を用いて信号ＩＮ３を受け取ってから信号ＯＵＴ２を立ち下げる（立ち上げる）までの時間を確保するよう構成してもよい。このように構成することで、少なくとも遅延素子により確保した時間に対応したパルス幅を得ることができる。よって、伝送回路１２を構成する回路１３の数に応じて、パルス幅を任意に設定することが可能となる。

（第３の実施形態）
第３の実施形態は、第２の実施形態で示した伝送方式を第１の実施形態に適用したものである。

図１３は、本発明の第３の実施形態に係る半導体集積回路２０の構成を示す概略図である。半導体集積回路２０は、第１制御部２１と、第２制御部２２と、シフトレジスタ５と、記憶回路６とを備えている。また、第１制御部２１と第２制御部２２とは、信号線ＳＴＰＳＥＴと信号線ＳＴＰＣＬＲとにより接続されている。

なお、データを受信する回路ブロック群３は、図示を省略している。また、第１制御部２１と第２制御部２２とは、出力回路４ａ、転送回路４ｄ、入力回路４ｅ及びコマンドデコード回路４ｆを備えている（図示せず）。

第１制御部２１には、転送開始信号ＦＸＯＫと転送終了信号ＦＸＤＯＮＥとが入力される。第１制御部２１は、シフトレジスタ５に対して信号ＦＣＬＲ１を出力する。信号ＦＣＬＲ１は、信号ＦＣＬＲＩＮとしてシフトレジスタ５に入力される。第１制御部２１は、第２制御部２２に対して信号ＳＳＯＵＴを出力する。信号ＳＳＯＵＴは、信号ＳＳＩＮとして第２制御部２２に入力される。

第２制御部２２は、シフトレジスタ５に対して信号ＦＳＥＴ２を出力する。信号ＦＳＥＴ２は、信号ＦＳＥＴＩＮとしてシフトレジスタ５に入力される。第２制御部２２は、第１制御部２１に対して信号ＳＣＯＵＴを出力する。信号ＳＣＯＵＴは、信号ＳＣＩＮとして第１制御部２１に入力される。

信号ＦＳＥＴＩＮは、シフトレジスタ５の各フリップフロップ部７に順次伝送される。そして、すべてのフリップフロップ部７に伝送されると、シフトレジスタ５は、第１制御部２１に対して信号ＦＳＥＴＯＵＴを出力する。信号ＦＳＥＴＯＵＴは、信号ＦＳＥＴ１として第１制御部２１に入力される。

信号ＦＣＬＲＩＮは、シフトレジスタ５の各フリップフロップ部７に順次伝送される。そして、すべてのフリップフロップ部７に伝送されると、シフトレジスタ５は、第２制御部２２に対して信号ＦＣＬＲＯＵＴを出力する。信号ＦＣＬＲＯＵＴは、信号ＦＣＬＲ２として第２制御部２２に入力される。

図１４は、図１３に示した第１制御部２１の構成を示すブロック図である。第１制御部２１は、第１リセット信号生成回路２１ａと、第１セット信号生成回路２１ｂとを備えている。第１リセット信号生成回路２１ａには、信号ＦＸＯＫと、信号ＦＸＤＯＮＥと、信号ＳＣＩＮとが入力される。また、第１リセット信号生成回路２１ａは、信号ＦＣＬＲ１を出力する。

第１セット信号生成回路２１ｂには、信号ＦＳＥＴ１が入力される。また、第１セット信号生成回路２１ｂは、信号ＳＳＯＵＴを出力する。

図１５は、図１３に示した第２制御部２２の構成を示すブロック図である。第２制御部２２は、第２リセット信号生成回路２２ａと、第２セット信号生成回路２２ｂとを備えている。第２リセット信号生成回路２２ａには、信号ＦＣＬＲ２が入力される。また、第２リセット信号生成回路２２ａは、信号ＳＣＯＵＴを出力する。

第２セット信号生成回路２２ｂには、信号ＦＣＬＲ２と信号ＳＳＩＮとが入力される。また、第２セット信号生成回路２２ｂは、信号ＦＳＥＴ２を出力する。

第１リセット信号生成回路２１ａと第２リセット信号生成回路２２ａとは、極性が負のパルス信号（１→０→１）を生成する。第１セット信号生成回路２１ｂと第２セット信号生成回路２２ｂとは、極性が正のパルス信号（０→１→０）を生成する。

なお、本実施形態では、リセット及びセットを制御する制御部（第１制御部２１と第２制御部２２）を２つに分けて構成している。しかし、第１制御部２１と第２制御部２２とを１つのブロックで構成してもよい。この場合、第１リセット信号生成回路２１ａと第２リセット信号生成回路２２ａとについても１つのブロックで構成される。また、第１セット信号生成回路２１ｂと第２セット信号生成回路２２ｂとについても１つのブロックで構成される。

図１６は、図１４に示した第１制御部２１の具体的な構成の一例を示す回路図である。第１制御部２１は、インバータ回路３０，３１，３６，３８と、ＡＮＤ回路３２と、ＮＡＮＤ回路３３，３４，３５と、遅延素子３７とにより構成されている。ＮＡＮＤ回路３４と３５とは、保持回路を構成している。この保持回路は、信号ＦＸＤＯＮＥが“１”になると、インバータ回路３８の出力を保持する。また保持回路は、この保持したデータをＮＡＮＤ回路３３に出力する。遅延素子３７は、インバータ回路３６から入力された信号の立ち上がりを所定時間遅延して出力する。この所定時間は、シフトレジスタ５を構成するフリップフロップＦＦの数等によって変わる設計事項である。

図１７は、図１５に示した第２制御部２２の具体的な構成の一例を示す回路図である。第２制御部２２は、ＡＮＤ回路４０と、ＮＡＮＤ回路４１，４２と、遅延素子４３と、インバータ回路４４とにより構成されている。ＮＡＮＤ回路４１と４２とは、保持回路を構成している。この保持回路は、信号ＦＣＬＲＯＵＴ（ＦＣＬＲ２）が“１”になると、インバータ回路４４の出力を保持し、且つ出力する。遅延素子４３は、信号ＳＳＩＮの立ち上がりを所定時間遅延して出力する。

このように構成された半導体集積回路２０の動作について説明する。図１８は、半導体集積回路２０の動作を示すタイミング図である。先ず、信号ＦＸＯＫが立ち上がると、第１制御部２１は、信号ＦＣＬＲＩＮを立ち上げる。この信号ＦＣＬＲＩＮが信号ＦＣＬＲＯＵＴまで伝わると、全てのフリップフロップＦＦのリセットが解除される。

信号ＦＣＬＲＯＵＴの立ち上がりを受けて、第２制御部２２は、信号ＦＳＥＴＩＮを立ち上げる。これと同時に、第２制御部２２は、信号ＳＣＯＵＴ（ＳＣＩＮ）を立ち上げる。信号ＦＳＥＴＩＮが信号ＦＳＥＴＯＵＴまで伝わると、第１制御部２１は、それを受けて信号ＳＳＯＵＴ（ＳＳＩＮ）を立ち上げる。第２制御部２２は、信号ＳＳＩＮを受け取ると、信号ＦＳＥＴＩＮを立ち下げる。信号ＦＳＥＴＩＮは、信号ＦＳＥＴＯＵＴまで伝わる。

以上の動作により全ての不揮発性素子のデータはフリップフロップＦＦにセットされる。この後、回路ブロック群３に対してデータ転送が行われる。

転送が終了すると、信号ＦＸＤＯＮＥが立ち上がる。第１制御部２１は、信号ＦＸＤＯＮＥを受けて、信号ＦＣＬＲＩＮを立ち下げる。この信号ＦＣＬＲＩＮが信号ＦＣＬＲＯＵＴまで伝わると、第２制御部２２は、信号ＳＣＯＵＴ（ＳＣＩＮ）を立ち下げる。第１制御部２１は、信号ＳＣＩＮを受け取ると、信号ＦＣＬＲＩＮを立ち上げる。

この後は転送開始時と同様に、不揮発性素子のデータがフリップフロップＦＦに再セットされる。以上の動作によりデータ転送終了後全てのフリップフロップをリセットし、再度不揮発性素子のデータをフリップフロップＦＦにセットすることができる。

信号ＳＳＩＮが立ち上がってから信号ＦＳＥＴＩＮが立ち下がるまでの時間は、遅延素子４３によって確保される。これにより、信号ＦＳＥＴＩＮのパルス信号のマージンを高めることができる。また、信号ＳＣＩＮが立ち下がってから信号ＦＣＬＲＩＮが立ち上がるまでの時間は、遅延素子３７によって確保される。これにより、信号ＦＣＬＲＩＮのパルス信号のマージンを高めることができる。

したがって本実施形態によれば、シフトレジスタ５のリセット及びセットを行うためのパルス信号を、シフトレジスタ５の全てのフリップフロップＦＦに伝送することができる。これにより、フリップフロップＦＦは、確実にデータのリセット或いはセットを行うことができる。

また、遅延素子を用いてパルス幅を確保しているため、パルス信号のマージンを高めることができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係る半導体集積回路１の構成を示す概略図。 図１に示したシフトレジスタ５と記憶回路６との構成を示すブロック図。 図１に示した半導体集積回路１の構成の一例を示すブロック図。 図３に示した制御部４の構成を示すブロック図。 図３に示したフリップフロップ部７の構成を示す回路ブロック図。 図５に示したフリップフロップ回路８の構成を示す回路図。 フリップフロップ回路８の動作を示すタイミング図。 データ配信装置２の動作を示すタイミング図。 本発明の第２の実施形態に係る半導体集積回路１０の構成を示す概略図。 図９に示した伝送回路１２の構成を示す回路図。 図９に示した制御部１１の構成を示すブロック図。 半導体集積回路１０の動作を示すタイミング図。 本発明の第３の実施形態に係る半導体集積回路２０の構成を示す概略図。 図１３に示した第１制御部２１の構成を示すブロック図。 図１３に示した第２制御部２２の構成を示すブロック図。 図１４に示した第１制御部２１の具体的な構成の一例を示す回路図。 図１５に示した第２制御部２２の具体的な構成の一例を示す回路図。 半導体集積回路２０の動作を示すタイミング図。

符号の説明

１，１０，２０…半導体集積回路、２…データ配信装置、３…回路ブロック群、４…制御部、４ａ…出力回路、４ｂ…リセット信号生成回路、４ｃ…セット信号生成回路、４ｄ…転送回路、４ｅ…入力回路、４ｆ…コマンドデコード回路、５…シフトレジスタ、６…記憶回路、７…フリップフロップ部、８…フリップフロップ回路、８ａ，８ｃ…クロックドインバータ回路、８ｂ，８ｅ，８ｆ，３０，３１，３６，３８，４４…インバータ回路、８ｄ…トランスファーゲート、８ｈ，８ｋ，８ｌ…Ｎ型ＭＯＳトランジスタ、８ｇ，８ｉ，８ｊ…Ｐ型ＭＯＳトランジスタ、９…入出力信号線、１１…制御部、１１ａ…出力回路、１１ｂ…パルス生成回路、１２…伝送回路、２１…第１制御部、２１ａ…第１リセット信号生成回路、２１ｂ…第１セット信号生成回路、２２…第２制御部、２２ａ…第２リセット信号生成回路、２２ｂ…第２セット信号生成回路、３２，４０…ＡＮＤ回路、３３，３４，３５，４１，４２…ＮＡＮＤ回路、３７，４３…遅延素子、ＢＦ…バッファ、ＬＣ…負荷容量、ＲＯＭ…不揮発性素子、ＦＦ…フリップフロップ、ＳＴＰＳＥＴ，ＳＴＰＣＬＲ…信号線。

Claims (4)

1. 回路ブロックに第１データを転送する半導体装置であって、
   前記第１データを記憶する記憶回路と、
   前記第１データをセットするシフトレジスタと、
   前記セットされた第１データを前記回路ブロックに転送する転送回路と、
   転送終了を示す第１信号が入力される第１入力端子と、
   前記第１信号に基づいて前記シフトレジスタをリセットするためのリセット信号を生成するリセット信号生成回路と、
   前記シフトレジスタがリセットされた後、前記第１データを再度前記シフトレジスタにセットするためのセット信号を生成するセット信号生成回路と、
   前記再度セットされた第１データを外部に出力する出力回路と
   を具備することを特徴とする半導体装置。
2. 外部から入力される第２データを受け取り、且つ前記シフトレジスタに供給する入力回路をさらに具備し、
   前記シフトレジスタは、前記第２データをセットすることを特徴とする請求項１記載の半導体装置。
3. 前記記憶回路は、前記第１データの数に対応した複数の記憶素子を含み、
   前記シフトレジスタは、前記複数の記憶素子に対応して夫々設けられ且つ直列に接続された複数のフリップフロップと、少なくとも１つの前記フリップフロップに対応して設けられ且つ前記リセット信号を伝送する複数の第１バッファ回路と、少なくとも１つの前記フリップフロップに対応して設けられ且つ前記セット信号を伝送する複数の第２バッファ回路とを含むことを特徴とする請求項１又は２記載の半導体装置。
4. 前記リセット信号生成回路は、前記第１信号が入力された場合に、前記リセット信号を活性化し、一方前記リセット信号が前記各フリップフロップに伝送された後に、前記リセット信号を非活性化し、
   前記セット信号生成回路は、前記リセット信号が非活性化された場合に、前記セット信号を活性化し、一方前記セット信号が前記各フリップフロップに伝送された後に、前記セット信号を非活性化することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。

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