JP4075642B2

JP4075642B2 - Semiconductor device, electronic device, electronic apparatus, semiconductor device manufacturing method, and electronic device manufacturing method

Info

Publication number: JP4075642B2
Application number: JP2003047930A
Authority: JP
Inventors: 秀樹湯澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-25
Filing date: 2003-02-25
Publication date: 2008-04-16
Anticipated expiration: 2023-02-25
Also published as: JP2004259887A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、ＣＯＦ（チップ・オン・フィルム）などのインナーリードに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、フィルム基板上に形成された接続端子上に電極を接合することにより、半導体チップをフィルム基板上に実装する方法がある。
図５（ａ）は、従来の接続端子および電極の配置方法を示す平面図、図５（ｂ）は、電極と接続端子との接合状態を示す断面図である。
【０００３】
図５において、フィルム基板７１上には、配線部７２´および配線部７２´に接続された接続端子７２が形成され、半導体チップ７３には電極７４が設けられている。ここで、接続端子７２および電極７４は、例えば、図５（ａ）に示すように、千鳥状に配列することができる。そして、半導体チップ７３に設けられた電極７４が接続端子７２上に接合されることにより、半導体チップ７３がフィルム基板７１上に実装されている。ここで、半導体チップ７３に設けられた電極７４を接続端子７２上に接合する場合、電極７４に荷重がかけられるため、電極７４部分でフィルム基板７１が沈み込む。このため、電極７４の側端部７４ａに荷重が集中し、接続端子７２に括れ部分７２ａが発生する。
【０００４】
【特許文献１】
特開２０００−２６９６１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、回路パターンの微細化に伴って、配線部７２´がファインピッチ化されると、配線部７２´の幅が小さくなるとともに、配線部７２´および接続端子７２の厚みが薄くなる。このため、従来の半導体装置では、接続端子７２が括れ部分７２ａで接続端子７２にダメージが入り、荷重マージンが極端に小さくなるという問題があった。
【０００６】
そこで、本発明の目的は、電極接合時に接続端子に加わるダメージを抑制することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１の幅の狭い領域と、幅の広い領域と、第２の幅の狭い領域とが順次接続され、前記第２の幅の狭い領域を介して配線部と接続された接続端子と、前記接続端子の幅の広い領域に第１側端部が配置されるとともに、前記接続端子の第１の幅の狭い領域に前記第１側端部に対向する第２側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップとを備えることを特徴とする。
【０００８】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる。このため、接続端子の厚みが薄くなった場合においても、電極接合時に接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、少なくとも互いに隣接する接続端子の幅の広い領域は、前記配線部の配線方向にずらして配置されていることを特徴とする。
【０００９】
これにより、接続端子に幅の広い領域を設けた場合においても、接続端子同士の間隔を広げることなく、互いに隣接する接続端子の幅の広い領域同士が接触することを防止することが可能となり、配線部のファインピッチ化に対応しつつ、接続端子に加わるダメージを抑制することが可能となる。
【００１１】
また、本発明の一態様に係る電子デバイスによれば、第１の幅の狭い領域と、幅の広い領域と、第２の幅の狭い領域とが順次接続され、前記第２の幅の狭い領域を介して配線部と接続された接続端子と、前記接続端子の幅の広い領域に第１側端部が配置されるとともに、前記接続端子の第１の幅の狭い領域に前記第１側端部に対向する第２側端部が配置された電極と、前記電極を介して前記接続端子に接続された電子部品とを備えることを特徴とする。
【００１２】
これにより、電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができる、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る電子機器によれば、第１の幅の狭い領域と、幅の広い領域と、第２の幅の狭い領域とが順次接続され、前記第２の幅の狭い領域を介して配線部と接続された接続端子と、前記接続端子の幅の広い領域に第１側端部が配置されるとともに、前記接続端子の第１の幅の狭い領域に前記第１側端部に対向する第２側端部が配置された電極と、前記電極を介して前記接続端子に接続された半導体チップと、前記配線部および前記接続端子が形成されたフィルム基板と、前記配線部を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００１３】
これにより、電極接合時にフィルム基板が沈み込み、電極の側端部に荷重が集中した場合においても、接続端子に加わるダメージを抑制することができ、配線部のファインピッチ化に対応しつつ、荷重マージンを増加させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１の幅の狭い領域と、幅の広い領域と、第２の幅の狭い領域とが順次接続され、前記第２の幅の狭い領域を介して配線部と接続された接続端子の幅の広い領域に、半導体チップに設けられた電極の第１側端部を配置するとともに、前記接続端子の第１の幅の狭い領域に前記半導体チップに設けられた電極の前記第１側端部に対向する第２側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１４】
これにより、接続端子のパターンを変更することで、半導体チップに設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１の幅の狭い領域と、幅の広い領域と、第２の幅の狭い領域とが順次接続され、前記第２の幅の狭い領域を介して配線部と接続された接続端子の幅の広い領域に、電子部品に設けられた電極の第１側端部を配置するとともに、前記接続端子の第１の幅の狭い領域に前記電子部品に設けられた電極の前記第１側端部に対向する第２側端部を配置する工程と、前記接続端子上に配置された電極を接合する工程とを備えることを特徴とする。
【００１５】
これにより、接続端子のパターンを変更することで、電子部品に設けられた電極の側端部の位置に対応させて、電極が接合される接続端子を補強することができ、製造工程を増加させることなく、電極接合時に接続端子に加わるダメージを抑制することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の構成を示す断面図、図１（ｂ）は、本発明の第１実施形態に係る接続端子および電極の配置方法を示す平面図である。
【００１７】
図１において、フィルム基板１上には、配線部２´および配線部２´に接続された接続端子２が形成され、半導体チップ３には電極４が設けられている。なお、接続端子２および電極４の少なくとも一方は、例えば、図１（ｂ）に示すように、千鳥状に配列することができる。本出願において、接続端子２および電極４の少なくとも一方が千鳥状に配置されるとは、複数の接続端子２、複数の電極４の重心を結んだ直線列が複数存在することをいう。複数の直線列はそれぞれが離間して設けられている。複数の直線列は、並列に配置されてもよい。そして、接続端子２には、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられている。
【００１８】
そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、電極４が接続端子２上に接合されることにより、半導体チップ３がフィルム基板１上に実装されている。そして、半導体チップ３とフィルム基板１との間の隙間には封止樹脂５が充填され、半導体チップ３の表面が封止されている。
【００１９】
これにより、接続端子２の領域２ｂの部分で電極４と接続端子４とを効率よく接合することが可能となるとともに、電極４の側端部４ａの部分にかかる荷重を接続端子２の領域２ａの部分で受け止めることが可能となる。このため、電極４の側端部４ａに荷重が集中した場合においても、電極４の側端部４ａの部分で接続端子２と配線部２´とが切断されることを防止することが可能となり、電極４の接合時における荷重の増大を抑制しつつ、荷重マージンを増加させることが可能となる。
【００２０】
なお、電極４としては、例えば、Ａｕバンプ電極、配線部２´および接続端子２としては、例えば、銅箔、フィルム基板１としては、例えば、ポリイミドフィルムなどを用いることができる。また、例えば、配線ピッチＰが４０μｍとすると、配線部２´および接続端子２の膜厚は、例えば、１２μｍ、配線ピッチＰが３２μｍとすると、配線部２´および接続端子２の膜厚は、例えば、５μｍとすることができる。
【００２１】
また、幅の広い領域２ａの長さＬは、千鳥配列された接続端子２の列方向の間隔Ｈよりも短いことが好ましい。これにより、接続端子２に幅の広い領域２ａを設けた場合においても、接続端子２の間隔Ｄを広げることなく、接続端子２が隣の電極４に接触することを防止することができ、配線部２´のファインピッチ化に対応しつつ、接続端子２に加わるダメージを抑制することが可能となる。
【００２２】
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、フィルム基板１上に形成された銅箔のパターニングを行うことにより、配線部２´よりも幅の広い領域２ａと、領域２ａよりも幅の狭い領域２ｂが設けられた接続端子２および配線部２´を形成する。そして、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置されように、半導体チップ３の位置合わせを行う。
【００２３】
次に、図２（ｂ）に示すように、電極４の側端部４ａが領域２ａ上に配置されるとともに、側端部４ａに対向する側端部４ｂが領域２ｂ上に配置された状態で、半導体チップ３に上から荷重をかけることにより、電極４を接続端子２上に接合する。ここで、接続端子２には、配線部２´よりも幅の広い領域２ａに加え、領域２ａよりも幅の狭い領域２ｂが設けられているので、荷重の増大を抑制しつつ、電極４を接続端子２上に接合することが可能となる。
【００２４】
次に、図２（ｃ）に示すように、半導体チップ３とフィルム基板１との間の隙間に封止樹脂５を注入することにより、半導体チップ３の表面を封止する。
図３は、本発明の第２〜第４実施形態に係る接続端子および電極の配置方法を示す平面図である。
図３（ａ）において、配線部１２´に接続された接続端子１２には、配線部１２´よりも幅の広い領域１２ａが設けられている。そして、電極１４の側端部１４ａが領域１２ａ上に配置された状態で、接続端子１２上に電極１４を接合させる。
【００２５】
これにより、電極１４の側端部１４ａの部分にかかる荷重を接続端子１２の領域１２ａの部分で受け止めることが可能となり、電極１４の側端部１４ａに荷重が集中した場合においても、電極１４の側端部１４ａの部分で接続端子１２と配線部１２´とが切断されることを防止することが可能となる。このため、配線部１２´および接続端子１２の膜厚を薄くすることが可能となり、配線部１２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２６】
図３（ｂ）において、配線部２２´に接続された接続端子２２には、配線部２２´の片側に張り出すようにして、配線部２２´よりも幅の広い領域２２ａが設けられている。そして、電極２４の側端部２４ａが領域２２ａ上に配置された状態で、接続端子２２上に電極２４を接合させる。
これにより、電極２４の側端部２４ａの部分にかかる荷重を接続端子２２の領域２２ａの部分で受け止めることが可能となり、電極２４の側端部２４ａに荷重が集中した場合においても、電極２４の側端部２４ａの部分で接続端子２２と配線部２２´とが切断されることを防止することが可能となる。このため、配線部２２´および接続端子２２の膜厚を薄くすることが可能となり、配線部２２´のファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【００２７】
図３（ｃ）において、配線部３２´に接続された接続端子３２には、配線部３２´よりも幅の広い領域３２ａがアール状に設けられている。そして、電極３４の側端部３４ａが領域３２ａ上に配置された状態で、接続端子３２上に電極３４を接合させる。
これにより、接続端子３２をエッチングで形成する際の形状制御の負担を増加させることなく、配線部３２´よりも幅の広い領域３２ａを接続端子３２に設けることが可能となり、製造工程を煩雑化することなく、電極３４の極接合時に接続端子３２に加わるダメージを抑制することができる。
【００２８】
図４（ａ）は、図４（ｂ）のＡ−Ａ線で切断した断面図、図４（ｂ）は、本発明の第５実施形態に係る液晶モジュールの概略構成を示す平面図である。
図４において、液晶モジュールには、液晶パネルＰＮおよび液晶パネルＰＮを駆動する液晶ドライバＤＲが設けられている。ここで、液晶ドライバＤＲには、駆動用回路などが形成された半導体チップ４３が設けられ、半導体チップ４３は電極４４を介してフィルム基板４１上に実装されるとともに、半導体チップ４３の表面は封止樹脂４５により封止されている。
【００２９】
また、液晶パネルＰＮには、ガラス基板６１、６４が設けられ、ガラス基板６１にはＩＴＯなどの透明電極６２が形成されている。透明電極６２が形成されたガラス基板６１とガラス基板６４との間には液晶層６３が設けられ、液晶層６３はシール材６５でシールされている。
ここで、フィルム基板４１上には、配線部４２ａ、４２ｂが設けられている。そして、配線部４２ａのアウタリードは、ＡＣＦ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）などの接続端子５２を介してプリント基板５１に接続されるとともに、配線部４２ｂのアウタリードは、ＡＣＦなどの接続端子６６を介して透明電極６２に接続されている。
一方、配線部４２ａ、４２ｂのインナーリードは、半導体チップ４３の電極４４に接合されている。ここで、配線部４２ａ、４２ｂのインナーリードには、配線部４２ａ、４２ｂよりも幅の広い領域がそれぞれ設けられている。そして、電極４４の側端部が、配線部４２ａ、４２ｂよりも幅の広い領域上に配置された状態で、配線部４２ａ、４２ｂのインナーリード上に電極４４を接合させることができる。
【００３０】
これにより、電極４４の側端部にかかる荷重を配線部４２ａ、４２ｂのインナーリードで受け止めることが可能となり、電極４４の側端部に荷重が集中した場合においても、電極４４の側端部でインナーリードと配線部４２ａ、４２ｂとがそれぞれ切断されることを防止することが可能となる。このため、配線部４２ａ、４２ｂおよびインナーリードの膜厚を薄くすることが可能となり、配線部４２ａ、４２ｂのファインピッチ化を実現可能として、回路パターンの微細化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２〜第４実施形態に係る接続端子の構成を示す図。
【図４】第５実施形態に係る液晶モジュールの構成を示す図。
【図５】従来の半導体装置の構成を示す図。
【符号の説明】
１、４１フィルム基板、２、１２、２２、３２接続端子、２ａ、１２ａ、２２ａ、３２ａ幅の広い領域、２ｂ幅の狭い領域、２´、１２´、２２´、３２´、４２ａ、４２ｂ配線部、３、４３半導体チップ、４、１４、２４、３４、４４電極、４ａ、４ｂ、１４ａ、２４ａ、３４ａ側端部、５、４５封止樹脂、５１プリント基板、５２、６６接続端子、６１、６４ガラス基板、６２透明電極、６３液晶層、６５シール材[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, an electronic device, an electronic device, a semiconductor device manufacturing method, and an electronic device manufacturing method, and is particularly suitable for application to an inner lead such as a COF (chip on film).
[0002]
[Prior art]
In a conventional semiconductor device, for example, as disclosed in Patent Document 1, there is a method of mounting a semiconductor chip on a film substrate by bonding an electrode on a connection terminal formed on the film substrate.
FIG. 5A is a plan view illustrating a conventional connection terminal and electrode arrangement method, and FIG. 5B is a cross-sectional view illustrating a bonding state between the electrode and the connection terminal.
[0003]
In FIG. 5, a wiring portion 72 ′ and a connection terminal 72 connected to the wiring portion 72 ′ are formed on a film substrate 71, and an electrode 74 is provided on the semiconductor chip 73. Here, the connection terminals 72 and the electrodes 74 can be arranged in a staggered manner, for example, as shown in FIG. The semiconductor chip 73 is mounted on the film substrate 71 by bonding the electrodes 74 provided on the semiconductor chip 73 onto the connection terminals 72. Here, when the electrode 74 provided on the semiconductor chip 73 is bonded onto the connection terminal 72, a load is applied to the electrode 74, so that the film substrate 71 sinks at the electrode 74 portion. For this reason, the load concentrates on the side end portion 74 a of the electrode 74, and the constricted portion 72 a is generated in the connection terminal 72.
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 2000-269611
[Problems to be solved by the invention]
However, when the wiring portion 72 ′ is made finer as the circuit pattern becomes finer, the width of the wiring portion 72 ′ becomes smaller and the thickness of the wiring portion 72 ′ and the connection terminal 72 becomes thinner. For this reason, the conventional semiconductor device has a problem that the connection terminal 72 is damaged at the constricted portion 72a and the load margin becomes extremely small.
[0006]
Accordingly, an object of the present invention is to provide a semiconductor device, an electronic device, an electronic apparatus, a semiconductor device manufacturing method, and an electronic device manufacturing method capable of suppressing damage applied to a connection terminal during electrode bonding.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problem, according to the semiconductor device of one embodiment of the present invention, the first narrow region, the wide region, and the second narrow region are sequentially connected, A connection terminal connected to the wiring portion through the second narrow region, a first side end portion is disposed in the wide region of the connection terminal, and a first width of the connection terminal It is characterized by comprising an electrode in which a second side end opposite to the first side end is disposed in a narrow region, and a semiconductor chip connected to the connection terminal via the electrode.
[0008]
Thereby, the connection terminal to which the electrode is joined can be reinforced in correspondence with the position of the side end portion of the electrode. For this reason, even when the thickness of the connection terminal is reduced, it is possible to suppress damage applied to the connection terminal at the time of electrode joining, and it is possible to increase the load margin while corresponding to the fine pitch of the wiring part. Become.
In addition, according to the semiconductor device of one embodiment of the present invention, at least the wide regions of the connection terminals adjacent to each other are arranged to be shifted in the wiring direction of the wiring portion.
[0009]
Thereby, even when a wide region is provided in the connection terminal, it is possible to prevent the contact between the wide regions of the connection terminals adjacent to each other without increasing the interval between the connection terminals. It is possible to suppress damage applied to the connection terminals while corresponding to the fine pitch of the wiring portion.
[0011]
According to the electronic device of one embodiment of the present invention, the first narrow region, the wide region, and the second narrow region are sequentially connected, and the second narrow width is obtained. A connection terminal connected to the wiring portion via the region, and a first side end portion disposed in a wide region of the connection terminal, and the first side in a first narrow region of the connection terminal. It is provided with the electrode by which the 2nd side edge part which opposes an edge part is arrange | positioned, and the electronic component connected to the said connection terminal via the said electrode.
[0012]
As a result, it is possible to reinforce the connection terminal to which the electrode is bonded in correspondence with the position of the side end portion of the electrode, and it is possible to increase the load margin while corresponding to the fine pitch of the wiring portion. .
According to the electronic device of one embodiment of the present invention, the first narrow area, the wide area, and the second narrow area are sequentially connected, and the second narrow width is obtained. A connection terminal connected to the wiring portion via the region, and a first side end portion disposed in a wide region of the connection terminal, and the first side in a first narrow region of the connection terminal. An electrode having a second side end facing the end, a semiconductor chip connected to the connection terminal via the electrode, a film substrate on which the wiring portion and the connection terminal are formed, and the wiring And an electronic component connected to the semiconductor chip via a portion.
[0013]
As a result, even when the film substrate sinks during electrode bonding and the load concentrates on the side edge of the electrode, damage applied to the connection terminal can be suppressed, and the load can be reduced while corresponding to the fine pitch of the wiring portion. The margin can be increased.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the first narrow region, the wide region, and the second narrow region are sequentially connected, and the second The first side end portion of the electrode provided on the semiconductor chip is arranged in a wide region of the connection terminal connected to the wiring portion through the narrow region, and the first width of the connection terminal is narrow. A step of disposing a second side end facing the first side end of the electrode provided on the semiconductor chip in a region, and a step of bonding the electrode disposed on the connection terminal. And
[0014]
Thereby, by changing the pattern of the connection terminal, it is possible to reinforce the connection terminal to which the electrode is bonded in accordance with the position of the side end portion of the electrode provided on the semiconductor chip, thereby increasing the manufacturing process. Without damage, it is possible to suppress damage to the connection terminal during electrode bonding.
According to the electronic device manufacturing method of one aspect of the present invention, the first narrow region, the wide region, and the second narrow region are sequentially connected, and the second The first side end of the electrode provided on the electronic component is disposed in the wide region of the connection terminal connected to the wiring portion via the narrow region, and the first width of the connection terminal is narrow. A step of disposing a second side end facing the first side end of the electrode provided in the electronic component in a region, and a step of bonding the electrode disposed on the connection terminal. And
[0015]
Thereby, by changing the pattern of the connection terminal, the connection terminal to which the electrode is bonded can be reinforced, corresponding to the position of the side end portion of the electrode provided in the electronic component, and the manufacturing process is increased. Without damage, it is possible to suppress damage to the connection terminal during electrode bonding.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, semiconductor devices, electronic devices, and manufacturing methods thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention, and FIG. 1B shows a method for arranging connection terminals and electrodes according to the first embodiment of the present invention. It is a top view.
[0017]
In FIG. 1, a wiring portion 2 ′ and a connection terminal 2 connected to the wiring portion 2 ′ are formed on a film substrate 1, and an electrode 4 is provided on a semiconductor chip 3. Note that at least one of the connection terminal 2 and the electrode 4 can be arranged in a staggered manner, for example, as shown in FIG. In the present application, that at least one of the connection terminals 2 and the electrodes 4 is arranged in a staggered manner means that there are a plurality of straight lines connecting the centers of gravity of the plurality of connection terminals 2 and the plurality of electrodes 4. The plurality of straight lines are provided separately from each other. The plurality of straight lines may be arranged in parallel. The connection terminal 2 is provided with a region 2a wider than the wiring portion 2 ′ and a region 2b narrower than the region 2a.
[0018]
The electrode 4 is bonded onto the connection terminal 2 in a state where the side end 4a of the electrode 4 is disposed on the region 2a and the side end 4b opposite to the side end 4a is disposed on the region 2b. As a result, the semiconductor chip 3 is mounted on the film substrate 1. A gap between the semiconductor chip 3 and the film substrate 1 is filled with a sealing resin 5 to seal the surface of the semiconductor chip 3.
[0019]
Accordingly, the electrode 4 and the connection terminal 4 can be efficiently joined at the region 2b of the connection terminal 2, and the load applied to the side end portion 4a of the electrode 4 is applied to the region 2a of the connection terminal 2. It becomes possible to catch at the part of. For this reason, even when a load is concentrated on the side end portion 4a of the electrode 4, it is possible to prevent the connection terminal 2 and the wiring portion 2 'from being cut at the side end portion 4a of the electrode 4. Thus, it is possible to increase the load margin while suppressing an increase in load when the electrodes 4 are joined.
[0020]
As the electrode 4, for example, an Au bump electrode, the wiring portion 2 ′, and the connection terminal 2 can be used, for example, a copper foil, and as the film substrate 1, for example, a polyimide film can be used. For example, when the wiring pitch P is 40 μm, the film thickness of the wiring part 2 ′ and the connection terminal 2 is, for example, 12 μm, and when the wiring pitch P is 32 μm, the film thickness of the wiring part 2 ′ and the connection terminal 2 is For example, it can be 5 μm.
[0021]
The length L of the wide region 2a is preferably shorter than the interval H in the column direction of the connection terminals 2 arranged in a staggered manner. Thereby, even when the wide region 2a is provided in the connection terminal 2, it is possible to prevent the connection terminal 2 from contacting the adjacent electrode 4 without increasing the distance D between the connection terminals 2. Corresponding to the fine pitch of the portion 2 ′, it is possible to suppress damage applied to the connection terminal 2.
[0022]
FIG. 2 is a cross-sectional view showing a method for manufacturing the semiconductor device of FIG.
In FIG. 2A, by patterning the copper foil formed on the film substrate 1, a region 2a wider than the wiring portion 2 ′ and a region 2b narrower than the region 2a were provided. The connection terminal 2 and the wiring part 2 ′ are formed. The semiconductor chip 3 is aligned so that the side end 4a of the electrode 4 is disposed on the region 2a and the side end 4b opposite to the side end 4a is disposed on the region 2b.
[0023]
Next, as shown in FIG. 2B, the side end portion 4a of the electrode 4 is disposed on the region 2a, and the side end portion 4b opposite to the side end portion 4a is disposed on the region 2b. Thus, the electrode 4 is bonded onto the connection terminal 2 by applying a load to the semiconductor chip 3 from above. Here, since the connection terminal 2 is provided with a region 2b having a width smaller than the region 2a in addition to the region 2a having a width wider than the wiring portion 2 ′, the electrode 4 can be connected to the connection terminal 2 while suppressing an increase in load. It becomes possible to join on the connection terminal 2.
[0024]
Next, as shown in FIG. 2C, the surface of the semiconductor chip 3 is sealed by injecting a sealing resin 5 into the gap between the semiconductor chip 3 and the film substrate 1.
FIG. 3 is a plan view showing a method for arranging connection terminals and electrodes according to second to fourth embodiments of the present invention.
In FIG. 3A, the connection terminal 12 connected to the wiring portion 12 ′ is provided with a region 12a having a width wider than that of the wiring portion 12 ′. And the electrode 14 is joined on the connection terminal 12 in the state in which the side edge part 14a of the electrode 14 is arrange | positioned on the area | region 12a.
[0025]
As a result, the load applied to the side end portion 14a of the electrode 14 can be received by the portion 12a of the connection terminal 12, and even when the load is concentrated on the side end portion 14a of the electrode 14, It is possible to prevent the connection terminal 12 and the wiring portion 12 'from being cut at the side end portion 14a. For this reason, it is possible to reduce the film thickness of the wiring part 12 ′ and the connection terminal 12, and it is possible to realize a fine pitch of the wiring part 12 ′, and it is possible to reduce the circuit pattern.
[0026]
In FIG. 3B, the connection terminal 22 connected to the wiring portion 22 ′ is provided with a region 22a wider than the wiring portion 22 ′ so as to protrude to one side of the wiring portion 22 ′. . And the electrode 24 is joined on the connection terminal 22 in the state in which the side edge part 24a of the electrode 24 is arrange | positioned on the area | region 22a.
As a result, the load applied to the side end portion 24a of the electrode 24 can be received by the region 22a of the connection terminal 22, and even when the load is concentrated on the side end portion 24a of the electrode 24, It is possible to prevent the connection terminal 22 and the wiring portion 22 ′ from being cut at the side end portion 24a. For this reason, it is possible to reduce the film thickness of the wiring portion 22 ′ and the connection terminal 22, and it is possible to realize a fine pitch of the wiring portion 22 ′, and it is possible to reduce the circuit pattern.
[0027]
In FIG.3 (c), the connection terminal 32 connected to wiring part 32 'is provided with the area | region 32a wider than wiring part 32' in rounded shape. Then, the electrode 34 is bonded onto the connection terminal 32 in a state where the side end portion 34a of the electrode 34 is disposed on the region 32a.
This makes it possible to provide the connection terminal 32 with a region 32a wider than the wiring portion 32 ′ without increasing the burden of shape control when the connection terminal 32 is formed by etching, thereby complicating the manufacturing process. Without doing so, it is possible to suppress damage applied to the connection terminal 32 at the time of pole bonding of the electrode 34.
[0028]
4A is a cross-sectional view taken along line AA in FIG. 4B, and FIG. 4B is a plan view showing a schematic configuration of the liquid crystal module according to the fifth embodiment of the present invention. .
In FIG. 4, the liquid crystal module is provided with a liquid crystal panel PN and a liquid crystal driver DR that drives the liquid crystal panel PN. Here, the liquid crystal driver DR is provided with a semiconductor chip 43 on which a driving circuit or the like is formed. The semiconductor chip 43 is mounted on the film substrate 41 via the electrode 44 and the surface of the semiconductor chip 43 is sealed. Sealed with a stop resin 45.
[0029]
The liquid crystal panel PN is provided with glass substrates 61 and 64, and a transparent electrode 62 such as ITO is formed on the glass substrate 61. A liquid crystal layer 63 is provided between the glass substrate 61 on which the transparent electrode 62 is formed and the glass substrate 64, and the liquid crystal layer 63 is sealed with a sealing material 65.
Here, wiring portions 42 a and 42 b are provided on the film substrate 41. The outer lead of the wiring part 42a is connected to the printed circuit board 51 via a connection terminal 52 such as an ACF (Anisotropic Conductive Film), and the outer lead of the wiring part 42b is connected to a transparent electrode via a connection terminal 66 such as an ACF. 62.
On the other hand, the inner leads of the wiring portions 42 a and 42 b are joined to the electrode 44 of the semiconductor chip 43. Here, the inner leads of the wiring portions 42a and 42b are respectively provided with regions wider than the wiring portions 42a and 42b. And the electrode 44 can be joined on the inner lead of wiring part 42a, 42b in the state by which the side edge part of the electrode 44 is arrange | positioned on the area | region wider than wiring part 42a, 42b.
[0030]
As a result, the load applied to the side end of the electrode 44 can be received by the inner leads of the wiring portions 42a and 42b, and even when the load is concentrated on the side end of the electrode 44, the load is applied to the side end of the electrode 44. It is possible to prevent the inner lead and the wiring portions 42a and 42b from being cut off. For this reason, it is possible to reduce the film thickness of the wiring portions 42a and 42b and the inner leads, so that the fine pitch of the wiring portions 42a and 42b can be realized, and the circuit pattern can be miniaturized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a semiconductor device according to a first embodiment.
2 is a cross-sectional view showing a method for manufacturing the semiconductor device of FIG. 1;
FIG. 3 is a diagram showing a configuration of connection terminals according to second to fourth embodiments.
FIG. 4 is a diagram showing a configuration of a liquid crystal module according to a fifth embodiment.
FIG. 5 is a diagram showing a configuration of a conventional semiconductor device.
[Explanation of symbols]
1, 41 Film substrate 2, 12, 22, 32 Connection terminal, 2a, 12a, 22a, 32a Wide area, 2b Narrow area, 2 ', 12', 22 ', 32', 42a, 42b Wiring Part 3, 3, 43 semiconductor chip 4, 14, 24, 34, 44 electrode, 4a, 4b, 14a, 24a, 34a side end part, 5, 45 sealing resin, 51 printed circuit board, 52, 66 connection terminal, 61 , 64 Glass substrate, 62 Transparent electrode, 63 Liquid crystal layer, 65 Sealing material

Claims

A first narrow region, a wide region, and a second narrow region are sequentially connected, and a connection terminal connected to the wiring portion via the second narrow region ;
A first side end is disposed in a wide region of the connection terminal, and a second side end facing the first side end is disposed in a first narrow region of the connection terminal . Electrodes,
A semiconductor device comprising: a semiconductor chip connected to the connection terminal through the electrode.

2. The semiconductor device according to claim 1, wherein at least the wide regions of the connection terminals adjacent to each other are arranged shifted in the wiring direction of the wiring portion.

A first narrow region, a wide region, and a second narrow region are sequentially connected, and a connection terminal connected to the wiring portion via the second narrow region ;
A first side end is disposed in a wide region of the connection terminal, and a second side end facing the first side end is disposed in a first narrow region of the connection terminal . Electrodes,
An electronic device comprising: an electronic component connected to the connection terminal through the electrode.

A first narrow region, a wide region, and a second narrow region are sequentially connected, and a connection terminal connected to the wiring portion via the second narrow region ;
A first side end is disposed in a wide region of the connection terminal, and a second side end facing the first side end is disposed in a first narrow region of the connection terminal . Electrodes,
A semiconductor chip connected to the connection terminal via the electrode;
A film substrate on which the wiring portion and the connection terminal are formed;
An electronic device comprising: an electronic component connected to the semiconductor chip through the wiring portion.

The first narrow region, the wide region, and the second narrow region are sequentially connected, and the width of the connection terminal connected to the wiring portion through the second narrow region is increased. The first side end of the electrode provided on the semiconductor chip is arranged in a wide area, and the first side end of the electrode provided on the semiconductor chip in the first narrow area of the connection terminal. Arranging the opposing second side ends;
And a step of bonding electrodes arranged on the connection terminals.

The first narrow region, the wide region, and the second narrow region are sequentially connected, and the width of the connection terminal connected to the wiring portion through the second narrow region is increased. The first side end of the electrode provided on the electronic component is disposed in a wide area, and the first side end of the electrode provided on the electronic component in the first narrow area of the connection terminal Arranging the opposing second side ends;
And a step of bonding electrodes arranged on the connection terminals.