JP4077168B2

JP4077168B2 - 電流制御回路

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Publication number: JP4077168B2
Application number: JP2001087472A
Authority: JP
Inventors: 義人中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2008-04-16
Anticipated expiration: 2021-03-26
Also published as: JP2002290220A

Description

【０００１】
【発明の属する技術分野】
本発明は通信分野において、電源として電池、バッテリ等を用いた制御回路に使用され、特に電装機器のスタンバイ時の電流を制御する回路に関する。
【０００２】
【従来の技術】
例えば自動車等の車両において、ワイパ、ドアロック、パワーウインドウ等、複数の電装機器がバッテリにより駆動される。この種の各電装機器はそれぞれ制御ユニットと接続されており、制御ユニット相互間は例えばＬＡＮ（Local Area Network）により接続され、このＬＡＮを構成する信号配線を介して各電装機器相互間で信号が授受される。
【０００３】
図４はこの種の装置の構成を示している。図４に示すように、例えばバス等の信号配線Ｌ１に複数の制御ユニット３０が入力端ＲＸ及び出力端ＴＸを介して接続されている。各制御ユニット３０は、例えばワイパ、ドアロック等の図示せぬ電装機器毎に設けられており、制御ユニット３０に接続されたモータＭにより各電装機器が駆動される。すなわち、例えばワイパに設けられた制御ユニット３０は、運転席に配置されたスイッチＳＷのオン・オフに応じてモータＭに信号を供給し、このモータＭが駆動することによりワイパが作動する。
【０００４】
ところで、最近、上記したようなＬＡＮを使用した車両においてエンジンの非動作中、すなわちバッテリに充電がされない状態でもＬＡＮを使用する機器が増えている。エンジンが動作していないときにおいても前記ワイパやオートロック等の電装機器は常に動作待機状態となっており、制御ユニット３０はＬＡＮを構成する信号配線を介して他の制御ユニットと信号が授受されている。このため、常にバッテリの電力が消費されている。
【０００５】
図５は上記制御ユニット３０の従来例を示す図である。図５に示すように直列接続された抵抗Ｒ３１、Ｒ３２はバッテリＥの電圧を分圧する。この分圧電圧はコンパレータＣの反転入力端に供給されている。コンパレータＣの非反転入力端にはＬＡＮの信号配線及び入力端ＲＸを介して図示せぬ他の制御ユニットからの入力信号Ｓｉｎが供給される。コンパレータＣの出力信号Ｓ３１はＬＡＮコントローラ３１、スタンバイ制御部３２を構成するロジック回路３３に入力されている。ＬＡＮコントローラ３１は入力された信号Ｓ３１のパケットの内容を解析する。この結果、このＬＡＮコントローラ３１に設定されたＩＤとパケットのタグに含まれるＩＤが一致した場合、そのパケット内のデータをＣＰＵ３６に送出する。
【０００６】
また、スタンバイ制御部３２は、制御ユニット３０のスタンバイ状態と動作状態とを切り替え制御する。スタンバイ制御部３２において、ロジック回路３３は、コンパレータＣからの出力信号の有無に応じて、後述するような信号Ｓ３２をナンド回路３４の一方入力端に供給する。
【０００７】
ＬＡＮコントローラ３１の出力信号Ｓ３３はロジック回路３３に供給され、出力信号Ｓ３４はナンド回路３４の他方入力端に供給される。このナンド回路３４の出力端は送信ドライバとしてのＰチャネルＭＯＳＦＥＴ３５のゲートに供給される。このＭＯＳＦＥＴ３５はナンド回路３４の出力信号に応じて制御され、出力信号Ｓｏｕｔを出力端ＴＸより出力する。
【０００８】
また、前記ＬＡＮコントローラ３１はＣＰＵ３６と接続され、このＣＰＵ３６は図示せぬ電装機器を駆動するモータＭ及び電装機器をオン・オフするためのスイッチＳＷと接続されている。
【０００９】
上記構成の制御ユニット３０において、図５に示すように抵抗Ｒ３１、Ｒ３２及びコンパレータＣには電流Ｉ３１、Ｉ３２が流れている。このため、制御ユニット３０は、ＬＡＮの信号配線を介して他の制御ユニットから出力された入力信号Ｓｉｎを受信可能となっている。入力信号Ｓｉｎが供給されていないとき、スタンバイ制御部３２により、ＭＯＳＦＥＴ３５はオフとされる。すなわち、制御ユニット３０はスタンバイ状態とされている。
【００１０】
一方、入力端ＲＸに入力信号Ｓｉｎが供給されると、この入力信号Ｓｉｎに応じてハイレベルの信号Ｓ３１が出力される。すると、ロジック回路３３から信号Ｓ３２が出力され、スタンバイ状態が解除される。この状態において入力信号Ｓｉｎに対応する信号Ｓ３１はＬＡＮコントローラ３１に供給される。
【００１１】
ＬＡＮコントローラ３１は信号Ｓ３１の内容を解析し、パケットに含まれるＩＤとＬＡＮコントローラ３１とのＩＤが一致した場合、パケット内のデータをＣＰＵ３６へ供給する。一方、ＬＡＮコントローラ３１はＩＤが不一致の場合、特に信号を出力しない。また、例えばデータに欠陥等が有り、ＣＰＵ３６がデータを読み取れない場合等において、ＣＰＵ３６から通信要求命令があったとき、ＬＡＮコントローラ３１はその旨のデータを信号Ｓ３４としてナンド回路３４に供給する。ＭＯＳＦＥＴ３５はこの信号Ｓ３４に応じて動作し、出力端ＴＸより出力信号Ｓｏｕｔを出力する。
【００１２】
また、入力信号Ｓｉｎが所定時間無い場合、ＬＡＮコントローラ３１はスタンバイ状態への移行命令となるローレベルの信号Ｓ３３をロジック回路３３へ供給する。このため、ロジック回路３３の出力信号Ｓ３２はローレベルとなり、ナンド回路３４の出力信号がハイレベルとされる。したがって、制御ユニット３０により、ＭＯＳＦＥＴはオフとされ、制御ユニット３０はスタンバイ状態とされる。すなわち、スタンバイ制御部３２、ＬＡＮコントローラ３１は停止される。しかし、このスタンバイ状態において、抵抗Ｒ３１、Ｒ３２、コンパレータＣには電流Ｉ３１、Ｉ３２がそれぞれ流れている。
【００１３】
【発明が解決しようとする課題】
上記したように、従来の制御ユニットはエンジンが停止された状態で、かつスタンバイ状態においても常に電流が流れておりバッテリの電力を消費する。このため、バッテリの電圧が低下し、最悪の場合、自動車のエンジンを始動できなくなるという問題が発生する。したがって、エンジンの非動作中においても、制御ユニットの消費電力を抑えることが切望される。
【００１４】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スタンバイ時の消費電流を低減可能な電流制御回路を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明の電流制御回路は、上記課題を解決するため、入力信号を受ける受信回路と、前記受信回路の電源供給端と電源との相互間に接続されたスイッチ回路と、前記入力信号の有無を検出する検出回路と、前記検出回路に接続され、前記検出回路により前記入力信号が検出された場合、前記スイッチ回路をオンとして前記受信回路に電源を供給しスタンバイ状態を解除する制御回路とを具備することを特徴とする。
【００１６】
本発明の電流制御回路は、入力信号が供給され、第１の制御信号を出力する受信回路と、前記受信回路の電源供給端と電源との相互間に接続されたスイッチ回路と、前記入力信号の有無を検出する検出回路と、前記第１の制御信号が供給され、この第１の制御信号に応じて第２の制御信号を出力する第１の制御回路と、前記検出回路に接続され、前記検出回路により前記入力信号が検出された場合、前記スイッチ回路をオンとして前記受信回路に電源を供給しスタンバイ状態を解除し、前記第２の制御信号に応じて前記スイッチ回路をオフとして前記受信回路への電源供給を停止しスタンバイ状態とする第２の制御回路とを具備することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は本発明に係る電流制御回路の第１の実施形態を示す回路図である。図１に示すように、ＬＡＮを構成する信号配線を介して入力端ＲＸより入力信号Ｓｉｎが信号検出部１に入力される。この信号検出部１は入力信号Ｓｉｎの有無を検出する。前記入力信号Ｓｉｎは信号検出部１を構成するＮチャネルＭＯＳＦＥＴＱ１のゲートに入力される。このＭＯＳＦＥＴＱ１のドレインは抵抗Ｒ１を介して例えばバッテリ等の電源Ｅの正端子に接続され、ソース及び基板は電源Ｅの負端子に接続されるとともに接地されている。
【００１９】
また、前記入力信号Ｓｉｎは波形整形部２に供給され、この波形整形部２により入力信号Ｓｉｎの波形が整形される。この波形整形部２は直列接続された抵抗Ｒ２及び抵抗Ｒ３により構成される基準電圧発生部３とコンパレータＣにより構成されている。前記入力信号ＳｉｎはコンパレータＣの非反転入力端に供給される。また、前記抵抗Ｒ２、抵抗Ｒ３は電源Ｅの電圧を分圧し、この分圧電圧は前記コンパレータＣの反転入力端に供給される。
【００２０】
前記波形整形部２は、ＮチャネルＭＯＳＦＥＴＱ２、Ｑ３により構成された電源供給制御部４に接続されている。これらＭＯＳＦＥＴＱ２、Ｑ３は基準電圧発生部３、コンパレータＣに対する電源の供給制御を行う。すなわちＭＯＳＦＥＴＱ２の電流通路は抵抗Ｒ３と電源Ｅの負端子（接地）間に接続され、ＭＯＳＦＥＴＱ３の電流通路はコンパレータＣの電源配線Ｌと電源Ｅの負端子間に接続されている。
【００２１】
前記抵抗Ｒ１とＭＯＳＦＥＴＱ１との接続ノードは、ロジック回路５及びナンド回路ＮＤにより構成されるスタンバイ制御部６に接続される。スタンバイ制御部６は、前記信号検出部１の出力信号Ｓ１と後述するＬＡＮコントローラ７から供給される信号Ｓ８に応じて、制御ユニット９のスタンバイ状態と動作状態とを切り替え制御する。前記信号検出部１の出力信号Ｓ１はロジック回路５に供給される。このロジック回路５は例えばフリップフロップ回路を有している。このロジック回路５は信号検出部１により入力信号Ｓｉｎが検出されるとフリップフロップ回路がセットされ、ハイレベルの信号Ｓ２、Ｓ３を出力する。ロジック回路５の出力信号Ｓ２はアンド回路ＡＤの一方入力端に供給されるとともに前記ＭＯＳＦＥＴＱ２、Ｑ３のベースに供給される。この信号Ｓ２に応じて、ＭＯＳＦＥＴＱ２、Ｑ３がオン・オフし、前記波形整形部２への電源供給が制御される。また、ロジック回路５の出力信号Ｓ３はナンド回路ＮＤの一方入力端に供給される。
【００２２】
前記コンパレータＣの出力端は前記アンド回路ＡＤの他方入力端に接続されている。アンド回路ＡＤは制御ユニット９のスタンバイ状態が解除されている間、すなわちロジック回路５からハイレベルの信号Ｓ２が出力されている間のみ、コンパレータＣの出力信号をＬＡＮコントローラ７に供給可能とするために設けられる。このアンド回路ＡＤの出力信号Ｓ７はＬＡＮコントローラ７に供給される。このＬＡＮコントローラ７にはＣＰＵ８が接続されている。このＣＰＵ８に図示せぬ電装機器をオン・オフするスイッチＳＷ及び電装機器を駆動するモータＭが接続されている。このスイッチＳＷの動作に応じてＣＰＵ８より出力された信号によりモータＭが駆動される。ＬＡＮコントローラ７は入力された信号Ｓ７のパケットの内容を解析する。この結果、このＬＡＮコントローラ７に設定されたＩＤとパケットのタグに含まれるＩＤが一致した場合、そのパケット内のデータをＣＰＵ８に送出する。一方、ＬＡＮコントローラ７は、ＩＤが不一致の場合、特に信号を出力しない。ナンド回路ＮＤの出力端はＰチャネルＭＯＳＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ４のソースは前記電源Ｅの正端子に接続され、ドレインは出力端ＴＸに接続されている。したがって、ＭＯＳＦＥＴＱ４を介してパケットが他の制御ユニットに転送される。さらに、ＬＡＮコントローラ７は入力信号Ｓｉｎが所定時間供給されない場合、スタンバイ状態を設定する信号Ｓ８を出力する。この信号Ｓ８は前記ロジック回路５に供給される。
【００２３】
上記構成の電流制御回路の動作について以下に説明する。
【００２４】
＜スタンバイ状態から動作状態への移行動作＞
図２は、図１各部の電圧のタイミングチャートを示している。電源Ｅが図２に示す時間Ｔ１において投入されると、それに伴い信号検出部１の出力信号Ｓ１はハイレベルとなり、ＭＯＳＦＥＴＱ２、Ｑ３のドレイン電圧Ｓ４、Ｓ５がハイレベルとなる。ここで、入力信号Ｓｉｎがローレベルであるとき、ＭＯＳＦＥＴＱ１はオフであり、信号Ｓ１がハイレベルであるとき、ロジック回路５の出力信号Ｓ２はローレベルに設定されている。このため、ＭＯＳＦＥＴＱ２、Ｑ３はいずれもオフ状態である。したがって、信号検出部１、波形整形部２、スタンバイ制御部６、ＬＡＮコントローラ７には電流が流れず、制御ユニット９はスタンバイ状態とされている。このとき、スタンバイ制御部６を構成するロジック回路５の出力信号Ｓ３はローレベル、ナンド回路ＮＤの出力信号はハイレベルである。このため、ＭＯＳＦＥＴＱ４がオフとされ、出力信号Ｓｏｕｔは出力されない。
【００２５】
この後、時間Ｔ２において入力信号ＳｉｎがハイレベルとなるとＭＯＳＦＥＴＱ１がオンし、信号Ｓ１はローレベルとなる。ロジック回路５にローレベルの信号Ｓ１が供給されると、ロジック回路５はハイレベルの信号Ｓ２及びＳ３を出力する。このハイレベルの信号Ｓ２、Ｓ３は、後述するＬＡＮコントローラから出力される信号Ｓ８がローレベルとなるまで出力され続ける。
【００２６】
ハイレベルの信号Ｓ２は前記アンド回路ＡＤの一方入力端に供給されるとともに、ＭＯＳＦＥＴＱ２、Ｑ３のゲートに供給される。よって、ＭＯＳＦＥＴＱ２、Ｑ３がオンし、波形整形部２の各部に電流Ｉ１、Ｉ２が流れる。このため、波形整形部２が動作する。したがって、制御ユニット９のスタンバイ状態が解除される。
【００２７】
この状態において、ＬＡＮの信号配線を介して他の制御ユニットから供給された入力信号Ｓｉｎは波形整形部２により波形整形され、アンド回路ＡＤを介してＬＡＮコントローラ７に信号Ｓ７として供給される。ＬＡＮコントローラ７は信号Ｓ７が供給されるとハイレベルの信号Ｓ８を出力する。
【００２８】
さらに、ＬＡＮコントローラ７は信号Ｓ７の内容を解析し、パケットに含まれるＩＤとＬＡＮコントローラ７とのＩＤが一致した場合、パケット内のデータをＣＰＵ８へ供給する。一方、ＬＡＮコントローラ７はＩＤが不一致の場合、特に信号を出力しない。また、例えばデータに欠陥等が有り、ＣＰＵ８がデータを読み取れない場合等において、ＣＰＵ８から通信要求命令があったとき、ＬＡＮコントローラ７はその旨のデータを信号Ｓ９としてナンド回路ＮＤに供給する。ＭＯＳＦＥＴＱ４はこの信号Ｓ９に応じて動作し、出力端ＴＸより出力信号Ｓｏｕｔを出力する。
【００２９】
＜動作状態からスタンバイ状態への移行動作＞
入力信号Ｓｉｎが所定時間無い場合、ＬＡＮコントローラ７は図２中の時間Ｔ３に示すように、スタンバイ状態への移行命令となるローレベルの信号Ｓ８をロジック回路５へ供給する。この信号Ｓ８が供給されることにより、ロジック回路５は信号Ｓ２、Ｓ３をローレベルとする。このため、ＭＯＳＦＥＴＱ２、Ｑ３はオフし、波形整形部２は停止される。また、アンド回路ＡＤの入力条件は満足されなくなり、信号Ｓ７はＬＡＮコントローラ７へ供給されない。よって、制御ユニット９はスタンバイ状態へと移行する。
【００３０】
上記第１の実施形態によれば、ロジック回路５は信号検出部１の出力信号Ｓ１及びＬＡＮコントローラ７の出力信号Ｓ８に応じて信号Ｓ２を出力し、この信号Ｓ２に応じて電源供給制御部４を制御することにより波形整形部２に流れる電流Ｉ１、Ｉ２を制御している。すなわち、スタンバイ状態時は、電源供給制御部４を構成するＭＯＳＦＥＴＱ２、Ｑ３をオフとすることにより、波形整形部２への電流を遮断している。よって、スタンバイ状態時において、制御ユニット９は電流を消費しないため、バッテリの消費電力を抑えることができる。
【００３１】
尚、前記スタンバイ制御部６はロジック回路５等により構成したが、これに限らず、例えばＣＰＵにより構成し、このＣＰＵによってソフトウェアによる制御を行い、信号ＳＳ１、Ｓ８の検出、信号Ｓ２、Ｓ３の出力を制御してもよい。また、同様に、ＬＡＮコントローラ７をＣＰＵにより構成し、ソフトウェアによる制御としてもよい。
【００３２】
（第２の実施形態）
図３は本発明の第２の実施形態を示す回路図である。第２の実施形態は、信号検出部１、波形整形部２、電源供給制御部４をバイポーラトランジスタ及び抵抗により構成している。これ以外のロジック回路５、ＬＡＮコントローラ７等については第１の実施形態と同じであるため、図３から省略している。
【００３３】
図３に示すように、入力端ＲＸは波形整形部３のコンパレータ部Ｃに接続されている。このコンパレータ部ＣはトランジスタＱ１１〜Ｑ１６により構成される。すなわち、入力信号ＳｉｎはＰＮＰトランジスタＱ１１のベースに供給される。このトランジスタＱ１１のコレクタは接地され、エミッタはＰＮＰトランジスタＱ１２のベースに接続されている。トランジスタＱ１２のコレクタはＮＰＮトランジスタＱ１３のコレクタ及びベース、ＮＰＮトランジスタＱ１４のベースに接続されている。トランジスタＱ１３のエミッタとトランジスタＱ１４のエミッタはそれぞれ接地されている。前記トランジスタＱ１２のエミッタはＰＮＰトランジスタＱ１５のエミッタに接続され、このトランジスタＱ１５のコレクタは前記トランジスタＱ１４のコレクタに接続されている。トランジスタＱ１５のベースはＰＮＰトランジスタＱ１６のエミッタに接続され、このトランジスタＱ１６のコレクタは接地されている。
【００３４】
前記トランジスタＱ１６のベースは基準電圧発生部３を構成する抵抗Ｒ１１の一端とＲ１２の一端の接続ノードに接続され、抵抗Ｒ１１の他端は例えば５Ｖの電源に接続されている。この基準電圧発生部３とコンパレータ部Ｃにより波形整形部２が構成される。
【００３５】
前記トランジスタＱ１４とＱ１５の接続ノードはＮＰＮトランジスタＱ１７のベースに接続されている。このトランジスタＱ１７のエミッタは接地され、コレクタはインバータ回路ＩＶ１１を介して図１に示すＬＡＮコントローラ７に接続される。また、前記トランジスタＱ１７とインバータ回路ＩＶ１１の接続ノードは抵抗Ｒ１３を介して５Ｖ電源に接続される。
【００３６】
前記入力端ＲＸは信号検出部１に接続されている。信号検出部１は抵抗Ｒ１４、Ｒ１５、及びトランジスタＱ１８により構成される。すなわち、入力信号Ｓｉｎは抵抗Ｒ１４を介してＮＰＮトランジスタＱ１８のベースに供給されている。このトランジスタＱ１８のエミッタは、接地されるとともに、抵抗Ｒ１５を介してトランジスタＱ１８のベースに接続されている。また、トランジスタＱ１８のコレクタはバッファＢＦ１１を介して図１に示すロジック回路５に接続されるとともに、抵抗Ｒ１６を介して前記電源に接続されている。
【００３７】
上記ロジック回路５より供給された信号Ｓ２は電源供給制御部４ａに供給される。この電源供給部４ａは抵抗Ｒ１７、Ｒ１８及びトランジスタＱ１９により構成される。すなわち、信号Ｓ２は抵抗Ｒ１７を介してＮＰＮトランジスタＱ１９のベースに接続される。トランジスタＱ１９のエミッタは接地されるとともに、抵抗Ｒ１８を介してトランジスタＱ１９のベースに接続され、コレクタは前記抵抗Ｒ１２の他端に接続される。
【００３８】
前記信号Ｓ２はバッファＢＦ１２を介して電源供給制御部４に供給される。この電源供給制御部４は、抵抗Ｒ１９〜Ｒ２５及びトランジスタＱ２０〜Ｑ２６により構成される。すなわち、バッファＢＦ１２の出力端は抵抗Ｒ１９を介してＮＰＮトランジスタＱ２０のベースに接続される。このトランジスタＱ２０のエミッタはＮＰＮトランジスタＱ２１のベースに接続されるとともに、抵抗Ｒ２０を介して接地される。トランジスタＱ２１のコレクタは前記トランジスタＱ２０のベースに接続され、エミッタは接地される。
【００３９】
前記トランジスタＱ２０のコレクタはＰＮＰトランジスタＱ２２のベースに接続される。このトランジスタＱ２２のコレクタは接地され、エミッタは抵抗Ｒ２１を介してＰＮＰトランジスタＱ２３のベースに接続される。トランジスタＱ２３のコレクタは前記トランジスタＱ２０のコレクタとＱ２２のベースとの接続ノードに接続され、エミッタは抵抗Ｒ２２を介して例えば１２Ｖの電源に接続されている。
【００４０】
前記トランジスタＱ２３のベースと抵抗Ｒ２１の接続ノードはＰＮＰトランジスタＱ２４、Ｑ２５、Ｑ２６のベースに接続される。これらトランジスタＱ２４〜Ｑ２６のエミッタはそれぞれ抵抗Ｒ２３、Ｒ２４、Ｒ２５を介して前記１２Ｖの電源に接続されている。また、トランジスタＱ２４のコレクタは前記トランジスタＱ１２のベースに接続されている。トランジスタＱ２５のコレクタは前記トランジスタＱ１２とＱ１５のエミッタに接続されている。また、トランジスタＱ２６のコレクタは前記トランジスタＱ１５のベースに接続されている。
【００４１】
第２の実施形態に係る電流制御回路の動作については、第１の実施形態のそれと同じであり、入力端ＲＸよりハイレベルの入力信号Ｓｉｎが供給されることにより制御ユニット９はスタンバイ状態から動作状態へ移行する。すなわち、ハイレベルの入力信号Ｓｉｎが供給されると、信号検出部１のトランジスタＱ１８がオンする。このため、ローレベルの信号Ｓ１がバッファＢＦ１１を介してロジック回路５に入力され、ハイレベルの信号Ｓ２がロジック回路５より出力される。この信号Ｓ２により電源供給制御部４のトランジスタＱ２０及びＱ２１がオンし、トランジスタＱ２２及びＱ２３がオンする。よって、トランジスタＱ２４〜Ｑ２６がオンし、コンパレータ部Ｃに１２Ｖの電圧が供給される。
【００４２】
また、ハイレベルの信号Ｓ２により電源供給制御部４ａのトランジスタＱ１９がオンし、基準電圧発生部３を構成する抵抗Ｒ１１、Ｒ１２に５Ｖの電圧が供給される。これら抵抗Ｒ１１及びＲ１２は５Ｖの電圧を分圧する。この分圧電圧が基準電圧としてコンパレータ部Ｃを構成するトランジスタＱ１６のベースに供給される。
【００４３】
以降、ＬＡＮを介して他の制御ユニットから供給された入力信号Ｓｉｎは波形整形部２により波形整形される。この波形整形部２の出力信号に応じてトランジスタＱ１７が制御され、インバータ回路ＩＶ１１を介した信号Ｓ７がＬＡＮコントローラ７に供給される。この後の動作については第１の実施形態のそれと同様である。このようにして、制御ユニット９はスタンバイ状態から動作状態へと移行する。
【００４４】
また、入力信号Ｓｉｎが所定時間無い場合、制御ユニットは動作状態からスタンバイ状態へと移行する。すなわち、コンパレータ部Ｃを介してＬＡＮコントローラ７に供給される信号Ｓ８が所定時間無い場合、ＬＡＮコントローラ７はローレベルの信号Ｓ８をロジック回路へ供給する。これに応じてロジック回路５からローレベルの信号Ｓ２がトランジスタＱ２０のベースに供給される。よって、トランジスタＱ２１がオフし、トランジスタＱ２２及びＱ２３がオフする。トランジスタＱ２１及びＱ２２がオフすることにより、トランジスタＱ２４〜Ｑ２６がオフし、コンパレータ部Ｃへ流れる電流が遮断される。したがって、コンパレータ部Ｃの動作は停止する。
【００４５】
また、ローレベルの信号Ｓ２はトランジスタＱ１９のベースに供給され、トランジスタＱ１９がオフする。このため、基準電圧発生部３へ流れる電流が遮断される。このようにして制御ユニットはスタンバイ状態とされる。
【００４６】
尚、第２の実施形態において、信号検出部１を構成するトランジスタＱ１８としてＮＰＮトランジスタを使用し、ハイレベルの入力信号Ｓｉｎを検出する構成とした。しかし、ＰＮＰトランジスタを使用し、ローレベルの入力信号Ｓｉｎを検出する構成とすることも可能である。この場合、ＰＮＰトランジスタのベースは抵抗Ｒ１３と接続され、エミッタはバッファ回路１１に接続される。また、ＰＮＰトランジスタのコレクタは、電源に接続されるとともに抵抗Ｒ１４を介してＰＮＰトランジスタのベースに接続される。
【００４７】
本発明の第２の実施形態に係る電流制御回路によれば、第１の実施形態と同様の効果を得られる。
【００４８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００４９】
【発明の効果】
以上、詳述したように本発明によれば、スタンバイ時の消費電流を低減可能な電流制御回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係る電流制御回路の第１の実施形態を示す回路図。
【図２】図１各部の電圧のタイミングチャート。
【図３】本発明に係る電流制御回路の第２の実施形態を示す回路図。
【図４】車内ＬＡＮの構成を示す図。
【図５】制御ユニットの従来例を示す図。
【符号の説明】
１…信号検出部、
２…波形整形部、
３…基準電圧発生部、
４…電源供給制御部、
５…ロジック回路、
６…スタンバイ制御部、
７…ＬＡＮコントローラ、
８…ＣＰＵ、
９…制御ユニット、
ＲＸ…入力端、
ＴＸ…出力端、
Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、
Ｒ１〜Ｒ３…抵抗、
Ｅ…電源、
Ｃ…コンパレータ
ＡＤ…アンド回路、
ＮＤ…ナンド回路、
Ｍ…モータ、
ＳＷ…スイッチ。

Claims

入力信号が供給され、前記入力信号の供給を受けた際に第１の制御信号を出力する受信回路と、
前記受信回路の電源供給端と電源との間に接続された電源供給制御回路と、
前記入力信号の有無を検出する検出回路と、
前記第１の制御信号が供給され、所定時間に亘って前記第１の制御信号が供給されなかった後に第２の制御信号を出力する第１の制御回路と、
前記検出回路に接続され、前記検出回路により前記入力信号が検出された場合、前記電源供給制御回路をオンとして前記受信回路に電源を供給しスタンバイ状態を解除し、前記第２の制御信号を供給された際に前記電源供給制御回路をオフとして前記受信回路への電源供給を停止しスタンバイ状態とする第２の制御回路と
を具備し、
前記第２の制御回路がスタンバイ状態を解除している間、前記第１制御信号が前記第１の制御回路に供給可能とされている、
ことを特徴とする電流制御回路。