JP4079514B2 - MMIC low noise amplifier - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、FETを用い、主にマイクロ波帯の周波数帯域で使用するMMIC低雑音増幅器に関し、特に外付け整合回路の部品点数を少なくすることにより部品コスト並びに組立コストの低減化を可能にしたMMIC低雑音増幅器に関する。
【0002】
【従来の技術】
図4は従来から用いられている入力整合回路14、出力整合回路20を外付け部品で構成する自己バイアス方式のMMIC低雑音増幅器の回路構成図である。これら入力整合回路14、出力整合回路20を構成するインダクタ6、7、16、17をGaAsチップ内に作り込むとチップサイズが大幅に増大しチップコストが高価になってしまうため、入力整合回路14、出力整合回路20を外付け部品で構成している。
【0003】
FET1のソースはバイアス抵抗2とバイパスキャパシタ3の並列回路からなる自己バイアス回路を介して接地している。FET1とバイアス抵抗2とバイパスキャパシタ3は同一チップ内に形成されており、MMICチップ19を構成している。
【0004】
FET1のゲートは信号入力端子4とキャパシタ5、インダクタ7を介して接続し、キャパシタ5とインダクタ7の接続点と接地間にインダクタ6が接続されている。これらキャパシタ5、インダクタ6、7は、チップコンデンサやチップインダクタ等の外付け部品からなり、入力整合回路14を構成している。
【0005】
一方、FET1のドレインは信号出力端子13にインダクタ16とキャパシタ18を介して接続し、インダクタ16とキャパシタ18の接続点とドレイン電圧(VDD)供給端子21間にインダクタ17が接続している。これらインダクタ16、17、キャパシタ18も上記同様外付け部品からなり、出力整合回路20を構成している。
【0006】
【発明が解決しようとする課題】
しかしながら、前記のMMIC低雑音増幅器では、入力整合回路及び出力整合回路を構成する外付け部品点数が合計6個と多く、部品コスト並びに組立コストが増大するという問題がある。
【0007】
本発明の目的は、上記問題を解決し、外付け部品の部品点数を少なくすることにより部品コスト並びに組立コストの低減化を可能にしたMMIC低雑音増幅器を提供することである。
【0008】
【課題を解決するための手段】
上記目的を達成するため、本願請求項1に係る発明は、FETと、該FETのゲート端子と信号入力端子間に接続した入力整合回路と、前記FETのドレイン端子と信号出力端子間に接続した出力整合回路と、前記FETのソースと接地間に接続した自己バイアス回路とを具備するMMIC低雑音増幅器において、前記出力整合回路は、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した、前記FET及び前記自己バイアス回路とともにモノリシックに形成してなる回路と、前記FETのドレイン端子とドレイン電圧供給端子間に接続された外付けのインダクタとからなることを特徴とする。
また、本願請求項2に係る発明は、FETと、該FETのゲート端子と信号入力端子間に接続した入力整合回路と、前記FETのドレイン端子と信号出力端子間に接続した出力整合回路と、前記FETのソースと接地間に接続した自己バイアス回路とを具備するMMIC低雑音増幅器において、前記入力整合回路は、一端を接地した第一のスパイラルインダクタと、該第一のスパイラルインダクタの他端にその一端を接続し、他端を前記ゲート端子に接続した第二のスパイラルインダクタと、前記第一及び第二のスパイラルインダクタの接続点に一端を接続し、他端を前記信号入力端子に接続したキャパシタとからなる回路とし、前記出力整合回路は、前記ドレイン端子とドレイン電圧供給端子間に接続した第三のスパイラルインダクタと、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した回路とし、前記FET、前記自己バイアス回路、前記入力整合回路及び前記出力整合回路をモノリシックに形成したことを特徴とする。
【0009】
【発明の実施の形態】
以下に本発明の実施の形態を図面に沿って説明する。なお、複数の図面にわたって同一または相当するものには同一の符号を付した。
【0010】
図1は本発明の第一の実施の形態を示す。本図に示すように、FET1のソースは図4に示した従来のものと同様、バイアス抵抗2とバイパスキャパシタ3の並列回路からなる自己バイアス回路を介して接地している。
【0011】
また、FET1のゲートは帰還抵抗8とゲート接地用抵抗11を介して接地している。さらにFET1のドレインは第一の出力整合用キャパシタ10を介して前記帰還抵抗8とゲート接地用抵抗11の接続点に接続し、同接続点は第二の出力整合用キャパシタ12を介して信号出力端子13に接続している。
【0012】
以上に示した各構成素子は同一チップ内にモノリシックに形成され、MMICチップ15を構成している。このように前記帰還抵抗8、ゲート接地用抵抗11、第一の出力整合用キャパシタ10、第二の出力整合用キャパシタ12より出力整合回路の一部を構成しているが、これらの構成素子はいずれも占有面積が小さいため同一チップ内に作り込んでもチップ面積にはほとんど影響はない。なお、帰還抵抗8には、FET1の雑音特性を劣化させない程度に高抵抗値のものを選択することが肝要である。
【0013】
一方、FET1のドレイン電圧(VDD)はドレイン電圧供給端子21より外付けのインダクタ9を介して供給される。インダクタ9は出力整合回路素子としての働きを併せ持っている。つまり本構成によるMMIC低雑音増幅器においては、出力整合回路を構成するのに必要な外付け部品はインダクタ9、即ち、チョークコイルの1点だけで、外付け部品の総数は4点となり従来例に対して3分の2となる。なお、説明を省いたが、入力整合回路14は図4に示した従来のものと同様である。
【0014】
以上に述べた第一の実施の形態における出力整合の様子をスミス図表を用いて表したものが図2である。本図に示すように、出力整合回路を構成する各要素の働きによりFET1のドレインインピーダンスが50Ωに整合することがわかる。図2のA点はFETのドレインインピーダンスであり、インダクタ9によってB点に移動する。さらにインピーダンスは、第一の出力整合用キャパシタ10によってB点からC点に移動し、帰還抵抗8及びゲート接地用抵抗11によってC点からD点に移動する。最後に第二の出力整合用キャパシタ12によってD点からE点に移動し、これが図1の増幅器の出力インピーダンスとなる。即ち、増幅器の出力インピーダンスは線路の特性インピーダンスである50Ωに整合する。
【0015】
なお、出力整合回路を構成する各素子の固有値は、増幅器の設定周波数に合わせて適宜選択されるべきであるが、あえて実施の際の目安となる具体例を示すとすれば、次に述べるものが挙げられる。即ち、増幅器の設定周波数が1.5GHzの場合、帰還抵抗8及びゲート接地用抵抗11がそれぞれ50kΩ及び2kΩ、第一の出力整合用キャパシタ10及び第二の出力整合用キャパシタ12がそれぞれ2pF及び0.6pF、インダクタ9が10nHである。これは発明者の実験により良好な特性を得ることができた一例である。
【0016】
図3は本発明の第二の実施の形態で、回路形式は第一の実施の形態と同じであるが外付け部品も全て含めて同一チップ25内に形成した例である。本図と図1で異なる部分は、図1におけるインダクタ6、7、9が図3において3個のスパイラルインダクタ22、23、24に置き換えられているところである。
【0017】
従来から、外付け部品であるインダクタをチップ内に納める方法として、インダクタをスパイラルインダクタに置き換える手法が用いられている。しかしながら、スパイラルインダクタは占有面積が大きく、その使用数がチップ面積に大きく影響してしまい、高価なGaAs基板を多く使用してしまうことになる。例えば、図4に示した従来の低雑音増幅器において、外付け部品を全てチップ内に形成する場合には、インダクタ6、7、16、17の4つをスパイラルインダクタに置き換える必要があるが、それでは前述しようにコストが見合わなくなるため、入出力に配設する整合回路を外付け部品で構成するしかなかった。
【0018】
しかし、本発明の第二の実施の形態では、図示のようにスパイラルインダクタ1個分の面積の縮小が図れるため、チップコストを低減することが可能となり、かつ、増幅器全体の縮小が可能となるので、良好なコストパフォーマンスを実現している。
【0019】
【発明の効果】
以上に述べたように、本発明によれば、外付け整合回路の部品点数を少なくできるため、部品コスト並びに組立コストの低減化を可能にするMMIC低雑音増幅器を提供できる。
【0020】
また、入出力整合回路を同一チップ内に作り込む場合にも、チップ面積の小型化が可能でチップコストの低減化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第一の実施の形態を示す図である。
【図2】本発明の第一の実施の形態における出力整合の様子を示す図である。
【図3】本発明の第二の実施の形態を示す図である。
【図4】従来のMMIC低雑音増幅器の回路図を示す。
【符号の説明】
1 FET
2 バイアス抵抗
3 バイパスキャパシタ
4 信号入力端子
5 キャパシタ
6、7、9 インダクタ
8 帰還抵抗
10 第一の出力整合用キャパシタ
11 ゲート接地用抵抗
12 第二の出力整合用キャパシタ
13 信号出力端子
14 外付け入力整合回路
15 MMICチップ
20 外付け出力整合回路
21 ドレイン電圧供給端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an MMIC low noise amplifier that uses FETs and is mainly used in the frequency band of the microwave band, and in particular, by reducing the number of parts of the external matching circuit, it is possible to reduce the component cost and the assembly cost. The present invention relates to an MMIC low noise amplifier.
[0002]
[Prior art]
FIG. 4 is a circuit configuration diagram of a self-bias type MMIC low noise amplifier in which the
[0003]
The source of the
[0004]
The gate of the
[0005]
On the other hand, the drain of the
[0006]
[Problems to be solved by the invention]
However, the MMIC low noise amplifier has a problem that the number of external parts constituting the input matching circuit and the output matching circuit is as large as six in total, resulting in an increase in parts cost and assembly cost.
[0007]
An object of the present invention is to provide an MMIC low noise amplifier that solves the above-described problems and that can reduce the component cost and assembly cost by reducing the number of external components.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to
Further, the invention according to
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In addition, the same code | symbol was attached | subjected to the same or equivalent thing over several drawing.
[0010]
FIG. 1 shows a first embodiment of the present invention. As shown in the figure, the source of the
[0011]
The gate of the FET 1 is grounded via a
[0012]
Each of the constituent elements shown above is formed monolithically in the same chip and constitutes the
[0013]
On the other hand, the drain voltage (VDD) of the
[0014]
FIG. 2 shows a state of output matching in the first embodiment described above using a Smith chart. As shown in the figure, it can be seen that the drain impedance of the
[0015]
Note that the eigenvalues of each element constituting the output matching circuit should be selected appropriately according to the set frequency of the amplifier. Is mentioned. That is, when the set frequency of the amplifier is 1.5 GHz, the
[0016]
FIG. 3 shows a second embodiment of the present invention, in which the circuit format is the same as that of the first embodiment, but all the external parts are included in the
[0017]
Conventionally, a method of replacing an inductor with a spiral inductor has been used as a method of placing an inductor, which is an external component, in a chip. However, the spiral inductor occupies a large area, and the number of use of the spiral inductor greatly affects the chip area, and many expensive GaAs substrates are used. For example, in the conventional low noise amplifier shown in FIG. 4, when all the external components are formed in the chip, it is necessary to replace four
[0018]
However, in the second embodiment of the present invention, the area of one spiral inductor can be reduced as shown in the figure, so that the chip cost can be reduced and the entire amplifier can be reduced. So good cost performance is realized.
[0019]
【The invention's effect】
As described above, according to the present invention, since the number of parts of the external matching circuit can be reduced, it is possible to provide an MMIC low noise amplifier that enables reduction of parts cost and assembly cost.
[0020]
Even when the input / output matching circuit is built in the same chip, the chip area can be reduced and the chip cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of the present invention.
FIG. 2 is a diagram showing a state of output matching in the first embodiment of the present invention.
FIG. 3 is a diagram showing a second embodiment of the present invention.
FIG. 4 shows a circuit diagram of a conventional MMIC low noise amplifier.
[Explanation of symbols]
1 FET
2
Claims (2)
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