JP4079873B2 - 表示装置用の駆動回路 - Google Patents

Description

本発明は、表示装置（例えば液晶表示装置）用の駆動回路に関し、さらに言えば、小型化と消費電流の低減を達成できる、表示装置用の駆動回路に関する。

フレームメモリとしてのＲＡＭ（Random-Access Memory）を内蔵した、液晶表示装置用の駆動（ドライバ）回路は、携帯電話向けの液晶モジュールに多く使われている。このような用途に使用される駆動回路に対しては、小型化、消費電力低減、高画質化が要求されるため、駆動回路の小型化を通じて液晶表示装置全体としての小型化を実現し、余分な動作の削減を通じて消費電流低減を実現し、特性の向上を通じて高画質化を実現することが望まれている。

一般に、液晶表示装置用の駆動回路は、所定数の出力端子（例えば、総ピクセル数＝１３２で各ピクセルにＲ、Ｇ、Ｂ用の３個の出力端子がある場合は、全出力端子数は３９６個となる）から複数の階調電圧（例えば、６４階調なら６４個の階調電圧）を各出力端子から出力することにより、液晶パネルの光透過量をピクセル毎に変化させ、もって所望のカラー画像を表示している。

液晶表示装置用の駆動回路は、所定数の階調電圧の中から（画像データ中の）階調データに基づいて所望の一つの階調電圧を選択して各出力端子に出力する複数階調出力回路を含んでおり、その複数階調出力回路において階調電圧を増幅（あるいはバッファリング）する必要がある。そのためのアンプをどこに配置するかについて、従来、「スイッチ駆動」と「アンプ駆動」という二つの方法が知られている。ここで、「スイッチ駆動」とは、階調電圧数と同数の階調アンプ（例えば、階調電圧数が６４あれば、６４個の階調アンプ）を各階調用に設けておき、それら階調アンプの出力側に設けられている階調電圧選択回路において所望の階調電圧を選択して各出力端子に出力する、というものである。この方法の特徴は、階調電圧の出力のための消費電流が、階調電圧数と同数（例えば６４個）の階調アンプ内で消費されるということである。

他方、「アンプ駆動」とは、複数の出力端子のすべて（例えば３９６個の出力端子のすべて）に対してそれぞれアンプを配置し、出力端子毎に階調電圧を増幅（あるいはバッファリング）する、というものである。この方法の場合、階調電圧の出力のための消費電流は、出力端子数と同数（例えば３９６個）のアンプ内で消費されるということである。

このように、「スイッチ駆動」と「アンプ駆動」という二つの方法を電流消費という点から比較してみると、「スイッチ駆動」の場合は階調電圧数と同数（例えば６４個）の階調アンプで集中的に電流が消費され、「アンプ駆動」の場合は階調電圧数よりもかなり大きい出力端子数（例えば３９６個）と同数のアンプで分散して消費される、という点が違いがある。

データ線駆動回路、つまり複数の異なる階調電圧を複数の出力端子から同時に出力して液晶パネルの複数のデータ線を駆動する回路において、「スイッチ駆動」が採用されている場合、通常、階調数と同数の階調アンプを用意しておき、それら階調アンプで増幅（あるいはバッファリング）された複数の異なる階調電圧を、階調電圧選択回路で選択して当該データ線駆動回路の出力端子にそれぞれ供給するのが一般的である。この場合に消費電力の削減を図る技術として、階調電圧を出力する際に階調アンプの使用するものと使用しないものとを識別し、使用しない階調アンプの動作を停止する、というものがある。この技術の一例が特開２００２−１０８３０１号公報（特許文献１）に開示されている。

図１１は、特開２００２−１０８３０１号公報に開示された回路構成に対応する、フレームメモリ用のＲＡＭを内蔵していないデータ線駆動回路の一例を示す機能ブロック図である。

図１１のデータ線駆動回路は、判定回路１０１、イネーブル・ディセーブル回路１０２、階調電圧発生回路１０３、階調アンプ回路１０４、第１データラッチ回路１０５、第２データラッチ回路１０６、レベルシフト＋デコード回路１０７、階調電圧選択回路１０８、そして出力回路１０９を備えている。出力回路１０９の出力側には、ｎ個の出力線に対応してｎ個の出力端子Ｓ１〜Ｓｎが設けられている（ｎは２以上の整数）。

判定回路１０１は、外部のＣＰＵ（Central Processing Unit,図示せず）から入力される（インターフェース上の）６ビット・デジタル階調データに基づいて、ｎ本の出力線の使用階調、すなわち、入力された階調データに対応するｎ本の出力線それぞれの階調を判定し、判定結果を６４ビットで出力する。イネーブル・ディセーブル回路１０２は、判定回路１０１からの６４ビット判定結果データに基づいて各階調の使用・不使用を決定し、その結果に応じた６４ビット制御信号を階調アンプ回路１０４に送る。他方、階調電圧発生回路１０３は、所定の階調数（ここでは６４）と同数のアナログ階調電圧を生成し、それらを６４ビット階調電圧データとして階調アンプ回路１０４に送る。

階調アンプ回路１０４は、階調数と同数の６４個の階調アンプを有しており、６４ビット階調電圧データとして階調電圧発生回路１０３から送られる６４個の異なる階調電圧をそれぞれ増幅（あるいはバッファリング）する。これら階調アンプの動作は、イネーブル・ディセーブル回路１０２から送られる制御信号に基づいて制御され、使用しないと決定された階調に対応する階調アンプの動作が選択的に停止される。これによって消費電流が低減される。階調アンプ回路１０４は、こうして使用・不使用が制御され且つ増幅（あるいはバッファリング）された階調電圧を、６４ビットの階調電圧データとして出力する。

第１データラッチ回路１０５は、外部から入力された６ビット階調データを、ラッチ信号ＬＡＴに応じて順次格納する。第２データラッチ回路１０６は、第１データラッチ回路１０５中に格納されたｎ本の出力線分の階調データを、水平信号ＳＴＢに応じて受け取り、一斉にｎ本の出力線に出力できるように保持する。レベルシフト＋デコード回路１０７は、ｎ本の出力線毎に、第２データラッチ回路１０６から送られる６ビット階調データのレベル変換を行うと共に、それをデコードして選択すべき階調を認識する。

階調電圧選択回路１０８は、階調アンプ回路１０４中の６４個の階調アンプによって増幅（あるいはバッファリング）され且つ使用・不使用が制御された６４個の異なる階調電圧データに基づいて、レベルシフト＋デコード回路１０７での認識結果に応じて、ｎ本の出力線毎に一つのアナログ階調電圧を選択する。出力回路１０９は、こうして選択された階調電圧をｎ本の出力線を介してｎ個の出力端子Ｓ１〜Ｓｎに向けてそれぞれ出力する。

図１１に示した従来のデータ線駆動回路の構成では、消費電力を低減できるが、フレームメモリとして機能するＲＡＭ（Random-Access Memory）を追加した場合には問題が生じる。

すなわち、携帯電話機などの静止画表示が多い機器に使用される液晶表示装置では、データ線駆動回路にフレームメモリが内蔵されており、フレーム画像が変化する時のみにＣＰＵからの信号を画像データを転送するようにして、消費電力の低減を図っている。このために、ＣＰＵから送られる各種信号とデータ線駆動回路の各種制御信号とは非同期になっている。しかし、画像を表示するには、データ線駆動回路を一定周期で駆動しなければならない。また、フレームメモリから、ラインメモリとして機能する第１データラッチ回路１０５に１ライン分の画像データを転送する際には、一定周期のラッチ信号を用いて１ライン分の画像データを一斉に転送している。したがって、ラインメモリ中にある画像データの階調の使用・不使用を一斉に判定することが必要である。

図１１のデータ線駆動回路にフレームメモリとして機能するＲＡＭを内蔵する場合を考えてみると、そのＲＡＭは第１データラッチ回路１０５の前段に配置される必要がある。このため、ＣＰＵから送られる画像データ中の階調データの１フレーム分が、あるタイミングでまず当該ＲＡＭに順に入力されて格納され、その後、その階調データの１ライン分が、別のタイミングで当該ＲＡＭから第１データラッチ回路１０５に一斉に転送され、格納される。したがって、図１１に示した回路構成で行ったのと同様に、当該ＲＡＭに入力される階調データを用いてｎ本の出力線それぞれの使用階調を判定しても、その判定結果は、当該ＲＡＭから出力される階調データ（第１データラッチ回路１０５に転送・格納される階調データ）の使用階調とは必ずしも一致しない、という問題を生じるのである。

また、表示部に表示すべき画像が変化していないために、当該ＲＡＭに格納された１フレーム分の階調データを使用して画像を表示する場合には、当該ＲＡＭへの階調データの入力動作それ自体が存在しないため、階調データの順序判定をすることができず、したがって画像表示ができない、という問題もある。

このように、図１１に示した従来のデータ線駆動回路では、上記のようなＲＡＭ内蔵という要請には対応することができないのである。この点を改良した技術の一例が、特願２００３−０６２７６６号（平成１５年３月１０日出願）に記載された「表示装置の駆動回路」である。特願２００３−０６２７６６号の表示装置の駆動回路に使用されたデータ線駆動回路の回路構成の一例を図１２に示す。

図１２に示すように、このデータ線駆動回路は、第１データラッチ回路１０５の前段にフレームメモリ（１フレーム分の画面データを記憶するのに使用される）として機能するＲＡＭ１１０が挿入されている点と、階調アンプ回路１０４から階調電圧選択回路１０８に送られる６４ビットの階調電圧データを用いて各階調の使用・不使用を判定している点を除いて、図１１のデータ線駆動回路と同じ構成を持つ。よって、説明の簡単化のため、同一の回路要素には図１１と同一の符号を付してそれらに関する説明を省略する。

ＲＡＭ１１０は、外部から入力される６ビット階調データを１フレーム分、記憶する。ＲＡＭ１１０中に記憶された１フレーム分の階調データのうちの１ライン分（ｎ本の出力線分）は、ラッチ信号ＬＡＴに応じて一斉に第１データラッチ回路１０５に転送され、第１データラッチ回路１０５中に保持される。また、第１データラッチ回路１０５中に保持された１フレーム分の階調データのうちの１ライン分（ｎ本の出力線分）は、水平信号ＳＴＢに応じて一斉に第２データラッチ回路１０６に転送され、第２データラッチ回路１０６中に保持される。第２データラッチ回路１０６によるその階調データの保持は、１水平期間（１Ｈ）継続される。

なお、第１データラッチ回路１０５は、ＣＰＵから送られるＲＡＭ１１０への階調データ書込信号と、ラッチ信号ＬＡＴとが時間的に重なって送られた場合に、ＲＡＭ１１０への書込みが優先して行えるようにするためのものである。

判定回路１０１は、階調電圧選択回路１０８中にある１ライン分の６ビット階調データを調査して、その時に選択されている階調（使用階調）と選択されていない階調（不使用階調）を判定する。これは、この階調の使用・不使用判定機能が、階調電圧選択回路１０８が持つ本来の階調電圧選択機能と同じ６ビット・データを６４ビット・データにデコードする点で共通することを利用したものである。この階調使用・不使用判定機能を実現するため、図１３に示す回路構成が採用されている。

図１３は、判定回路１０１、すなわち１ライン分（ｎ本の出力線分）の階調についてそれらの使用・不使用（選択・非選択）を判定する回路の例である。回路構成はｎ本の出力線について同じであるから、図１３では一つの出力端子Ｓ１に関係する部分のみを描いている。

図１３に示す構成の判定回路１０１は、一般的な構成を持つ階調電圧選択回路１０８において、レベルシフト＋デコード回路１０７の出力に応じて使用する階調を選択するスイッチ２０５を設けており、また、階調の選択・非選択の判定を可能にするために、階調数と同数の６４個の階調アンプ２０１（これらは階調アンプ回路１０４の中に設けられている）の各々の出力側に、出力端子Ｓ１との接続・非接続動作を制御するスイッチ２０２を設けている。図１３の判定回路１０１は、さらに、Ｖｎライン（スイッチ２０２の出力側ライン）に電源電圧ＶＤＤをプリチャージするためのスイッチ２０３ａと、Ｖｎラインの電位を電源電圧ＶＤＤから接地レベルＧＮＤに落とすためのスイッチ２０７ａと、階調の使用・不使用（選択・非選択）の判定動作中にそれが出力端子Ｓ１〜Ｓｎに影響するのを防止するためのスイッチ２０６とを設けている。

図１３に示す構成の判定回路１０１では、図１３（ａ）の状態でＲＡＭ１１０内の階調データを１ライン分読み出してデコードし、その結果に応じて階調選択用スイッチ２０５を開閉制御する。図１３（ａ）の階調アンプ２０１が増幅（バッファリング）する階調電圧が選択される場合、階調選択用スイッチ２０５はＯＮ（閉）とされ、その階調電圧が選択されない場合は、階調選択用スイッチ２０５はＯＦＦ（開）とされる。これは階調電圧選択回路１０８の階調電圧選択機能に基づく通常の動作である。

ＲＡＭ１１０から送られてきた６ビット階調データが６４ビット階調データにデコードされる時、すなわち水平信号ＳＴＢが高レベル（Ｈ）にある時は、図１３（ｂ）に示すように、電源電圧プリチャージ用スイッチ２０３ａがＯＮにされる。これにより、Ｖｎライン（スイッチ２０２の出力側）には電源電圧ＶＤＤがプリチャージされ、その結果、当該ＶｎラインはＶＤＤレベルになる。

続いて、電源電圧プリチャージ用スイッチ２０３ａがＯＦＦに戻された後、接地電圧印加用スイッチ２０７ａがＯＮにされる。その時、階調選択用スイッチ２０５がＯＮにされていれば（当該階調が選択されていれば）、図１３（ｃ）に示すように、ＶｎラインはＶＤＤレベルからＧＮＤレベルに低下する。逆に、その時に階調選択用スイッチ２０５がＯＦＦにされていれば（当該階調が選択されていなければ）、図１３（ｄ）に示すように、ＶｎラインはＶＤＤレベルに保持される。

このように、対応する階調が選択されていると、Ｖｎライン（階調アンプ２０１と階調の選択・非選択判定用スイッチ２０２の出力側、すなわち階調アンプ回路１０４の出力端）はＧＮＤレベルになり、対応する階調が選択されていないと、ＶｎラインはＶＤＤレベルになる。よって、判定回路１０１を用いて、階調電圧選択回路１０８内にあるｎ本のＶｎラインの電圧レベルを読み出すことにより、その時の各階調の選択・非選択を判定することが可能となる。

イネーブル・ディセーブル回路１０２は、こうして得られる判定回路１０１の判定結果に基づいて、選択されていない階調アンプ２０１の動作を停止させる。その後、階調選択・非選択判定用スイッチ２０２と判定動作影響防止用スイッチ２０６がＯＮにされると、６４個の階調アンプ２０１の出力が出力端子Ｓ１〜Ｓｎに向けて送出される。

図１４は、図１２の駆動回路の動作を示すタイミング・チャートである。図１３の構成を持つ判定回路１０１の動作をこのタイミング・チャートにしたがって説明すると、次のようになる。なお、表示を簡単にするため、図１４では出力端子Ｓ１に関連する波形のみを示してある。また、図１４において「１Ｈ」とは、１水平同期期間を示す。

まず、図１４のタイミング１では、ラッチ信号ＬＡＴがＯＮにされ、それに応じて、フレームメモリとして機能するＲＡＭ１１０に記憶された画像データ中の階調データが１ライン分、データラッチ回路１０５に転送されて記憶される。この時、階調選択・非選択判定用スイッチスイッチ２０２はＯＮ、電源電圧プリチャージ用スイッチ２０３ａはＯＦＦ、判定動作影響防止用スイッチ２０６はＯＮ、接地電圧印加用スイッチ２０７ａはＯＦＦであり、その結果として出力端子Ｓ１は０レベルである。

次のタイミング２では、判定回路１０１が出力する判定結果信号が画像データにかかわらず一斉に高レベル（Ｈ）にされる。その結果、全てのスイッチ２０２がＯＦＦになるため、すべての階調アンプ２０１が非活性状態になる。また、判定動作を実行している時の電圧が液晶表示装置のデータ線（出力端子Ｓ１〜Ｓｎ）に印加されないようにするために、すべてのスイッチ２０６がＯＦＦにされる。この時の各スイッチの状態は図１３（ａ）に示すようになる。

次のタイミング３では、水平信号ＳＴＢがＯＮにされ、それに応じて、第１データラッチ回路１０５内の１ライン分の階調データが第２データラッチ回路１０６に転送されて記憶される。また、レベルシフト＋デコード回路１０７が、第２データラッチ回路１０６中の１ライン分の階調データを読み出し、それに応じてスイッチ２０５を用いて階調を選択する。すなわち、ｎ本の出力線それぞれについて、使用される階調を選択し、それ以外の階調を非選択とする。この時、さらに、スイッチ２０３ａがＯＮにされ、その結果、Ｖｎラインが電源電圧ＶＤＤにプリチャージされる。この時の各スイッチの状態は、図１３（ｂ）に示す通りである。

次のタイミング４では、スイッチ２０３ａがＯＦＦにされ、スイッチ２０７ａがＯＮにされる。その結果、階調選択用スイッチ２０５がＯＮになっているＶｎライン（つまり、階調アンプ２０１から送られる階調電圧が「使用」と判定された出力線）は、電源電圧ＶＤＤから接地レベルＧＮＤに低下する。この時の各スイッチの状態は、図１３（ｃ）に示すようになる。

他方、階調選択用スイッチ２０５がＯＦＦになっているＶｎライン（つまり、階調アンプ２０１から送られる階調電圧が「不使用」と判定された出力線）は、電源電圧ＶＤＤがそのまま保持される。この時の各スイッチの状態は、図１３（ｄ）に示す通りである。

このタイミング４において、階調アンプ回路１０４につながる６４本の配線の電圧レベルを、例えば電源電圧ＶＤＤなら「１」、接地電圧ＧＮＤなら「０」として保持すればよいので、判定回路１０１はラッチ回路により構成することが可能である。

次のタイミング５では、スイッチ２０７ａがＯＦＦにされる。次のタイミング６では、スイッチ２０６がＯＮにされ、階調アンプ２０１が出力端子Ｓ１〜Ｓｎにそれぞれ接続される。この時、判定回路１０１からの判定結果に応じて、階調アンプ２０１の非活性状態が維持され、あるいは活性状態に変更せしめられる。こうして、階調データに応じた階調電圧が各出力端子Ｓ１〜Ｓｎを通じて各データ線に印加される。
特開２００２−１０８３０１号公報

一般に、液晶表示装置用のデータ線駆動回路では、動作状態が切り替わる等によって電圧レベルが変動する時以外は、各部分への印加電圧はできるだけ一定に保持されるのが好ましい。この点から見ると、図１２のデータ線駆動回路（ＲＡＭを内蔵したもの）では、上述したように、１水平同期期間（１Ｈ）中において階調選択・非選択判定動作の実行中は判定動作影響防止用スイッチ２０６をＯＦＦにする必要があるため、その間は出力端子Ｓ１〜Ｓｎが高インピーダンス（Ｈｉ−Ｚ）状態となる、すなわち高インピーダンス（Ｈｉ−Ｚ）期間が発生してしまう。その結果、一定電圧に保持される期間がＨｉ−Ｚ期間の分だけ減少してしまう。この減少を補償するには、階調アンプ２０１や階調電圧選択回路１０８の駆動能力を向上させてそれらの動作速度を上げる必要があるから、消費電流が増加し、回路面積が増加してしまうことになる。

また、図１２のデータ線駆動回路では、階調選択・非選択の判定動作中は必ず全出力端子Ｓ１〜Ｓｎ（例えばｎ＝３９６）がＨｉ−Ｚ状態にあり、したがって、その間は液晶パネルの全画素に対して階調電圧の印加ができない。これは、液晶パネルの各画素の容量に対する充電時間が短くなり、それだけ画質が低下することを意味する。これを避けるには、液晶パネルの各画素の容量に対する充電時間が短くなっただけ、階調アンプ２０１や階調電圧選択回路１０８の駆動能力を向上させて動作速度を上げる必要が生じる。

このように、図１２のデータ線駆動回路では、ＲＡＭ１１０の内蔵に対応すると共に、選択されていない階調に対応する階調アンプ２０１の動作を停止することにより消費電流の削減を図っているが、それによって画質低下が生じてしまうため、画質低下の防止のために逆に、階調アンプ２０１や階調電圧選択回路１０８の動作速度の向上が必要となり、消費電流の増加や回路面積の増加につながる、という難点があるのである。

本発明は、図１２のデータ線駆動回路の持つこのような点を考慮してなされたものであり、その目的とするところは、フレームメモリを内蔵した場合でも、Ｈｉ−Ｚ状態を発生させずに階調の選択・非選択判定動作を行うことができる表示装置用の駆動回路を提供することにある。

本発明の他の目的は、いっそうの消費電流の低減と回路面積の減少が可能な表示装置用の駆動回路を提供することにある。

ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。

（１） 本発明の第１の観点による表示装置用の駆動回路は、
所望の画像データを保持する記憶回路を有し、
前記記憶回路から出力される画像データを保持する保持回路と、
前記保持回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記保持回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
を備えたことを特徴とする。

本発明の第１の観点による表示装置用の駆動回路では、前記判定回路が、前記記憶回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する。そして、前記イネーブル・ディセーブル回路が、前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止する。このため、前記階調電圧選択回路や出力回路（これらはいずれも高圧回路である）の動作の影響を受けない。よって、フレームメモリを内蔵していても、Ｈｉ−Ｚ状態を発生させずに階調の選択・非選択判定動作を行うことができる。

また、Ｈｉ−Ｚ状態が発生しないので、Ｈｉ−Ｚ期間の分だけ一定電圧に保持される期間が減少するという問題が生じず、したがって、判定動作に伴う画質低下が生じない。その結果、複数の前記階調アンプや前記階調電圧選択回路の駆動能力を向上させる等によってそれらの動作速度を上げる必要がなくなるから、消費電流の低減と回路面積の減少が可能となる。

この駆動回路は、上述した「スイッチ駆動」を採用したものである。

（２） 本発明の第２の観点による表示装置用の駆動回路は、
所望の画像データを保持する記憶回路と、
前記記憶回路から出力される画像データを保持する保持回路と、
前記保持回路に保持された画像データをデコードするデコード回路と、
複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
前記階調電圧選択回路で選択された前記階調電圧を増幅あるいはバッファリングして出力する複数のアンプと、
前記保持回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
を備えたことを特徴とする。

本発明の第２の観点による表示装置用の駆動回路では、前記判定回路が、前記記憶回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する。そして、前記イネーブル・ディセーブル回路が、前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止する。このため、前記階調電圧選択回路や出力回路（これらはいずれも高圧回路である）の動作の影響を受けない。よって、フレームメモリを内蔵していても、Ｈｉ−Ｚ状態を発生させずに階調の選択・非選択判定動作を行うことができる。

また、Ｈｉ−Ｚ状態が発生しないので、Ｈｉ−Ｚ期間の分だけ一定電圧に保持される期間が減少するという問題が生じず、したがって、判定動作に伴う画質低下が生じない。その結果、複数の前記階調アンプや前記階調電圧選択回路の駆動能力を向上させる等によってそれらの動作速度を上げる必要がなくなるから、消費電流の低減と回路面積の減少が可能となる。

この駆動回路は、上述した「アンプ駆動」を採用したものである。

（３） 本発明の第１及び第２の観点による表示装置用の駆動回路では、前記記憶回路は、所望の画像データを１フレーム分記憶するのが好ましい。

本発明の第１及び第２の観点による表示装置用の駆動回路の好ましい例では、前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路と、基準カウンタ及びシフトレジスタを有する判定結果処理回路とを備えている。複数の前記比較回路の各々では、対応する前記階調データを前記基準カウンタから送られるカウント値と比較し、その比較結果を対応する前記論理和回路に入力して論理和出力を得た後、こうして得られた論理和出力を縦続接続された前記比較回路についてさらに論理和をとる。この論理和をとる動作を、前記カウント値を所定範囲内で変えながら繰り返し、前記シフトレジスタ内に判定結果データを得る。

本発明の第１及び第２の観点による表示装置用の駆動回路の他の好ましい例では、前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路を備えている。複数の前記比較回路の各々では、対応する前記階調データをデコードした後、前記階調データの中の１ビット分だけについて階調の選択・非選択を決定する。複数の前記論理和回路によって、階調の選択・非選択の前記決定結果を複数の前記比較回路にわたって論理和をとることにより、階調の使用・不使用を判定する。

本発明の表示装置用の駆動回路では、フレームメモリを内蔵した場合でも、Ｈｉ−Ｚ状態を発生させずに階調の選択・非選択判定動作を行うことができる。また、いっそうの消費電流の低減と回路面積の減少が可能である。

以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。ここでは、本発明を液晶表示装置に適用した例について説明するが、本発明は液晶表示装置に限定されるものではなく、他の表示装置、例えばＥＬ（Electro-Luminescence）装置、ＰＤＰ（Plasma Display Panel）装置などの複数のアンプ駆動を必要とするもの、にも適用が可能である。

（第１実施形態：液晶表示装置の全体構成）
図２は、本発明が適用される液晶表示装置の全体構成を示すブロック図である。

図２の液晶表示装置５０は、携帯電話機等に設けられるものとして構成されており、図２には示していないが、カラー画像を表示するための表示部を備えている。この表示部は、液晶層と、その液晶層に沿ってマトリクス状に配置された複数の走査線及び複数のデータ線と、それら走査線とデータ線の交点に形成された所定数の画素（ピクセル）毎に光の透過・遮断を制御する複数のスイッチング素子とを含んでいる。液晶表示装置５０は、外部に設けられたＣＰＵ５２に接続されており、ＣＰＵ５２から送られる各種信号６２によって所望の画像を前記表示部に表示する。

液晶表示装置５０はまた、本発明の第１実施形態に係るデータ線駆動回路５１、インターフェイス回路５３、ＲＡＭ制御回路５４、コマンド制御回路５５、タイミング制御回路５６、走査線駆動回路５７、発振回路５８、タイミング発生回路５９、電源回路６０、そしてＶｃｏｍ回路６１を備えている。

本発明の第１実施形態に係るデータ線駆動回路５１は、表示部の複数のデータ線を駆動するための回路で、フレームメモリ（ＲＡＭ）５１１とデータ判定回路５１７とを備えている。

インターフェイス回路５３は、液晶表示装置５０をＣＰＵ５２に接続するために使用される。ＲＡＭ制御回路５４は、データ線駆動回路５１内のフレームメモリ（ＲＡＭ）５１１の書込みアドレスなどを制御する。コマンド制御回路５５は、液晶表示装置５０を駆動するのに必要なガンマ回路の設定やフレーム周波数などの駆動周波数や駆動電圧や画素数などの情報をＣＰＵ５２から受け取り、あるいは図示しないＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などに書込まれた情報を記憶して、データ線駆動回路５１とタイミング制御回路５５をコマンドを用いて制御する。

発振回路５８は、ＣＰＵ５２から入力される各種信号６２とは非同期のクロック信号ＲＣＬＫを発生する信号発生手段である。タイミング発生回路５９は、発振回路５８が発生するクロック信号ＲＣＬＫに基づいて、液晶表示装置５０を駆動するのに必要な垂直信号ＶＳや水平信号ＳＴＢや極性信号ＰＯＬなどの各種信号を発生するタイミング発生手段である。電源回路６０は、液晶表示装置５０の駆動電圧を発生する。Ｖｃｏｍ回路６１は、表示部の共通電極（図示せず）を駆動するための回路である。タイミング制御回路５６は、液晶表示装置５０内の各回路５１、５７、６０、６１の駆動タイミングを制御する。走査線駆動回路５７は、表示部の複数の走査線を駆動するための回路である。

これらの回路は、必ずしも同一基板上にある必要はなく、電源回路６０や走査線駆動回路５７やＶｃｏｍ回路６１は別の基板上に形成してもよい。また、一部または全ての回路をガラス基板などに製造してもよい。液晶表示装置５０のデータ線、走査線および共通電極を駆動する電圧は電源回路６０で発生する。

なお、図２では、発振回路５８やインターフェイス回路５３などの論理回路部の電源配線は示していない。また、画像データとコマンドデータ以外に、ＣＰＵ５２から入力される信号６２には、チップセレクト信号、ライト信号、リード信号、データ／コマンド選択信号、リセット信号（いずれも図示せず）などがあるが、これらをすべてまとめて信号６２としている。

（第１実施形態：データ線駆動回路の構成）
次に、本発明の第１実施形態に係るデータ線駆動回路５１について、図１を参照しながら詳細に説明する。図１（ａ）はデータ線駆動回路５１の構成を示す機能ブロック図、図１（ｂ）はデータ線駆動回路５１で使用されている階調アンプ回路４の内部構成を示す機能ブロック図である。

実際のデータ線駆動回路には極性反転回路等も必要であるが、本発明とは直接の関係がないため省略している。また、ある画像を表示するために使用されるのは、当該画像の元となる画像データであるが、本発明で関係があるのは画像データ中の階調データであるので、以下の記述では階調データについて説明する。

データ線駆動回路５１は、データ判定回路５１７として機能する判定回路１、イネーブル・ディセーブル回路２、階調電圧発生回路３、階調アンプ回路４、ラインメモリとして機能する第１データラッチ回路５、ラインメモリとして機能する第２データラッチ回路６、レベルシフト＋デコード回路７、階調電圧選択回路８、出力回路９、そしてフレームメモリ５１１として機能するＲＡＭ１０を備えている。出力回路９の出力側には、ｎ本の出力線とｎ個の出力端子Ｓ１〜Ｓｎが設けられている（ｎは２以上の整数）。出力端子Ｓ１〜Ｓｎは、表示部のｎ本のデータ線にそれぞれ接続されている。

判定回路１は、図１１の回路とは異なり、ラインメモリとして機能する第１データラッチ回路５に記憶された６ビット・デジタル階調データ（１ライン分）を用いて、ｎ本の出力線の使用階調を判定する。換言すれば、その時に入力された階調データに対応して、ｎ本の出力線それぞれが６４階調の中のどれを使用するか、を判定する。そして、その判定結果に基づき、１ビットの判定結果データを出力する。

イネーブル・ディセーブル回路２は、判定回路１からの６４ビット判定結果データに基づいて各階調の使用・不使用を決定し、その結果に応じた６４ビット制御信号を階調アンプ回路４に送る。階調アンプ回路４には、階調電圧発生回路３が生成した所定の階調数（ここでは６４階調）と同数のアナログ階調電圧（Ｖ１〜Ｖ６４）を生成し、それらを６４ビット階調電圧データとして階調電圧選択回路８に送る。

階調アンプ回路４は、図１（ｂ）に示すように、階調数と同数の６４個の階調アンプ４ａを有しており、階調電圧発生回路３から送られる６４個の階調電圧（Ｖ１〜Ｖ６４）をそれぞれ増幅（あるいはバッファリング）する。これら階調アンプ４ａの動作は、イネーブル・ディセーブル回路２から送られる６４ビット制御信号に基づいて制御され、「使用」と決定された階調に対応する階調アンプ４ａは動作せしめられるが、「不使用」と決定された階調に対応する階調アンプ４ａの動作は停止せしめられる。消費電流を削減するためである。階調アンプ回路４は、こうして使用・不使用が制御され且つ増幅（あるいはバッファリング）された階調電圧を、６４ビットの階調電圧データとして階調電圧選択回路８に出力するのである。

フレームメモリ５１１として動作するＲＡＭ１０は、第１データラッチ回路５の前段に配置されており、外部から入力される６ビット階調データを１フレーム分、記憶する。ＲＡＭ１０は、ＣＰＵ５２よりインターフェース５３を介して送られる６ビット階調データを順次受け取り、１フレーム分の階調データを蓄積する。この階調データの蓄積は、ＣＰＵ５２から送られる階調データ書込信号に従って行われるが、この階調データ書込信号はラッチ信号ＬＡＴや水平信号ＳＴＢとは非同期である。

第１データラッチ回路５と第２データラッチ回路６は、いずれもラインメモリとして機能する。ＲＡＭ１０中に記憶された１フレーム分の階調データのうちの１ライン分（ｎ本の出力線分）は、ラッチ信号ＬＡＴに同期して一斉に第１データラッチ回路５に転送され、第１データラッチ回路５中に保持される。また、第１データラッチ回路５中に保持された１フレーム分の階調データのうちの１ライン分（ｎ本の出力線分）は、水平信号ＳＴＢに同期して一斉に第２データラッチ回路６に転送され、第２データラッチ回路６中に保持される。第２データラッチ回路６によるその階調データの保持は、１水平期間（１Ｈ）継続される。

なお、第１データラッチ回路５は、ＣＰＵから送られるＲＡＭ１０への階調データ書込信号と、ラッチ信号ＬＡＴとが時間的に重なって送られた場合に、ＲＡＭ１０への書込みが優先して実行されるようにするために設けられたものである。

レベルシフト＋デコード回路７は、ｎ本の出力線毎に、第２データラッチ回路６から出力される６ビット階調データ（１ライン分）のレベル変換を行うと共に、それらを６４ビットの階調データにデコードして選択すべき階調を認識する。階調電圧選択回路８は、レベルシフト＋デコード回路７での認識結果に応じて、ｎ本の出力ライン毎にアナログ階調電圧（Ｖ１〜Ｖ６４）を選択する。出力回路９は、こうして選択された階調電圧をｎ個の出力端子Ｓ１〜Ｓｎに向けてそれぞれ出力する。

（第１実施形態：判定回路の構成と動作）
次に、データ線駆動回路５１に使用された判定回路１の構成と動作を図４を参照しながら説明する。

判定回路１は、図４に示すように、階調データ判定回路１１と判定結果処理回路１２とを備えている。階調データ判定回路１１は、同じ構成を持つｎ個の比較回路１１ａから構成される。それらｎ個の比較回路１１ａはそれぞれ、１ビットの論理和回路１１ｂと、６ビットの比較器１１ｃを有しており、１列に縦続接続されている。判定結果処理回路１２は、６４ビットのシフトレジスタ１５と６ビットの基準カウンタ１６を有している。シフトレジスタ１５と基準カウンタ１６は、クロック信号ＣＬＫに同期して動作する。

判定結果処理回路１２の基準カウンタ１６は、カウンタ値０〜６３のうちの一つを６ビットで順にすべての比較器１１ｃに供給する。他方、各比較器１１ｃには、対応する６ビットの階調データＤＡＴＡ１〜ＤＡＴＡｎ（これらは第１データラッチ回路５に格納されている）がそれぞれ供給される。各比較器１１ｃは、こうして供給された６ビット・カウンタ値と６ビット階調データＤＡＴＡ１〜ＤＡＴＡｎとを比較して１ビットの比較結果データを生成し、対応する論理和回路１１ｂに送る。

図４に示すように、ｎ段目の比較回路１１ａは、自己の比較器１１ｃからの１ビット比較結果データをそのまま、１ビットの比較結果データとして前方に隣接する（すなわち（ｎ−１）段目の）比較回路１１ａに出力する。（ｎ−１）段目の論理和回路１１ｂは、自己の比較器１１ｃからの１ビット比較結果データと、後方に隣接するｎ段目の比較回路１１ａの１ビット論理和出力（これは比較回路１１ａの出力に等しい）との論理和をとり、その結果を前方に隣接する（ｎ−２）段目の比較回路１１ａに出力する。以後、同様にして、（ｎ−２）段目〜２段目の論理和回路１１ｂは、それぞれ、自己の比較器１１ｃからの１ビット比較結果データと、後方に隣接する（ｎ−１）段目〜３段目の比較回路１１ａの１ビット論理和出力との論理和をとり、その結果を前方に隣接する（ｎ−３）段目〜１段目の比較回路１１ａに出力する。１段目の論理和回路１１ｂは、自己の比較器１１ｃからの１ビット比較結果データと、後方に隣接する２段目の比較回路１１ａの１ビット論理和出力との論理和をとり、その結果を階調データ判定回路１１の１ビット判定結果データとして判定結果処理回路１２に出力する。この１ビット判定結果データは、判定結果処理回路１２の６４ビットのシフトレジスタ１５に入力される。

その結果、０〜６３の範囲でカウンタ値を０、１、２・・・・・と順に変えながら上記動作を６４回繰り返すと、６４ビットのシフトレジスタ１５には６４個の１ビット判定結果データが順に格納される。このデータを調べれば、６４階調のうちのどの階調が使用され、どの階調が使用されないかを示す判定結果が６４ビットで得られる。

この判定結果を示す６４ビット・データをイネーブル・ディセーブル回路２に送ると、イネーブル・ディセーブル回路２はその判定結果に応じて、使用する階調アンプ４ａは動作させ、使用しない階調アンプ４ａの動作を停止する。こうして階調アンプ回路４における消費電力を削減する。

具体例で説明すると、基準カウンタ１６がカウンタ値「０」を、階調データ判定回路１１内の各比較回路１１ａに６ビットで供給する。すると、これら比較器１１ｃは、そのカウンタ値「０」を第１データラッチ回路５から出力された６ビット階調データＤＡＴＡ１〜ＤＡＴＡｎとそれぞれ比較する。この時、自己の階調データが「０」でカウンタ値「０」と一致すれば、その比較器１１ｃの１ビット出力は「ＴＲＵＥ」となる。階調データが「０」以外、すなわち「１」「２」・・・・・であれば、その比較器１１ｃの１ビット出力は「ＦＡＬＳＥ」となる。これと同じ比較動作をｎ個の比較回路１１ｂ内で行う。

カウンタ値が「０」の場合には、ｎ本の出力線用のｎ個の階調データが「０」であるか否かを判定することになる。ｎ個の比較回路１１ａは、図４に示すように、縦続接続されており（つまり、数珠つなぎになっており）、その末端に６４ビットのシフトレジスタ１５が接続されているので、これによってシフトレジスタ１５の１ビット目が決定したことになる。次に、カウンタ値を「１」に変えて同じ動作を行えば、シフトレジスタ１５の２ビット目が決定される。以下、同様にして、この動作をカウンタ値「０」〜「６３」まで順に変えて６４回行うことにより、６４個の階調に対する６４ビットの「ＴＲＵＥ（その階調が存在した、つまり使用階調）」または「ＦＡＬＳＥ（その階調は存在しなかった、つまり不使用階調）」の判定結果データが、シフトレジスタ１５に蓄積される。

こうして得られる判定結果データ中の「ＴＲＵＥ」または「ＦＡＬＳＥ」は、各階調データが使用されるか使用されないかを特定している。この判定結果データをイネーブル・ディセーブル回路２に送ると、イネーブル・ディセーブル回路２は「ＴＲＵＥ」と判定された階調に対応する階調アンプ４ａは動作させ、「ＦＡＬＳＥ」と判定された階調に対応する階調アンプ４ａの動作を停止させる。

（第１実施形態：データ線駆動回路の動作）
次に、データ線駆動回路５１の動作を図３に示すタイミング・チャートにしたがって説明する。なお、表示を簡単にするため、図３（ａ）では出力端子Ｓｎに関連する波形のみを示してある。位置Ａは判定回路１の出力端、位置Ｂは階調アンプ回路４の出力端の電圧レベルを示す（図１を参照）。

まず、図３のタイミング１（最初の水平同期期間１Ｈに含まれる）でラッチ信号ＬＡＴがＯＮになると、それに応じて、フレームメモリとして機能するＲＡＭ１０に記憶された画像データ中の階調データが１ライン分、第１データラッチ回路５に転送されて記憶される。この時、図示した階調アンプ４ａを含む全階調アンプ４ａの出力レベルは、（図示していないが）当該チャートの左側から続いている前回の出力結果である。これは一つ前のラインの動作であり、今回（及びそれ以後）の動作には何ら影響しない。

次のタイミング２では、判定回路１が所定の判定動作を開始する。すなわち、各比較器１１ｃには対応する６ビット階調データＤＡＴＡ１〜ＤＡＴＡｎをそれぞれ供給する一方、判定結果処理回路１２の基準カウンタ１６からカウンタ値を０、１、２、・・・と順に変えながらすべての比較器１１ｃに供給する。その結果、６４ビットの判定結果データが、判定結果処理回路１２の６４ビット・シフトレジスタ１５に格納される。この判定動作は、タイミング５まで継続しており、この間にタイミング３と４の動作が並行して行われる。

次のタイミング３で水平信号ＳＴＢがＯＮにされると、それに応じて、第１データラッチ回路５内の１ライン分の階調データが第２データラッチ回路６に転送されて記憶される。また、レベルシフト＋デコード回路７が、第２データラッチ回路６中の１ライン分の階調データを読み出し、それに応じて階調を選択する。すなわち、ｎ本の出力線それぞれについて、使用される階調を選択し、それ以外の階調を非選択とする。この時、図示した階調アンプ４ａを含む全階調アンプ４ａの出力レベルは、常にＨに設定される。このため、全階調アンプ４ａが活性状態になり、出力端子Ｓｎの電圧レベルはＨとなる。

次のタイミング４とタイミング５では、判定回路１が未だ判定動作を継続しているため、階調アンプ４ａと出力端子Ｓｎの状態は、タイミング３におけるものが保持される。判定動作は、タイミング５の終期と共に終了する。

次のタイミング６では、判定回路１が判定動作を既に終了しているので、その判定結果に応じて、各階調アンプ４ａの活性状態（動作状態）が維持され、あるいは非活性状態（停止状態）に変更せしめられる。こうして、階調データに応じた階調電圧が、各出力端子Ｓ１〜Ｓｎを通じて、液晶表示装置５０の各データ線に印加される。なお、図示した階調アンプ４ａについては、不使用と判定されたので動作が停止せしめられているが、その結果は出力端子Ｓｎの電圧レベルに影響を与えていない。また、図示していないが、不使用と判定された階調アンプ４ａについては、動作が停止されるので、その出力レベルがＬとなることは言うまでもない。

図３の２番目の水平同期期間Ｈでは、タイミング３において、全階調アンプ４ａが非活性状態から活性状態に変化せしめられているが、この場合でも、その結果が出力端子Ｓｎの電圧レベルに影響を与えていない。なお、出力端子Ｓｎの電圧レベルが負になっているのは、２番目の水平同期期間Ｈに入ったために、印加電圧の極性が１番目の水平同期期間Ｈとは逆にされたからである。

以上説明したように、本発明の第１実施形態に係るデータ線駆動回路５１では、判定回路１が、第１データラッチ回路５から転送される６ビット階調データを用いて各階調の使用・不使用を判定しているので、第２データラッチ回路６やそれより後段の回路群、すなわちレベルシフト＋デコード回路７と階調電圧選択回路８と出力回路９（これらはいずれも高圧回路である）の動作の影響を受けない。したがって、フレームメモリ５１１として動作するＲＡＭ１０を内蔵していても、Ｈｉ−Ｚ状態を発生させずに階調の選択・非選択判定動作を行うことができる。

また、Ｈｉ−Ｚ状態が発生しないので、Ｈｉ−Ｚ期間の分だけ一定電圧に保持される期間が減少するという、図１２に示したデータ線駆動回路の問題が生じないので、判定動作に伴う画質低下が生じない。その結果、６４個の階調アンプ４ａや階調電圧選択回路８の駆動能力を向上させる等によってそれらの動作速度を上げる必要がなくなるから、消費電流の低減と回路面積の減少が可能となる。

例えば、階調電圧発生回路における６４個の階調電圧の生成に０．６４ｍＡ（１階調当たり０．０１ｍＡ）が消費され、階調アンプ回路４におけるそれら階調電圧の増幅ないしバッファリングに６．４ｍＡ（１階調当たり０．１ｍＡ）が消費されていると仮定すると、判定回路１による判定結果に応じて不使用階調に対応する階調電圧の生成と増幅ないしバッファリングとを停止することにより、１階調当たりで（０．０１＋０．１）＝０．１１ｍＡの消費電流が削減される。駆動電圧が５Ｖであるとすると、全画面単色表示等の場合、最大で０．１１ｍＡ×５Ｖ×６３個＝３４．６５ｍＷの消費電力を削減できることになる。

（第２実施形態）
図５は、本発明の第２実施形態に係るデータ線駆動回路に使用される判定回路１の構成示す。

この判定回路１は、図５に示すように、階調データ判定回路１１Ａのみから構成されており、第１実施形態における判定結果処理回路１２に対応するものを含んでいない。階調データ判定回路１１Ａは、互いに同じ回路構成を持つｎ個の比較回路１１Ａａを含んでいる。これらｎ個の比較回路１１Ａａは、それぞれ、６４ビットの論理和回路１１Ａｂと、６ビットを６４ビットに変換するデコーダ回路１１Ａｃを有しており、１列に縦続接続されている。

ｎ個のデコーダ回路１１Ａｃは、それぞれ、６ビットの階調データＤＡＴＡ１〜ＤＡＴＡｎを第１データラッチ回路５から受け取って６４ビットに変換し、さらに６４ビットに変換された階調データの中の１ビット分だけについて階調の選択・非選択を決定する。そして、決定した結果を、６４ビットの選択・非選択データとして自己の論理和回路１１Ａｂに出力する。

ｎ段目の論理和回路１１Ａｂは、自己のデコーダ回路１１Ａｃからの６４ビット選択・非選択データをそのまま、６４ビットの論理和出力として前方に隣接する（すなわち（ｎ−１）段目の）比較回路１１Ａａに出力する。（ｎ−１）段目の論理和回路１１Ａｂは、自己のデコーダ回路１１Ａｃからの６４ビット選択・非選択データと、後方に隣接するｎ段目の比較回路１１ａの６４ビット論理和出力（これは比較回路１１Ａａの出力に等しい）との論理和をとり、その結果を前方に隣接する（ｎ−２）段目の比較回路１１Ａａに出力する。以後、同様にして、（ｎ−２）段目〜２段目の論理和回路１１Ａｂは、それぞれ、自己のデコーダ回路１１Ａｃからの６４ビット選択・非選択データと、後方に隣接する（ｎ−１）段目〜３段目の比較回路１１Ａａの６４ビット論理和出力との論理和をとり、その結果を前方に隣接する（ｎ−３）段目〜１段目の比較回路１１ａに出力する。１段目の論理和回路１１Ａｂは、自己のデコーダ回路１１Ａｃからの６４ビット選択・非選択データと、後方に隣接する２段目の比較回路１１Ａａの６４ビット論理和出力との論理和をとり、その結果を階調データ判定回路１１Ａの６４ビット判定結果データとしてイネーブル・ディセーブル回路２に出力する。

このような演算により得られる６４ビット判定結果データ（１段目の比較回路１１Ａａから出力される）には、すべての比較回路１１Ａａ中の論理和回路１１Ａｂの出力の論理和が反映されているので、これを使用してｎ本の出力線について階調の使用・不使用を判定することができる。

具体例で説明すると、第１データラッチ回路５からの６ビット階調データをデコーダ回路１１Ａｃにより６４ビット・データにデコードする。この時、その階調データの値が例えば「０」ならば、当該デコーダ回路１１Ａｃが出力する６４ビット選択・非選択データの「０ビット目」が「ＴＲＵＥ」となり、同データの他の６３ビットはすべて「ＦＡＬＳＥ」となる。その階調データの値が「１」であるならば、当該デコーダ回路１１Ａｃが出力する６４ビット選択・非選択データの「１ビット目」が「ＴＲＵＥ」となり、同データの他の６３ビットはすべて「ＦＡＬＳＥ」となる。こうして得られる６４ビット選択・非選択データを、６４ビット論理和回路１１Ａｂを用いて重ね合わせると、論理和をとっていく際に１つでも「ＴＲＵＥ」が含まれていたビットについては、６４ビット判定結果データ内において「ＴＲＵＥ」となる。つまり、６４ビットに変換された階調データについて、それらの値が６４ビット選択・非選択データの「０ビット目」〜「６３ビット目」のどれに当たるかを、６４ビット判定結果データから判定することができる。

このような６４個のビット群からなる判定結果データは、そのまま６４個の階調アンプ４ａの活性・非活性を表すから、これをそのままイネーブル・ディセーブル回路２に送れば、各階調の使用・不使用（すなわち各階調アンプ４ａの活性・非活性）を判定することができるのである。

第２実施形態のデータ線駆動回路では、基本的構成が同一の上記第１実施形態の場合と同じ効果が得られることが明らかである。しかし、図５に示すように、判定回路１が階調データ判定回路１１Ａのみから構成されており、判定結果処理回路１２を含んでいないため、クロック信号ＣＬＫに同期して動作するシフトレジスタ１５と基準カウンタ１６が存在しない。よって、クロック信号ＣＬＫによる制限を受けず、その結果、判定回路１の判定動作を、階調データ判定回路１１Ａ内の各論理回路内で生じる「トランジスタの動作遅延時間」という短い遅延時間を考慮するだけで設定できる。すなわち、回路規模は第１実施形態に比べて少し大きくなるが、判定動作が第１実施形態よりも高速となる利点がある。

（第３実施形態）
図６は、本発明の第３実施形態に係るデータ線駆動回路の構成を示す。この第３実施形態のデータ線駆動回路は、判定回路１に取り込む階調データを第２データラッチ回路６の中から得るようにしたものであり、その他の構成は第１実施形態のそれと同じである。よって、同一の要素には図１と同一符号を付して、それらの詳細な説明を省略する。

各データの流れや動作原理は、第１実施形態の場合と同様であるが、図７のタイミング・チャートに示すように、第２データラッチ回路６の取り込みタイミングを規定する水平信号ＳＴＢに応答して、判定回路１の判定動作が開始する点が異なる。

第３実施形態のデータ線駆動回路では、上記第１実施形態の場合と同じ効果が得られることが明らかである。しかし、複数階調を出力する場合の全体の機能や動作を考慮すると、第１データラッチ回路５から階調データを取り出して判定回路１に供給できない場合がある。そのような場合には、この第３実施形態のようにして、第２データラッチ回路６から階調データを取り出して判定回路１に供給することができる。こうすると、第１実施形態の場合よりも遅いタイミングで判定動作が開始するため、最終的に各階調アンプ４ａの動作停止を決定できる判定終了タイミングまでの時間が長くなる恐れがある、という難点がある。

（第４実施形態）
図８は、本発明の第４実施形態に係るデータ線駆動回路の構成を示す。この第４実施形態のデータ線駆動回路は、上述した第１〜第３実施形態では「スイッチ駆動」が採用されていたのに対し、「アンプ駆動」を採用した点が異なっている。その他の構成は第１実施形態のそれを同じであるから、同一の要素には図１と同一符号を付して、それらの詳細な説明を省略する。

すなわち、階調電圧選択回路８と出力回路９の間にアンプ回路１３が設けられている。アンプ回路１３の中には、ｎ本の出力線それぞれに対してアンプが設けられており、選択された階調電圧を出力線毎に増幅（あるいはバッファリング）する構成になっている。アンプ回路１３中のｎ個のアンプは、判定結果に関係なく常に動作している。

階調アンプ回路４Ａには、第１〜第３実施形態の場合と同様に６４個の階調アンプ（図示せず）が含まれてはいるが、これら階調アンプはアンプ回路１３に接続されている。階調電圧の調整機能などは階調アンプ回路４Ａに含まれているため、階調アンプ回路４Ａで設定された６４階調の電圧は、アンプ回路１３に送られてそこで増幅（あるいはバッファリング）される。

第４実施形態から明らかなように、本発明は「アンプ駆動」に適用した場合も効果がある。

例えば、階調電圧発生回路における６４個の階調電圧の生成に０．６４ｍＡ（１階調当たり０．０１ｍＡ）が消費され、階調アンプ回路４におけるそれら階調電圧の増幅ないしバッファリングに６．４ｍＡ（１階調当たり０．１ｍＡ）が消費されていると仮定すると、判定回路１による判定結果に応じて不使用階調に対応する階調電圧の生成と増幅ないしバッファリングとを停止することにより、１階調当たりで０．０１ｍＡの消費電流が削減される。これは、１階調当たりで０．１１ｍＡであった第１実施形態に比べてかなり小さい。また、駆動電圧が５Ｖであるとすると、全画面単色表示等の場合、最大で０．０１ｍＡ×５Ｖ×６３個＝３．１５ｍＷの消費電力を削減できることになる。消費電力削減量も、３４．６５ｍＷという第１実施形態に比べるとかなり小さい。

（第５実施形態）
図９は、本発明の第５実施形態に係るデータ線駆動回路の構成を示す。この第５実施形態のデータ線駆動回路は、判定回路１に取り込む階調データを、レベルシフト＋デコード回路７の中から得るようにしたものであり、その他の構成は第１実施形態のそれと同じである。よって、同一の要素には図１と同一符号を付して、それらの詳細な説明を省略する。なお、第５実施形態も「スイッチ駆動」である。

各データの流れや動作原理は、第１実施形態の場合と同様であるが、第２データラッチ回路６の取り込みタイミングを規定する水平信号ＳＴＢの後、所定時間を経過してレベルシフト＋デコード回路７の中に階調データが生成されるのを待ってから、判定回路１の判定動作が開始する点が異なる。

第５実施形態のデータ線駆動回路では、上記第１実施形態の場合と同じ効果が得られることが明らかである。しかし、複数階調を出力する場合の全体の機能や動作を考慮すると、第２データラッチ回路６からも階調データを取り出して判定回路１に供給できない場合がある。そのような場合には、この第５実施形態のようにして、レベルシフト＋デコード回路７から階調データを取り出して判定回路１に供給することも可能である。

（第６実施形態）
図１０は、本発明の第６実施形態に係るデータ線駆動回路の動作を示すタイミング・チャートである。

この第６実施形態のデータ線駆動回路は、第１実施形態のそれと同一の構成であるが、図３のタイミング・チャートとは以下の点が異なっている。

すなわち、図３のタイミング・チャートから明らかなように、第１実施形態では、水平信号ＳＴＢがＨレベルになった（水平信号ＳＴＢが印加された）時と判定動作とが重なっている。しかし、本発明はこれに限定されるものではなく、重ならないようにすることもできる。第６実施形態はそれを実現したものである。

第６実施形態では、ラッチ信号ＬＡＴがＨレベルになる（ラッチ信号ＬＡＴが印加されるタイミング）でデータが取り込まれた後、すぐに判定回路１が判定動作を行うが、階調電圧出力タイミングを示す水平信号ＳＴＢの印加は、判定動作が終わって各階調の使用・未使用が決定した後に行われる。換言すれば、水平信号ＳＴＢの印加タイミングを、第１データラッチ回路５の階調データ取り込み動作に要する時間と、判定動作に要する時間との和に相当する時間よりも遅らせている。このため、データ電極への階調電圧の印加も、判定動作が終わった後に行われる。

よって、動作が不要な階調アンプ４ａをまったく動作させないことになるから、第１実施形態の場合よりも消費電流削減の効果をいっそう高くできる、という利点がある。

（変形例）
上述した実施形態は本発明を具体化した例を示すものであり、したがって本発明はこの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上記実施形態では、本発明を液晶表示装置に適用しているが、本発明はこれに限定されるものではない。他の任意の表示装置にも適用可能である。また、上記実施形態では、ＲＡＭを内蔵した表示装置に本発明を適用した例について説明しているが、本発明はＲＡＭを内蔵しない表示装置に対しても適用可能である。

（ａ）は本発明の第１実施形態に係るデータ線駆動回路の構成を示す機能ブロック図、（ｂ）は同データ線駆動回路で使用されている階調アンプ回路の内部構成を示す機能ブロック図である。 本発明が適用される液晶表示装置の全体構成を示すブロック図である。 本発明の第１実施形態に係るデータ線駆動回路の動作を示すタイミング・チャートである。 本発明の第１実施形態に係るデータ線駆動回路で使用されている判定回路の構成を示す機能ブロック図である。 本発明の第２実施形態に係るデータ線駆動回路で使用される判定回路の構成を示す機能ブロック図である。 本発明の第３実施形態に係るデータ線駆動回路の構成を示す機能ブロック図である。 本発明の第３実施形態に係るデータ線駆動回路の動作を示すタイミング・チャートである。 本発明の第４実施形態に係るデータ線駆動回路の構成を示す機能ブロック図である。 本発明の第５実施形態に係るデータ線駆動回路の構成を示す機能ブロック図である。 本発明の第６実施形態に係るデータ線駆動回路の動作を示すタイミング・チャートである。 フレームメモリ用のＲＡＭを内蔵していない従来のデータ線駆動回路の構成を示す機能ブロック図である。 特願２００３−０６２７６６号の表示装置の駆動回路に使用された、フレームメモリ用のＲＡＭを内蔵したデータ線駆動回路の構成を示す機能ブロック図である。 図１２の駆動回路で使用された判定回路の構成例とその状態変化を示す要部機能ブロック図である。 図１２の駆動回路の動作を示すタイミング・チャートである。

符号の説明

１ 判定回路
２ イネーブル・ディセーブル回路
３ 階調電圧発生回路
４、４Ａ 階調アンプ回路
４ａ 階調アンプ
５ 第１データラッチ回路
６ 第２データラッチ回路
７レベルシフト＋デコード回路
８ 階調電圧選択回路
９ 出力回路
１０ ＲＡＭ（フレームメモリ）
１１、１１Ａ 階調データ判定回路
１１ａ、１１Ａａ 比較回路
１１ｂ、１１Ａｂ 論理和回路
１１ｃ 比較器
１１Ａｃ デコーダ回路
１２ 判定結果処理回路
１３ アンプ回路
１５ シフトレジスタ
１６ 基準カウンタ
５０ 液晶表示装置
５１ データ線駆動回路
５１１ フレームメモリ
５１７ データ判定回路
５２ ＣＰＵ
５３ インターフェイス回路
５４ ＲＡＭ制御回路
５５ コマンド制御回路
５６ タイミング制御回路
５７ 走査線駆動回路
５８ 発振回路
５９ タイミング発生回路
６０ 電源回路
６１ Ｖｃｏｍ回路

Claims (8)

1. 所望の画像データを保持する記憶回路と、
   前記記憶回路から出力される画像データを保持する保持回路と、
   前記保持回路に保持された画像データをデコードするデコード回路と、
   複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
   前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
   前記保持回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
   前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
   を備えたことを特徴とする表示装置用の駆動回路。
2. 所望の画像データを保持する記憶回路と、
   前記記憶回路から出力される画像データを保持する保持回路と、
   前記保持回路に保持された画像データをデコードするデコード回路と、
   複数の階調電圧をそれぞれ増幅あるいはバッファリングして出力する複数の階調アンプを備えた階調アンプ回路と、
   前記階調アンプ回路から出力される複数の前記階調電圧の中から表示に必要なものを選択して出力回路に向けて出力する階調電圧選択回路と、
   前記階調電圧選択回路で選択された前記階調電圧を増幅あるいはバッファリングして出力する複数のアンプと、
   前記保持回路に保持された前記画像データ、または前記デコード回路によってデコードされた前記画像データを用いて、表示に必要な階調の使用・不使用を判定する判定回路と、
   前記判定回路から出力される判定結果に基づいて、不使用と判定された階調に対応する前記階調アンプの動作を選択的に停止するイネーブル・ディセーブル回路と
   を備えたことを特徴とする表示装置用の駆動回路。
3. 前記記憶回路は、所望の画像データを１フレーム分記憶する請求項１または２に記載の表示装置用の駆動回路。
4. 前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路と、基準カウンタ及びシフトレジスタを有する判定結果処理回路とを備えており、
   複数の前記比較回路の各々では、対応する前記階調データを前記基準カウンタから送られるカウント値と比較し、その比較結果を対応する前記論理和回路に入力して論理和出力を得た後、こうして得られた論理和出力を縦続接続された前記比較回路についてさらに論理和をとり、さらに、その論理和をとる動作を、前記カウント値を所定範囲内で変えながら繰り返すことにより、前記シフトレジスタ内に判定結果データを得る請求項１〜３のいずれか１項に記載の表示装置用の駆動回路。
5. 前記判定回路が、互いに同じ構成を持つと共に縦続接続された複数の比較回路を有する階調データ判定回路を備えており、
   複数の前記比較回路の各々では、対応する前記階調データをデコードした後、前記階調データの中の１ビット分だけについて階調の選択・非選択を決定し、
   複数の前記論理和回路によって、階調の選択・非選択の前記決定結果を複数の前記比較回路にわたって論理和をとることにより、階調の使用・不使用を判定する請求項１〜３のいずれか１項に記載の表示装置用の駆動回路。
6. 前記判定回路が、前記保持回路に保持された前記画像データを用いて表示に必要な階調の使用・不使用を判定する請求項１〜５のいずれか１項に記載の表示装置用の
   駆動回路。
7. 前記判定回路が、前記デコード回路によってデコードされた前記画像データを用いて表示に必要な階調の使用・不使用を判定する請求項１〜５のいずれか１項に記載の表示装置用の駆動回路。
8. 入力データを一時保持して出力する記憶回路と、
   それぞれ異なる階調電圧を出力する複数の階調電圧出力回路と、
   前記記憶回路の出力に応じて複数の前記階調電圧出力回路の中の１つを選択して出力する出力部と、
   前記記憶回路の出力に応答して、複数の前記階調電圧出力回路の中で選択されなかったものを非活性化する制御回路と
   を備えてなる表示装置用の駆動回路。
   

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