JP4086371B2 - 半導体増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に搭載する半導体増幅回路に関するものであり、特にＭＯＳトランジスタを使用したＯＴＡ(Operational Transconductance Amplifier)構造を有する半導体増幅器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上に伴い、従来は外付け部品であった信号処理のためのフィルタ等を集積回路に搭載することが望まれている。集積回路に搭載するアクティブフィルタとして積分器が用いられるが、クオリティファクター（以下、Ｑ値と略す）の高いフィルタを実現するためには、理想に近い積分器が望まれる。
【０００３】
アクティブフィルタに用いる積分器の回路構成には種々のものがあるが、Ｇｍ−Ｃ構成の積分器はより高周波数まで扱えると言う点で有利な特性を有している。Ｇｍ−Ｃ構成の積分器は、ＧｍアンプであるＯＴＡ回路と容量負荷Ｃによって構成される。ＯＴＡ回路としては、線形領域で動作するＭＯＳトランジスタを用いたものが、その良好な線形特性により優れている。
【０００４】
図１に従来の一般的なＯＴＡの回路構成を示す。このＯＴＡ回路は、線形領域で動作する第１のＭＯＳトランジスタ１と、そのゲートを差動入力端子Ｉｎ＋、Ｉｎ−に接続しかつそのソースをＭＯＳトランジスタ１のソース・ドレイン間に接続した第２、第３のＭＯＳトランジスタ２、３を有している。このＭＯＳトランジスタ２、３のドレインには、一定のバイアス電圧信号を入力するための第４、第５のＭＯＳトランジスタ４、５のソースが接続されている。なお、このバイアス信号は、ＭＯＳトランジスタ４、５のゲートに入力される。
【０００５】
更に、第１のＭＯＳトランジスタ１のソース、ドレインに第１、第２の電流源６、７が、第４、第５のＭＯＳトランジスタ４、５のドレインに第３、第４の電流源８、９が接続されている。差動出力端子Ｏｕｔ＋、Ｏｕｔ−は、第４、第５のＭＯＳトランジスタ４、５のドレインと各電流源８、９間に設けられる。
なお、図１に示すＯＴＡ回路の相互コンダクタンスＧｍは、Ｇｍ制御端子である第１のトランジスタ１のゲートに入力される電圧によって制御される。またバイアス信号が入力される第４、第５のＭＯＳトランジスタ４、５は、このＯＴＡ回路の出力抵抗Ｒｏを増大させるためのものである。
【０００６】
以上のような一般的なＯＴＡ回路において、その各出力端子Ｏｕｔ＋、Ｏｕｔ−に負荷容量Ｃ_L を接続することにより、積分器が構成される。このようにして構成された積分器のゲイン・位相特性図を図２に示す。また図２の特性図を基にしてこの積分器の等価回路を構成すると、図３に示すものが得られる。なお図３の等価回路は、シングルエンドとして簡略化して示している。
【０００７】
図３において、Ｒ_O は出力抵抗、Ｃ_L は積分器を構成するための負荷容量である。バイアス端子が接続される図１のＭＯＳトランジスタ対４、５は、この出力抵抗Ｒ_O を増大させるためのものである。Ｇ_O は出力コンダクタンスであって、図１のＭＯＳトランジスタ対４、５によって決まる値である。Ｃ_M は、第４、第５のＭＯＳトランジスタ対４、５に起因する寄生容量（主にチャネルおよびジャンクション容量）であり、第２、第３のＭＯＳトランジスタ対２、３のドレイン端子に付くものである。
【０００８】
さらにＧ_I は入力コンダクタンスを示し、図１のＭＯＳトランジスタ対２、３によって決まる値である。Ｒ_c は線形領域で動作するＭＯＳトランジスタ１のオン抵抗、Ｃ_c は第１、第２および第３のＭＯＳトランジスタ１、２、３に起因する寄生容量である。なおＭＯＳトランジスタ１のオン抵抗Ｒ_c は、Ｇｍ制御端子の電圧によってその値が制御される。
【０００９】
以上の様な回路構成を有する積分器において、その特性角周波数は、ゲインが０ｄＢとなる１／（Ｒ_c Ｃ_L ）である。
【００１０】
【発明が解決しようとする課題】
ＯＴＡ回路を用いた従来の積分器では、図２に示す様に、寄生容量Ｃ_c によって角周波数１／（Ｒ_c Ｃ_c ）に寄生の零点、および角周波数Ｇ_O ／Ｃ_M に寄生の極が形成される。寄生の零点１／（Ｒ_c Ｃ_c ）の存在によって、使用帯域で積分器の位相が進むと、図２の位相特性図に示すように位相曲線が−９０°より持ち上がってしまい、積分器としての特性を劣化させる。その結果フィルタのＱ値も小さくなり、高Ｑ値のフィルタの設計が困難となる。
【００１１】
従って、理想的な特性を有する積分器を得るためには、積分器の動作範囲を狭めるこのような零点は存在しない方が良いが、ＭＯＳトランジスタを使用する限りこのような零点および極は避けえない。
寄生容量Ｃ_c を小さくすると、この寄生の零点１／（Ｒ_c Ｃ_c ）は高周波数側に移動し、そのため図２の位相の持ち上がり点も高周波数側に移動するので、この零点による悪影響は小さくなる。寄生容量Ｃ_c を小さくするためには線形領域で動作するＭＯＳトランジスタ１、２および３のサイズを小さくする必要がある。ところが、ＭＯＳトランジスタのサイズを小さくすると、Ｇｍ値の相対精度が悪化する。従って、寄生容量を小さくすることによって積分器の周波数特性を改善しようとする試みは、あまり実現性がない。
【００１２】
本発明は、従来のＯＴＡ回路における上記の問題を解決すべくなされたものであり、線形領域で動作するＭＯＳトランジスタのサイズを小さくすることなく、寄生容量Ｃ_c によって生じる零点を補償し、高Ｑ値のフィルタを実現することが可能な半導体増幅回路を提供する目的でなされたものである。
【００１３】
【課題を解決するための手段】
上記課題は、一対の差動入力端子と、そのゲートを相互コンダクタンス制御端子に接続した第１のＭＯＳトランジスタと、そのゲートを差動入力端子に接続しそのソースを前記第１のＭＯＳトランジスタのソース、ドレインの何れかに接続した一対の第２、第３のＭＯＳトランジスタと、そのゲートを一定のバイアス信号入力端子に接続しそのソースを第２、第３のＭＯＳトランジスタのそれぞれのドレインに接続した一対の第４、第５のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース、ドレインにそれぞれ接続した第１、第２の電流源と、第４および第５のＭＯＳトランジスタのドレインにそれぞれ接続した第３、第４の電流源と、第４、第５のＭＯＳトランジスタのドレインと第３、第４の電流源間に設けた一対の差動出力端子と、更に第４、第５のＭＯＳトランジスタのそれぞれのソースに一端を接続し他端を固定電位に接続した第１、第２の容量とを具備する、半導体増幅回路によって達成される。
【００１４】
以上の構成を有する半導体増幅回路では、第１、第２の容量の値を選択することによって、第４、第５のＭＯＳトランジスタに起因する寄生容量の値を見かけ上制御することができる。従って、この回路の差動出力端子に負荷容量を接続して積分器を構成した場合、第４、第５のＭＯＳトランジスタに起因する寄生容量によって生じるゲイン・位相特性上の寄生の極を、第１、第２の容量の選択によって移動させることができる。そのため、第１、第２および第３のＭＯＳトランジスタに起因する寄生容量によって発生する寄生の零点方向へ、前記の極を移動させることにより、寄生の零点が存在することによる悪影響を補償し、理想に近い特性を有する積分器を構成することが可能となる。
【００１５】
【発明の実施の形態】
本発明では、寄生容量Ｃ_c を小さくすることによって図２に示す寄生の零点１／（Ｒ_c Ｃ_c ）を高周波数側に移動させる代わりに、寄生の極Ｇ_O ／Ｃ_M を寄生の零点方向、即ち低周波数側に移動させることによって、この零点が存在することによる位相特性への悪影響を補償しようとするものである。図２に示す特性図において、寄生の極Ｇ_O ／Ｃ_M よりも角周波数が進むと、ゲインは再び減少を開始し、その結果零点の影響で一旦持ち上がった位相曲線も、再び−９０°に向かって低下を始める。
【００１６】
従って、理想的には寄生の極Ｇ_O ／Ｃ_M を寄生の零点１／（Ｒ_c Ｃ_c ）まで低周波数側に移動させると、この零点における影響が補償され、位相はより高周波数側まで−９０°近くを維持するようになり、積分器としての特性が向上する。Ｇ_O はバイアス端子が接続されたＭＯＳトランジスタ対４、５で決まる出力コンダクタンスであり、あまり変化させることはできない。
【００１７】
そのため本発明では、トランジスタ対２、３のドレインに付く容量Ｃ_M の値を調整することによって、寄生の極Ｇ_O ／Ｃ_M を低周波数側に移動させ、零点の悪影響を補償する構成を取る。
以下に本発明の実施例を図面を参照して説明する。なお、以下に示す図面において、図１と同じ符号は同一または類似の構成要素を示し、従ってその説明は重複しない。
【００１８】
図４は本発明の第１の実施例にかかるＯＴＡ回路の回路図である。図示するようにこの実施例では、図１に示す従来のＯＴＡ回路に対して、ＭＯＳトランジスタ対４、５のソースに、新たに容量１０、１１を付加した構成を特徴とする。図４では、容量１０、１１の一端は接地されているが、必ずしも接地する必要はなく、固定電位であれば良い。
【００１９】
容量１０、１１の大きさは、ＭＯＳトランジスタ４、５に起因する寄生容量Ｃ_M との合成値ＣＭが、Ｇ_O ／ＣＭの値を出来るだけ１／（Ｒ_c Ｃ_c ）の値に近づける様に選択する。この様にすることによって、Ｇｍ値の相対バラツキを増大させることなく、寄生容量Ｃ_c による零点の積分器特性に与える悪影響を低減できるので、Ｇｍ−Ｃ構成の積分器が理想的な積分器の特性に近くなる。
【００２０】
なお、このＯＴＡ回路によって積分器を構成する場合は、出力端子Ｏｕｔ＋およびＯｕｔ−に、図に点線で示すように負荷容量Ｃ_L を接続する。
図５は本発明の第２の実施例のＯＴＡ回路を示す。この実施例では、上記容量１０、１１を、ＭＯＳトランジスタ１２、１３で構成したことを特徴とする。なお、ＭＯＳトランジスタ１２、１３は図５に示すようにそのソースおよびドレインを接続しかつゲートを固定電位に接続して容量として動作するように構成されている。
【００２１】
この実施例では、実際の半導体装置の製造に当たって、他のＭＯＳトランジスタと同一の製造工程においてＭＯＳトランジスタ１２、１３を製造することが可能である。これによって、零点を発生させるＭＯＳトランジスタの寄生容量Ｃ_c と、極を生み出すＭＯＳトランジスタ１２、１３の容量とが比例関係となり、容量Ｃ_c の変動による寄生零点の移動と容量ＣＭの変動による極の移動が同じとなる。その結果容量ＣＭは製造工程の変動に伴う容量Ｃ_c の変動の影響を受けず、設計通りの結果を得ることができる。
【００２２】
図６は本発明の第３の実施例のＯＴＡ回路を示す。この実施例では、図５に示す容量１０、１１の値を出来るだけ小さくしようとするものであり、そのために、ＭＯＳトランジスタ対４、５のソース間に、無極性の容量１４を接続した構成を取る。この構成によって、図４、５に示した各実施例の場合に比べて、その必要な容量は１／４となる。
【００２３】
【発明の効果】
以上、実施例を挙げて説明したように、本発明によればＯＴＡ回路のＧｍ値の相対バラツキを増大させることなく、寄生容量による零点の影響を出来るだけ低減することが可能である。そのため、このＯＴＡ回路をＧｍ−Ｃ構成の積分器として用いた場合、その角周波数−位相特性は理想的な積分器の特性に近くなるので、半導体集積回路に搭載可能な高Ｑ値のフィルタを得ることができる。これによって、フィルタを用いる装置全体の小型化に寄与するところが大きい。
【図面の簡単な説明】
【図１】従来のＯＴＡ回路の回路構成を示す図。
【図２】図１のＯＴＡ回路を積分器として使用した場合のゲイン・位相特性を示すグラフ。
【図３】図２の特性を示す積分器の等価回路図。
【図４】本発明の第１の実施例にかかるＯＴＡ回路の回路図。
【図５】本発明の第２の実施例にかかるＯＴＡ回路の回路図。
【図６】本発明の第３の実施例にかかるＯＴＡ回路の回路図。
【符号の説明】
１、２、３、４、５…ＭＯＳトランジスタ
６、７、８、９…電流源
１０、１１…容量
１２、１３…ＭＯＳトランジスタ
１４…容量

Claims (5)

1. 一対の差動入力端子と、そのゲートを相互コンダクタンス制御端子に接続した第１のＭＯＳトランジスタと、そのゲートを前記差動入力端子に接続しそのソースを前記第１のＭＯＳトランジスタのソース、ドレインの何れかに接続した一対の第２、第３のＭＯＳトランジスタと、そのゲートを一定のバイアス信号入力端子に接続しそのソースを前記第２、第３のＭＯＳトランジスタのドレインにそれぞれ接続した一対の第４、第５のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソース、ドレインにそれぞれ接続した第１、第２の電流源と、前記第４および第５のＭＯＳトランジスタのドレインにそれぞれ接続した第３、第４の電流源と、前記第４、第５のＭＯＳトランジスタのドレインと前記第３、第４の電流源間に設けた一対の差動出力端子と、更に前記第４、第５のＭＯＳトランジスタのそれぞれのソースに一端を接続し他端を固定電位に接続した第１、第２の容量とを具備する、半導体増幅回路。
2. 前記第１、第２の容量は、前記差動出力端子に負荷容量を接続して構成する積分器のゲイン・位相特性において、前記第１、第２および第３のＭＯＳトランジスタに起因する寄生容量によって生じる寄生の零点を、前記第４、第５のＭＯＳトランジスタに起因する寄生容量と前記第１、第２の容量との合計の容量で生じる寄生の極によって補償するように、その値が選択されるものである、請求項１に記載の半導体増幅回路。
3. 前記第１、第２の容量は、そのゲートを固定電位に接続し、そのソース、ドレイン間を共通に接続しかつ前記第４、第５のＭＯＳトランジスタのソースにそれぞれ接続した第６、第７のＭＯＳトランジスタで構成されるものである、請求項１または２に記載の半導体増幅回路。
4. 前記第１、第２の容量は、前記第４および第５のＭＯＳトランジスタのソース間に接続された一個の容量によって構成されるものである、請求項１または２に記載の半導体増幅回路。
5. 請求項１乃至４の何れか１項に記載の半導体増幅回路の差動出力端子に負荷容量を接続して構成した積分器。

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