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JP4091595B2 - 半導体装置 - Google Patents
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Description

本発明は、半導体装置に関する。
電源回路において、ＭＯＳＦＥＴが幅広く用いられるに至っている。
図１７に、従来のＭＯＳＦＥＴを用いた１方向性の絶縁ＤＣ−ＤＣコンバータの回路構成を示す。
入力端子ＩＮ１０１、ＩＮ１０２の間にキャパシタンス素子Ｃ１００と、直列に接続されたスイッチ素子Ｍ１０１、ダイオードＤ１０１と、直列に接続されたダイオードＤ１０２、スイッチ素子Ｍ１０２が並列に接続され、スイッチ素子Ｍ１０１とダイオードＤ１０１の接続点、ダイオードＤ１０２とスイッチ素子Ｍ１０２の接続点にトランスＴ１０１の一次側が接続され、二次側の一方と出力端子ＯＵＴ１００の間にダイオードＤ１１１とインダクタンス素子Ｌ１１１が直列に接続され、二次側の他方が出力端子ＯＵＴ１０１に接続され、出力端子ＯＵＴ１０１と、ダイオードＤ１１１及びインダクタンス素子Ｌ１１１の接続点にダイオードＤ１１２が接続されている。
この回路はブリッジ構成を有し、スイッチ素子Ｍ１０１、Ｍ１０２がオンしたとき矢印で示された方向に電流Ｉ１００が流れる。よって、両スイッチ素子Ｍ１０１、Ｍ１０２がオンすると電流Ｉ１００が徐々に増加していき、最大値に到達すると両スイッチ素子Ｍ１０１、Ｍ１０２がオフして電流Ｉ１００がオフして電流Ｉ１００が徐々に減少していく。このため、三角波の形状を有する電流Ｉ１００がトランスＴ１００の一次側に流れることになる。
このように、従来の回路構成は、双方向にエネルギを伝達することができるインバータブリッジ回路とはなっておらず、エネルギはトランスＴ１００の一次側から二次側へのみ流れる。
従来のＤＣ−ＤＣコンバータを開示するものには、以下のような文献があった。
米国特許第５，９１５，１７９号 米国特許第５，６９３，５６９号 米国特許第５，６１４，７４９号
従来、ＭＯＳＦＥＴを用いて双方向性を有するＤＣ−ＤＣコンバータを構成することができなかったのは、以下の理由による。
ＭＯＳＦＥＴは、導通状態においてドレインからソースへ電流が流れる。インバータ動作では、負荷からのエネルギがダイオードを通って電源に流れるモードがある。この際に、ＭＯＳＦＥＴのドレイン、ソース間に並列に逆流防止用のダイオードを接続したとしても、ＭＯＳＦＥＴ内において、Ｐ型ベース、Ｎ型ドリフト、Ｎ型基板で構成されるボディダイオードが動作する。ＭＯＳＦＥＴの閾値が例えば約０．８Ｖであるとすると、ドレイン電位がソース電位より約０．８Ｖからさらに低くなると、このダイオードが順バイアスされた状態となってオンする。
ボディダイオードはバイポーラ動作素子であるため、高速に動作することができない。この結果、インバータのスイッチング動作を高速化することができないという問題があった。
ダイオードにシリコンカーバイド（以下、ＳｉＣという）を用いたショットキーバリアダイオード等の高速素子を用いたとしても、ＭＯＳＦＥＴに寄生するシリコンのボディダイオードは蓄積キャリアが多く、高速に動作することができなかった。
また、スイッチング素子にＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いた場合には、ＩＧＢＴは逆方向の電流が導通しないため、ＭＯＳＦＥＴのようにボディダイオードが動作するという問題はない。
しかし、ＩＧＢＴ自体がバイポーラ素子であり、シリコン基板に形成したＭＯＳＦＥＴに比べて動作が遅い。このため、やはり高速スイッチングの双方向ＤＣ−ＤＣコンバータを提供することができなかった。
特に、ＳｉＣを用いたショットキーバリアダイオードのように、ユニポーラの高速ダイオードが現れると、上記問題によりダイオードの高速性を十分に生かすことができないという問題があった。
本発明は上記事情に鑑み、高周波スイッチング及び双方向のエネルギを制御することが可能であり、小型でかつ安価なＤＣ−ＤＣコンバータを実現することができる半導体装置を提供することを目的とする。
本発明の一態様による半導体装置は、
第１の入力端子と第２の入力端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の入力端子と前記第２の入力端子との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子と、
前記第１の入力端子と前記第２の入力端子との間に直列に接続された第３のスイッチ素子及び第４のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点が接続された第１のノードと、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点が接続された第２のノードとに一次側が接続され、前記第５のスイッチ素子と前記第６のスイッチ素子との接続点が接続された第３のノードと、前記第７のスイッチ素子と前記第８のスイッチ素子との接続点が接続された第４のノードとに二次側が接続されたトランスと、
第１の出力端子と第２の出力端子との間に直列に接続された第２のキャパシタンス素子と、
前記第１の出力端子と前記第２の出力端子との間に直列に接続された第５のスイッチ素子及び第６のスイッチ素子と、
前記第１の出力端子と前記第２の出力端子との間に直列に接続された第７のスイッチ素子及び第８のスイッチ素子と、
前記第１のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチ素子と並列に、前記第１のノードにカソード、前記第２の入力端子にアノードが接続された第２のダイオードと、
前記第３のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第２のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチ素子と並列に、前記第２のノードにカソード、前記第２の入力端子にアノードが接続された第４のダイオードと、
前記第５のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第３のノードにアノードが接続された第５のダイオードと、
前記第６のスイッチ素子と並列に、前記第３のノードにカソード、前記第２の出力端子にアノードが接続された第６のダイオードと、
前記第７のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第４のノードにアノードが接続された第７のダイオードと、
前記第８のスイッチ素子と並列に、前記第４のノードにカソード、前記第２の出力端子にアノードが接続された第８のダイオードと、
前記第１乃至第８のスイッチ素子のそれぞれのオン／オフ動作を制御するスイッチング制御回路と、
を備え、
前記第１〜第８のスイッチ素子はそれぞれ、
第１導電型半導体基板の一方の表面部分に形成された第１の第１導電型半導体層の一方の表面部分に選択的に形成された第１の第２導電型半導体層と、
前記第２導電型半導体層の表面部分に形成された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに電気的に接続された第１の主電極と、
前記第１導電型半導体基板の他方の表面部分に形成された、前記第１導電型半導体基板より不純物濃度が低い第３の第１導電型半導体層と、
前記第３の第１導電型半導体層に電気的に接続された第２の主電極と、
前記第２の第１導電型半導体層、前記第１の第２導電型半導体層及び前記第１の第１導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第２の主電極と前記第３の第１導電型半導体層との接合がショットキー接合であるＭＯＳＦＥＴを含むことを特徴とする。
本発明の一態様による半導体装置は、
第１の入力端子と第２の入力端子との間に直列に接続された第１のキャパシタンス素子と、
前記第１の入力端子と前記第２の入力端子との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子と、
前記第１の入力端子と前記第２の入力端子との間に直列に接続された第３のスイッチ素子及び第４のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点が接続された第１のノードと、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点が接続された第２のノードとに一次側が接続され、前記第５のスイッチ素子と前記第６のスイッチ素子との接続点が接続された第３のノードと、前記第７のスイッチ素子と前記第８のスイッチ素子との接続点が接続された第４のノードとに二次側が接続されたトランスと、
第１の出力端子と第２の出力端子との間に直列に接続された第２のキャパシタンス素子と、
前記第１の出力端子と前記第２の出力端子との間に直列に接続された第５のスイッチ素子及び第６のスイッチ素子と、
前記第１の出力端子と前記第２の出力端子との間に直列に接続された第７のスイッチ素子及び第８のスイッチ素子と、
前記第１のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
前記第２のスイッチ素子と並列に、前記第１のノードにカソード、前記第２の入力端子にアノードが接続された第２のダイオードと、
前記第３のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第２のノードにアノードが接続された第３のダイオードと、
前記第４のスイッチ素子と並列に、前記第２のノードにカソード、前記第２の入力端子にアノードが接続された第４のダイオードと、
前記第５のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第３のノードにアノードが接続された第５のダイオードと、
前記第６のスイッチ素子と並列に、前記第３のノードにカソード、前記第２の出力端子にアノードが接続された第６のダイオードと、
前記第７のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第４のノードにアノードが接続された第７のダイオードと、
前記第８のスイッチ素子と並列に、前記第４のノードにカソード、前記第２の出力端子にアノードが接続された第８のダイオードと、
前記第１乃至第８のスイッチ素子のそれぞれのオン／オフ動作を制御するスイッチング制御回路と、
を備え、
前記第１〜第８のスイッチ素子はそれぞれ、
第１導電型半導体基板の一方の表面部分に形成された第１の第１導電型半導体層の一方の表面部分に選択的に形成された第１の第２導電型半導体層と、
前記第２導電型半導体層の表面部分に形成された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに電気的に接続された第１の主電極と、
前記第１導電型半導体基板の他方の表面部分に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層に電気的に接続された第２の主電極と、
前記第２の第１導電型半導体層、前記第１の第２導電型半導体層及び前記第１の第１導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第２の主電極と前記第２の第２導電型半導体層との接合がショットキー接合であり、前記第１導電型半導体基板が前記第１の第１導電型半導体層より厚いＭＯＳＦＥＴを含むことを特徴とする。
本発明の半導体装置によれば、第１〜第８のスイッチ素子として用いているＭＯＳＦＥＴにおいて、第１導電型半導体層と第２の主電極との間がショットキー接合であることにより逆方向にバイアスが印加された際にボディダイオードに流れることが阻止され、逆並列方向に接続された第１〜第８のダイオードにこの電流が流れるので、高速化が実現される。
以下、本発明の実施の形態について図面を参照して説明する。
実施の形態１
図１に、本発明の実施の形態１の構成を示す。
この構成は、ＭＯＳＦＥＴを用いた双方向性のＤＣ−ＤＣコンバータに相当し、エネルギをトランスＴ１の一次側と二次側との間で双方向に流すことができる。
入力端子Ｉ１、Ｉ２の間にキャパシタンス素子Ｃ１と、直列に接続されたスイッチ素子Ｍ１、Ｍ２と、直列に接続されたスイッチ素子Ｍ３、Ｍ４とがそれぞれ並列に接続されている。
スイッチ素子Ｍ１とＭ２との接続点、スイッチ素子Ｍ３とＭ４との接続点にトランスＴ１の一次側が接続されている。
出力端子ＯＵＴ、ＯＵＴ２との間に、キャパシタンス素子Ｃ２と、直列に接続されたスイッチ素子Ｍ１１、Ｍ１２と、直列に接続されたスイッチ素子Ｍ１３、Ｍ１４とがそれぞれ並列に接続されている。
スイッチ素子Ｍ１１とＭ２との接続点、スイッチ素子Ｍ１３とＭ１４との接続点にそれぞれトランスＴ１の二次側が接続されている。
さらに、各スイッチ素子Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４のドレイン、ソース間には、ダイオードＤ１〜Ｄ４、Ｄ１１〜Ｄ１４がそれぞれ並列に接続されている。ダイオードＤ１を例にとると、アノードがスイッチ素子Ｍ１とＭ２との接続点に接続され、カソードが入力端子ＩＮ１に接続されている。
この回路はブリッジ構成を有しており、スイッチ素子Ｍ１及びＭ４がオンしスイッチ素子Ｍ２及びＭ３がオフしたときに一方向に電流が流れ、スイッチ素子Ｍ２及びＭ３がオンしスイッチ素子Ｍ１及びＭ４がオフしたときに他方向に電流が流れる。
各スイッチ素子Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４のオン／オフ動作は、スイッチング制御回路ＳＷＣによって制御される。スイッチング制御回路ＳＷＣは、図示されていない中央制御装置等から制御信号を与えられ、スイッチング制御信号ＳＳＷ１〜ＳＳＷ４、ＳＳＷ１１〜ＳＳＷ１４を生成して各スイッチ素子Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４に与える。
そして、各スイッチ素子Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４に用いられているＭＯＳＦＥＴは、ボディダイオードによる逆流を防止するため、図２に示された構成を備えている。
Ｎ型ドリフト層ＮＤ１の表面部分に選択的にＰ型ベース層（Ｐ型ウエル）ＰＷ１が形成され、このＰ型ベース層ＰＷ１の表面部分において、所定間隔を空けてＮ型ソース層Ｎ１、Ｎ２が形成されている。
Ｎ型ドリフト層ＮＤ１の一方の表面上において、Ｎ型ソース層Ｎ１、Ｐ型ベース層ＰＷ１、Ｎ型ドリフト層Ｎ２に電気的に接続するように、ソース電極（第１の主電極）Ｓが形成されている。このソース電極Ｓには、ソース電圧が印加される。
Ｎ型ドリフト層ＮＤ１の他方の表面に電気的に接続するように、ドレイン電極（第２の主電極）Ｄが形成されている。ドレイン電極Ｄには、ドレイン電圧が印加される。
Ｎ型ドリフト層ＮＤ１の一方の表面上において、Ｎ型ソース層Ｎ１、Ｐ型ベース層ＰＷ１、Ｎ型ドリフト層ＮＤ１の上部に跨るように、図示されていない絶縁膜を介して、制御電極Ｇ１が形成されている。同様にＮ型ソース層Ｎ２、Ｐ型ベース層ＰＷ１、Ｎ空ドリフト層ＮＤ１の上部に跨るように、図示されていない絶縁膜を介して、制御電極Ｇ２が形成されている。制御電極Ｇ１、Ｇ２には、共通の制御電圧が印加される。
そして、このＭＯＳＦＥＴのドレイン電極Ｄとドレイン端子Ｄとの間において、ドレイン端子Ｄにアノード、ドレイン電極Ｄにカソードが接続された状態でダイオードＤ２１が設けられている。さらに、図１にも示されたように、ドレイン端子ＤとＭＯＳＦＥＴのソース電極Ｓとの間に、逆並列にダイオードＤ１が接続されている。即ち、ソース電極Ｓにアノード、ドレイン端子Ｄにカソードが接続されている。
ここで、ダイオードＤ１、Ｄ２１は、例えばバンドギャップが２Ｖ以上の半導体材料が用いられた例えばＳｉＣから成るショットキーバリアダイオードである。
通常動作時においては、ドレイン端子Ｄから、順方向にダイオードＤ２１を介してドレイン電極Ｄ、ソース電極Ｓへ電流が流れる。
ソース側の方がドレイン電圧より閾値電圧（例えば、約０．８Ｖ）以上に高い逆バイアス状態となった場合には、ソース電極ＳからダイオードＤ１を介してドレイン端子Ｄへと電流が流れる。
これに加えて、ＭＯＳＦＥＴにおけるＮ型ドリフト層ＮＤ１とＰ型ベースＰＷ１とで構成されるボディダイオードに電流が流れることがないように、ダイオードＤ２１でこの電流を阻止する。これにより、ＭＯＳＦＥＴに寄生するボディダイオードに電流が流れることなく、高速動作が可能なショットキーバリアダイオードＤ１に逆方向の電流を流すことができるので、ＭＯＳＦＥＴを用いたＤＣ−ＤＣコンバータにおいて高速動作が実現される。
ここで、以下の（１）式の関係が成り立つ必要がある。
ダイオードＤ１の順方向電圧＜ダイオードＤ２１の逆方向耐圧 （１）
電流がダイオードＤ１の順方向に流れる場合、ダイオードＤ２１の逆耐圧がダイオードＤ１の順方向電圧以下であると、ダイオードＤ２１にアバランシェ電流が流れ、その結果ＭＯＳＦＥＴにソースからドレインの方向に電流が流れるため、ＭＯＳＦＥＴのボディダイオードに電流が流れることになる。このような現象を回避するためには、上記（１）式が成立しなければならない。
ダイオードＤ２１の逆方向耐圧＜ＭＯＳＦＥＴの順方向阻止耐圧 （２）
ＭＯＳＦＥＴがオフ状態にあり、ドレインからソースの方向に電圧が印加されている場合、ＭＯＳＦＥＴの順方向耐圧はダイオードＤ２１の逆方向耐圧より大きい必要がある。
ＭＯＳＦＥＴの順方向阻止耐圧＜ダイオードＤ１の逆方向耐圧 （３）
ＭＯＳＦＥＴがオフ状態にあり、ドレインからソースの方向に電圧が印加されている場合、ＭＯＳＦＥＴの順方向耐圧よりダイオードＤ１の逆方向耐圧が高いと、ＭＯＳＦＥＴにおいてアバランシェ電流が流れる。即ち、サスティニング状態をＭＯＳＦＥＴ側で起こさせる。これは、ダイオードＤ１よりＭＯＳＦＥＴの方がチップ面積が大きく熱抵抗が小さいため、アバランシェ電流が流れる際の発熱をＭＯＳＦＥＴで持たせた方が破壊耐量が大きくなるためである。よって、上記（３）式は必須ではないが成り立つことが望ましい。
ところで、本実施の形態１で用いるＭＯＳＦＥＴは、図３に示された構成を有するものであってもよい。
このＭＯＳＦＥＴでは、Ｎ型ドリフト層ＮＤ１とドレイン電極Ｄとの接合部分に、ショットキー接合層ＳＨが形成されている。このようなショットキー接合層ＳＨを設けることで、結果的にこの接合部において図２におけるダイオードＤ２１と同方向のダイオードが形成されることとなり、逆方向にバイアスがかかった場合に耐圧を有することができる。
他の構成は、図２に示されたものと比較し、逆方向の耐圧を有することで不要となるダイオードＤ２１を削除した点を除いて同一であり、説明を省略する。
ショットキー接合による逆方向の耐圧は、ＭＯＳＦＥＴに逆並列に接続されたショットキーバリアダイオードＤ１が導通している際における電圧降下に比べて高ければ十分であり、ＭＯＳＦＥＴの順方向の阻止耐圧より低くともよく、例えば約３Ｖ程度以上あれば足りる。
次に、図３に示されたＭＯＳＦＥＴの動作について説明する。
（１）導通状態
図４の縦断面図に、順方向導通状態におけるＭＯＳＦＥＴの動作を示す。また、図５の横軸にドレインからソースに至る深さ方向を示し、縦軸にドリフト層とショットキー接合層ＳＨのポテンシャル（ｅＶ）を示す。
図４における矢印で示されたようにドレイン側からソース側に向かって電流が流れる。よって、電子はソース側からドレイン側に向かって走っている状態であり、ショットキーバリア接合層ＳＨにおいてオン状態での電圧降下が大きくなる。
（２）順方向非導通状態
図６の縦断面図に、ＭＯＳＦＥＴが順方向非導通状態であるときの動作を示し、このときのポテンシャルを図７に示す。
図６に示されたように、主接合であるＰ型ベース層ＰＷ１とＮ型ドリフト層ＮＤ１との間で空乏化している。これは、通常のＭＯＳＦＥＴと同じ動作状態であり、これにより電流が流れていないオフ状態となる。
（３）逆方向阻止状態
図８の縦断面図に、ＭＯＳＦＥＴが逆方向阻止状態であるときの動作を示し、図９にこのときのポテンシャルを示す。
ショットキーバリア層ＳＨ付近の領域において空乏化し、電流がソース側からドレイン側へ流れ込むのを阻止している。
ここで、逆並列に接続されるダイオードＤ１の逆耐圧は、ＭＯＳＦＥＴの順方向耐圧に比べて高いことが望ましい。
その理由は、上述したように、サステインニングモード等でアバランシェが起こった場合、ダイオードはＭＯＳＦＥＴに比べてチップサイズが小さいため熱が集中するが、ＭＯＳＦＥＴはチップサイズが比較的大きいため、熱の集中の度合いがダイオードよりも小さいことにある。
従来のＭＯＳＦＥＴでは、上述したようにドレイン、ソース間に逆方向のバイアスが印加されると、Ｐ型ベース層ＰＷ１とＮ型ドリフト層ＮＤ１とで構成されるボディダイオードが順バイアスされ、バイポーラ動作を行い動作が遅くなっていた。本実施の形態ではこのような動作を阻止し、逆方向並列に接続した高速性を有するショットキーバリアダイオードＤ１を接続しこの部分に逆方向の電流を流すことで、高速動作が可能となる。
本実施の形態１によるＤＣ−ＤＣコンバータは、例えば小型ループコントローラや双方向オフライン電源、アダプタ、絶縁インバータ等に幅広く適用することが可能である。
実施の形態２
本発明の実施の形態２による半導体装置について説明する。装置全体の回路構成は図１に示されたものと同様であり、説明を省略する。
本実施の形態２は上記実施の形態１に対してＭＯＳＦＥＴの構成が異なっており、図１０にその縦断面構造を示す。
上記実施の形態１では、図２又は図３に示されたように、Ｎ型ドリフト層ＮＤ１の表面上にドレイン電極Ｄが形成されている。これに対し、本実施の形態２ではＮ＋型半導体基板ＮＳ１の一方の表面上にＮ型ドリフト層ＮＤ１が形成されており、他方の表面上にＮ−型低濃度層（例えば、不純物濃度が１×１０１７／ｃｍ３以下）ＮＬが形成され、その表面上にドレイン電極Ｄが形成されている。Ｎ−型低濃度層ＮＬとドレイン電極Ｄとの間は、ショットキー接合層ＳＨが形成されている。ショットキー接合層ＳＨを形成するためには、このようにＮ−型低濃度層ＮＬを形成しておくことが望ましい。
このＭＯＳＦＥＴをスイッチ素子として用いる際には、逆バイアス印加時にボディダイオードに流れないように、図１、図３に示されたようにダイオードＤ１のアノードを制御電極Ｓ、カソードをドレイン電極Ｄに接続する。
このように、Ｎ型ドリフト層ＮＤ１をＮ＋型半導体基板ＮＳ１の表面上に形成した場合にも上記実施の形態１と同様の効果が得られる。
実施の形態３
本発明の実施の形態３による半導体装置について説明する。装置全体の回路構成は図１に示されたものと同様であり、説明を省略する。
本実施の形態３は、図１１に示される縦断面構造を有するＭＯＳＦＥＴを用いる。
本実施の形態３では、Ｎ＋型半導体基板ＮＳ１の一方の表面上にＮ型ドリフト層ＮＤ１が形成されており、他方の表面上にＰ型不純物拡散層ＰＬが形成され、その表面上にドレイン電極Ｄが形成されている。Ｎ型ドリフト層ＮＤ１とＰ型不純物層ＰＬとの境界部分において、Ｐ型不純物層ＰＬからのホールがＮ型ドリフト層ＮＤ１に注入されて再結合されており、この部分に図２に示されたダイオードＤ２１と同一方向にダイオードが形成されている。
また、Ｐ型不純物拡散層ＰＬを形成すると、ホールがＮ＋型半導体基板ＮＳ１側へ流入する。しかし、このＮ＋型半導体基板ＮＳ１の長さがＰ型不純物拡散層ＰＬの長さに比して十分に長いことにより、電子と再結合して消滅することで問題は生じない。例えば、ＮＳ１の長さは８０μｍであるか、またはドリフト層より厚くなっている。
このＭＯＳＦＥＴをスイッチ素子として用いる際には、逆バイアス印加時にボディダイオードに流れないように、図１、図３に示されたようにダイオードＤ１のアノードをソース電極Ｓ、カソードをドレイン電極Ｄに接続する。
本実施の形態３により、Ｎ型ドリフト層ＮＤ１をＮ＋型半導体基板ＮＳ１の一方の表面上に形成し、他方の表面上にＰ型不純物層ＰＬを形成した場合にも上記実施の形態１、２と同様の効果が得られる。
実施の形態４
本発明の実施の形態４による半導体装置について説明する。装置全体の回路構成は図１に示されたものと同様であり、説明を省略する。
本実施の形態４は、図１２に示される縦断面構造を有するＭＯＳＦＥＴを用いる。Ｎ型ドリフト層ＮＤ１におけるドレイン電極Ｄが形成された表面部分において、Ｐ＋型不純物拡散層Ｐ１１、Ｐ１２が形成されている。そして、Ｎ型ドリフト層ＮＤ１とドレイン電極Ｄとの間にもショットキー接合層ＳＨが形成されている。
この実施の形態４では、上記実施の形態３と異なり十分な長さを有するＮ＋型半導体基板ＮＳ１上にＮ型ドリフト層ＮＤ１を形成していない。そこで、Ｐ＋型不純物拡散層Ｐ１１、Ｐ１２から多くのホールがＮ型ドリフト層ＮＤ１に流れ込まないように、この拡散層をベタで形成せずに複数箇所で分散するように形成している。
本実施の形態４によっても、Ｐ＋型不純物拡散層Ｐ１１、Ｐ１２とＮ型ドリフト層ＮＤ１との間でボディダイオードに電流が流れることを阻止する方向にダイオードが形成される。
本実施の形態５によっても、上記実施の形態１〜４と同様に逆バイアスが印加された場合にもボディダイオードへ電流が流れることが阻止されるので、高速化を実現することができる。ショットキーメタルは、例えば白金や金、チタン、タングステン等であり、界面の濃度が１×１０１７／ｃｍ３以下の場合にはアルミニウムでもよい。
次に、上記実施の形態１〜４のいずれかによる半導体装置をパッケージングする際のパッケージ構造について説明する。
図１３に、パッケージの縦断面構造の一例を示す。リードフレームにおけるベッド１１上にＭＯＳＦＥＴチップのチップ１２と少なくとも一つのダイオードのチップ１３とが搭載され、チップ１２、１３とリード１０との間がボンディングワイヤで接続されており、全体がモールド樹脂１４で封止されている。
この場合の平面構造として、例えば図１４、図１５あるいは図１６に示されたものがある。
図１４に示された平面構造は、上記実施の形態１における図２に示されたように二つのダイオードＤ１、Ｄ２１を用いる場合に相当する。
ベッド２１上にＭＯＳＦＥＴのチップ３１、ダイオードＤ２１のチップ３２が搭載され、ドレイン電極Ｄに接続されたリード２２上にダイオードＤ１のチップ３３が搭載され、制御電極Ｇに接続されたリード２３、ソース電極Ｓに接続されたリード２４が配置されている。ＭＯＳＦＥＴのチップ３１におけるソース電極Ｓがリード２４に、制御電極Ｇがリード２３に、ベッド２１上にカソードが接触するように搭載されたダイオードＤ２１のアノードがリード２２に、リード２２上にカソードが接触するように搭載されたダイオードＤ３３のアノードがリード２４にそれぞれボンディングワイヤで接続されており、図示されていないモールド樹脂で全体が封止されている。
図１５に示された平面構造も、図２に示された二つのダイオードＤ１、Ｄ２１を用いる場合に相当する。
ベッド４１上にＭＯＳＦＥＴのチップ５１、ダイオードＤ２１のチップ５２が搭載され、ドレイン電極Ｄに接続されたリード４２上にダイオードＤ１のチップ５３が搭載され、制御電極Ｇに接続されたリード４３、ソース電極Ｓに接続されたリード４４が配置されそれぞれの電極がリード４２〜４４にボンディングワイヤで接続されており、図示されていないモールド樹脂で封止されている。
図１５に示されたパッケージ構造は、図１４に示されたパッケージ構造と比較してベッド４１、リード４２〜４４の形状及び配置が簡易であり、リードリードフレームの金型の製造が容易である。
図１６に示された平面構造は、上記実施の形態１における図３に示されたように二つのダイオードＤ１を用いる場合に相当する。
ドレイン電極Ｄに接続されたリードと一体化したベッド６１上にＭＯＳＦＥＴのチップ７１、ダイオードＤ１のチップ７２が搭載され、制御電極Ｇに接続されたリード６２、ソース電極Ｓに接続されたリード６３が配置され、それぞれの電極とリード６２〜６３とがボンディングワイヤで接続されており、図示されていないモールド樹脂で全体が封止されている。
このパッケージ構造によれば、図１５に示されたものからさらに部品点数が減少しており、よりリードフレームの金型の製造も容易である。
従って、この構造によれば、ＭＯＳＦＥＴのチップ７１とダイオードのチップ７２とを同一リードフレームのベッド６１上に搭載し、同一モールド樹脂で封止することで、両者の間に寄生する容量を大幅に減少させることができる。
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、その技術的範囲内において様々に変形することが可能である。
本発明の実施の形態１によるＤＣ−ＤＣコンバータの構成を示した回路図。 同ＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードの構成を示した回路図。 同ＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードの構成を示した回路図。 同ＭＯＳＦＥＴの導通時における動作状態を示す縦断面図。 図４に示された動作状態におけるポテンシャルを示した説明図。 同ＭＯＳＦＥＴの非導通時における動作状態を示す縦断面図。 図６に示された動作状態におけるポテンシャルを示した説明図。 同ＭＯＳＦＥＴの逆バイアス印加時における動作状態を示す縦断面図。 図８に示された動作状態におけるポテンシャルを示した説明図。 本発明の実施の形態２によるＤＣ−ＤＣコンバータにおけるスイッチ素子に用いることが可能なＭＯＳＦＥＴの構造の一例を示した縦断面図。 本発明の実施の形態３によるＤＣ−ＤＣコンバータにおけるスイッチ素子に用いることが可能なＭＯＳＦＥＴの構造の一例を示した縦断面図。 本発明の実施の形態４によるＤＣ−ＤＣコンバータにおけるスイッチ素子に用いることが可能なＭＯＳＦＥＴの構造の一例を示した縦断面図。 上記実施の形態１乃至４のいずれかのＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードのパッケージ構造の一例を示した縦断面図。 上記実施の形態１乃至４のいずれかのＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードのパッケージ構造の一例を示した平面図。 上記実施の形態１乃至４のいずれかのＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードのパッケージ構造の他の例を示した平面図。 上記実施の形態１乃至４のいずれかのＤＣ−ＤＣコンバータにおけるスイッチ素子として用いることが可能なＭＯＳＦＥＴ及びダイオードのパッケージ構造のさらに他の例を示した平面図。 従来のＤＣ−ＤＣコンバータの構成を示した回路図。
符号の説明
ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ１、ＯＵＴ２、出力端子
Ｃ１、Ｃ２ キャパシタンス素子
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１４ ＭＯＳＦＥＴ（スイッチ素子）
Ｄ１〜Ｄ４、Ｄ１１〜Ｄ１４ ダイオード
Ｔ１ トランス

Claims (4)

  1. 第１の入力端子と第２の入力端子との間に直列に接続された第１のキャパシタンス素子と、
    前記第１の入力端子と前記第２の入力端子との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子と、
    前記第１の入力端子と前記第２の入力端子との間に直列に接続された第３のスイッチ素子及び第４のスイッチ素子と、
    前記第１のスイッチ素子と前記第２のスイッチ素子との接続点が接続された第１のノードと、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点が接続された第２のノードとに一次側が接続され、前記第５のスイッチ素子と前記第６のスイッチ素子との接続点が接続された第３のノードと、前記第７のスイッチ素子と前記第８のスイッチ素子との接続点が接続された第４のノードとに二次側が接続されたトランスと、
    第１の出力端子と第２の出力端子との間に直列に接続された第２のキャパシタンス素子と、
    前記第１の出力端子と前記第２の出力端子との間に直列に接続された第５のスイッチ素子及び第６のスイッチ素子と、
    前記第１の出力端子と前記第２の出力端子との間に直列に接続された第７のスイッチ素子及び第８のスイッチ素子と、
    前記第１のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
    前記第２のスイッチ素子と並列に、前記第１のノードにカソード、前記第２の入力端子にアノードが接続された第２のダイオードと、
    前記第３のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第２のノードにアノードが接続された第３のダイオードと、
    前記第４のスイッチ素子と並列に、前記第２のノードにカソード、前記第２の入力端子にアノードが接続された第４のダイオードと、
    前記第５のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第３のノードにアノードが接続された第５のダイオードと、
    前記第６のスイッチ素子と並列に、前記第３のノードにカソード、前記第２の出力端子にアノードが接続された第６のダイオードと、
    前記第７のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第４のノードにアノードが接続された第７のダイオードと、
    前記第８のスイッチ素子と並列に、前記第４のノードにカソード、前記第２の出力端子にアノードが接続された第８のダイオードと、
    前記第１乃至第８のスイッチ素子のそれぞれのオン／オフ動作を制御するスイッチング制御回路と、
    を備え、
    前記第１〜第８のスイッチ素子はそれぞれ、
    第１導電型半導体基板の一方の表面部分に形成された第１の第１導電型半導体層の一方の表面部分に選択的に形成された第１の第２導電型半導体層と、
    前記第２導電型半導体層の表面部分に形成された第２の第１導電型半導体層と、
    前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに電気的に接続された第１の主電極と、
    前記第１導電型半導体基板の他方の表面部分に形成された、前記第１導電型半導体基板より不純物濃度が低い第３の第１導電型半導体層と、
    前記第３の第１導電型半導体層に電気的に接続された第２の主電極と、
    前記第２の第１導電型半導体層、前記第１の第２導電型半導体層及び前記第１の第１導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第２の主電極と前記第３の第１導電型半導体層との接合がショットキー接合であるＭＯＳＦＥＴを含むことを特徴とする半導体装置。
  2. 第１の入力端子と第２の入力端子との間に直列に接続された第１のキャパシタンス素子と、
    前記第１の入力端子と前記第２の入力端子との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子と、
    前記第１の入力端子と前記第２の入力端子との間に直列に接続された第３のスイッチ素子及び第４のスイッチ素子と、
    前記第１のスイッチ素子と前記第２のスイッチ素子との接続点が接続された第１のノードと、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点が接続された第２のノードとに一次側が接続され、前記第５のスイッチ素子と前記第６のスイッチ素子との接続点が接続された第３のノードと、前記第７のスイッチ素子と前記第８のスイッチ素子との接続点が接続された第４のノードとに二次側が接続されたトランスと、
    第１の出力端子と第２の出力端子との間に直列に接続された第２のキャパシタンス素子と、
    前記第１の出力端子と前記第２の出力端子との間に直列に接続された第５のスイッチ素子及び第６のスイッチ素子と、
    前記第１の出力端子と前記第２の出力端子との間に直列に接続された第７のスイッチ素子及び第８のスイッチ素子と、
    前記第１のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第１のノードにアノードが接続された第１のダイオードと、
    前記第２のスイッチ素子と並列に、前記第１のノードにカソード、前記第２の入力端子にアノードが接続された第２のダイオードと、
    前記第３のスイッチ素子と並列に、前記第１の入力端子にカソード、前記第２のノードにアノードが接続された第３のダイオードと、
    前記第４のスイッチ素子と並列に、前記第２のノードにカソード、前記第２の入力端子にアノードが接続された第４のダイオードと、
    前記第５のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第３のノードにアノードが接続された第５のダイオードと、
    前記第６のスイッチ素子と並列に、前記第３のノードにカソード、前記第２の出力端子にアノードが接続された第６のダイオードと、
    前記第７のスイッチ素子と並列に、前記第１の出力端子にカソード、前記第４のノードにアノードが接続された第７のダイオードと、
    前記第８のスイッチ素子と並列に、前記第４のノードにカソード、前記第２の出力端子にアノードが接続された第８のダイオードと、
    前記第１乃至第８のスイッチ素子のそれぞれのオン／オフ動作を制御するスイッチング制御回路と、
    を備え、
    前記第１〜第８のスイッチ素子はそれぞれ、
    第１導電型半導体基板の一方の表面部分に形成された第１の第１導電型半導体層の一方の表面部分に選択的に形成された第１の第２導電型半導体層と、
    前記第２導電型半導体層の表面部分に形成された第２の第１導電型半導体層と、
    前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに電気的に接続された第１の主電極と、
    前記第１導電型半導体基板の他方の表面部分に形成された第２の第２導電型半導体層と、
    前記第２の第２導電型半導体層に電気的に接続された第２の主電極と、
    前記第２の第１導電型半導体層、前記第１の第２導電型半導体層及び前記第１の第１導電型半導体層の表面上に絶縁膜を介して形成された制御電極とを有し、前記第２の主電極と前記第２の第２導電型半導体層との接合がショットキー接合であり、前記第１導電型半導体基板が前記第１の第１導電型半導体層より厚いＭＯＳＦＥＴを含むことを特徴とする半導体装置。
  3. 前記第１〜第８のダイオードはそれぞれ、
    前記第１の主電極にアノード、前記第２の主電極にカソードが接続されたショットキーバリアダイオードであることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１〜第８のスイッチング素子を構成する前記ＭＯＳＦＥＴと、対応する前記第１〜第８のダイオードとは、それぞれ同一パッケージ内において同一リードフレーム上に搭載されていることを特徴とする請求項１乃至３にいずれかに記載の半導体装置。
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