JP4091866B2 - 出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関し、詳しくは、エミッタを接地し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとする出力トランジスタを備えた出力回路に関する。
【０００２】
【従来の技術】
上記出力トランジスタを備えた出力回路の従来例として、例えば、特許文献１に開示された出力回路、或いは、図８に例示する出力回路がある。
【０００３】
図８に示す回路は、出力トランジスタＱ１、その他のトランジスタＱ２〜Ｑ６、電流源Ｉ１、及び、負荷Ｘを備えて構成されている。詳述すれば、トランジスタＱ２とＱ３は、エミッタ同士が接続され、トランジスタＱ２のベースを入力信号ＶＩＮの入力とし、トランジスタＱ３のベースを基準電圧Ｖ１の入力とし、トランジスタＱ２とＱ３のエミッタに電流を供給する為に電源電圧ＶＣＣとエミッタ間に電流源Ｉ１が接続されている。トランジスタＱ４は、コレクタがトランジスタＱ２のコレクタに接続され、エミッタが接地され、トランジスタＱ５は、コレクタとベースがトランジスタＱ３のコレクタとトランジスタＱ４のベースに接続され、エミッタは接地されている。出力トランジスタＱ１は、コレクタが出力ＶＯＵＴに接続され、ベースがトランジスタＱ２のコレクタとトランジスタＱ４のコレクタの接続点に接続され、エミッタが接地されている。トランジスタＱ６は、コレクタが電源電圧ＶＣＣに接続され、ベースには基準電圧Ｖ２が印加され、エミッタが出力ＶＯＵＴに接続されている。負荷Ｘは、出力ＶＯＵＴと電源電圧ＶＣＣ間に接続されている。
【０００４】
次に、図８に示す従来の出力回路の動作について説明する。入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ３のコレクタ電流はトランジスタＱ４、Ｑ５で構成されるカレントミラーによりトランジスタＱ４のコレクタ電流となる。トランジスタＱ２とＱ４のコレクタは接続されているため、両コレクタ電流の差がトランジスタＱ１のベース電流となり、そのｈｆｅ（電流増幅率を表すｈパラメータ）倍のコレクタ電流が負荷Ｘに流れ、電源電圧ＶＣＣから負荷Ｘの両端電圧分が降下したところが出力ＶＯＵＴの電位となる。入力信号ＶＩＮ＞基準電圧Ｖ１の時、トランジスタＱ２、Ｑ４のコレクタ電流ではトランジスタＱ４の方が大きいので、出力トランジスタＱ１のベースから電流が引き抜かれ、負荷Ｘに流れる電流が減少し、出力ＶＯＵＴの電圧は上昇する。逆に、入力信号ＶＩＮ＜基準電圧Ｖ１の時は、トランジスタＱ２、Ｑ４のコレクタ電流はＱ２の方が大きいので、トランジスタＱ１のベースにはベース電流が供給され、そのｈｆｅ倍のコレクタ電流が負荷に流れ、出力ＶＯＵＴの電圧が低下する。但し、出力ＶＯＵＴの電圧が、基準電圧Ｖ２よりＶＢＥ低い電圧より更に低下しようとした場合、トランジスタＱ６が動作してその電圧以下に下がらないように制限がかかるようになっている。
【０００５】
【特許文献１】
特開平９−５１２５６号公報
【０００６】
【発明が解決しようとする課題】
ここで、出力トランジスタＱ１のコレクタ電流が増加し、出力ＶＯＵＴの電圧が下がり、トランジスタＱ６により制限されている状態では、Ｑ１のコレクタ電流の内、上記制限のためトランジスタＱ６のコレクタに流れた電流は、入力信号ＶＩＮに応答して出力電圧を変化させることには寄与しない無駄な電流となる。特に、出力が遷移する瞬間のみ急峻さを求められ、変化後はその電圧を保持すればいいという場合には、出力電圧が遷移する期間には必要であった電流が出力電圧の変化後にも流れ続け、消費電流が増大するという欠点があった。
【０００７】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、その目的は、出力電圧が所定の電圧以下に低下しないよう制限された場合に、出力電流を抑えて消費電流を低減できる出力回路を提供することにある。
【０００８】
【課題を解決するための手段】
この目的を達成するための本発明に係る出力回路は、例えば、図９に例示するような構成とする。図９に示す出力回路は、図８に示した従来例の出力回路よりトランジスタＱ６を削除し、それに代えて、トランジスタＱ２のコレクタとトランジスタＱ４のコレクタにベース電流制御部１を接続して構成される。ここで、ベース電流制御部１は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧、即ち出力回路の出力電圧を検知し、その両端電圧が所定電圧Ｖ３を下回らないように、出力トランジスタＱ１に対して外部からの入力信号ＶＩＮに応じて供給されるベース電流を制御するように構成される。
【０００９】
本発明に係る出力回路では、図９における出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が基準電圧Ｖ３より下がらないようにする手段として、トランジスタＱ１のベース電流を制限し、トランジスタＱ１のコレクタ電流を減らすことで当該両端電圧の低下を抑制するため、両端電圧の低下に制限がかかった時のトランジスタＱ１のコレクタ電流は必要最小限に抑えられる。
【００１０】
この結果、従来のような出力電圧補償用のトランジスタＱ６を用いず、必要最小限のコレクタ電流で出力電圧補償が可能となり、出力電圧が所定の電圧以下に低下しないよう制限された場合に、出力電流を抑えて消費電流を低減できる出力回路を提供することができる。
【００１１】
【発明の実施の形態】
本発明に係る出力回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。尚、図８に示す従来技術と共通する部分及び箇所には同じ符号を付して説明する。また、下記の各実施例においても、共通する部分及び箇所には同じ符号を付して説明する。
【００１２】
〈第１実施形態〉
図１は、本発明回路の構成概念を説明するブロック図である。図１に示すように、本発明回路は、エミッタを接地し、ベースを制御電流の入力ノードＮｉｎとし、コレクタを出力ＶＯＵＴ（出力ノード）とする出力トランジスタＱ１と、出力トランジスタＱ１に対して、外部からの入力信号ＶＩＮに応じてベース電流を供給するベース電流供給部２と、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧を検知し、前記両端電圧が所定電圧を下回らないようにベース電流供給部２から供給されるベース電流を制御するベース電流制御部１とを備えて構成され、更に、出力ＶＯＵＴと電源電圧ＶＣＣの間に負荷Ｘが接続されている。
【００１３】
ここで、ベース電流供給部２は、入力信号ＶＩＮを受けて、それに応じた電流を出力するもので、例えば、ベースを入力とするエミッタ接地増幅器や、差動増幅器等がある。
【００１４】
また、ベース電流制御部１は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が基準電圧Ｖ３と比較して出力トランジスタＱ１のベース電流を適切な値に調整するものである。出力トランジスタＱ１の前記両端電圧が基準電圧Ｖ３より充分大きい時は、ベース電流供給部２から供給される電流をそのまま出力トランジスタＱ１のベースに供給するが、基準電圧Ｖ３付近では基準電圧Ｖ３を下回らないようにベース電流の供給を制限する。この制限は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が、基準電圧Ｖ３を下回ろうとすればするほどベース電流を制限する仕組みのものである。
【００１５】
〈第１実施例〉
図２に、図１のブロック図に示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第１実施例の回路図を示す。図８の従来回路との相違点は、ＰＮＰトランジスタＱ２のコレクタがトランジスタＱ４のコレクタに接続されるのではなく、トランジスタＱ２のコレクタとトランジスタＱ４のコレクタの間に、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧と基準電圧Ｖ３を差動入力とする図１のベース電流制御部１に相当する比較器を挿入している点と、図８におけるトランジスタＱ６が削除されている点である。この比較器は、コレクタがトランジスタＱ４のコレクタと出力トランジスタＱ１のベースに接続され、ベースには基準電圧Ｖ３が印加され、エミッタはトランジスタＱ２のコレクタに接続されたトランジスタＱ７と、コレクタが接地され、ベースが出力ＶＯＵＴに接続され、エミッタがトランジスタＱ７のエミッタ及びＱ２のコレクタに接続されたトランジスタＱ８とで構成される。尚、図１のベース電流供給部２に相当する部分は、ＰＮＰトランジスタＱ２、Ｑ３及びＮＰＮトランジスタＱ４、Ｑ５で構成されるカレントミラー差動増幅器部分である。
【００１６】
第１実施例において、入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ２のコレクタ電流（ベース電流供給部２から出力トランジスタＱ１に供給されるベース電流に相当）は、さらに出力ＶＯＵＴの電圧と基準電圧Ｖ３の電圧差に応じてトランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流（第１制御電流）に分流される。トランジスタＱ７とＱ４のコレクタが接続されているため、両コレクタ電流の差がトランジスタＱ１のベース電流となる。ここで、トランジスタＱ４のコレクタ電流はトランジスタＱ３のコレクタ電流がトランジスタＱ４とＱ５で構成される第１のカレントミラーによりミラーされた電流である。ここで、トランジスタＱ２のコレクタ電流の一部または全部が、ベース電流供給部２から出力トランジスタＱ１に供給されるときのベース電流となる。
【００１７】
出力ＶＯＵＴの電圧が基準電圧Ｖ３より充分高い時、トランジスタＱ８は動作しないのでトランジスタＱ２のコレクタ電流はトランジスタＱ７のコレクタ電流と等しくなる。一方、出力ＶＯＵＴの電圧が下がり基準電圧Ｖ３付近になるとトランジスタＱ８が動作して電流を流し始めるので、トランジスタＱ７のコレクタ電流が減少し、トランジスタＱ７とＱ４のコレクタ電流の差であるトランジスタＱ１のベース電流も減少し、それに伴い出力トランジスタＱ１のコレクタ電流も減少するので、出力ＶＯＵＴの電圧低下が抑制される。出力ＶＯＵＴの電圧が下がれば下がるほどトランジスタＱ８に流れる電流が増加するので、出力トランジスタＱ１のベース電流が減少し、出力ＶＯＵＴの電圧低下をより抑制することになる。出力ＶＯＵＴが下げ止まったところでは、トランジスタＱ１のベース電流、コレクタ電流は必要最小限の値となる。
【００１８】
従って、出力ＶＯＵＴの電圧低下を制限するリミット動作が働いている間は電流を抑えられるので、出力ＶＯＵＴを急峻に遷移させるために出力トランジスタＱ１のベース電流を大きく設定することができ、低消費電流で高速動作可能な出力回路が実現できる。
【００１９】
〈第２実施例〉
図３に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第２実施例の回路図を示す。第２実施例と第１実施例との相違点は、第２実施例において、トランジスタＱ８のコレクタを接地する代わりに、トランジスタＱ９とＱ１０で構成される第２のカレントミラーの入力端子に接続し、その出力端子を出力トランジスタＱ１のベース、及び、トランジスタＱ７とＱ４の各コレクタに接続している点である。つまり、第２実施例では、図１のベース電流制御部１に相当する部分が、トランジスタＱ７とＱ８で構成される比較器に加え、トランジスタＱ９とＱ１０で構成される第２のカレントミラーを備えている。図１のベース電流供給部２に相当する部分、その他の回路構成は、第１実施例と同じである。
【００２０】
ここで、第２のカレントミラーを構成する一方のトランジスタＱ９は、コレクタとベースがカレントミラーの入力としてトランジスタＱ８のコレクタに接続され、エミッタが接地されている。また、他方のトランジスタＱ１０は、コレクタがカレントミラーの出力として、出力トランジスタＱ１のベース、トランジスタＱ４とトランジスタＱ７の各コレクタに接続され、ベースがトランジスタＱ９のコレクタとベース及びトランジスタＱ８のコレクタに接続され、エミッタが接地されている。
【００２１】
第２実施例においては、入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ２のコレクタ電流は、さらに出力ＶＯＵＴの電圧（出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧）と基準電圧Ｖ３の電圧差に応じてトランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流（第１制御電流）に分流される。以上、第１実施例と同じである。更に、第１制御電流から第２のカレントミラーで構成される増幅器によって増幅されたトランジスタＱ１０のコレクタ電流（第２制御電流）が、トランジスタＱ７のコレクタ電流から、更に分流される構成となっている。
【００２２】
この結果、出力ＶＯＵＴの電圧が基準電圧Ｖ３付近の時にトランジスタＱ８に流れた第１制御電流を増幅した第２制御電流を用いて、トランジスタＱ１のベースからベース電流を引き抜いており、第１実施例よりも効率的に出力トランジスタＱ１のコレクタ電流を減少させることができる。更に、前記第２のカレントミラーのミラー比を大きくして増幅してから出力トランジスタＱ１のベース電流を引き抜けば、出力ＶＯＵＴの電圧が基準電圧Ｖ３を下回ろうとした時の出力トランジスタＱ１のベースからの電流の引き抜き量が増加し、出力ＶＯＵＴの電圧低下をより高速に抑制することができる。
【００２３】
〈第３実施例〉
図４に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第３実施例の回路図を示す。第３実施例は、第２実施例との比較において、ベース電流制御部１に相当する部分が、トランジスタＱ７とＱ８で構成される比較器とトランジスタＱ１０で構成されている点で相違し、図１のベース電流供給部２に相当する部分、その他の回路構成は、第１及び第２実施例と同じである。つまり、第３実施例では、トランジスタＱ８に流れた第１制御電流を増幅する増幅器を、カレントミラーで構成せずに、単体のトランジスタＱ１０で構成している。また、第１実施例との相違点は、トランジスタＱ８のコレクタを接地せずに、エミッタが接地され、コレクタが出力トランジスタＱ１のベースとトランジスタＱ４とＱ７の各コレクタに接続しているトランジスタＱ１０のベースに接続されている点である。
【００２４】
第３実施例においては、第２実施例においてカレントミラー増幅器で行っていたトランジスタＱ８のコレクタ電流（第１制御電流）の増幅をトランジスタＱ１０の増幅作用を利用して行ったもので、より大きな増幅を簡単に行うことができる。従って、基本的な制御動作原理は第２実施例と同じである。
【００２５】
〈第４実施例〉
図５に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第４実施例の回路図を示す。第４実施例と第１実施例との相違点は、第４実施例において、トランジスタＱ１１（第１実施例のトランジスタＱ８に相当）のコレクタを接地する代わりに、出力トランジスタＱ１のコレクタに接続している点である。つまり、第４実施例では、ベース電流供給部２から供給されるベース電流（トランジスタＱ２のコレクタ電流）から出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧に応じて分流したトランジスタＱ１１のコレクタ電流（第１制御電流）を出力トランジスタＱ１のコレクタ電流に供給する構成となっている。
【００２６】
第４実施例では、負荷Ｘのインピーダンスが高い場合、出力トランジスタＱ１の出力ＶＯＵＴの出力電圧が基準電圧Ｖ３より下がらないように制限するには出力トランジスタＱ１のコレクタ電流を遮断またはそれに近い状態にする必要があり、その状態では出力ＶＯＵＴのインピーダンスが高くなり好ましくない。
【００２７】
そこで、図５に示す回路構成のように、トランジスタＱ１１に流れた電流（第１制御電流）を出力トランジスタＱ１のコレクタに供給することで、出力ＶＯＵＴの電圧低下を抑制するリミット動作が働いている状態でも出力トランジスタＱ１のコレクタにはトランジスタＱ１１のコレクタ電流が流れるので、出力インピーダンスを下げることができる。
【００２８】
〈第５実施例〉
図６に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第５実施例の回路図を示す。第５実施例は、図６に示すように、図３に示す第２実施例と図５に示す第４実施例を折衷した回路構成となっている。つまり、トランジスタＱ２のコレクタ電流が、出力ＶＯＵＴの電圧（出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧）と基準電圧Ｖ３の電圧差に応じて、トランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流と、トランジスタＱ１１のコレクタ電流に分流される。ここで、第２実施例におけるトランジスタＱ８のコレクタ電流（第１制御電流）、或いは、第４実施例におけるトランジスタＱ１１のコレクタ電流（第１制御電流）は、本第５実施例では、トランジスタＱ８とＱ１１のコレクタ電流の和となっている。
【００２９】
このように、第５実施例では、第２実施例と第４実施例の出力回路の特性を両方兼ね備えたもので、負荷Ｘが高インピーダンスで、出力ＶＯＵＴの電圧低下を抑制するリミット動作が働いている状態での出力ＶＯＵＴのインピーダンスの低下と、リミット動作の高速化を実現できる。
【００３０】
以上、本発明に係る出力回路の第１実施形態（第１実施例〜第５実施例を含む）では、出力トランジスタＱ１がＮＰＮバイポーラトランジスタの場合を例に説明したが、出力トランジスタＱ１はＰＮＰトランジスタであっても構わない。この場合、第１実施例〜第５実施例において、ベース電流供給部２及びベース電流制御部１を構成するトランジスタは、ＮＰＮトランジスタはＰＮＰトランジスタに、また、ＰＮＰトランジスタはＮＰＮトランジスタに変更し、電源電圧及び接地電位との接続関係もこれに対応して変更すればよい。
【００３１】
〈第２実施形態〉
次に、本発明に係る出力回路の第２実施形態について、図７を用いて説明する。
【００３２】
図７に示すように、第２実施形態に係る出力回路は、２つの第１実施形態における構成の出力回路３，４を２つ合成して構成されている。ここで、出力回路３では、出力トランジスタＱ１はＮＰＮトランジスタで構成され、出力回路４では、出力トランジスタＱ１’はＰＮＰトランジスタで構成されており、出力トランジスタＱ１と出力トランジスタＱ１’の各コレクタが接続され、共通の出力ＶＯＵＴ（出力ノード）に接続されている。また、出力トランジスタＱ１のエミッタは接地され、出力トランジスタＱ１’のエミッタは電源電圧ＶＣＣに接続されており、所謂プッシュプル型の出力ドライバを構成している。また、出力回路３，４の入力信号として共通の入力信号ＶＩＮが用いられる。
【００３３】
出力回路３は、ＮＰＮ出力トランジスタＱ１と、ＮＰＮ出力トランジスタＱ１に対して、外部からの入力信号ＶＩＮに応じてベース電流を供給する第１ベース電流供給部２と、ＮＰＮ出力トランジスタＱ１のコレクタ・エミッタ間の第１両端電圧を検知し、その第１両端電圧が第１の所定電圧Ｖ３を下回らないように第１ベース電流供給部２から供給されるベース電流を制御する第１ベース電流制御部１を備えて構成されている。
【００３４】
また、出力回路４は、ＰＮＰ出力トランジスタＱ１’と、ＰＮＰ出力トランジスタＱ１’に対して、入力信号ＶＩＮに応じてベース電流を供給する第２ベース電流供給部２’と、ＰＮＰ出力トランジスタＱ１’のコレクタ・エミッタ間の第２両端電圧を検知し、その第２両端電圧が第２の所定電圧Ｖ３’を下回らないように第２ベース電流供給部２’から供給されるベース電流を制御する第２ベース電流制御部１’ を備えて構成されている。
【００３５】
出力回路３，４の具体的な回路構成としては、図２〜図６に例示した第１実施例から第５実施例の回路構成を適用することができる。尚、出力回路４の回路構成としては、図２〜図６に例示した第１実施例から第５実施例の回路構成における、ＮＰＮトランジスタとＰＮＰトランジスタの関係、及び、電源電圧ＶＣＣと接地電位の関係を反転させたものを使用すればよい。
【００３６】
第２実施形態の回路構成では、出力ＶＯＵＴの電圧の立ち上げ時、立ち下げ時共に低消費電流で高速動作可能な出力が実現できる。これは、高い出力レートによって２値データを出力する必要があるトランジスタ・トランジスタ論理回路等の出力回路に適用できる。
【００３７】
【発明の効果】
以上のように本発明によれば、出力電圧のリミット動作が働いた時には出力トランジスタのベースに供給される過剰な電流を制限することができ、高速かつ低消費電力の出力回路が実現できる。
【図面の簡単な説明】
【図１】本発明に係る出力回路の第１実施形態の構成を示すブロック図
【図２】本発明に係る出力回路の第１実施例の回路構成を示す回路図
【図３】本発明に係る出力回路の第２実施例の回路構成を示す回路図
【図４】本発明に係る出力回路の第３実施例の回路構成を示す回路図
【図５】本発明に係る出力回路の第４実施例の回路構成を示す回路図
【図６】本発明に係る出力回路の第５実施例の回路構成を示す回路図
【図７】本発明に係る出力回路の第２実施形態の構成を示すブロック図
【図８】従来の出力回路の回路構成例を示す回路図
【図９】本発明に係る出力回路の回路構成の基本概念を説明する回路構成図
【符号の説明】
１ ベース電流制御部
１’ ベース電流制御部
２ ベース電流供給部
２’ ベース電流供給部
３ 出力回路
４ 出力回路
Ｉ１ 電流源
Ｎｉｎ 入力ノード（出力トランジスタＱ１のベース）
Ｎｉｎ’ 入力ノード（出力トランジスタＱ１’のベース）
Ｑ１ 出力トランジスタ
Ｑ１’ 出力トランジスタ
Ｑ２〜Ｑ１１ トランジスタ
Ｖ１ 基準電圧
Ｖ２ 基準電圧
Ｖ３ 基準電圧
Ｖ３’ 基準電圧
ＶＣＣ 電源電圧
ＶＩＮ 入力信号
ＶＯＵＴ 出力
Ｘ 負荷
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関し、詳しくは、エミッタを接地し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとする出力トランジスタを備えた出力回路に関する。
【０００２】
【従来の技術】
上記出力トランジスタを備えた出力回路の従来例として、例えば、特許文献１に開示された出力回路、或いは、図８に例示する出力回路がある。
【０００３】
図８に示す回路は、出力トランジスタＱ１、その他のトランジスタＱ２〜Ｑ６、電流源Ｉ１、及び、負荷Ｘを備えて構成されている。詳述すれば、トランジスタＱ２とＱ３は、エミッタ同士が接続され、トランジスタＱ２のベースを入力信号ＶＩＮの入力とし、トランジスタＱ３のベースを基準電圧Ｖ１の入力とし、トランジスタＱ２とＱ３のエミッタに電流を供給する為に電源電圧ＶＣＣとエミッタ間に電流源Ｉ１が接続されている。トランジスタＱ４は、コレクタがトランジスタＱ２のコレクタに接続され、エミッタが接地され、トランジスタＱ５は、コレクタとベースがトランジスタＱ３のコレクタとトランジスタＱ４のベースに接続され、エミッタは接地されている。出力トランジスタＱ１は、コレクタが出力ＶＯＵＴに接続され、ベースがトランジスタＱ２のコレクタとトランジスタＱ４のコレクタの接続点に接続され、エミッタが接地されている。トランジスタＱ６は、コレクタが電源電圧ＶＣＣに接続され、ベースには基準電圧Ｖ２が印加され、エミッタが出力ＶＯＵＴに接続されている。負荷Ｘは、出力ＶＯＵＴと電源電圧ＶＣＣ間に接続されている。
【０００４】
次に、図８に示す従来の出力回路の動作について説明する。入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ３のコレクタ電流はトランジスタＱ４、Ｑ５で構成されるカレントミラーによりトランジスタＱ４のコレクタ電流となる。トランジスタＱ２とＱ４のコレクタは接続されているため、両コレクタ電流の差がトランジスタＱ１のベース電流となり、そのｈｆｅ（電流増幅率を表すｈパラメータ）倍のコレクタ電流が負荷Ｘに流れ、電源電圧ＶＣＣから負荷Ｘの両端電圧分が降下したところが出力ＶＯＵＴの電位となる。入力信号ＶＩＮ＞基準電圧Ｖ１の時、トランジスタＱ２、Ｑ４のコレクタ電流ではトランジスタＱ４の方が大きいので、出力トランジスタＱ１のベースから電流が引き抜かれ、負荷Ｘに流れる電流が減少し、出力ＶＯＵＴの電圧は上昇する。逆に、入力信号ＶＩＮ＜基準電圧Ｖ１の時は、トランジスタＱ２、Ｑ４のコレクタ電流はＱ２の方が大きいので、トランジスタＱ１のベースにはベース電流が供給され、そのｈｆｅ倍のコレクタ電流が負荷に流れ、出力ＶＯＵＴの電圧が低下する。但し、出力ＶＯＵＴの電圧が、基準電圧Ｖ２よりＶＢＥ低い電圧より更に低下しようとした場合、トランジスタＱ６が動作してその電圧以下に下がらないように制限がかかるようになっている。
【０００５】
【特許文献１】
特開平９−５１２５６号公報
【０００６】
【発明が解決しようとする課題】
ここで、出力トランジスタＱ１のコレクタ電流が増加し、出力ＶＯＵＴの電圧が下がり、トランジスタＱ６により制限されている状態では、Ｑ１のコレクタ電流の内、上記制限のためトランジスタＱ６のコレクタに流れた電流は、入力信号ＶＩＮに応答して出力電圧を変化させることには寄与しない無駄な電流となる。特に、出力が遷移する瞬間のみ急峻さを求められ、変化後はその電圧を保持すればいいという場合には、出力電圧が遷移する期間には必要であった電流が出力電圧の変化後にも流れ続け、消費電流が増大するという欠点があった。
【０００７】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、その目的は、出力電圧が所定の電圧以下に低下しないよう制限された場合に、出力電流を抑えて消費電流を低減できる出力回路を提供することにある。
【０００８】
【課題を解決するための手段】
この目的を達成するための本発明に係る出力回路は、例えば、図９に例示するような構成とする。図９に示す出力回路は、図８に示した従来例の出力回路よりトランジスタＱ６を削除し、それに代えて、トランジスタＱ２のコレクタとトランジスタＱ４のコレクタにベース電流制御部１を接続して構成される。ここで、ベース電流制御部１は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧、即ち出力回路の出力電圧を検知し、その両端電圧が所定電圧Ｖ３を下回らないように、出力トランジスタＱ１に対して外部からの入力信号ＶＩＮに応じて供給されるベース電流を制御するように構成される。
【０００９】
本発明に係る出力回路では、図９における出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が基準電圧Ｖ３より下がらないようにする手段として、トランジスタＱ１のベース電流を制限し、トランジスタＱ１のコレクタ電流を減らすことで当該両端電圧の低下を抑制するため、両端電圧の低下に制限がかかった時のトランジスタＱ１のコレクタ電流は必要最小限に抑えられる。
【００１０】
この結果、従来のような出力電圧補償用のトランジスタＱ６を用いず、必要最小限のコレクタ電流で出力電圧補償が可能となり、出力電圧が所定の電圧以下に低下しないよう制限された場合に、出力電流を抑えて消費電流を低減できる出力回路を提供することができる。
【００１１】
【発明の実施の形態】
本発明に係る出力回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。尚、図８に示す従来技術と共通する部分及び箇所には同じ符号を付して説明する。また、下記の各実施例においても、共通する部分及び箇所には同じ符号を付して説明する。
【００１２】
〈第１実施形態〉
図１は、本発明回路の構成概念を説明するブロック図である。図１に示すように、本発明回路は、エミッタを接地し、ベースを制御電流の入力ノードＮｉｎとし、コレクタを出力ＶＯＵＴ（出力ノード）とする出力トランジスタＱ１と、出力トランジスタＱ１に対して、外部からの入力信号ＶＩＮに応じてベース電流を供給するベース電流供給部２と、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧を検知し、前記両端電圧が所定電圧を下回らないようにベース電流供給部２から供給されるベース電流を制御するベース電流制御部１とを備えて構成され、更に、出力ＶＯＵＴと電源電圧ＶＣＣの間に負荷Ｘが接続されている。
【００１３】
ここで、ベース電流供給部２は、入力信号ＶＩＮを受けて、それに応じた電流を出力するもので、例えば、ベースを入力とするエミッタ接地増幅器や、差動増幅器等がある。
【００１４】
また、ベース電流制御部１は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が基準電圧Ｖ３と比較して出力トランジスタＱ１のベース電流を適切な値に調整するものである。出力トランジスタＱ１の前記両端電圧が基準電圧Ｖ３より充分大きい時は、ベース電流供給部２から供給される電流をそのまま出力トランジスタＱ１のベースに供給するが、基準電圧Ｖ３付近では基準電圧Ｖ３を下回らないようにベース電流の供給を制限する。この制限は、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧が、基準電圧Ｖ３を下回ろうとすればするほどベース電流を制限する仕組みのものである。
【００１５】
〈第１実施例〉
図２に、図１のブロック図に示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第１実施例の回路図を示す。図８の従来回路との相違点は、ＰＮＰトランジスタＱ２のコレクタがトランジスタＱ４のコレクタに接続されるのではなく、トランジスタＱ２のコレクタとトランジスタＱ４のコレクタの間に、出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧と基準電圧Ｖ３を差動入力とする図１のベース電流制御部１に相当する比較器を挿入している点と、図８におけるトランジスタＱ６が削除されている点である。この比較器は、コレクタがトランジスタＱ４のコレクタと出力トランジスタＱ１のベースに接続され、ベースには基準電圧Ｖ３が印加され、エミッタはトランジスタＱ２のコレクタに接続されたトランジスタＱ７と、コレクタが接地され、ベースが出力ＶＯＵＴに接続され、エミッタがトランジスタＱ７のエミッタ及びＱ２のコレクタに接続されたトランジスタＱ８とで構成される。尚、図１のベース電流供給部２に相当する部分は、ＰＮＰトランジスタＱ２、Ｑ３及びＮＰＮトランジスタＱ４、Ｑ５で構成されるカレントミラー差動増幅器部分である。
【００１６】
第１実施例において、入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ２のコレクタ電流（ベース電流供給部２から出力トランジスタＱ１に供給されるベース電流に相当）は、さらに出力ＶＯＵＴの電圧と基準電圧Ｖ３の電圧差に応じてトランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流（第１制御電流）に分流される。トランジスタＱ７とＱ４のコレクタが接続されているため、両コレクタ電流の差がトランジスタＱ１のベース電流となる。ここで、トランジスタＱ４のコレクタ電流はトランジスタＱ３のコレクタ電流がトランジスタＱ４とＱ５で構成される第１のカレントミラーによりミラーされた電流である。ここで、トランジスタＱ２のコレクタ電流の一部または全部が、ベース電流供給部２から出力トランジスタＱ１に供給されるときのベース電流となる。
【００１７】
出力ＶＯＵＴの電圧が基準電圧Ｖ３より充分高い時、トランジスタＱ８は動作しないのでトランジスタＱ２のコレクタ電流はトランジスタＱ７のコレクタ電流と等しくなる。一方、出力ＶＯＵＴの電圧が下がり基準電圧Ｖ３付近になるとトランジスタＱ８が動作して電流を流し始めるので、トランジスタＱ７のコレクタ電流が減少し、トランジスタＱ７とＱ４のコレクタ電流の差であるトランジスタＱ１のベース電流も減少し、それに伴い出力トランジスタＱ１のコレクタ電流も減少するので、出力ＶＯＵＴの電圧低下が抑制される。出力ＶＯＵＴの電圧が下がれば下がるほどトランジスタＱ８に流れる電流が増加するので、出力トランジスタＱ１のベース電流が減少し、出力ＶＯＵＴの電圧低下をより抑制することになる。出力ＶＯＵＴが下げ止まったところでは、トランジスタＱ１のベース電流、コレクタ電流は必要最小限の値となる。
【００１８】
従って、出力ＶＯＵＴの電圧低下を制限するリミット動作が働いている間は電流を抑えられるので、出力ＶＯＵＴを急峻に遷移させるために出力トランジスタＱ１のベース電流を大きく設定することができ、低消費電流で高速動作可能な出力回路が実現できる。
【００１９】
〈第２実施例〉
図３に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第２実施例の回路図を示す。第２実施例と第１実施例との相違点は、第２実施例において、トランジスタＱ８のコレクタを接地する代わりに、トランジスタＱ９とＱ１０で構成される第２のカレントミラーの入力端子に接続し、その出力端子を出力トランジスタＱ１のベース、及び、トランジスタＱ７とＱ４の各コレクタに接続している点である。つまり、第２実施例では、図１のベース電流制御部１に相当する部分が、トランジスタＱ７とＱ８で構成される比較器に加え、トランジスタＱ９とＱ１０で構成される第２のカレントミラーを備えている。図１のベース電流供給部２に相当する部分、その他の回路構成は、第１実施例と同じである。
【００２０】
ここで、第２のカレントミラーを構成する一方のトランジスタＱ９は、コレクタとベースがカレントミラーの入力としてトランジスタＱ８のコレクタに接続され、エミッタが接地されている。また、他方のトランジスタＱ１０は、コレクタがカレントミラーの出力として、出力トランジスタＱ１のベース、トランジスタＱ４とトランジスタＱ７の各コレクタに接続され、ベースがトランジスタＱ９のコレクタとベース及びトランジスタＱ８のコレクタに接続され、エミッタが接地されている。
【００２１】
第２実施例においては、入力信号ＶＩＮと基準電圧Ｖ１の電圧差に応じて、電流源Ｉ１の電流はトランジスタＱ２とＱ３のコレクタ電流に分流される。トランジスタＱ２のコレクタ電流は、さらに出力ＶＯＵＴの電圧（出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧）と基準電圧Ｖ３の電圧差に応じてトランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流（第１制御電流）に分流される。以上、第１実施例と同じである。更に、第１制御電流から第２のカレントミラーで構成される増幅器によって増幅されたトランジスタＱ１０のコレクタ電流（第２制御電流）が、トランジスタＱ７のコレクタ電流から、更に分流される構成となっている。
【００２２】
この結果、出力ＶＯＵＴの電圧が基準電圧Ｖ３付近の時にトランジスタＱ８に流れた第１制御電流を増幅した第２制御電流を用いて、トランジスタＱ１のベースからベース電流を引き抜いており、第１実施例よりも効率的に出力トランジスタＱ１のコレクタ電流を減少させることができる。更に、前記第２のカレントミラーのミラー比を大きくして増幅してから出力トランジスタＱ１のベース電流を引き抜けば、出力ＶＯＵＴの電圧が基準電圧Ｖ３を下回ろうとした時の出力トランジスタＱ１のベースからの電流の引き抜き量が増加し、出力ＶＯＵＴの電圧低下をより高速に抑制することができる。
【００２３】
〈第３実施例〉
図４に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第３実施例の回路図を示す。第３実施例は、第２実施例との比較において、ベース電流制御部１に相当する部分が、トランジスタＱ７とＱ８で構成される比較器とトランジスタＱ１０で構成されている点で相違し、図１のベース電流供給部２に相当する部分、その他の回路構成は、第１及び第２実施例と同じである。つまり、第３実施例では、トランジスタＱ８に流れた第１制御電流を増幅する増幅器を、カレントミラーで構成せずに、単体のトランジスタＱ１０で構成している。また、第１実施例との相違点は、トランジスタＱ８のコレクタを接地せずに、エミッタが接地され、コレクタが出力トランジスタＱ１のベースとトランジスタＱ４とＱ７の各コレクタに接続しているトランジスタＱ１０のベースに接続されている点である。
【００２４】
第３実施例においては、第２実施例においてカレントミラー増幅器で行っていたトランジスタＱ８のコレクタ電流（第１制御電流）の増幅をトランジスタＱ１０の増幅作用を利用して行ったもので、より大きな増幅を簡単に行うことができる。従って、基本的な制御動作原理は第２実施例と同じである。
【００２５】
〈第４実施例〉
図５に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第４実施例の回路図を示す。第４実施例と第１実施例との相違点は、第４実施例において、トランジスタＱ１１（第１実施例のトランジスタＱ８に相当）のコレクタを接地する代わりに、出力トランジスタＱ１のコレクタに接続している点である。つまり、第４実施例では、ベース電流供給部２から供給されるベース電流（トランジスタＱ２のコレクタ電流）から出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧に応じて分流したトランジスタＱ１１のコレクタ電流（第１制御電流）を出力トランジスタＱ１のコレクタ電流に供給する構成となっている。
【００２６】
第４実施例では、負荷Ｘのインピーダンスが高い場合、出力トランジスタＱ１の出力ＶＯＵＴの出力電圧が基準電圧Ｖ３より下がらないように制限するには出力トランジスタＱ１のコレクタ電流を遮断またはそれに近い状態にする必要があり、その状態では出力ＶＯＵＴのインピーダンスが高くなり好ましくない。
【００２７】
そこで、図５に示す回路構成のように、トランジスタＱ１１に流れた電流（第１制御電流）を出力トランジスタＱ１のコレクタに供給することで、出力ＶＯＵＴの電圧低下を抑制するリミット動作が働いている状態でも出力トランジスタＱ１のコレクタにはトランジスタＱ１１のコレクタ電流が流れるので、出力インピーダンスを下げることができる。
【００２８】
〈第５実施例〉
図６に、図１のブロック図で示した本発明回路の第１実施形態を、具体的なトランジスタ回路で実現した第５実施例の回路図を示す。第５実施例は、図６に示すように、図３に示す第２実施例と図５に示す第４実施例を折衷した回路構成となっている。つまり、トランジスタＱ２のコレクタ電流が、出力ＶＯＵＴの電圧（出力トランジスタＱ１のコレクタ・エミッタ間の両端電圧）と基準電圧Ｖ３の電圧差に応じて、トランジスタＱ７のコレクタ電流と、トランジスタＱ８のコレクタ電流と、トランジスタＱ１１のコレクタ電流に分流される。ここで、第２実施例におけるトランジスタＱ８のコレクタ電流（第１制御電流）、或いは、第４実施例におけるトランジスタＱ１１のコレクタ電流（第１制御電流）は、本第５実施例では、トランジスタＱ８とＱ１１のコレクタ電流の和となっている。
【００２９】
このように、第５実施例では、第２実施例と第４実施例の出力回路の特性を両方兼ね備えたもので、負荷Ｘが高インピーダンスで、出力ＶＯＵＴの電圧低下を抑制するリミット動作が働いている状態での出力ＶＯＵＴのインピーダンスの低下と、リミット動作の高速化を実現できる。
【００３０】
以上、本発明に係る出力回路の第１実施形態（第１実施例〜第５実施例を含む）では、出力トランジスタＱ１がＮＰＮバイポーラトランジスタの場合を例に説明したが、出力トランジスタＱ１はＰＮＰトランジスタであっても構わない。この場合、第１実施例〜第５実施例において、ベース電流供給部２及びベース電流制御部１を構成するトランジスタは、ＮＰＮトランジスタはＰＮＰトランジスタに、また、ＰＮＰトランジスタはＮＰＮトランジスタに変更し、電源電圧及び接地電位との接続関係もこれに対応して変更すればよい。
【００３１】
〈第２実施形態〉
次に、本発明に係る出力回路の第２実施形態について、図７を用いて説明する。
【００３２】
図７に示すように、第２実施形態に係る出力回路は、２つの第１実施形態における構成の出力回路３，４を２つ合成して構成されている。ここで、出力回路３では、出力トランジスタＱ１はＮＰＮトランジスタで構成され、出力回路４では、出力トランジスタＱ１’はＰＮＰトランジスタで構成されており、出力トランジスタＱ１と出力トランジスタＱ１’の各コレクタが接続され、共通の出力ＶＯＵＴ（出力ノード）に接続されている。また、出力トランジスタＱ１のエミッタは接地され、出力トランジスタＱ１’のエミッタは電源電圧ＶＣＣに接続されており、所謂プッシュプル型の出力ドライバを構成している。また、出力回路３，４の入力信号として共通の入力信号ＶＩＮが用いられる。
【００３３】
出力回路３は、ＮＰＮ出力トランジスタＱ１と、ＮＰＮ出力トランジスタＱ１に対して、外部からの入力信号ＶＩＮに応じてベース電流を供給する第１ベース電流供給部２と、ＮＰＮ出力トランジスタＱ１のコレクタ・エミッタ間の第１両端電圧を検知し、その第１両端電圧が第１の所定電圧Ｖ３を下回らないように第１ベース電流供給部２から供給されるベース電流を制御する第１ベース電流制御部１を備えて構成されている。
【００３４】
また、出力回路４は、ＰＮＰ出力トランジスタＱ１’と、ＰＮＰ出力トランジスタＱ１’に対して、入力信号ＶＩＮに応じてベース電流を供給する第２ベース電流供給部２’と、ＰＮＰ出力トランジスタＱ１’のコレクタ・エミッタ間の第２両端電圧を検知し、その第２両端電圧が第２の所定電圧Ｖ３’を下回らないように第２ベース電流供給部２’から供給されるベース電流を制御する第２ベース電流制御部１’ を備えて構成されている。
【００３５】
出力回路３，４の具体的な回路構成としては、図２〜図６に例示した第１実施例から第５実施例の回路構成を適用することができる。尚、出力回路４の回路構成としては、図２〜図６に例示した第１実施例から第５実施例の回路構成における、ＮＰＮトランジスタとＰＮＰトランジスタの関係、及び、電源電圧ＶＣＣと接地電位の関係を反転させたものを使用すればよい。
【００３６】
第２実施形態の回路構成では、出力ＶＯＵＴの電圧の立ち上げ時、立ち下げ時共に低消費電流で高速動作可能な出力が実現できる。これは、高い出力レートによって２値データを出力する必要があるトランジスタ・トランジスタ論理回路等の出力回路に適用できる。
【００３７】
【発明の効果】
以上のように本発明によれば、出力電圧のリミット動作が働いた時には出力トランジスタのベースに供給される過剰な電流を制限することができ、高速かつ低消費電力の出力回路が実現できる。
【図面の簡単な説明】
【図１】本発明に係る出力回路の第１実施形態の構成を示すブロック図
【図２】本発明に係る出力回路の第１実施例の回路構成を示す回路図
【図３】本発明に係る出力回路の第２実施例の回路構成を示す回路図
【図４】本発明に係る出力回路の第３実施例の回路構成を示す回路図
【図５】本発明に係る出力回路の第４実施例の回路構成を示す回路図
【図６】本発明に係る出力回路の第５実施例の回路構成を示す回路図
【図７】本発明に係る出力回路の第２実施形態の構成を示すブロック図
【図８】従来の出力回路の回路構成例を示す回路図
【図９】本発明に係る出力回路の回路構成の基本概念を説明する回路構成図
【符号の説明】
１ ベース電流制御部
１’ ベース電流制御部
２ ベース電流供給部
２’ ベース電流供給部
３ 出力回路
４ 出力回路
Ｉ１ 電流源
Ｎｉｎ 入力ノード（出力トランジスタＱ１のベース）
Ｎｉｎ’ 入力ノード（出力トランジスタＱ１’のベース）
Ｑ１ 出力トランジスタ
Ｑ１’ 出力トランジスタ
Ｑ２〜Ｑ１１ トランジスタ
Ｖ１ 基準電圧
Ｖ２ 基準電圧
Ｖ３ 基準電圧
Ｖ３’ 基準電圧
ＶＣＣ 電源電圧
ＶＩＮ 入力信号
ＶＯＵＴ 出力
Ｘ 負荷
Claims (11)
- エミッタを接地し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとする出力トランジスタと、
前記出力トランジスタに対して、外部からの入力信号に応じてベース電流を供給するベース電流供給部と、
前記出力トランジスタのコレクタ・エミッタ間の両端電圧を検知し、前記両端電圧が所定電圧を下回らないように前記ベース電流供給部から供給されるベース電流を制御するベース電流制御部と、を備え、
前記ベース電流制御部が、前記ベース電流供給部から供給される前記ベース電流から前記両端電圧に応じて分流した第１制御電流を増幅器により増幅して第２制御電流を生成し、前記ベース電流から前記第２制御電流を分流させることにより、前記入力ノードに供給される前記ベース電流を制御することを特徴とする出力回路。 - エミッタを接地し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとする出力トランジスタと、
前記出力トランジスタに対して、外部からの入力信号に応じてベース電流を供給するベース電流供給部と、
前記出力トランジスタのコレクタ・エミッタ間の両端電圧を検知し、前記両端電圧が所定電圧を下回らないように前記ベース電流供給部から供給されるベース電流を制御するベース電流制御部と、を備え、
前記ベース電流制御部が、前記ベース電流供給部から供給される前記ベース電流から前記両端電圧に応じて分流した第１制御電流を前記出力トランジスタのコレクタ電流に供給することにより、前記入力ノードに供給される前記ベース電流を制御することを特徴とする出力回路。 - エミッタを接地し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとする出力トランジスタと、
前記出力トランジスタに対して、外部からの入力信号に応じてベース電流を供給するベース電流供給部と、
前記出力トランジスタのコレクタ・エミッタ間の両端電圧を検知し、前記両端電圧が所定電圧を下回らないように前記ベース電流供給部から供給されるベース電流を制御するベース電流制御部と、を備え、
前記ベース電流制御部が、前記ベース電流供給部から供給される前記ベース電流から前記両端電圧に応じて分流した第１制御電流を少なくとも２系統に分流し、その内の一系統の電流を増幅器により増幅して第２制御電流を生成し、前記ベース電流から前記第２制御電流を分流させ、他方の系統の電流を前記出力トランジスタのコレクタ電流に供給することにより、前記入力ノードに供給される前記ベース電流を制御することを特徴とする出力回路。 - 前記ベース電流制御部は、前記両端電圧と前記所定電圧を差動入力とする比較器であることを特徴とする請求項１〜３の何れか１項に記載の出力回路。
- 前記出力トランジスタはＮＰＮトランジスタであることを特徴とする請求項１〜４の何れか１項に記載の出力回路。
- 前記出力トランジスタはＰＮＰトランジスタであることを特徴とする請求項１〜４の何れか１項に記載の出力回路。
- 前記比較器はＮＰＮトランジスタで構成されることを特徴とする請求項４に記載の出力回路。
- 前記比較器はＰＮＰトランジスタで構成されることを特徴とする請求項４に記載の出力回路。
- 前記増幅器はカレントミラー回路で構成されることを特徴とする請求項１または３に記載の出力回路。
- 前記増幅器はトランジスタの電流増幅作用を利用したものであることを特徴とする請求項１または３に記載の出力回路。
- エミッタを第１電源電位に接続し、ベースを制御電流の入力ノードとし、コレクタを出力ノードとするＮＰＮ出力トランジスタと、
エミッタを第２電源電位に接続し、ベースを制御電流の入力ノードとし、コレクタを前記ＮＰＮ出力トランジスタと共通の出力ノードとするＰＮＰ出力トランジスタと、
前記ＮＰＮ出力トランジスタに対して、外部からの入力信号に応じてベース電流を供給する第１ベース電流供給部と、前記ＮＰＮ出力トランジスタのコレクタ・エミッタ間の第１両端電圧を検知し、前記第１両端電圧が第１の所定電圧を下回らないように前記第１ベース電流供給部から供給されるベース電流を制御する第１ベース電流制御部と、
前記ＰＮＰ出力トランジスタに対して、前記入力信号に応じてベース電流を供給する第２ベース電流供給部と、前記ＰＮＰ出力トランジスタのコレクタ・エミッタ間の第２両端電圧を検知し、前記第２両端電圧が第２の所定電圧を下回らないように前記第２ベース電流供給部から供給されるベース電流を制御する第２ベース電流制御部と、を備え、
前記第１ベース電流制御部が、請求項１〜３の何れか１項に記載の前記ベース電流制御部を用いて構成されることを特徴とする出力回路。
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