Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4095066B2 - 窒化ガリウムベース半導体の半導体構造 - Google Patents
[go: Go Back, main page]

JP4095066B2 - 窒化ガリウムベース半導体の半導体構造 - Google Patents

窒化ガリウムベース半導体の半導体構造 Download PDF

Info

Publication number
JP4095066B2
JP4095066B2 JP2004557590A JP2004557590A JP4095066B2 JP 4095066 B2 JP4095066 B2 JP 4095066B2 JP 2004557590 A JP2004557590 A JP 2004557590A JP 2004557590 A JP2004557590 A JP 2004557590A JP 4095066 B2 JP4095066 B2 JP 4095066B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor
nitride
superlattice
nitride semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004557590A
Other languages
English (en)
Other versions
JP2005527988A (ja
Inventor
シッピング グオ
ディヴィッド ゴットホールド
ミラン ポプリスティック
ボリス ピアズ
イヴァン エリアシェヴィッチ
ブライアン エス シェルトン
アレックス ディー セルッジ
マイケル マーフィー
リチャード エイ ストール
Original Assignee
エムコア・コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エムコア・コーポレイション filed Critical エムコア・コーポレイション
Publication of JP2005527988A publication Critical patent/JP2005527988A/ja
Application granted granted Critical
Publication of JP4095066B2 publication Critical patent/JP4095066B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3216—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3241—Materials thereof being conductive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H10P14/3251—Layer structure consisting of three or more layers
    • H10P14/3252—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3416—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、窒化物半導体構造及び素子、及びその製造方法に関する。
窒化ガリウムのような窒化物半導体及び関連半導体は、望ましい大きなバンドギャップ化合物半導体として広く考えられている。これらの材料は、発光ダイオード（ＬＥＤ）、レーザダイオード、及び光ダイオードのような光電子素子に採用されており、電界効果トランジスタ（ＦＥＴ）及び電界エミッタのような非光学電子素子にも使用されてきた。光電子素子においては、材料の広いバンドギャップは、可視から紫外線範囲の光の放射又は吸収を考慮したものである。電子素子においては、窒化ガリウム及び関連材料は、高い電子移動度をもたらし、非常に高い信号周波数での作動を可能にする。
窒化物半導体は、一般的に基板上のエピタキシャル成長によって形成される。エピタキシャル成長工程においては、形成される半導体フィルムの成分は、結晶質基板上に堆積され、従って、堆積された半導体材料は、基板の結晶構造上にパターン化された結晶構造を有する。様々なエピタキシャル成長工程では、基板の表面に材料を供給する異なる技術が使用される。例えば、反応性スパッタリングでは、例えばガリウム、アルミニウム、又はインジウムのような半導体の金属性成分は、窒素を含む大気中で基板に近い金属スパッタリングターゲットから除去される。有機金属化学気相法（ＭＯＣＶＤ）として公知の処理では、基板は、金属の有機化合物、及び最も一般的にはアンモニアである反応性窒素含有気体を含む大気に露出されると同時に、基板は、典型的に７００〜１１００℃の昇温状態に置かれる。これらの条件の下で、化合物は分解し、金属窒化物半導体を基板上の結晶性材料の薄いフィルムとして残す。フィルムが成長した後に、基板及び成長したフィルムは、冷やされて更に処理され、完成した素子を形成する。
比較的少ない結晶の不具合を有する高品質の窒化物半導体フィルムを準備するためには、結晶の成長に使用される基板は、理想的には、成長する窒化物半導体と等しい格子間隔（その結晶格子内の隣接原子間の間隔）を有するべきである。基板の格子間隔が成長したフィルムのそれと実質的に異なる場合、成長したフィルムは、結晶格子内の転位のような欠陥を有することになる。また、基板は、成長する窒化物半導体と等しいか又はそれよりも大きい熱膨張係数を有するべきであり、それによって、基板及び窒化物半導体が成長後に室温まで冷やされた時、基板の収縮する程度がフィルムよりも大きく、フィルムを圧縮状態にする。基板の熱膨張係数が成長したフィルムのそれよりも実質的に小さい場合、フィルムは、基板よりも大きく収縮する傾向があることになり、フィルム及び基板が冷やされる時にフィルムを引張り状態にする。これは、フィルムの亀裂を引き起こす可能性がある。
窒化ガリウムベースの半導体は、最も一般的には結晶性サファイアウェーハ上で成長される。サファイア及び窒化ガリウム間の比較的大きな格子の不一致にもかかわらず、サファイア上で満足できる結果を達成することができる。炭化珪素は、格子の不一致がより小さいので、理論上は高品質窒化ガリウムの成長にはより望ましい材料である。更に、炭化珪素は、サファイアよりも熱伝導性が高く、完成素子からの熱の逸散を助ける。しかし、高品質の結晶性炭化珪素ウェーハは、現時点では非常に高価であり、直径で約１００ミリメートル（４インチ）を超える大きなサイズでは入手可能ではない。
高品質シリコン基板は、妥当なコストで広く利用可能である。しかし、シリコンの格子間隔は、窒化ガリウムのそれと十分に一致しない。更に、シリコンは、窒化ガリウムよりも低い熱膨張係数を有し、従って、シリコン上で成長した窒化ガリウムフィルムは、フィルム及び基板が室温まで冷やされた時に亀裂が入る傾向がある。更に、シリコン基板は、電気絶縁体として比較的劣っている。堆積された窒化物半導体が「ＦＥＴ」のようないくつかの電子素子で使用される場合、基板は、素子内の大きな電気的損失を生じて素子の性能を制限する。これらの全ての理由のために、シリコンは、窒化物半導体を成長させるための基板として広く採用されてはこなかった。
窒化物半導体及びシリコン間の格子の不一致及び熱膨張の不一致を補正する様々な提案が為されてきた。例えば、ニトロニクスは、国際特許公開番号ＷＯ０２／４８４３４において、シリコン基板上に形成された「段階的に組成が変わる遷移層」を使用し、窒化ガリウム材料を段階的に遷移する層の上に堆積させることを示唆している。この遷移層は、アルミニウム・インジウム・窒化ガリウム、インジウム・窒化ガリウム、又は、アルミニウム・窒化ガリウムを含有することができ、アルミニウム、インジウム、及びガリウムの比率を基板に隣接する裏面から半導体が成長する前面まで変化させる。段階的に組成が変わる層は、「超格子」、すなわち、例えば異なる量のアルミニウム、インジウム、及びガリウムとして組成が周期的に変化する結晶構造を含むことができる。
フェルチン他の「有機金属気相エピタキシーによりシリコン（１１１）上に成長したＧａＮの応力制御」、応用物理学レター、７９巻、２０号、３２３０〜３２３２ページ（２００１年１１月１２日）で教示された別の手法は、シリコン基板と直接接触したアルミニウムインジウムバッファ層を利用する。窒化ガリウムの層が、窒化アルミニウムバッファ層の上に堆積され、次に、窒化アルミニウム及び窒化ガリウムの交互する層を含む超格子が続き、次に、更なる窒化ガリウム層及び超格子が続き、最後に、成長する活性半導体層を構成する構造の最上部に窒化ガリウムの層が続く。フェルチン他の論文によれば、この手法は、高品質の活性層をもたらす。
国際特許公開番号ＷＯ０２／４８４３４ フェルチン他「有機金属気相エピタキシーによりシリコン（１１１）上に成長したＧａＮの応力制御」、応用物理学レター、７９巻、２０号、３２３０〜３２３２ページ、２００１年１１月１２日
しかし、従来技術における上記及び他の努力にもかかわらず、シリコン基板上に高品質の窒化ガリウムベース半導体を成長させることは困難であった。更に、シリコン基板上の窒化ガリウムベース半導体から作製された「ＦＥＴ」のような素子は、シリコン基板自体によって生じる性能の問題があった。
本発明の１つの態様は、アルミニウムで保護された基板を準備するために少量のアルミニウムをシリコン基板上に直接堆積させる段階と、次にアルミニウムで保護された基板上に窒化物半導体の核生成層を堆積させる段階とを含む半導体構造を製造する方法を提供する。最も好ましくは、核生成層は、主にアルミニウムから成る金属含有物、最も好ましくは、実質的に純粋窒化アルミニウムを有する窒化物半導体から形成される。本発明のこの態様による方法は、好ましくは、窒化物半導体の１つ又はそれ以上の超格子を含むバッファ構造を核生成層上にエピタキシャル成長させ、次に、１つ又はそれ以上の窒化ガリウムベース半導体を含む作動構造をバッファ構造上にエピタキシャル成長させる段階を更に含む。
本発明の更に別の態様は、窒化物半導体の核生成層をシリコン基板上に堆積させる段階と、窒化物半導体の１つ又はそれ以上の超格子を含むバッファ構造を、窒化物半導体の第１の超格子が核生成層上に介在層なしに直接成長するように、核生成層上にエピタキシャル成長させる段階とを含む半導体構造を製造する方法を提供する。ここでもまた、本方法は、１つ又はそれ以上の窒化ガリウムベース半導体を含む作動構造をバッファ構造上にエピタキシャル成長させる段階を含む。最も望ましくは、バッファ構造を成長させる段階は、窒化ガリウムベース半導体の中間層をバッファ構造の第１の超格子の上に成長させる段階と、窒化物半導体の第２の超格子を中間層の上に成長させる段階とを含む。本発明による最も好ましい方法は、上述の態様の両方を組み合わせたものである。すなわち、核生成層は、ある量のアルミニウムを基板上に最初に堆積させ、次に核生成層を形成するために窒化物半導体を堆積させることによって形成され、バッファ構造は、核生成層と直接接触した第１の超格子を含む。
本発明の上述の態様による方法は、作動構造内に高品質の窒化ガリウムベース半導体を提供することができる。本発明は、いかなる作動理論によっても制限されるものではないが、超格子は、構造の窒化ガリウムベース半導体材料内に圧縮歪みを導入し、従って、窒化ガリウムベース半導体層の亀裂を防止すると考えられる。更に、超格子はまた、構造の下層から上方に最上部の作動構造内へ向かうスレッド転位とよばれるもののような結晶欠陥の伝播を制限する「フィルタ」の役目をすると考えられる。これらの要素は、作動構造内の窒化ガリウムベース半導体の高い結晶品質に寄与すると考えられる。更に、超格子は、窒化ガリウムベース半導体内へのシリコンの拡散を制限する傾向があると考えられる。以下で更に説明するように、これは、基板のシリコンによる作動構造内の半導体の偶然の望ましくないドーピングを防止する。また、核生成層及び第１の超格子間に窒化ガリウムの介在層を入れることなくバッファ構造の第１の超格子を核生成層上に置くことは、結晶欠陥の形成を更に抑制し、従って結晶性能を改善すると考えられる。更に、核生成層の堆積前に基板をアルミニウムで前処理することは、基板がアンモニアによってエッチングされるのを防止すると考えられる。しかし、作動機構に関係なく、本発明のこの態様による好ましい方法は、シリコン基板上に高品質の窒化物半導体フィルムを形成することができる。
本発明の関連態様は、シリコン基板と、基板の上に直接重なるアルミニウムの層と、アルミニウム層の上に直接重なる窒化物半導体の核生成層とを、核生成層の上に重なる１つ又はそれ以上の超格子を含むバッファ構造及びバッファ構造の上に重なる１つ又はそれ以上の窒化ガリウムベース半導体を含む作動構造と共に組み込んだ半導体構造を提供する。
本発明の更に別の態様による半導体構造は、シリコン基板と、基板の上に重なる窒化物半導体の核生成層と、核生成層の上に直接重なる第１の超格子を組み込んだバッファ構造とを、バッファ構造の上に重なる１つ又はそれ以上の窒化ガリウムベース半導体を含む作動構造と共に組み込むものである。ここでもまた、最も好ましい構造は、本発明の両方の態様を組み込み、従って、核生成層の上に直接重なる第１の超格子と核生成層及び基板間のアルミニウム層とを含む。最も好ましくは、バッファ構造は、第１の超格子と、窒化ガリウムベース半導体の中間層、最も好ましくは第１の超格子の上に重なる純粋窒化ガリウムと、中間層の上に重なる第２の超格子とを含む。超格子は、望ましくは、Ｒを包含的に０から１までとした公式ＡｌRＧａ(1-R)Ｎに従って半導体化合物の多重層で形成される。好ましくは、各超格子は、２つの異なるこのような化合物、すなわち、異なるＲの値を有する２つの化合物から形成される。
本発明の更に別の態様は、窒化物半導体構造をシリコン基板上にエピタキシャル成長させる段階と、次にキャリアを窒化物半導体構造に結合させる段階と、次に窒化物半導体構造からシリコン基板を除去する段階とを含む半導体要素を製造する方法を提供する。最も好ましくは、本発明のこの態様による方法は、シリコン基板を除去した後にシリコン以外のベース材料を付加する段階と、次に窒化物半導体構造をベース材料上に残すためにキャリアを除去する段階とを更に含む。本発明のこの態様による方法は、エピタキシャル成長中に基板として使用するシリコンウェーハなしで完成構造を提供する。ベース材料は、窒化物半導体構造に都合よく加えることができる本質的に高品質の絶縁体とすることができる。単に一例として、ベース材料は、基板を除去した後の窒化物半導体構造の露出表面上に堆積される窒化アルミニウム又はダイヤモンドのような炭素を含むことができる。本発明の関連態様は、１つ又はそれ以上のエピタキシャル成長した層を有する窒化物半導体構造と、窒化物半導体構造のエピタキシャル成長に使用される基板以外の構造であって窒化物半導体構造を支持するベースとを含む半導体要素を提供する。最も好ましくは、本発明のこの態様による要素は、窒化物半導体構造のエピタキシャル成長に使用される基板を含まない。
本発明のこれらの態様は、シリコン基板に付随する電気的性能の限界は、成長後に基板を除去し、一般的にエピタキシャル成長には適さないと思われる異なるベース材料で置換することにより容易に解決することができるという認識を導入したものである。
本発明の別の態様によれば、垂直導電ショットキーダイオードは、シリコン基板を含む。窒化物半導体の少なくとも１つの層が、シリコン基板の表面の上に重なる。少なくとも１つの第１の金属層が、窒化物半導体の層の上に重なり、それとのショットキー接触を形成する。少なくとも１つの更に別の金属層は、シリコン基板の別の表面の上に重なり、それとのオーム接触を形成する。
窒化物半導体の層は、ＧａＮ又は別の窒化ガリウムベース半導体を含むことができる。シリコン基板と窒化物半導体の第１の層との間に、窒化物半導体の更なる層を配置することができ、窒化物半導体のこの更なる層は、窒化物半導体の第１の層よりも高いドーピング濃度を有することができる。この更なる層は、ＧａＮ又は別の窒化ガリウムベース半導体を含むこともできる。窒化物半導体の第１の層及び第１の金属層は、窒化物半導体の層の幅全体に亘って覆うことができる。代替的に、窒化物半導体の第１の層及び第１の金属層は、シリコン基板の一部分を覆う。
垂直導電ショットキーダイオードは、本発明の更に別の態様に従って製造される。窒化物半導体の少なくとも１つの層が、シリコン基板の表面上に形成される。少なくとも１つの第１の金属層が窒化物半導体の層に堆積され、それとのショットキー接触を形成する。少なくとも１つの更に別の層がシリコン基板の別の表面上に堆積され、それとのオーム接触を形成する。
窒化物半導体の層は、ＧａＮ又は別の窒化ガリウムベース半導体を含むことができる。窒化物半導体の更なる層は、窒化物半導体の第１の層の形成前に形成してもよく、窒化物半導体の第１の層よりも高いドーピング濃度を有する。この更なる層は、ＧａＮ又は別の窒化ガリウムベース半導体を含むこともできる。窒化物半導体の第１の層に一部分は、窒化物半導体の層がメサ構造を形成するように除去することができる。
本発明の上記及び他の目的、特徴、及び利点は、添付図面と共に以下に示す好ましい実施形態の詳細説明から容易に更に明らかになるであろう。
本発明の開示で使用される場合、「ＩＩＩ−Ｖ族半導体」という用語は、化学量論的公式ＡｌaＩｎbＧａcＮdＡｓeＰfによる複合半導体材料を意味し、ここで、（ａ＋ｂ＋ｃ）は約１であり、（ｄ＋ｅ＋ｆ）も約１である。「窒化物半導体」又は「窒化物ベース半導体」という用語は、ｄを０．５又はそれ以上、最も一般的には約０．８又はそれ以上とした時のＩＩＩ−Ｖ族半導体を意味する。最も好ましくは、半導体材料は、純粋窒化物半導体、すなわち、ｄが約１．０の窒化物半導体である。本明細書で使用される時の「窒化ガリウムベース半導体」という用語は、ガリウムを含む、最も好ましくは、ガリウムを主要存在金属として、すなわち、ｃ≧０．５及び最も好ましくはｃ≧０．８を有して含む窒化物半導体を意味する。半導体は、ｐ型又はｎ型伝導性を有することができ、これは、従来のドーパントによって付与することができ、又は、特定の半導体材料に固有の伝導性の型からもたらされてもよい。例えば、欠陥を有する窒化ガリウムベース半導体は、一般的に、ドーピングされない場合でさえも本質的にｎ型である。Ｓｉ、Ｇｅ、Ｓ、及びＯのような従来の電子供与体ドーパントを使用して、窒化物半導体にｎ型伝導性を付与することができ、一方、ｐ型窒化物半導体は、Ｍｇ及びＺｎのような従来の電子受容体ドーパントを含むことができる。
本発明の一実施形態による処理は、ドープされたシリコン基板１０から始まる。シリコン基板は、最も好ましくは、磨かれた平坦な上面１２を有する実質的に単結晶のシリコンウェーハである。上面は、望ましくは、シリコンの（１，１，１）結晶平面である。処理の第１の段階では、ウェーハは、従来の化学蒸着装置において約６００〜９００℃の温度にされ、有機アルミニウム化合物、最も好ましくは、蒸気形態のトリメチルアルミニウム（ＴＭＡ）のような低アルキル基アルミニウム化合物に数秒間露出される。アルミニウム化合物は、分解してウェーハの上面１２に薄いアルミニウム層１４を堆積する。図１は、縮尺通りではない。アルミニウム層１４の厚さは、説明を明確にするために非常に誇張されている。実際には、アルミニウム層は、アルミニウム原子の単層を約１〜１０個含むのみであり、約１００Å、より好ましくは、約５０Åよりも小さい厚さを有する。また、アルミニウム層は、説明を明確にするために個別の分離した層として描かれているが、基板１０からアルミニウム層１４内へ幾らかのシリコンの拡散、及び、以下に説明する上に重なる層からアルミニウム層内への幾らかの窒素の拡散もあると考えられる。すなわち、完成物品においては、アルミニウム層は、ウェーハ１０の上面での薄いアルミニウムの豊富な帯域の形態を取ることになると考えられる。アルミニウム層は、その後の処理段階においてアンモニアに露出される間、シリコン基板をエッチングから保護する役目をすると考えられ、従って、アルミニウム層を有する基板は、本明細書では「アルミニウム保護」シリコン基板と呼ぶ。
アルミニウム層の堆積に続いて、アルミニウム保護基板は、最も好ましくはＡｌＮである窒化物半導体の薄い層１６を堆積させるために、最も好ましくは有機アルミニウム化合物である有機金属化合物とアンモニアとの混合物及び同伴ガスに露出される。ＡｌＮは、６００〜９００℃程度の基板温度で堆積され、すなわち、基板上の多くの部位における窒化物半導体の核生成からもたらされる実質的に多結晶の形態でＡｌＮのような窒化物半導体の堆積を促進するのに十分なほど低い温度で堆積される。核生成層１６は、望ましくは、厚さ約２０〜５０ナノメートルであり、ここでもまた、その厚さは、説明を明確にするために図１では非常に誇張されている。
核生成層１６の堆積に続いて、第１の超格子１８が、核生成層の上部に直接堆積される。本発明の開示に使用される場合、成長する半導体構造の「上」面は、構造を形成するのに使用する基板から最も離れた表面、すなわち、図１で上方に向いている表面として理解すべきである。また、１つの構造が他の構造「上に直接」堆積されるという表現は、１つの構造が他の構造の上面に介在層なしで直接当接するという意味であるとして理解すべきである。反対に、１つの構造が他の構造の「上に」あるという表現は、１つの構造が他の構造よりも基板から離れているが、介在層の存在を除外しないという意味であるとして理解すべきである。
第１の超格子は、異なる組成を有する窒化物半導体の複数の層２０及び２２を含む。超格子においては、層の厚さは、１０ナノメートル又はそれ以下、典型的には、５ナノメートル又はそれ以下、及び最も一般的には、３ナノメートル又はそれ以下の程度であり、従って、全体的な構造は、一組の離散的な個々の層というよりもむしろ複合結晶格子の性質を有する。好ましくは、層２０及び２２の各々は、窒化ガリウム、窒化アルミニウム、及び窒化アルミニウムガリウムから成るグループ、すなわち、各層がＲの等しくない値を有する化学量論的公式ＡｌRＧａ(1-R)Ｎによって形成された半導体のグループから選択された純粋窒化物半導体から形成される。すなわち、層２０は、公式ＡｌXＧａ(1-X)Ｎを有し、一方、層２２は、公式ＡｌYＧａ(1-Y)Ｎを有し、ここで、Ｘ≠Ｙである。超格子１８は、全体として、望ましくは、層２０及び２２の約５〜１５個の繰返し、最も好ましくは、約１０個の繰返しを含む。例えば、層２０は、純粋ＡｌＮとすることができ、一方、層２２は、Ａｌ0.5Ｇａ0.5Ｎとすることができる。純粋ＡｌＮ層は、基板を上述の有機アルミニウム化合物アンモニア及び同伴ガスに露出することによって堆積され、一方、ＡｌＧａＮ層は、有機ガリウム化合物、望ましくはトリメチルガリウムのような低アルキル基有機ガリウム化合物もまた組み込んだ類似のガス混合物に基板を露出することにより堆積される。窒化アルミニウムガリウム層２２及び窒化アルミニウム層２０の厚さは、望ましくは、超格子１８の厚さに亘って実質的に一定である。しかし、これは、絶対必要なことではない。層の組成及び厚さは、超格子内の段階的組成を形成するために超格子内で変化させることができ、すなわち、それによって超格子内のガリウム及びアルミニウムの全体的割合は、基板１０から離れる上向き方向に変化する。また、超格子の個々の層は、その金属成分中に幾らかのインジウムを含むことができる。
第１の超格子１８の堆積に続いて、有機ガリウム化合物、アンモニア、及び同伴ガスの混合物に基板を約９５０から約１１００℃の温度で露出することにより、窒化ガリウムベース半導体、最も好ましくはＧａＮの薄い中間層２４が堆積される。層２４の厚さは、最も好ましくは、約２００から約４００ナノメートルである。
第２の超格子２６は、中間層２４の上に、望ましくは、中間層上に直接形成される。第２の超格子は、第１の超格子１８とほぼ類似であり、ＡｌＮ２８のようなアルミニウムの豊富な窒化物半導体とＡｌ0.5Ｇａ0.5Ｎのようなガリウムの豊富な窒化物半導体との交互する層を組み込んでいる。更に一般的には、層２８は、化学量論的公式ＡｌPＧａ(1-P)Ｎを有し、層３０は、化学量論的公式ＡｌQＧａ(1-Q)Ｎを有し、ここで、Ｐ≠Ｑである。第２の超格子の厚さ及び層の組成は、第１の超格子の厚さ及び層の組成と同じでも異なってもよい。第２の超格子２６の周期は、第１の超格子のそれよりも小さいとすることができる。第２の超格子は、層２８及び３０の５〜１０個の繰返しから成る超格子とすることができる。
第１の超格子１８、中間層２４、及び第２の超格子２６は、協働してバッファ構造３２を構成する。バッファ構造の堆積の後に、バッファ構造の上に、最も好ましくは、バッファ構造内の第２の超格子の上面に直接、作動構造３４が堆積される。作動構造３４は、１つ又はそれ以上の窒化ガリウムベース半導体を含み、他の半導体も同様に含んでもよい。その最も簡単な形態において、作動構造３４は、純粋ＧａＮのような窒化ガリウムベース半導体の単一の比較的厚い層を含むことができる。より複雑な形態においては、作動構造は、例えば、発光ダイオード及びレーザダイオードなどのような光電子素子、又は、電界効果トランジスタ及びショットキーダイオードのような電子素子などの従来の素子を製造するのに使用されるような異なる組成及び／又はドーピングを有する複数の層を含むことができる。作動構造内の窒化ガリウムベース半導体は、「ＭＯＣＶＤ」技術を使用して従来の成長温度で堆積させることができる。得られる半導体構造は、核生成層１６と、バッファ構造３２と、作動構造３４とを組み込んだ窒化物構造３６を組み込むものである。この窒化物構造は、基板１０から離れた上面３８、及び基板１０に隣接する底面４０を有する。
作動構造内の窒化ガリウムベース半導体は、優れた結晶品質を有する。堆積後に、この構造は、作動構造内の窒化ガリウムベース半導体の目立つ亀裂なしに室温まで冷却し、その後、反応器から取り除くことができる。本発明はいかなる作動理論にも制限されるものではないが、作動構造内及び中間層２４内の超格子によって生じた圧縮応力の結合は、欠陥の形成の抑制に役立ち、更に、第１の超格子を構造内の最も低い窒化ガリウム層の下（中間層２４の下）に配置することは、結晶欠陥の形成を更に制限する働きをすると考えられる。また、アルミニウム層１４は、窒化物半導体を堆積させるのに使用されるアンモニアによってシリコン基板がエッチングされるのを防ぐように働き、従って、結晶内の欠陥の形成を更に制限する役目をすると考えられる。また、超格子により、従って、作動構造３４に対する全体的なバッファ構造により加えられる圧縮応力は、基板及び窒化物構造が室温に冷やされる時に亀裂を防ぐ役目をすると考えられる。
高品質化学蒸着に使用される従来の技術が次に行われるべきである。任意選択的に、例えば、アルミニウム層１４とバッファ層１６の堆積の間のような異なる組成を有する各層の堆積の間、及び、各超格子の堆積の前及び後の両方に、チャンバは、先行する層からの金属を水素又は窒素の同伴ガスとアンモニアとの混合物で長期間洗浄することにより取り除くことができる。
図１に示す構造の品質は、図２のノマルスキー画像によって証明される。（ａ）で印された画像は、窒化ガリウムを窒化アルミニウム核生成層上に直接形成した、本発明によらない構造のノマルスキー画像であり、一方、図２の（ｂ）で印された構造は、核生成層と窒化ガリウム層との間に図１に関して説明したバッファ構造を有する類似の構造を示す。構造（ａ）は、表面の亀裂による結晶欠陥を表す多くの線を示し、一方、構造（ｂ）は、実質的にそのような欠陥がない。
図１に関して上述の処理から得られる構造は、従来技術を用いて更に処理し、例えば、窒化物構造３６及びシリコン基板１０を再分割して、各々が窒化物構造の一部分と基板１０の対応する部分とを組み込んだ個々のユニットを形成し、得られたユニットに接点を付加してそれをパッケージ化するなどによって個々の素子を形成することができる。
しかし、より好ましくは、基板１０は除去される。本発明の更に別の実施形態（図３）による処理では、シリコン基板１０と図１及び２に関して上述の窒化物構造と同じか又は異なっていてもよい窒化物構造３６とを組み込んだ半導体構造は、一時的な担体４２と係合し、それによって窒化物構造の上面３８は、担体を支持し、窒化物構造の上面はまた、好ましくは上部窒化物層及び担体間の接着を促進する誘電性「接着剤」を用いることにより担体に結合される。この誘電体は、例えば、ベンゾシクロブタン（ＢＣＢ）、メチルシルセスキオキサン（ＭＳＳＱ）、又は、「Ｆｌａｒｅ（登録商標）」、「ＳｉＬＫ（登録商標）」、「Ｐａｒｙｌｅｎｅ−Ｎ」、及び「ＰＥＴＩ ５」という商品名の下で販売されているもののような材料とすることができる。窒化物構造、担体、又はその両方の表面は、接着剤でコーティングされ、次に、それらの表面は、４００℃よりも低い比較的低い温度の下で接触した状態にされる。その後の処理段階が１００℃を超えて行われる必要がない場合、「ＨＭＤＳ」又はフォトレジストのような他のポリマーを使用することができる。更に、アセトンのような溶剤がその後の処理段階にない場合、ワックス又は「Ｃｒｙｓｔａｌｂｏｎｄ（登録商標）」のような可溶性接着剤を使用することもできる。
担体４２は、サファイア要素として図３に示すが、担体は、その後の処理に使用される他の試薬に対して不活性であって、かつその処理に使用される温度に耐えることができる他の材料から形成することができる。最も好ましくは、担体はまた、窒化物構造に近い熱膨張係数を有し、窒化物構造を汚染することもない。すなわち、担体には、窒化物構造内に拡散する傾向がある材料が実質的にないことが望ましい。
担体結合段階に続いて、基板１０は、好ましくは、例えば、シリコン基板を攻撃するが窒化物構造を目立っては攻撃しない７０℃の２０重量％ＫＯＨ水溶液である水酸化カリウム溶液のようなエッチング液を使用して窒化物構造３４からエッチングで取り除くなどによって除去される。この処理では、窒化物構造は、「エッチストップ」として作用し、エッチングは、この窒化物構造に達するまで続く。追加のエッチストップを窒化物構造又はそれに隣接して設けてもよい。例えば、ＳｉＯ2の層は、ＫＯＨによるエッチングを止めるのに有効である。基板の除去に続いて、窒化物構造の底面４０が露出される。ベース４４は、底面上へのベース材料の化学蒸着又はスパッタリングなどによって底面４０上に付加される。ベース材料は、望ましくは、窒化アルミニウム又はダイヤモンド状炭素材料のような良好な電気絶縁性を有する材料である。ベース材料４４はまた、望ましくは、比較的高い熱伝導性を有する。ベース材料４４は、窒化物構造及びベース材料間に実質的に結晶格子の不一致が存在しても、窒化物構造の露出した底面上に成長させることができる。ベース材料は、多結晶又は欠陥を有するベース材料が望ましい絶縁性を保持するという条件で、単結晶で欠陥のない構造として形成される必要はない。単に一例として、窒化アルミニウム又は炭素は、化学蒸着によって堆積させることができる。
ベース４４の堆積に続いて、テープ又は他の一時的ハンドリング要素がベース４４の露出表面上に付加され、担体４２が除去されて、ベース４４上にベースにより、又は、テープ又は他の一時的ハンドリング要素４６により物理的に支持された窒化物構造３６を残し、窒化物構造をその底面４０がベース４４と向き合った状態に残す。得られる構造は、窒化物構造のエピタキシャル成長中に使用したシリコン基板がない。得られる構造には、１つ又はそれ以上の使用可能な素子を形成するために、再分割、接点の付加、及びパッケージへの取り付けのような従来の半導体処理技術を使用することができる。更に別の変形においては、ベース材料堆積段階を省略することができる。
本発明の更に別の実施形態（図４）による処理では、シリコン成長基板１１０上の窒化物構造は、シリコン成長基板１１０上に各々が窒化ガリウム構造を組み込む複数の半完成窒化ガリウム素子１３６を形成するために、例えば、接点の付加、再分割、及びエッチングのような成長後の処理が行われる。半完成素子は、窒化ガリウム構造の上面の上に重なる一時的担体１４２の付加、及びこれらの構造の底面１４０を露出させるための基板の除去を含む、図３に関して上述したものに類似の処理段階を受ける。基板の除去に続いて、各窒化ガリウム構造１４０上にベース１４４を形成するために、再度、ベース材料が付加される。ベースの付加に続いて、テープ１４６のような一時的ハンドリング要素を付加することができ、素子には、鉛結合及びパッケージ要素１４８上への取り付けのような手順を行うことができる。
図３及び４に関して上述した方法により作製された完成素子は、窒化物構造のエピタキシャル成長に使用されたシリコン基板が完成素子に存在しないので、優れた電気特性をもたらすことができる。例えばサファイアウェーハのような比較的高価な材料が一時的担体として使用されるが、これらは、リサイクルして再使用することができ、完成素子のどの部分も形成しない。
特許請求の範囲によって規定される本発明から逸脱することなく、上述の特徴の多くの変形及び組合せを利用することができる。例えば、上述のアルミニウム層及びアルミニウム保護シリコン基板は、他の窒化物半導体構造及び他のＩＩＩ−Ｖ族半導体構造の成長に利用することができる。また、好ましい実施形態に使用されたＩＩＩ−Ｖ族半導体は、例えば、Ａｓ及びＰのような他のＶ族元素の追加によって変化させることができる。窒化物構造に組み込まれたバッファ構造は、２つを超える超格子を含むことができる。逆に、中間層又は第２の超格子は、省略することができる。図５に示す１つのこのような変形では、第２の超格子が省略され、例えば、低い温度で堆積されたＡｌＮの層のような更なる多結晶核生成層で置換される。この構造は、図１に関して上述した対応する構造と同一の基板２１０及びアルミニウム層２１４を含む。核生成層２１４は、厚さ３０ナノメートルのＡｌＮから成る。バッファ構造２３２は、各ユニットが厚さ２ナノメートルのＡｌＮの層２２０と、同じく厚さ２ナノメートルのＡｌ0.3Ｇａ0.7Ｎとを含む基本ユニットの１０個の繰返しを有する第１の超格子２１８を含む。バッファ構造２３２は、厚さ０．４ミクロンのＧａＮの中間層２２４と、厚さ１３ナノメートルの多結晶ＡｌＮの核生成層２２６とを更に含む。作動構造２３５は、厚さ０．６ミクロンのＧａＮの層２３５と、厚さ２３ナノメートルのＡｌ0.3Ｇａ0.7Ｎの上部層２３７とを含む。層２３７及び２３５は、協働して２次元電子ガスを供給し、高電子移動度トランジスタとしての素子の作動に寄与する。
図６は、本発明の更に別の実施形態によって形成された窒化物半導体ショットキーダイオード３００の断面図を示す。ショットキーダイオード３００は、図１に示すバッファ構造３２又は図５に示すバッファ構造２３２とすることができるバッファ構造３０４が上に形成されたドープされたシリコン基板３０２を含む。バッファ構造の厚さは、典型的に、０．１から１０ミクロンの間である。ＧａＮ又は他の窒化ガリウムベース半導体の層のような高度にドープされたｎ型窒化物半導体層３０６は、バッファ構造３０２の上に形成され、１０18から１０19／立方センチメートルの間のドーピング濃度を有し、厚さは、０．１から１０ミクロンの間である。より低くドープされたｎ型窒化物半導体層３０８は、高度にドープされた窒化物半導体層の上に形成され、これもまた、ＧａＮ又は別の窒化ガリウムベース半導体から構成することができる。より低くドープされた層のドーパント濃度は，１０15から１０16／立方センチメートルの間であり、層の厚さは、０．１から１０ミクロンの間である。代替的に、より高度にドープされた層３０６が省略され、より低くドープされた層３０８は、バッファ構造３０４の上に直接形成される。
ショットキー接触層３１０は、より低くドープされた層３０８の上に堆積され、好ましくは、より低くドープされた層の全幅を覆う。厚い金属層３１２は、ショットキー接触層３１０の上に堆積される。
素子の底部には、薄いオーム金属接触層３１６がシリコン基板３０２の背面に形成され、別の金属スタック３１８が、オーム金属層３１６の上に堆積される。任意選択の保護層３１４は、ショットキー接触金属層３１０及び厚い金属層３１２の全て又は一部の上に形成することができる。
ショットキーダイオード３００の構造は、ショットキー接触金属から、より低くドープされた層３０８、高度にドープされた層３０６、バッファ構造３０４、及びシリコン基板３０２を通って、オーム金属層３１６及び金属スタック３１８に至る順方向垂直導電経路を形成する。更に、ショットキー接触金属層３１０及び金属スタック３１２の幅は，ショットキーダイオード構造の全長を利用する垂直伝導経路を形成する。
有利な態様においては、垂直伝導経路は、順バイアスの下で素子の抵抗を最小にするが、逆バイアスの下では高ブレークダウン電圧を維持する。素子のターンオン電圧は、一般的に０．５ボルトから１．５ボルトの間であり、一方、ブレークダウン電圧は、−１００ボルトよりも大きい。更に、素子のオン抵抗は、１０〜２０ミリオーム・平方センチメートルよりも小さく、一方、業界で公知の素子は、典型的にこの値よりも大きな抵抗を有する。
ショットキーダイオードの垂直伝導経路は、使用されるＧａＮ及び他の窒化物ベース半導体が一般的に比較的高い抵抗を有するにもかかわらず、窒化ガリウムベースダイオードの低いオン抵抗を達成するのに特に有用である。サファイアのような絶縁基板上で成長する公知のＧａＮベース半導体素子は、一般的に順電流を運ぶのに窒化物ベース層の横方向伝導を使用する。順電流は、電流の流れの方向に対して横断する方向に小さな断面積を有する抵抗性の高い材料の比較的長い経路に亘って、及び、比較的薄い層に沿って移動する必要がある。そのような横方向伝導構造では、経路長は、ダイの水平寸法（例えば、１ミリメートル又はそれ以上）によって判断され、断面積は，ＧａＮ層の厚さ（例えば、数ミクロン）によって判断される。対照的に、図６の垂直伝導構造では、シリコン基板及びショットキー接触間の経路長は、ＧａＮ層の厚さに等しい微小長さと、ダイ構造の表面積に相当するかなりの断面積とを有し、それによって素子の抵抗を実質的に減少させる。
更に、垂直伝導構造によるオン抵抗の低減は、比較的廉価で伝導性の高いシリコン基板を用いて達成される。上述の好ましい界面構造を用いると、この低いオン抵抗は、窒化物ベース半導体の高い結晶品質を維持しながら達成することができる。それに加えて、窒化物ベース半導体のドーピングレベルを比較的低くすることができ、これは、過剰のオン抵抗を招くことなく高ブレークダウン電圧を維持することを助ける。
図７は、本発明によって形成されるが、メサ構造を有する垂直伝導ショットキーダイオード４００の別の実施形態を示す図である。バッファ構造４０４は、上述の構造の１つに対応する構造を有して、上述の方法の１つに従ってシリコン基板４０２の上面に形成される。高度にドープされたｎ型窒化物半導体層４０６は、バッファ構造４０４の上に配置され、図６に示す素子の対応する領域と類似の組成、ドーピング濃度、及び厚さを有する。より低くドープされたｎ型窒化物半導体層４０８は、高度にドープされた層４０６の上に形成され、同様に、図６に示す対応する領域と類似の組成、ドーピング濃度、及び厚さを有する。しかし、より低くドープされた層４０８の幅は、より高度にドープされた層の幅よりも小さい。更に、ショットキー接触金属層４１０及び厚い上部金属スタック４１２は、図６に示す対応する層と構造及び厚さが類似であるが、より低くドープされた層４０８と類似の幅を有する。ショットキー接触金属から生じるいかなるエッジ効果にも対抗するために、エッジ終端構造（（図示しない）を形成することもできる。また、保護層を含むこともできる。オーム接触金属層４１６及び金属スタック４１８は、シリコン基板の背面上に形成される。
上記及び他の変形及び組合せを使用することができるので、好ましい実施形態の以上の説明は、特許請求の範囲で規定された本発明を制限するのではなく、例証的なものとして考えるべきである。
本発明は、電子素子製造業界、及び半導体材料製造業界に応用可能である。
本発明の一実施形態による半導体構造の縮尺を拡大した断片的概略断面図である。 本発明の一実施形態による半導体構造と、比較のために本発明によらない別の構造との一部分を表す比較ノマルスキー画像の図である。 本発明の更なる実施形態による処理を表す処理流れ図である。 本発明の更に別の実施形態による処理を表す別の処理流れ図である。 本発明の更なる実施形態による半導体構造を表す、図１と類似の図である。 本発明の更に別の実施形態によるショットキーダイオードの縮尺を拡大した断片的概略断面図である。 本発明の追加の実施形態によるショットキーダイオードを表す、図６と類似の図である。
符号の説明
１０ シリコン基板
１４ アルミニウムの単層
１６ 核生成層
１８、２６ 多重超格子
２４ 中間層
３２ バッファ構造
３４ 窒化物半導体

Claims (13)

  1. （ａ）シリコン基板と、
    （ｂ）該基板の上に直接重なるアルミニウムの層と、
    （ｃ）該アルミニウムの層の上に直接重なる窒化物半導体の多結晶核生成層と、
    （ｄ）該核生成層の直ぐ上にある第１の超格子と、該第１の超格子の上にある窒化物ベース半導体の中間層と、該中間層の上にあって複数の窒化物ベース半導体を含んだ第２の超格子と、を含むバッファ構造と、
    を具備し、
    前記第１の超格子が、異なった組成を有する複数の窒化物ベース半導体であって各々が式ＡｌrＧａ(1-r)Ｎ（０＜ｒ＜１）に従った組成を有する複数の窒化物ベース半導体を含み、
    前記第２の超格子が、各々が式ＡｌrＧａ(1-r)Ｎ（０＜ｒ＜１）に従った組成を有する複数の半導体により本質的に構成されており、
    さらに、
    （ｅ）前記バッファ構造の上にある１又はそれ以上の窒化ガリウムベース半導体の作動構造と、
    を具備することを特徴とする半導体構造。
  2. 前記核生成層が、本質的に窒化アルミニウムにより構成されており、
    前記第１の超格子が、本質的に、式ＡｌrＧａ(1-r)Ｎ（０＜ｒ＜１）に従った半導体により構成されている、請求項１に記載の半導体構造。
  3. 前記第１の超格子及び前記第２の超格子の各々が、異なるｒ値を有する２つの半導体のみにより構成されている、請求項１に記載の半導体構造。
  4. 前記第１の超格子に含まれた半導体が前記第２の超格子に含まれた半導体と同一である、請求項３に記載の半導体構造。
  5. 前記作動構造が、窒化物半導体の第１の層を含み、
    該作動構造が、さらに、前記窒化物半導体の前記第１の層の上にあって該第１の層に対するショットキー接触を形成する少なくとも１つの第１の金属層を具備する、請求項１に記載の半導体構造。
  6. 前記窒化物半導体の前記第１の層が窒化ガリウムベース半導体を含む、請求項５に記載の半導体構造。
  7. 前記窒化物半導体の前記第１の層がＧａＮを含む、請求項５に記載の半導体構造。
  8. さらに、前記シリコン基板の別の表面の上にあって該基板に対するオーミック接触を形成する少なくとも１つの更なる金属層を具備する、請求項５に記載の半導体構造。
  9. 前記作動構造が、前記窒化物半導体の前記第１の層と前記バッファ構造との間に配置された窒化物半導体の更なる層を含み、
    前記窒化物半導体の更なる層が、前記窒化物半導体の前記第１の層よりも高いドーピング濃度を有する、請求項５に記載の半導体構造。
  10. 前記窒化物半導体の前記更なる層が窒化ガリウムベース半導体を含む、請求項９に記載の半導体構造。
  11. 前記窒化物半導体の前記更なる層がＧａＮを含む、請求項９に記載の半導体構造。
  12. 前記窒化物半導体の前記第１の層が前記バッファ構造の全幅を覆い、
    前記第１の金属層が前記窒化物半導体の前記第１の層の全幅を覆う、請求項５に記載の半導体構造。
  13. 前記窒化物半導体の前記第１の層が前記バッファ構造の一部分を覆い、
    前記第１の金属層が前記窒化物半導体の前記第１の層の全幅を覆う、請求項５に記載の半導体構造。
JP2004557590A 2002-12-04 2003-12-02 窒化ガリウムベース半導体の半導体構造 Expired - Fee Related JP4095066B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US43083702P 2002-12-04 2002-12-04
PCT/US2003/038593 WO2004051707A2 (en) 2002-12-04 2003-12-02 Gallium nitride-based devices and manufacturing process

Publications (2)

Publication Number Publication Date
JP2005527988A JP2005527988A (ja) 2005-09-15
JP4095066B2 true JP4095066B2 (ja) 2008-06-04

Family

ID=32469541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004557590A Expired - Fee Related JP4095066B2 (ja) 2002-12-04 2003-12-02 窒化ガリウムベース半導体の半導体構造

Country Status (9)

Country Link
US (2) US7115896B2 (ja)
EP (1) EP1568083A4 (ja)
JP (1) JP4095066B2 (ja)
KR (1) KR100773997B1 (ja)
CN (1) CN1692499A (ja)
AU (1) AU2003298891A1 (ja)
DE (1) DE10392313B4 (ja)
TW (1) TWI249246B (ja)
WO (1) WO2004051707A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07231959A (ja) * 1994-02-23 1995-09-05 Torai Toentei One Kk スタンド付きゴルフバッグ
CN1034730C (zh) * 1992-09-29 1997-04-30 南京师范大学 盐藻的收集与β-胡萝卜素的提取方法

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6814801B2 (en) * 2002-06-24 2004-11-09 Cree, Inc. Method for producing semi-insulating resistivity in high purity silicon carbide crystals
US7601441B2 (en) * 2002-06-24 2009-10-13 Cree, Inc. One hundred millimeter high purity semi-insulating single crystal silicon carbide wafer
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
TWI252599B (en) * 2004-04-27 2006-04-01 Showa Denko Kk N-type group III nitride semiconductor layered structure
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
KR100670531B1 (ko) * 2004-08-26 2007-01-16 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
EP1794813B1 (en) 2004-08-26 2015-05-20 LG Innotek Co., Ltd. Nitride semiconductor light emitting device and fabrication method thereof
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
CN100356595C (zh) * 2004-09-27 2007-12-19 晶元光电股份有限公司 Ⅲ族氮化物半导体元件及其制造方法
JP4826703B2 (ja) * 2004-09-29 2011-11-30 サンケン電気株式会社 半導体素子の形成に使用するための板状基体
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US7436039B2 (en) * 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
US20060175681A1 (en) * 2005-02-08 2006-08-10 Jing Li Method to grow III-nitride materials using no buffer layer
DE102005010821B4 (de) * 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
JP4563230B2 (ja) * 2005-03-28 2010-10-13 昭和電工株式会社 ＡｌＧａＮ基板の製造方法
WO2006113539A2 (en) * 2005-04-13 2006-10-26 Group4 Labs, Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US8674405B1 (en) * 2005-04-13 2014-03-18 Element Six Technologies Us Corporation Gallium—nitride-on-diamond wafers and devices, and methods of manufacture
US9157169B2 (en) * 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
US8026568B2 (en) 2005-11-15 2011-09-27 Velox Semiconductor Corporation Second Schottky contact metal layer to improve GaN Schottky diode performance
KR100661602B1 (ko) * 2005-12-09 2006-12-26 삼성전기주식회사 수직 구조 질화갈륨계 ｌｅｄ 소자의 제조방법
KR20070062686A (ko) * 2005-12-13 2007-06-18 엘지이노텍 주식회사 질화물 반도체 발광 소자 및 제조 방법
JP4897285B2 (ja) * 2005-12-14 2012-03-14 国立大学法人徳島大学 半導体装置用基材およびその製造方法
US9406505B2 (en) 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
EP1842940A1 (en) * 2006-04-06 2007-10-10 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a group III nitride material on a silicon substrate
KR100691635B1 (ko) * 2006-06-13 2007-03-12 삼성전기주식회사 3족 질화물 반도체 성장용 기판 및 이를 이용한 수직구조ｌｅｄ 소자 및 3족 질화물 반도체 성장용 기판의 제조방법
US8513643B2 (en) 2006-09-06 2013-08-20 Palo Alto Research Center Incorporated Mixed alloy defect redirection region and devices including same
US20080054248A1 (en) * 2006-09-06 2008-03-06 Chua Christopher L Variable period variable composition supperlattice and devices including same
JP5309451B2 (ja) * 2007-02-19 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
US20080314311A1 (en) * 2007-06-24 2008-12-25 Burrows Brian H Hvpe showerhead design
US20090149008A1 (en) * 2007-10-05 2009-06-11 Applied Materials, Inc. Method for depositing group iii/v compounds
DE102008030584A1 (de) 2008-06-27 2009-12-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelementes und optoelektronisches Bauelement
US8044409B2 (en) * 2008-08-11 2011-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. III-nitride based semiconductor structure with multiple conductive tunneling layer
GB2467911B (en) * 2009-02-16 2013-06-05 Rfmd Uk Ltd A semiconductor structure and a method of manufacture thereof
JP5133927B2 (ja) * 2009-03-26 2013-01-30 コバレントマテリアル株式会社 化合物半導体基板
JP2010263189A (ja) * 2009-04-07 2010-11-18 Sharp Corp 窒化物半導体発光ダイオード
US8491720B2 (en) 2009-04-10 2013-07-23 Applied Materials, Inc. HVPE precursor source hardware
US8183132B2 (en) * 2009-04-10 2012-05-22 Applied Materials, Inc. Methods for fabricating group III nitride structures with a cluster tool
JP2012525013A (ja) * 2009-04-24 2012-10-18 アプライド マテリアルズ インコーポレイテッド 後続の高温でのｉｉｉ族堆積用の基板前処理
US20100273291A1 (en) * 2009-04-28 2010-10-28 Applied Materials, Inc. Decontamination of mocvd chamber using nh3 purge after in-situ cleaning
JP2012525718A (ja) * 2009-04-29 2012-10-22 アプライド マテリアルズ インコーポレイテッド ＨＶＰＥにおいてその場プレ−ＧａＮ堆積層を形成する方法
US8405068B2 (en) 2009-07-22 2013-03-26 Rfmd (Uk) Limited Reflecting light emitting structure and method of manufacture thereof
EP2498282A4 (en) * 2009-11-04 2014-06-25 Dowa Electronics Materials Co Ltd EPITACTIC COATED GROUP III NITRIDE SUBSTRATE
KR101105918B1 (ko) * 2009-11-30 2012-01-17 주식회사 엘지실트론 질화물 반도체 소자의 제조방법
WO2011071717A2 (en) * 2009-12-11 2011-06-16 National Semiconductor Corporation Backside stress compensation for gallium nitride or other nitride-based semiconductor devices
WO2011102045A1 (ja) * 2010-02-16 2011-08-25 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JPWO2011122322A1 (ja) * 2010-03-31 2013-07-08 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5689245B2 (ja) 2010-04-08 2015-03-25 パナソニック株式会社 窒化物半導体素子
US20110256692A1 (en) 2010-04-14 2011-10-20 Applied Materials, Inc. Multiple precursor concentric delivery showerhead
CN102859653A (zh) * 2010-04-28 2013-01-02 日本碍子株式会社 外延基板以及外延基板的制造方法
CN102870195A (zh) * 2010-04-28 2013-01-09 日本碍子株式会社 外延基板以及外延基板的制造方法
JP5616443B2 (ja) 2010-06-08 2014-10-29 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5614130B2 (ja) * 2010-06-30 2014-10-29 住友電気工業株式会社 半導体装置の製造方法
KR101692410B1 (ko) * 2010-07-26 2017-01-03 삼성전자 주식회사 발광소자 및 그 제조방법
JP5660373B2 (ja) * 2010-10-29 2015-01-28 サンケン電気株式会社 半導体ウエーハ及び半導体素子
JP5707903B2 (ja) * 2010-12-02 2015-04-30 富士通株式会社 化合物半導体装置及びその製造方法
US20120149176A1 (en) * 2010-12-10 2012-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a iii-v family layer
TWI534291B (zh) 2011-03-18 2016-05-21 應用材料股份有限公司 噴淋頭組件
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
JP5911727B2 (ja) * 2011-05-16 2016-04-27 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法
KR101855063B1 (ko) * 2011-06-24 2018-05-04 엘지이노텍 주식회사 발광 소자
US8952395B2 (en) * 2011-07-26 2015-02-10 Micron Technology, Inc. Wafer-level solid state transducer packaging transducers including separators and associated systems and methods
KR20130014861A (ko) * 2011-08-01 2013-02-12 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
KR101853640B1 (ko) * 2011-08-24 2018-06-20 엘지이노텍 주식회사 반도체 소자
US8497146B2 (en) 2011-08-25 2013-07-30 Micron Technology, Inc. Vertical solid-state transducers having backside terminals and associated systems and methods
JP5903818B2 (ja) * 2011-09-26 2016-04-13 富士通株式会社 化合物半導体装置及びその製造方法
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
CN102593294B (zh) * 2012-03-15 2016-08-03 安徽三安光电有限公司 复合式氮化镓基半导体生长衬底及其制作方法
JP6100047B2 (ja) * 2012-03-26 2017-03-22 株式会社アルバック 窒化ガリウム膜の形成方法、及び、窒化ガリウム膜の形成装置
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
CN102664188B (zh) * 2012-05-10 2014-07-23 电子科技大学 一种具有复合缓冲层的氮化镓基高电子迁移率晶体管
KR20130137773A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 반도체 소자
KR20130139707A (ko) * 2012-06-13 2013-12-23 삼성전자주식회사 반도체 소자 및 이에 사용되는 초격자층
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US8946773B2 (en) 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
WO2014035794A1 (en) 2012-08-27 2014-03-06 Rf Micro Devices, Inc Lateral semiconductor device with vertical breakdown region
KR102002898B1 (ko) * 2012-09-04 2019-07-23 삼성전자 주식회사 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
JP6090899B2 (ja) * 2012-09-06 2017-03-08 パナソニック株式会社 エピタキシャルウェハの製造方法
JP6120204B2 (ja) * 2012-09-06 2017-04-26 パナソニック株式会社 エピタキシャルウェハ及びその製造方法、紫外発光デバイス
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
US8981382B2 (en) * 2013-03-06 2015-03-17 Iqe Rf, Llc Semiconductor structure including buffer with strain compensation layers
KR20140133085A (ko) * 2013-05-09 2014-11-19 엘지이노텍 주식회사 반도체 소자 및 그의 제조 방법
KR20160037968A (ko) * 2013-07-30 2016-04-06 스미또모 가가꾸 가부시키가이샤 반도체 기판 및 반도체 기판의 제조 방법
WO2015047300A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Forming led structures on silicon fins
KR102137743B1 (ko) * 2013-10-07 2020-07-24 엘지이노텍 주식회사 반도체 소자
KR102098250B1 (ko) 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
KR102182016B1 (ko) * 2013-12-02 2020-11-23 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
CN104393130B (zh) * 2014-12-15 2017-04-12 聚灿光电科技股份有限公司 一种GaN基LED外延结构及其制备方法
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10109736B2 (en) * 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
TWI566430B (zh) 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
KR102355604B1 (ko) * 2015-07-03 2022-01-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 및 이를 구비한 라이트 유닛
US11289593B2 (en) * 2015-07-31 2022-03-29 Infineon Technologies Austria Ag Breakdown resistant HEMT substrate and device
US9799520B2 (en) 2015-09-08 2017-10-24 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via back side implantation
US9773898B2 (en) 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species
US9806182B2 (en) 2015-09-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using elemental diboride diffusion barrier regions
US9627473B2 (en) 2015-09-08 2017-04-18 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation in III-nitride material semiconductor structures
US10211294B2 (en) 2015-09-08 2019-02-19 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising low atomic mass species
US9673281B2 (en) 2015-09-08 2017-06-06 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using rare-earth oxide and/or rare-earth nitride diffusion barrier regions
US20170069721A1 (en) 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
US9704705B2 (en) 2015-09-08 2017-07-11 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via reaction with active species
FR3041470B1 (fr) * 2015-09-17 2017-11-17 Commissariat Energie Atomique Structure semi-conductrice a tenue en tension amelioree
US9806183B2 (en) * 2015-11-30 2017-10-31 Veeco Instruments, Inc. Stress control on thin silicon substrates
CN115881868B (zh) * 2016-04-15 2026-02-03 苏州立琻半导体有限公司 发光器件
SG10202101505UA (en) * 2016-08-23 2021-03-30 Qromis Inc Electronic power devices integrated with an engineered substrate
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6512669B2 (ja) * 2017-10-19 2019-05-15 国立大学法人 名古屋工業大学 半導体積層構造およびこれを用いた半導体素子
EP3503163A1 (en) 2017-12-21 2019-06-26 EpiGan NV A method for forming a silicon carbide film onto a silicon substrate
US10516076B2 (en) * 2018-02-01 2019-12-24 Silanna UV Technologies Pte Ltd Dislocation filter for semiconductor devices
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
KR102874457B1 (ko) 2019-10-17 2025-10-20 삼성전자주식회사 반도체 박막 구조체 및 이를 포함하는 전자 소자
CN112750904B (zh) 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
US11749758B1 (en) 2019-11-05 2023-09-05 Semiq Incorporated Silicon carbide junction barrier schottky diode with wave-shaped regions
US11469333B1 (en) 2020-02-19 2022-10-11 Semiq Incorporated Counter-doped silicon carbide Schottky barrier diode
DE102020121750B3 (de) 2020-08-19 2022-01-27 Otto-von-Guericke-Universität Magdeburg, Körperschaft des öffentlichen Rechts Verfahren zum Wachsen einer Halbleiteranordnung und Halbleiteranordnung
US12482653B2 (en) * 2020-09-30 2025-11-25 Dynax Semiconductor, Inc. Epitaxial structure of semiconductor device and method of manufacturing the same
CN113658853B (zh) * 2021-08-16 2024-07-02 上海新微半导体有限公司 基于Al离子注入的GaN异质外延缓冲层的制作方法
US12217960B2 (en) * 2021-08-31 2025-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
CN114883405B (zh) * 2022-05-30 2025-09-19 湖南三安半导体有限责任公司 半导体外延结构、半导体器件及其制备方法
CN117293174A (zh) * 2022-06-16 2023-12-26 华为技术有限公司 射频半导体器件、电子设备及射频半导体器件的制备方法
EP4614548A1 (en) * 2024-03-08 2025-09-10 Epinovatech AB A semiconductor structure with strained bottom layer
WO2025250817A1 (en) * 2024-05-31 2025-12-04 MONDE Wireless, Inc. Methods and systems for the deposition of n-polar iii-nitrides on silicon substrates

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51126761A (en) * 1975-04-25 1976-11-05 Sony Corp Schottky barrier type semi-conductor unit
US5027166A (en) * 1987-12-04 1991-06-25 Sanken Electric Co., Ltd. High voltage, high speed Schottky semiconductor device and method of fabrication
CA2008176A1 (en) 1989-01-25 1990-07-25 John W. Palmour Silicon carbide schottky diode and method of making same
JP2837700B2 (ja) * 1989-08-23 1998-12-16 ティーディーケイ株式会社 ダイヤモンド様薄膜を形成する方法
JPH04302172A (ja) 1991-03-29 1992-10-26 Kobe Steel Ltd ダイヤモンドショットキーダイオード
US5602418A (en) * 1992-08-07 1997-02-11 Asahi Kasei Kogyo Kabushiki Kaisha Nitride based semiconductor device and manufacture thereof
US5622877A (en) * 1993-03-02 1997-04-22 Ramot University Authority For Applied Research & Industrial Development Ltd. Method for making high-voltage high-speed gallium arsenide power Schottky diode
DE69425186T3 (de) * 1993-04-28 2005-04-14 Nichia Corp., Anan Halbleitervorrichtung aus einer galliumnitridartigen III-V-Halbleiterverbindung und Verfahren zu ihrer Herstellung
DE19715572A1 (de) * 1997-04-15 1998-10-22 Telefunken Microelectron Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode
US5956578A (en) * 1997-04-23 1999-09-21 Motorola, Inc. Method of fabricating vertical FET with Schottky diode
TW420835B (en) * 1997-06-16 2001-02-01 Matsushita Electric Industrial Co Ltd Semiconductor manufacture method and manufacturing device therefor
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
TW449937B (en) * 1999-02-26 2001-08-11 Matsushita Electronics Corp Semiconductor device and the manufacturing method thereof
JP4412827B2 (ja) * 1999-08-20 2010-02-10 シャープ株式会社 窒化物半導体厚膜基板
FR2803103B1 (fr) * 1999-12-24 2003-08-29 St Microelectronics Sa Diode schottky sur substrat de carbure de silicium
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
US6391748B1 (en) * 2000-10-03 2002-05-21 Texas Tech University Method of epitaxial growth of high quality nitride layers on silicon substrates
US6649287B2 (en) * 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
TW488088B (en) * 2001-01-19 2002-05-21 South Epitaxy Corp Light emitting diode structure
US6437374B1 (en) * 2001-05-07 2002-08-20 Xerox Corporation Semiconductor device and method of forming a semiconductor device
JP2002335009A (ja) * 2001-05-08 2002-11-22 Stanley Electric Co Ltd 半導体装置の製造方法
US20030015708A1 (en) * 2001-07-23 2003-01-23 Primit Parikh Gallium nitride based diodes with low forward voltage and low reverse current operation
US6524900B2 (en) * 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
JP4064085B2 (ja) * 2001-10-18 2008-03-19 三菱電機株式会社 半導体装置及びその製造方法
JP2004014716A (ja) * 2002-06-05 2004-01-15 Matsushita Electric Ind Co Ltd 半導体装置
US20040140474A1 (en) * 2002-06-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Semiconductor light-emitting device, method for fabricating the same and method for bonding the same
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US7825006B2 (en) * 2004-05-06 2010-11-02 Cree, Inc. Lift-off process for GaN films formed on SiC substrates and devices fabricated using the method
US7332365B2 (en) * 2004-05-18 2008-02-19 Cree, Inc. Method for fabricating group-III nitride devices and devices fabricated using method
US20070045638A1 (en) * 2005-08-24 2007-03-01 Lumileds Lighting U.S., Llc III-nitride light emitting device with double heterostructure light emitting region

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1034730C (zh) * 1992-09-29 1997-04-30 南京师范大学 盐藻的收集与β-胡萝卜素的提取方法
JPH07231959A (ja) * 1994-02-23 1995-09-05 Torai Toentei One Kk スタンド付きゴルフバッグ

Also Published As

Publication number Publication date
KR100773997B1 (ko) 2007-11-08
TWI249246B (en) 2006-02-11
CN1692499A (zh) 2005-11-02
US7115896B2 (en) 2006-10-03
EP1568083A2 (en) 2005-08-31
WO2004051707A2 (en) 2004-06-17
US20060154455A1 (en) 2006-07-13
KR20050084774A (ko) 2005-08-29
JP2005527988A (ja) 2005-09-15
AU2003298891A1 (en) 2004-06-23
EP1568083A4 (en) 2010-07-14
DE10392313T5 (de) 2005-10-06
US20040119063A1 (en) 2004-06-24
TW200428652A (en) 2004-12-16
WO2004051707A3 (en) 2005-02-17
DE10392313B4 (de) 2014-07-10
AU2003298891A8 (en) 2004-06-23

Similar Documents

Publication Publication Date Title
JP4095066B2 (ja) 窒化ガリウムベース半導体の半導体構造
US6617668B1 (en) Methods and devices using group III nitride compound semiconductor
US8803189B2 (en) III-V compound semiconductor epitaxy using lateral overgrowth
JP4677065B2 (ja) 発光ダイオードおよびその製造方法
US8044409B2 (en) III-nitride based semiconductor structure with multiple conductive tunneling layer
KR100448662B1 (ko) 질화물반도체소자 및 그 제조방법
US8377796B2 (en) III-V compound semiconductor epitaxy from a non-III-V substrate
US8664687B2 (en) Nitride semiconductor light-emitting device and process for producing the same
JP2008205514A (ja) Ｉｉｉ−ｖ族窒化物半導体素子
TW201005828A (en) Method of forming a semiconductor structure
WO1996041906A1 (en) Bulk single crystal gallium nitride and method of making same
US20080149941A1 (en) Compound Semiconductor-On-Silicon Wafer with a Silicon Nanowire Buffer Layer
US6967355B2 (en) Group III-nitride on Si using epitaxial BP buffer layer
US20080006862A1 (en) Compounds semiconductor-on-silicon wafer with a silicon nanowire buffer layer
US20060124956A1 (en) Quasi group III-nitride substrates and methods of mass production of the same
KR101274211B1 (ko) 반도체 기판, 이를 이용한 발광소자 및 그 제조방법
US20060289891A1 (en) Electronic and/or optoelectronic devices grown on free-standing GaN substrates with GaN spacer structures
US6504183B1 (en) Epitaxial growth of nitride semiconductor device
JP5314257B2 (ja) 低欠陥の半導体基板、半導体発光素子、およびそれらの製造方法
US11616164B2 (en) Method for producing a nitride compound semiconductor component
EP2728629B1 (en) Hetero-Substrate for nitride-Based Semiconductor Light Emitting Device, and Method for Manufacturing the same
JP2014192246A (ja) 半導体基板およびそれを用いた半導体素子

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070423

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070723

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080306

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees