JP4098561B2 - Electrode structure and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、例えばLED(発光ダイオード)に好適な電極構造及びその製造方法に関する。
【0002】
【従来の技術】
従来、化合物半導体素子の電極構造としては、特開昭62−162327号公報に開示されたものがある。特開昭62−162327号公報の電極構造は、半導体結晶上に形成されたTi層と、このTi層上に形成され、Auを主体とする合金層(以下、「Au系合金層」と言う。)とを備えている。
【0003】
上記電極構造は次のようにして製造される。
【0004】
まず、上記半導体結晶の表面上にTi層とAu系合金層とを順次積層する。
【0005】
次に、フォトリソグラフィを行い所定のエッチャントを用いてAu系合金層をエッチングすることにより、所定の電極パターンを有するAu系合金層を得る。このとき、上記Au系合金層下にTi層があるので、エッチャントで半導体結晶の表面が荒れることはない。
【0006】
次に、別のエッチャントを用いてTi層をエッチングして、Au系合金層の電極パターンの外側の半導体結晶の表面を露出させる。この後、熱処理を行って、Au系合金層と半導体結晶とを合金化する。
【0007】
このような電極構造の製造方法では、Au系合金層をエッチングする際、エッチャントで半導体結晶の表面が荒れるのを防ぐために、Ti層の厚みを10nm以上に設定している。
【0008】
しかし、図6に示すように、上記Ti層の膜厚を厚くすると、電極間電圧が増大する。つまり、上記電極間の抵抗値が増大してしまう。そこで、上記電極間の抵抗値の増大を防ぐために、Ti層の厚みを30nm以下に設定している。
【0009】
以上のように、上記Ti層に耐エッチャント性を持たせ、かつ、電極間の抵抗値の上昇を防ぐ観点から、Ti層の厚みは10nm〜30nmに設定するのが最適とされている。
【0010】
【発明が解決しようとする課題】
図7に、上記半導体結晶110の表面上に積層するTi層の厚みを20nmに設定した場合のAu系合金層と半導体結晶110との合金化状態を赤外線顕微鏡で半導体結晶110側から観察した様子を模式的に示す。
【0011】
図7に示すように、上記Au系合金層と半導体結晶110とが合金化した部分A2は、光を反射しないので黒く見える。上記合金化した部分A2の面積は、半導体結晶110の表面においてTi層を形成すべき電極形成領域P2の面積の90%に相当している。このように合金化した部分A2の面積が広いため、半導体結晶110を用いて半導体発光素子を作成すると、半導体発光素子の出射光が部分A2に吸収されて、半導体発光素子の光取り出し効率が低下するという問題が生じてしまう。
【0012】
そこで、本発明の課題は、半導体発光素子の光取り出し効率の低下を阻止できる電極構造及びその製造方法を提供することにある。
【0013】
【課題を解決するための手段】
上記課題を解決するため、本発明の電極構造は、AlGaAs系半導体発光素子に用いられる電極構造であって、AlGaAsから成る半導体結晶の表面の電極形成領域上にTi層と主電極層とを順に備え、上記主電極層と上記半導体結晶とが上記Ti層を介して合金化している。
【0014】
上記合金化した部分の面積は上記電極形成領域の面積の20%乃至50%である。
【0015】
上記構成の電極構造を半導体発光素子に用いた場合、上記主電極層と半導体結晶とがTi層を介して合金化した部分の面積が電極形成領域の面積の20%乃至50%であるから、従来に比して、合金化した部分の面積は狭くなっている。したがって、上記合金化した部分で吸収される光量が少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【0016】
【0017】
また、本発明の電極構造の製造方法は、AlGaAs系半導体発光素子に用いられる電極構造を製造する方法に関する電極構造の製造方法であって、AlGaAsから成る半導体結晶の表面上にTi層と主電極層とを順次積層する第1の工程と、上記Ti層と上記主電極層とをエッチングで所定の電極パターンに順次加工することにより、上記半導体結晶の表面の電極形成領域上に、上記所定の電極パターンに加工されたTi層を設けると共に、上記Ti層上に、上記所定の電極パターンに加工された主電極層を設ける第2の工程と、熱処理を施して上記主電極層と上記半導体結晶とを上記Ti層を介して合金化する第3の工程とを備えている。
【0018】
上記第1の工程で積層する上記Ti層の厚さは30乃至50nmの範囲内であり、かつ、上記合金化した部分の面積は上記電極形成領域の面積の20%乃至50%である。
【0019】
上記構成の電極構造の製造方法によれば、実際に、上記主電極層と半導体結晶とがTi層を介して合金化した部分の面積が電極形成領域の面積の20%乃至50%になる(詳しくは、後述する。)。したがって、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、従来に比して、上記合金化した部分の面積は狭くなっているので、主電極層と半導体結晶とが合金化した部分で吸収される光量は少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【0020】
なお、上記第1の工程で積層するTi層の厚さは30nm以上にしている理由は、そのTi層の厚さが30nm未満であると、主電極層と半導体結晶とが合金化した部分の面積が広くなりすぎて、半導体発光素子の発光光度が低下してしまうからである。
【0021】
一方、上記第1の工程で積層するTi層の厚さは50nm以下にしている理由は、そのTi層の厚さが50nmを越えると、Ti層の電気抵抗が大きくなって、半導体発光素子の駆動電流が増大してしまうからである。
【0022】
【0023】
【0024】
【0025】
【0026】
【発明の実施の形態】
以下、本発明の電極構造及びその製造方法を図示の実施の形態により詳細に説明する。
【0027】
図1(a)〜(e)は半導体発光素子の一例としてのLEDの製造方法の製造工程を示している。このLEDは基板除去タイプのAlGaAs系LEDであって以下のようにして製造される。
【0028】
まず、図1(a)に示すように、P型GaAs基板7上に、P型AlGaAs半導体クラッド層8、P型AlGaAs活性層9及びN型AlGaAs半導体クラッド層10を順次エピタキシャル成長させてウエハを構成する。ここでは、上記N型AlGaAs半導体クラッド層10が半導体結晶の一例に相当する。
【0029】
次に、上記ウエハから化学エッチング等でP型GaAs基板7を完全に除去することにより、図1(b)に示す状態にする。
【0030】
次に、図1(c)に示すように、P型AlGaAs半導体クラッド層8下にアノード電極11を形成する。このアノード電極11はAuZn等で構成する。
【0031】
引き続いて、図1(d)に示すように、N型AlGaAs半導体クラッド層10上にカソード電極12を形成する。
【0032】
その後、P型AlGaAs半導体クラッド層8、P型AlGaAs活性層9及びN型AlGaAs半導体クラッド層10からなるウエハを、図1(e)に示すように、ダイシングにより個々の素子に分断することにより、複数個のLED100,100,…(図1(e)では2つのみ示す)が完成する。
【0033】
図2に、上記カソード電極12の断面を模式的に示す。
【0034】
上記カソード電極は、図2に示すように、N型AlGaAs半導体クラッド層10上に、Ti層の一例としての半導体結晶表面荒れ防止層1、コンタクト層2、第1のバリア層3、第2のバリア層4及びボンディングパッド層5を順次積層して構成されている。このコンタクト層2が主電極層の一例に相当する。また、上記荒れ防止層1はTiから、コンタクト層2はAuSi等のAu系合金層から、第1のバリア層3はTiN等から、第2のバリア層4はTiから、ボンディングパッド層5はAlからそれぞれなっている。上記第2のバリア層5はボンディング性能を保つため、合金化したコンタクト層金属からボンディングパッド層5をバリアする。また、上記第2のバリア層4はTiからなるので、TiNからなる第1のバリア層3に対する密着性が良好であると共に、Alからなるボンディングパッド層5に対する密着性も良好である。
【0035】
以下、上記カソード電極12の形成方法について説明する。
【0036】
まず、上記荒れ防止層1を形成する前に、N型AlGaAs半導体クラッド層10の表面に前処理を施して、N型AlGaAs半導体クラッド層10の表面を清浄にする。
【0037】
次に、上記前処理を行った後ただちに、N型AlGaAs半導体クラッド層10の表面上に荒れ防止層1をスパッタリングで積層する。
【0038】
次に、上記荒れ防止層1の表面上にコンタクト層2をスパッタリングで積層する。このコンタクト層2は、例えばSiを添加したAuSi等のAu系合金からなって、N型AlGaAs半導体クラッド層10と容易にオーミックコンタクトを得ることが可能である。
【0039】
引き続いて、上記コンタクト層2の表面上に第1のバリア層3層と第2のバリア層4とを順次積層する。上記第1のバリア層3はTiNからなり、第2のバリア層4はTiからなる。
【0040】
その後、上記第2のバリア層4の表面上にボンディングパッド層5をスパッタリングまたは蒸着により積層する。このボンディングパッド層5はAlからなり、ワイヤボンディング可能となっている。
【0041】
次に、上記ボンディングパッド層5の表面上に、通常のフォトリソグラフィ工程により、所定の電極パターンを有するレジストを形成する。
【0042】
次に、エッチャントを用いたウエットエッチングを行ってボンディングパッド層5、第2のバリア層4、第1のバリア層3及びコンタクト層2を所定の電極パターンに順次加工する。この後、別のエッチャントを用いて、露出した荒れ防止層1の部分をエッチングで除去する。
【0043】
次に、熱処理を行って、コンタクト層2とN型AlGaAs半導体クラッド層10とを荒れ防止層1を介して合金化すると、カソード電極12が完成する。
【0044】
このようなカソード電極12の形成方法では、N型AlGaAs半導体クラッド層10の表面上に積層する荒れ防止層1の厚みが電極合金化割合制御の重要な条件になる。
【0045】
図3に、上記積層する荒れ防止層1の厚みとLED100の発光光度との関係のグラフを示し、図4に、上記積層する荒れ防止層1の厚みとLED100のVF(順方向電圧)との関係のグラフを示す。なお、上記VFは、アノード電極11,カソード12間に20mAの電流を流して測定した値である。
【0046】
図3では上記積層する荒れ防止層1の厚みを20nm、40nm、80nmと変えて、その各厚みの荒れ防止層1を用いて製造したLED100の発光光度をそれぞれ測定している。上記積層する荒れ防止層1の厚みを40nm,80nmに設定した場合、積層する荒れ防止層1の厚みを20nmに設定した場合に比べて10%以上の発光光度の向上が認められる。しかし、上記荒れ防止層1の厚みを80nmに設定した場合は、荒れ防止層1の抵抗が大きくなって、VFが上昇してしまう。
【0047】
図5に、上記積層する荒れ防止層1を40nmに設定した場合のコンタクト層2とN型AlGaAs半導体クラッド層10との合金化状態を模式的に示す。この合金化状態は、赤外線顕微鏡でN型AlGaAs半導体クラッド層10側から観察して得られる。また、図5では、カソード電極12の合金化した部分が、光を反射しないので黒く見えている。
【0048】
図7の従来例では合金化した部分A2の面積は電極形成領域P2の面積の90%であったが、図5に示すように、上記積層する荒れ防止層1の厚みを40nmに設定した場合、合金化した部分A1,…の合計面積は電極形成領域P1の面積の30%になる。ここで、上記合金化した部分A1,…とは、コンタクト層2とN型AlGaAs半導体クラッド層10とが荒れ防止層1を介して合金化した部分を指す。また、上記電極形成領域P1とは、N型AlGaAs半導体クラッド層10の表面において荒れ防止層1を形成すべき領域を指す。
【0049】
また、図示しないが、上記積層する荒れ防止層1の厚みを80nmに設定した場合、合金化した部分の面積は電極形成領域P1の面積の10%になる。
【0050】
以上のような実験を、上記積層する荒れ防止層1の厚みをさらに変化させて行った結果、積層する荒れ防止層1の厚みを30nm〜50nmに設定することにより、コンタクト層2とN型AlGaAs半導体クラッド層10とが合金化した部分の面積が広くなりすぎることはない。したがって、上記荒れ防止層1において合金化した部分で吸収される光量は少なく、LED100の光取り出し効率の低下を阻止できる。
【0051】
また、上記積層する荒れ防止層1の厚さを30nm未満にすると、コンタクト層2とN型AlGaAs半導体クラッド層10とが合金化した部分の面積が大きくなりすぎるため、カソード電極12による光吸収が増加して、LED100の光取出し効率が小さくなる。つまり、LED100の発光光度が低下してしまう。
【0052】
また、上記積層する荒れ防止層1の厚さが50nmを越えると、カソード電極12の電気抵抗が大きくなるため、LED100の駆動電流が増大してしまう。
【0053】
また、上記荒れ防止層1、コンタクト層2、第1のバリア層3、第2のバリア層4及びボンディングパッド層5に対する熱処理は、400℃〜500℃で5分間〜20分間行うのが望ましい。上記熱処理を400℃〜500℃で5分間〜20分間行うことにより、コンタクト層2とN型AlGaAs半導体クラッド層10とが合金化した部分の面積を所定の範囲内に確実に収めることができる。
【0054】
また、上記熱処理が400℃未満または5分間未満であると、コンタクト層2とN型AlGaAs半導体クラッド層10との合金化が不十分になってしまう。つまり、その合金化した部分の面積が狭くなりすぎてしまう。
【0055】
また、上記熱処理が500℃を越えたり、または、その熱処理が20分間を越えてしまうと、コンタクト層2とN型AlGaAs半導体クラッド層10との合金化が進みすぎてしまう。つまり、その合金化した部分の面積が広くなりすぎてしまう。
【0056】
上記実施の形態では、ボンディングパッド層5をAlで構成したが、Auや、Auを含む合金、Alを含む合金等で構成してもよい。例えば、AuとAlとの合金で構成したボンディングパッド層を用いてもよい。
【0057】
上記実施の形態では、上記コンタクト層2のAuSi中のSi濃度を例えば1〜5wt%に設定している。
【0058】
上記ウエハを素子化するための分断の方法は、フォトリソグラフィを行った後にウエットエッチングでPN接合部分断後にダイシングを行うメサエッチング方式でもよい。
【0059】
また、上記荒れ防止層1とN型AlGaAs半導体クラッド層10とが合金化した部分の面積は、荒れ防止層1のN型AlGaAs半導体クラッド層10と接する部分の面積の20%〜50%であってもよい。
【0060】
また、本発明の電極構造が種々の半導体発光素子に適用できるのは言うまでもない。
【0061】
【発明の効果】
以上より明らかなように、本発明の電極構造を例えば半導体発光素子に用いた場合、主電極層と半導体結晶とがTi層を介して合金化した部分の面積が電極形成領域の面積の20%乃至50%であるから、その合金化した部分で吸収される光量が少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【0062】
また、本発明の電極構造の製造方法は、半導体結晶の表面上に積層するTi層の厚さを30乃至50nmの範囲内に設定するので、主電極層と半導体結晶とがTi層を介して合金化した部分の面積が電極形成領域の面積の20%乃至50%になる。したがって、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、主電極層と半導体結晶とが合金化した部分で吸収される光量は少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【0063】
また、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、半導体結晶の表面上に積層するTi層の厚さを30乃至50nmの範囲内に設定することにより、合金化した部分の面積がばらつかないので、半導体発光素子の発光光度の不良が低減し、製造歩留りを向上させることができる。
【図面の簡単な説明】
【図1】 図1(a)〜(e)は本発明の実施の一形態の電極構造を適用するLEDの製造工程図である。
【図2】 図2は上記LEDのカソード電極の模式断面図である。
【図3】 図3は上記LEDの発光光度と荒れ防止層の厚みとの関係を示すグラフである。
【図4】 図4は上記LEDのVFと荒れ防止層の厚みとの関係を示すグラフである。
【図5】 図5は上記カソード電極の合金化状態を示す模式図である。
【図6】 図6は従来の電極構造の電極間電圧とTi層の厚みとの関係を示す図である。
【図7】 図7は上記従来の電極構造の製造方法により作成した電極の合金化状態を示す模式図である。
【符号の説明】
1 荒れ防止層
2 コンタクト層
10 N型AlGaAs半導体クラッド層
A1 合金化した部分
P1 荒れ防止層のN型AlGaAs半導体クラッド層と接する部分[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrode structure suitable for, for example, an LED (light emitting diode) and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, as an electrode structure of a compound semiconductor element, there is one disclosed in Japanese Patent Laid-Open No. 62-162327. The electrode structure disclosed in Japanese Patent Laid-Open No. 62-162327 has a Ti layer formed on a semiconductor crystal and an alloy layer (hereinafter referred to as “Au-based alloy layer”) formed on the Ti layer and mainly composed of Au. .).
[0003]
The electrode structure is manufactured as follows.
[0004]
First, a Ti layer and an Au-based alloy layer are sequentially stacked on the surface of the semiconductor crystal.
[0005]
Next, an Au-based alloy layer having a predetermined electrode pattern is obtained by performing photolithography and etching the Au-based alloy layer using a predetermined etchant. At this time, since there is a Ti layer under the Au-based alloy layer, the surface of the semiconductor crystal is not roughened by the etchant.
[0006]
Next, the Ti layer is etched using another etchant to expose the surface of the semiconductor crystal outside the electrode pattern of the Au-based alloy layer. Thereafter, heat treatment is performed to alloy the Au-based alloy layer and the semiconductor crystal.
[0007]
In the manufacturing method of such an electrode structure, when the Au-based alloy layer is etched, the thickness of the Ti layer is set to 10 nm or more in order to prevent the surface of the semiconductor crystal from being roughened by the etchant.
[0008]
However, as shown in FIG. 6, when the thickness of the Ti layer is increased, the voltage between the electrodes increases. That is, the resistance value between the electrodes increases. Therefore, in order to prevent the resistance value between the electrodes from increasing, the thickness of the Ti layer is set to 30 nm or less.
[0009]
As described above, the thickness of the Ti layer is optimally set to 10 nm to 30 nm from the viewpoint of imparting etchant resistance to the Ti layer and preventing an increase in resistance between the electrodes.
[0010]
[Problems to be solved by the invention]
FIG. 7 shows the state of alloying of the Au-based alloy layer and the
[0011]
As shown in FIG. 7, the portion A2 where the Au-based alloy layer and the
[0012]
Accordingly, an object of the present invention is to provide an electrode structure that can prevent a decrease in light extraction efficiency of a semiconductor light emitting device and a method for manufacturing the same.
[0013]
[Means for Solving the Problems]
In order to solve the above problems, an electrode structure of the present invention is an electrode structure used for an AlGaAs-based semiconductor light-emitting device, wherein a Ti layer and a main electrode layer are formed on an electrode formation region on the surface of a semiconductor crystal made of AlGaAs. In order, the main electrode layer and the semiconductor crystal are alloyed via the Ti layer.
[0014]
The area of the alloyed portion is 20% to 50% of the area of the electrode formation region.
[0015]
When using the electrode structure of the arrangement in a semi-conductor light emitting device, since the area of the portion where the the main electrode layer and the semiconductor crystal is alloyed with Ti layer is 20% to 50% of the area of the electrode formation region Compared with the conventional case, the area of the alloyed portion is narrower. Therefore, the amount of light absorbed by the alloyed portion is small, and a decrease in light extraction efficiency of the semiconductor light emitting element can be prevented.
[0016]
[0017]
The electrode structure manufacturing method of the present invention is an electrode structure manufacturing method relating to a method of manufacturing an electrode structure used in an AlGaAs-based semiconductor light-emitting device, comprising a Ti layer and a main layer on the surface of a semiconductor crystal made of AlGaAs. A first step of sequentially laminating an electrode layer, and the Ti layer and the main electrode layer are sequentially processed into a predetermined electrode pattern by etching, whereby the predetermined layer is formed on the electrode formation region on the surface of the semiconductor crystal. A second step of providing a Ti layer processed into an electrode pattern and a main electrode layer processed into the predetermined electrode pattern on the Ti layer; and applying heat treatment to the main electrode layer and the semiconductor And a third step of alloying the crystal through the Ti layer.
[0018]
The thickness of the Ti layer stacked in the first step is Ri der range of 30 to 50 nm, and the area of the alloyed portion is Ru 20% to 50% der of the area of the electrode formation region .
[0019]
According to the manufacturing method of the electrode structure having the above configuration, the area of the portion where the main electrode layer and the semiconductor crystal are alloyed via the Ti layer is actually 20% to 50% of the area of the electrode formation region ( Details will be described later). Therefore, when the method for manufacturing an electrode structure is used in a method for manufacturing a semiconductor light emitting device, for example, the area of the alloyed portion is narrower than in the conventional case, so that the main electrode layer and the semiconductor crystal are alloyed. The amount of light absorbed in the converted portion is small, and a decrease in light extraction efficiency of the semiconductor light emitting element can be prevented.
[0020]
The reason why the thickness of the Ti layer laminated in the first step is set to 30 nm or more is that when the thickness of the Ti layer is less than 30 nm, the portion where the main electrode layer and the semiconductor crystal are alloyed. This is because the area becomes too large and the luminous intensity of the semiconductor light emitting element is lowered.
[0021]
On the other hand, the reason why the thickness of the Ti layer laminated in the first step is 50 nm or less is that when the thickness of the Ti layer exceeds 50 nm, the electrical resistance of the Ti layer increases, and the semiconductor light emitting device This is because the drive current increases.
[0022]
[0023]
[0024]
[0025]
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the electrode structure of the present invention and the manufacturing method thereof will be described in detail with reference to the illustrated embodiments.
[0027]
1A to 1E show a manufacturing process of an LED manufacturing method as an example of a semiconductor light emitting device. This LED is a substrate removal type AlGaAs LED, and is manufactured as follows.
[0028]
First, as shown in FIG. 1A, a P-type AlGaAs semiconductor clad layer 8, a P-type AlGaAs
[0029]
Next, the P-
[0030]
Next, as shown in FIG. 1C, an
[0031]
Subsequently, as shown in FIG. 1D, a
[0032]
Thereafter, as shown in FIG. 1 (e), the wafer comprising the P-type AlGaAs semiconductor clad layer 8, the P-type AlGaAs
[0033]
FIG. 2 schematically shows a cross section of the
[0034]
As shown in FIG. 2, the cathode electrode is formed on an N-type AlGaAs
[0035]
Hereinafter, a method for forming the
[0036]
First, before the
[0037]
Next, immediately after the above pretreatment, the
[0038]
Next, the
[0039]
Subsequently, a
[0040]
Thereafter, the
[0041]
Next, a resist having a predetermined electrode pattern is formed on the surface of the
[0042]
Next, wet etching using an etchant is performed to sequentially process the
[0043]
Next, heat treatment is performed, and the
[0044]
In such a method of forming the
[0045]
FIG. 3 shows a graph of the relationship between the thickness of the laminated
[0046]
In FIG. 3, the thickness of the laminated
[0047]
FIG. 5 schematically shows an alloyed state of the
[0048]
In the conventional example of FIG. 7, the area of the alloyed portion A2 is 90% of the area of the electrode formation region P2, but as shown in FIG. 5, the thickness of the laminated
[0049]
Although not shown, when the thickness of the
[0050]
As a result of further changing the thickness of the
[0051]
Further, if the thickness of the laminated
[0052]
On the other hand, if the thickness of the laminated
[0053]
The heat treatment for the
[0054]
If the heat treatment is less than 400 ° C. or less than 5 minutes, alloying of the
[0055]
If the heat treatment exceeds 500 ° C. or the heat treatment exceeds 20 minutes, alloying between the
[0056]
In the above embodiment, the
[0057]
In the said embodiment, Si concentration in AuSi of the said
[0058]
The dividing method for forming the wafer into an element may be a mesa etching method in which dicing is performed after PN junction partial disconnection by wet etching after performing photolithography.
[0059]
Further, the area of the portion where the
[0060]
Needless to say, the electrode structure of the present invention can be applied to various semiconductor light emitting devices.
[0061]
【The invention's effect】
As is clear from the above, when the electrode structure of the present invention is used in, for example, a semiconductor light emitting device, the area of the portion where the main electrode layer and the semiconductor crystal are alloyed via the Ti layer is 20% of the area of the electrode formation region. From 50% to 50%, the amount of light absorbed by the alloyed portion is small, and the reduction of the light extraction efficiency of the semiconductor light emitting element can be prevented.
[0062]
In the electrode structure manufacturing method of the present invention, the thickness of the Ti layer laminated on the surface of the semiconductor crystal is set within a range of 30 to 50 nm, so that the main electrode layer and the semiconductor crystal are interposed via the Ti layer. The area of the alloyed portion is 20% to 50% of the area of the electrode formation region. Therefore, when the method for manufacturing an electrode structure is used, for example, in a method for manufacturing a semiconductor light emitting device, the amount of light absorbed by the alloyed portion of the main electrode layer and the semiconductor crystal is small, and the light extraction efficiency of the semiconductor light emitting device is reduced. Can be prevented.
[0063]
Further, when the manufacturing method of the electrode structure is used in, for example, a manufacturing method of a semiconductor light emitting device, alloying is performed by setting the thickness of the Ti layer laminated on the surface of the semiconductor crystal within a range of 30 to 50 nm. Since the area of the portion does not vary, the defect in the luminous intensity of the semiconductor light emitting element can be reduced and the manufacturing yield can be improved.
[Brief description of the drawings]
FIGS. 1A to 1E are process diagrams of manufacturing an LED to which an electrode structure according to an embodiment of the present invention is applied.
FIG. 2 is a schematic cross-sectional view of the cathode electrode of the LED.
FIG. 3 is a graph showing the relationship between the luminous intensity of the LED and the thickness of the roughening prevention layer.
FIG. 4 is a graph showing the relationship between the VF of the LED and the thickness of the roughening prevention layer.
FIG. 5 is a schematic view showing an alloyed state of the cathode electrode.
FIG. 6 is a graph showing the relationship between the interelectrode voltage of the conventional electrode structure and the thickness of the Ti layer.
FIG. 7 is a schematic view showing an alloyed state of an electrode prepared by the above-described conventional electrode structure manufacturing method.
[Explanation of symbols]
DESCRIPTION OF
Claims (2)
AlGaAsから成る半導体結晶の表面の電極形成領域上にTi層と主電極層とを順に備え、上記主電極層と上記半導体結晶とが上記Ti層を介して合金化した電極構造において、
上記合金化した部分の面積は上記電極形成領域の面積の20%乃至50%であることを特徴とする電極構造。 An electrode structure used in an AlGaAs semiconductor light emitting device,
In an electrode structure in which a Ti layer and a main electrode layer are sequentially provided on an electrode formation region on the surface of a semiconductor crystal made of AlGaAs, and the main electrode layer and the semiconductor crystal are alloyed via the Ti layer.
The area of the alloyed portion is 20% to 50% of the area of the electrode forming region.
AlGaAsから成る半導体結晶の表面上にTi層と主電極層とを順次積層する第1の工程と、上記Ti層と上記主電極層とをエッチングで所定の電極パターンに順次加工することにより、上記半導体結晶の表面の電極形成領域上に、上記所定の電極パターンに加工されたTi層を設けると共に、上記Ti層上に、上記所定の電極パターンに加工された主電極層を設ける第2の工程と、熱処理を施して上記主電極層と上記半導体結晶とを上記Ti層を介して合金化する第3の工程とを備えた電極構造の製造方法において、
上記第1の工程で積層する上記Ti層の厚さは30乃至50nmの範囲内であり、かつ、上記合金化した部分の面積は上記電極形成領域の面積の20%乃至50%であることを特徴とする電極構造の製造方法。 An electrode structure manufacturing method relating to a method of manufacturing an electrode structure used in an AlGaAs-based semiconductor light emitting device,
A first step of sequentially laminating a Ti layer and a main electrode layer on the surface of a semiconductor crystal made of Al GaAs, and sequentially processing the Ti layer and the main electrode layer into a predetermined electrode pattern by etching ; A Ti layer processed into the predetermined electrode pattern is provided on the electrode formation region on the surface of the semiconductor crystal, and a main electrode layer processed into the predetermined electrode pattern is provided on the Ti layer . In a method for manufacturing an electrode structure comprising: a step; and a third step of alloying the main electrode layer and the semiconductor crystal through the Ti layer by performing a heat treatment,
The thickness of the Ti layer stacked in the first step is Ri der range of 30 to 50 nm, and the area of the alloyed portion is Ru 20% to 50% der of the area of the electrode formation region An electrode structure manufacturing method characterized by the above.
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