JP4099343B2

JP4099343B2 - 半導体装置

Info

Publication number: JP4099343B2
Application number: JP2002098804A
Authority: JP
Inventors: 康金谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-01
Filing date: 2002-04-01
Publication date: 2008-06-11
Anticipated expiration: 2022-04-01
Also published as: JP2003297934A

Description

【０００１】
【発明の属する技術分野】
この発明は、高周波増幅用のＦＥＴなどの半導体装置に関するものである。
【０００２】
【従来の技術】
電力増幅器におけるゲート電流(Ｉgs)の高周波入力電力の依存性を図１に示している。入力電力Ｐより大きくなると、ゲート電流が流れ始めるため、そのＰより大きな電力が入力されると、トランジスタが劣化する。また、Ｐより大きな入力電力ではトランジスタの線形性が損なわれる。なお、この例はＦＥＴを用いた電力増幅器であるが、逓倍器や周波数変換器においても同じことがいえる。また、基本素子はＦＥＴに限らない。
【０００３】
図２は、特開平8-172188号公報に開示された保護回路を示し、その動作説明を同公報から引用する。
「半導体装置１０は、ゲート端、ソース端、ドレイン端および基板が、それぞれ測定用の外部端子１２、１４、１６、１８に接続されたＮ型ＭＯＳトランジスタ２０と、入力端が接地され、出力端がＮ型ＭＯＳトランジスタ２０のゲート端１２に接続されたＰＮ接合ダイオード２２と、同一方向に直列接続され、その入力端がＮ型ＭＯＳトランジスタ２０のゲート端１２に接続され、出力端が接地された複数個のＰＮ接合ダイオード２４とを有する。ここで、ＰＮ接合ダイオード２２および２４は、モニター用トランジスタであるＮ型ＭＯＳトランジスタ２０を保護するための保護回路である。なお、説明を容易にするために、ＰＮ接合ダイオード２２の順方向降下電圧は０Ｖであるとして以下の説明を続ける。
【０００４】
この半導体装置１０において、Ｎ型ＭＯＳトランジスタ２０のゲート端の外部端子１２に接地電圧よりも小さい電圧が印加されるとＰＮ接合ダイオード２２がオンし、接地側からＰＮ接合ダイオード２２を通してゲート端の外部端子１２側へ電流が放電されるため、Ｎ型ＭＯＳトランジスタ２０のゲート端は接地電圧に固定される。同様に、Ｎ型ＭＯＳトランジスタ２０のゲート端の外部端子１２に、ＰＮ接合ダイオード２４の順方向降下電圧よりも大きい電圧が印加されるとＰＮ接合ダイオード２４がオンし、ゲート端の外部端子１２側からＰＮ接合ダイオード２４を通して接地側へ電流が放電されるため、Ｎ型ＭＯＳトランジスタ２０のゲート端はＰＮ接合ダイオード２４の順方向降下電圧に固定される。
【０００５】
このように、Ｎ型ＭＯＳトランジスタ２０のゲート端に保護回路を備えることにより、ＰＮ接合ダイオード２２、２４を通して電流を放電することができる。従って、Ｎ型ＭＯＳトランジスタ２０のゲート端の電圧が、接地電圧からＰＮ接合ダイオード２４の順方向降下電圧の範囲にクランプされるため、ＰＮ接合ダイオード２４の個数を適宜選択し、その順方向降下電圧をＮ型ＭＯＳトランジスタ２０のゲート酸化膜の耐圧よりも小さくすることにより、モニター用トランジスタであるＮ型ＭＯＳトランジスタ２０を保護することができる。また、Ｎ型ＭＯＳトランジスタ２０のゲート端は、接地電圧からＰＮ接合ダイオード２４の順方向降下電圧の範囲で変化させることができるため、Ｎ型ＭＯＳトランジスタ２０の電気的測定を何ら問題なく行うことができる。」
【０００６】
又、特開平6-21356号公報にも、ゲートにダイオードを接続したＭＯＳトランジスタの保護回路が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながらこれらの公報はいずれも過大な入力電圧に対する保護であり、しかもその信号は直流電圧もしくは数ＫＨｚ程度の過渡信号であり、０.１ＧＨｚ〜１００ＧＨｚのごとき高周波の過大入力電力(パワー)に対する保護ではなかった。
【０００８】
この発明は、ＦＥＴなどの素子を過大な入力電力から保護できる半導体装置を提供するものである。
【０００９】
【課題を解決するための手段】
請求項１の発明は、印加された高周波電力の増大に伴いインピーダンスが低下する回路を半導体装置の入力部に接続して過大入力に対する保護を行うことを特徴とする。回路としては、ダイオードの逆並列接続した簡単なもので実現できる。
【００１０】
【発明の実施の形態】
図３は、ダイオードの逆並列接続によるダイオード対(ＡＰＤＰ：Anti-Parallel-Diode-Pair)の片側に５０Ωの抵抗を接続したものであり、その一方の端子から１Ｈzの高周波を印加し、その入力電力を０mＷから４０mＷまで大きくしたときに、その端子でのインピーダンスＺの変化を測定した。その測定結果を図４に示す。この図４のチャートは、横軸が抵抗Ｒ値の軸で縦軸はリアクトル成分Ｘを示す複素平面になっている。
【００１１】
このチャートからわかるように、入力電力が増大すると、インピーダンスが低下するという特性を持っていることがわかる(純抵抗５０Ωに近づく、つまり、ＡＰＤＰ自身のインピーダンスが次第に小さくなる)。０.１〜１００ＧＨｚの高周波の場合でも同じような傾向を示す。
【００１２】
従って、保護しようとするトランジスタのゲートにＡＰＤＰを接続しておけば、ゲートへの入力電力が大きくなれば、ＡＰＤＰのインピーダンスが小さくなり、そのＡＰＤＰに流れる電力が増加する分、ゲートへの入力が低減され、トランジスタの保護回路として機能する。その保護回路は、入力電力の増大によりインピーダンスが低下するものであれば、ＡＰＤＰに限定されない。
【００１３】
実施形態１
図５にこの発明の第１の実施形態を示す。トランジスタ１のゲートと入力端子INとの間にＤＣ電流阻止用のコンデンサ２が接続され、そして入力端子INとＧＮＤとの間に、保護回路として２個のダイオード３を逆並列接続したＡＰＤＰが挿入される。
【００１４】
このように、入力電力が増大するにつれてインピーダンスが低下するＡＰＤＰをゲートに接続しておけば、入力電力が大きくなったとき、ＡＰＤＰのインピーダンスが小さくなることにより、入力の一部がＡＰＤＰを通じてＧＮＤに流れ、トランジスタ１の入力電力が低減され、トランジスタが過大入力から保護される。
【００１５】
実施形態２
図６に示した第２の実施形態では、図５で示したＡＰＤＰを２段に接続している。このようにＡＰＤＰを２段にすれば、この個所でのインピーダンスが図５の場合の２倍となり、ゲートへの供給入力も変化する。従って、２段または３段以上に接続することにより、ゲート入力を調整することができ、図１のゲート電流が流れ始める入力電力Ｐを随意に変更できる。
【００１６】
実施形態３
図７に示した第３の実施形態では、図６の場合と同様にＡＰＤＰのを２段に接続しているが、その２つのＡＰＤＰの接続点にバイアスを印加するためのバイアス印加端子Ｘを設けている。このバイアス印加端子Ｘに所望のバイアスを印加することにより、これらのＡＰＤＰに流れようとする電力を随意に可変でき、よって、ゲートへの入力を自在に調節できる。この回路によれば、チップ作製後でも入力調整が可能である。
【００１７】
実施形態４
図８に示した第４の実施形態では、ダイオード２個ずつ逆並列接続(つまり２個のＡＰＤＰを並列に接続)したもの(ＡＰＤＰ_X2と記す)となっている。これにより、ダイオード３のアノード幅が実質的に変わることにより、このＡＰＤＰ_X2に流れる電力が変化し、よって、ゲートへの入力を調節できる。
【００１８】
実施形態５
図９に示した第５の実施形態では、ＡＰＤＰの入力端と入力端子INとの間に挿入したコンデンサ５と、前記入力端とＧＮＤとの間に接続した電流パス用のインダクタ６とによる入力整合回路を形成している。この入力整合回路の形成により、ＡＰＤＰに流れる電力を加減でき、よって、ゲートへの入力を調節できる。
【００１９】
実施形態６
図１０に示した第６の実施形態では、２つのダイオード３と２つのコンデンサでブリッジ化したもの(ＡＰＤＰ_BGと記す)とし、そして、他の２つの節をバイアス印加端子Ｙ１、Ｙ２としている。これらのバイアス印加端子Ｙ１、Ｙ２に所望のバイアスを印加することにより、これらのＡＰＤＰに流れようとする電力を随意に可変でき、よって、ゲートへの入力を自在に調節できる。この回路ではチップ作製後でも入力調整が可能である。
【００２０】
実施形態７
上述した各回路は、増幅素子への組み込み用の保護回路として用いたが、単独の保護回路として使用することもできる。
【００２１】
【発明の効果】
請求項１の発明は、印加された高周波電力の増大に伴いインピーダンスが低下する回路を半導体装置の入力部に接続したので、その入力部へ入力が過大になったとき、前記回路が低インピーダンス化して、入力の一部がその回路に流入する結果、半導体装置を過大入力から保護でき、また、入出力関係の線形性を維持できる。
【００２２】
請求項２の発明は、上記回路としてダイオードの逆並列接続したもので実現したもので、極めて簡単な構成でかつ安価にして半導体装置を保護できる。
【００２３】
請求項３の発明では、上記回路を多段に接続したので、その段数に応じて上記入力部への入力を調整することができる。
【００２４】
請求項４の発明は、多段に接続した上記回路間の接続点にバイアス印加端子を設けたので、チップ作製後においても、その端子に印加したバイアスの大きさに応じて上記回路に流入する電力を加減して半導体装置を保護に自在に設定することができる。
【００２５】
請求項５の発明は、上記回路に用いたダイオードのアノード幅を変えるようにしたので、回路に流入する電力を加減でき、よって、半導体装置を保護に自在に設定することができる。
【００２６】
請求項６の発明は、上記回路に対する電流パス用のインダクタおよびＤＣ阻止用コンデンサからなる入力整合回路を併用したので、半導体装置を更に高い自由度で保護することができる。
【００２７】
請求項７の発明は、上記回路に用いたダイオードのそれぞれにバイアス印加端子を設けたので、チップ作製後においても、その端子に印加したバイアスの大きさに応じて上記回路に流入する電力を加減して半導体装置を保護に自在に設定することができる。
【図面の簡単な説明】
【図１】高周波入力電力の変化に対するゲート電流(Ｉgs)の変化を示した図
【図２】公報に開示された保護回路図
【図３】ＡＰＤＰのインピーダンスを測定するために用いた回路構成の図
【図４】図３の回路で測定されたＡＰＤＰのインピーダンス変化図
【図５】本発明の第１の実施形態を示した半導体装置の回路図
【図６】本発明の第２の実施形態を示した半導体装置の回路図
【図７】本発明の第３の実施形態を示した半導体装置の回路図
【図８】本発明の第４の実施形態を示した半導体装置の回路図
【図９】本発明の第５の実施形態を示した半導体装置の回路図
【図１０】本発明の第６の実施形態を示した半導体装置の回路図
【符号の説明】
１トランジスタ、２コンデンサ、３ダイオード、５コンデンサ、６リアクトル、ＡＰＤＰダイオード対

Claims

半導体素子を含む半導体装置であって、
上記半導体素子の入力端子に接続される直流阻止用のコンデンサと、
印加された高周波電力の増大に伴いインピーダンスが低下する回路であって、上記コンデンサの入力側と接地との間に接続される回路と
を備えることを特徴とする半導体装置。
上記回路は、逆並列接続されたダイオード対である請求項１記載の半導体装置。
上記回路を多段に接続して上記半導体装置の入力部への入力を調整する請求項２記載の半導体装置。
多段に接続した上記回路間の接続点にバイアス印加端子を設けた請求項３記載の半導体装置。
上記ダイオードのアノード幅を変えることにより、上記入力部への入力を調整する請求項２〜４のいずれかに記載の半導体装置。
さらに、上記回路に接続される、接地されたインダクタおよび上記半導体装置の入力部に接続された第２のＤＣ阻止用コンデンサとからなる入力整合回路を備える請求項２〜５のいずれかに記載の半導体装置。
上記回路の各ダイオードに対し、それぞれコンデンサを直列に挿入し、ダイオードとコンデンサとの接続点のそれぞれにバイアス印加端子を設けた請求項２に記載の半導体装置。